JPH04218781A - ランダム反復ディジタル化システムのスループット増大回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、反復信号をサンプリン
グするシステムの処理量を増加させるための方法及び装
置に関している。本発明は、特にトリガ及びトリガ修飾
回路を利用するランダム反復信号獲得システムに関して
いる。

【０００２】発明の背景

【０００３】

【従来の技術】オシロスコープは、４０年以上にわたり
時間領域信号を分析するための、技術者、エンジニア及
び設計者のツールになっている。一般に、オシロスコー
プは、電気信号を分析して、その信号を振幅（例、電圧
の大きさ）対時間の関数としてＣＲＴ画面に表示する。 オシロスコープは、周波数カウンタの時間測定能力と、
マルチメータの振幅測定能力とを結合して、重要な電気
信号に関する有益な情報を提供するものである。

【０００４】従って、オシロスコープは、回路設計者が
、試験中の新しい回路又は任意の回路の性能を修飾する
際の一助となる。以前は、オシロスコープは一般に特性
がアナログであった。アナログオシロスコープでは、信
号は、一般に可変抵抗分周器ネットワークである減衰器
から入る。減衰器は、入力信号を前置増幅回路（「プリ
アンプ」）の入力作動範囲内にまで送る。

【０００５】プリアンプ及び減衰器は、信号をスケール
して、特定アプリケーション及び検査中の回路に所望さ
れる任意のゲイン因子を加える。プリアンプ回路はマル
チプレクサも駆動させ、該マルチプレクサは、次に電圧
アンプを駆動させて、最終的に陰極線管（ＣＲＴ）の垂
直掃引を駆動させる。さらに、アナログオシロスコープ
がほとんどノイズなしになるように、プリアンプは高か
ら低インピーダンス変換を行う。

【０００６】アナログオシロスコープのトリガ回路は、
ＣＲＴの水平掃引回路と作動可能なように結合される。 トリガ回路は、トリガ信号を得ると、ＣＲＴの水平掃引
を作動させる。トリガ信号は、一般に、ある予め定めら
れたトリガ基準が満たされたときにパルスを出力すると
ころのトリガ比較器回路を介して入力信号から得られる
。トリガパルスは、電圧レベルをランプ（ｒａｍｐ）す
る容量充電を開始させる。これにより、ＣＲＴのビーム
は、画面の水平方向に移動させられて、電圧対時間の関
数として入力信号の信号特性が表示される。

【０００７】水平掃引を発生させるランプ電圧は、一般
に充電コンデンサから得られる。しかし、現実には、電
流源によりコンデンサを許容可能な高精度の範囲内にま
で直線的に充電することは困難である。さらに、容量充
電はたいてい一定ではないので、掃引における不正確さ
をもたらす。これらの要因は、タイミング測定での不正
確さの一因となる。

【０００８】代表的なアナログオシロスコープでのタイ
ミング測定の不正確性は、フルスケールの約３％である
。アナログオシロスコープで直面するタイミング測定不
正確性の一例として、オシロスコープの画面の１ｎｓ／
１区分において２ナノ秒（ｎｓ）パルス幅を測定するこ
とを考えてみる。この測定の精度は０．３ｎｓ又は１５
％タイミングエラーである。従って、アナログオシロス
コープは、高精度で信号特性を測定することのできる装
置について、長いこと感じられていた技術上の必要性は
満たしていない。

【０００９】さらに、アナログオシロスコープで正確な
電圧測定をするためには、ゲインエラーの他の要因を累
積的に考慮に入れなければならない。アナログオシロス
コープは、電圧測定精度を下げる著しい位置及び変位エ
ラーをも呈する。低記憶チューブ機能及び大帯域幅ロー
ルオフなどの他の要因も、アナログオシロスコープでの
不正確な電圧測定にかなり関与している。アナログオシ
ロスコープは、電気信号の非常に正確な電圧及び時間測
定をもたらす測定システムに対して、長いこと感じられ
ている技術上の必要性を満たすことができない。

【００１０】アナログオシロスコープによりもたらされ
たこれまでに述べた問題の一部を解決するために、デジ
タル化すなわち「デジタル」オシロスコープが開発され
た。例えば、代表的なデジタル化オシロスコープのタイ
ミングエラーはフルスケールの約０．００２％である。 デジタル化オシロスコープは、水平掃引回路の充電コン
デンサ及びランプ電圧の代わりに水晶タイムベースを用
いることにより、アナログオシロスコープでの３％の代
表的タイミングエラーに関して優れたタイミングエラー
を呈する。デジタル化オシロスコープにより、変位エラ
ーの排除などの他の利点を達成することができる。

【００１１】一般に、デジタル化オシロスコープでは、
アナログオシロスコープにあるものと同じタイプのトリ
ガ比較器回路を使用している。さらに、アナログオシロ
スコープの垂直経路にあるものと同様な減衰及びプリア
ンプ入力は、デジタルオシロスコープでの情報の各チャ
ンネルに対して用いることができる。しかし、デジタル
化オシロスコープでは、垂直経路でマルチプレクサを使
用する必要はない。デジタル化オシロスコープは、また
、データの獲得及び表示において、アナログオシロスコ
ープとかなり異なる方法で作動する。デジタル化オシロ
スコープは、スケールされたインピーダンス変換アナロ
グデータをデジタルワードに変換するアナログデジタル
変換器（ＡＤＣ）を使用する。デジタルワードは次に獲
得メモリに記憶されるので、ＣＲＴ画面上に最終的に表
示したり、他のデータ獲得及び操作システムで使用する
ために、中央処理装置（ＣＰＵ）又はマイクロプロセッ
サにバスを通して送ることができる。

【００１２】ＡＤＣは、各種入力チャンネルに現れるア
ナログ信号データをデジタル化する。デジタル情報は続
いて、一般に、例えばリングメモリ構造にすることので
きるメモリに記憶される。リングメモリは、あるロケー
ションでメモリにデータワードを入れ始め、リングのま
わりにさらに多くのワードの追加を継続する。「負時間
（ｎｅｇａｔｉｖｅ　ｔｉｍｅ）」（すなわちトリガの
前に起こる事象）のデータ獲得が達成されたときには、
トリガ事象前に取り込まれるデジタル化データのフルリ
ングがシステムに利用可能であるから、リングメモリは
、デジタル化オシロスコープで使用するときに利点があ
る。デジタルオシロスコープでの各デジタルリングのた
めの代表的なメモリ長は、１〜２キロバイトである。

【００１３】水晶タイムベース（一般的にはクロック回
路）は、デジタル化オシロスコープのＣＰＵを更新し、
リングメモリの中でトリガ事象の起こった場所をＣＰＵ
に通知する。水晶タイムベースは、アナログオシロスコ
ープに正確かつ安定したタイミングをもたらす。トリガ
事象は、必ずしもサンプルポイント上ではなく、サンプ
ルポイント間で起こるので、水晶タイムベースの回路は
、非同期トリガ事象と次のサンプルポイントとの間のタ
イミングを決定する。サンプルクロック及びタイムベー
スは水晶発振器から得られるので、デジタル化オシロス
コープのタイミング精度は非常によく、一般に約０．０
０２％である。

【００１４】アナログオシロスコープでは、トリガ事象
は、常にＣＲＴ画面の左側の一番端のポイントにある。 しかし、デジタル化オシロスコープでは、トリガ事象は
、ＣＲＴ画面の中央に置くことができる。従って、デジ
タル化オシロスコープでは、ユーザーは、トリガ前時間
に画面の半分を見て、トリガ後時間に画面の半分を見る
。ユーザーがトリガ事象をＣＲＴ画面上を左から右に移
動させることのできる制御装置がデジタル化オシロスコ
ープに設けられている。デジタルオシロスコープではＣ
ＲＴ画面上のトリガ基準ポイントのまわりの特定事象で
ホームイン（ｈｏｍｅ　ｉｎ）することができるので、
ＣＲＴ画面上のトリガ位置を変更できるというこの機能
は、アナログオシロスコープのディスプレイに対してか
なりの利点をもたらしている。

【００１５】一般に、デジタル化オシロスコープでデジ
タル化データを得るためには２つの方法がある。第一の
方法はリアルタイム獲得によるものであり、時々「シン
グルショットサンプリング」と呼ばれる。シングルショ
ットサンプリングのデジタルオシロスコープは、オシロ
スコープのＡＤＣが１回のトリガですべてのデジタル化
データをサンプリングして獲得するのと同じぐらいの速
さで入力波形をサンプリングする。シングルショットサ
ンプリングデータ獲得を用いる最高水準のデジタル化オ
シロスコープは、一般に６〜８ビットの分解能で毎秒約
１「ギガサンプル」（ＧＳａ／ｓ）を可能にする。シン
グルショットサンプリングは、反復及び非反復信号で行
うことができる。しかし、シングルショットデジタル化
オシロスコープは、一般に他のタイプのデジタル化オシ
ロスコープよりもずっと高価である。

【００１６】シングルショットデータ獲得デジタル化オ
シロスコープは、他のタイプのサンプリングを用いるデ
ジタル化オシロスコープに著しい不利をもたらす。シン
グルショットデジタル化オシロスコープでは、サンプリ
ングポイント間のグリッチを非常に見逃し易い。この高
周波グリッチは、同様な帯域幅アナログオシロスコープ
を使用する場合にも見逃される。さらに、シングルショ
ットオシロスコープの帯域幅は、サンプリング周波数に
より制限される。さらに、シングルショットデジタル化
オシロスコープのタイミング分解能は、ＡＤＣの速度に
より制限されている。従って、シングルショットサンプ
リングデジタルオシロスコープは、電気入力信号の正確
かつ効率的な分析を行うデジタルオシロスコープに対し
て、長いこと感じられていた技術上の必要性を満たさな
い。

【００１７】デジタル化オシロスコープによりデータを
獲得することのできる第二の方法は、「反復サンプリン
グ」を用いる方法である。反復サンプリングは、反復波
形が存在するときに用いる。当業者に知られているよう
に、反復波形は一定周期を有する波形である。反復サン
プリングシステムは、遅い動作のＡＤＣにより設計され
ているので、シングルショット測定を十分に行うことは
できない。これにより、反復信号の優れた垂直分解能が
可能である。シングルショット及び反復サンプリングを
２つの異なる方式で用いるデジタルオシロスコープの一
例として、カリフォルニア州パロアルトにあるヒューレ
ットパッカードカンパニーから入手可能なＨＰ５４１１
１Ｄデジタルオシロスコープがある。

【００１８】デジタルオシロスコープで使用する反復サ
ンプリングは基本的に２種類ある。反復サンプリングの
第一の種類は、「逐次反復サンプリング」と呼ばれる。 逐次反復サンプリングでは、トリガ信号の各発生時に、
信号の１つのサンプルだけがデジタル化される。連続す
る各トリガでは、サンプリングポイントはトリガポイン
トからさらに遅れる。多くのサンプルを獲得してデジタ
ル化したならば、信号は、オシロスコープのデジタルメ
モリで再構成される。逐次サンプリングは、トリガ事象
が起こった後の指定された時間だけデータ獲得を遅らせ
てから、サンプルを抽出することにより行われる。遅延
量は、ゼロ秒から始まり、デジタル化オシロスコープの
能力により異なるが、一律に増分される。

【００１９】逐次反復サンプリングでは、タイミング分
解能は、デジタル化オシロスコープのリアルタイム、シ
ングルショットサンプリングと比べて優れている。さら
に、タイムベースのサンプリング遅延分解能以下の時間
間隔の間にグリッチが起こらなければ、逐次サンプリン
グはグリッチを見逃さない。さらに、逐次反復サンプリ
ングを用いるデジタル化オシロスコープにおける帯域幅
は、サンプリング周波数により制限されないが、むしろ
、デジタルオシロスコープの前側にあるプリアンプ及び
減衰器の特定機能により制限されるだけである。

【００２０】しかし、逐次反復サンプリングデジタルオ
シロスコープには幾つかの固有な不都合点がある。不都
合点の１つは、サンプルを抽出する前にトリガ信号を持
つ必要のあることであり、これは遅延ラインなしで負時
間を表示させる所望機能をもたらさない。さらに、各サ
ンプルポイントはフルトリガ事象を必要とするので、逐
次サンプリングにはシングルショット機能はない。また
、遅い反復信号では、トリガがゆっくり起こるので、デ
ィスプレイのための信号の完全表示の獲得では、完了す
るのに長い時間を要する。

【００２１】第二の種類の反復サンプリングは、「ラン
ダム反復サンプリング」と呼ばれる。ランダム反復サン
プリングでは、ＡＤＣは常に同じ速度でサンプリングを
する。従って、画面の「１区分あたりのサンプル」（Ｓ
ａ／ＤＩＶ）により異なるが、１トリガにつき異なる数
のサンプルを得ることができる。ランダム反復サンプリ
ングの波形は、多数のトリガ獲得の上に構築される。ト
リガ事象はサンプルクロックに関して非同期であるから
、ランダム反復サンプリングは「ランダム」として示さ
れる。これは、各トリガが、他のサンプル群の間の位相
のシフトされるサンプル群をもたらすことを意味してい
る。各獲得後に、当該獲得で収集されたデータは、時間
補間回路によりトリガ事象及び獲得されて画面上に置か
れた元のデータポイントと時間的に相互関連づけられる
。ランダム反復サンプリングは、信号がデジタルオシロ
スコープサンプリングクロックにより決まる速度で絶え
ずサンプリング及びデジタル化される程度までは、逐次
反復サンプリングと異なる。

【００２２】ランダム反復サンプリングは、逐次サンプ
リングに対して幾つかの利点をもたらす。ランダム反復
サンプリングデジタルオシロスコープでは、ユーザーは
、遅延ラインの必要性なく負時間でサンプリングを表示
することができる。さらに、ランダム反復サンプリング
デジタルオシロスコープは、逐次サンプリングデジタル
オシロスコープと比べて、遅い掃引速度で高い処理量を
もたらす。

【００２３】しかし、ランダム反復サンプリングは、デ
ジタルオシロスコープが高周波入力信号をサンプリング
するときに、著しい問題を呈する。高速掃引速度では、
逐次反復サンプリングシステムにおいて小さいディスプ
レイウィンドウを得ることと比べて、小さいディスプレ
イウィンドウを得る蓋然性が小さくなる。従って、ラン
ダム反復サンプリングデジタルオシロスコープの処理量
は高速掃引速度では減少する。このように、ユーザーが
測定のための微細な時間分解能を必要とするときには、
ランダム反復サンプリングデジタル化オシロスコープは
最適処理量をもたらさない。本書で用いるように、用語
「微細時間分解能（ｆｉｎｅ　ｔｉｍｅ　ｒｅｓｏｌｕ
ｔｉｏｎ）」は、使用する計器の実際のサンプリングレ
ートに関して定義される。

【００２４】この点は、以下の例により説明することが
できる。実際のサンプリングレートが４０ＭＨｚ及び画
面幅が１ｎｓ（１００ｐｓｅｃ／ＤＩＶ）であるランダ
ム反復獲得システムについて考えてみる。従って、サン
プル間の時間は１／４０ＭＨｚであり、２５ｎｓに等し
く、検査中の時間間隔の２５倍である。システムは信号
に関してランダムにサンプリングするので、システムは
トリガに関してもランダムにサンプリングする。このよ
うに、トリガは２５ｎｓサンプリング期間内のいずれで
も起こることができ、１ｎｓ画面ウィンドウ内にサンプ
ルの入る１／２５の蓋然性がある。従って、平均して、
２５の獲得サンプルのうちの１つだけが使用可能なサン
プルになる。

【００２５】獲得をするために要求されるオーバヘッド
時間は無視することができないので、これは不十分な結
果である。いずれかのサンプルポイントが実際に画面上
にくるかどうかを決め、新しい獲得を始めるのに、マイ
クロ秒台を要する。デジタル化オシロスコープにおける
最新ランダム反復獲得システムでは、信号に関するこれ
までの既知情報はないので、トリガが画面上にポイント
を発生する１／２５の蓋然性が変わる可能性はない。

【００２６】例えば、トリガが１５ＭＨｚレートで起こ
る場合、トリガ周期の６７ｎｓが達成される。システム
がトリガを捜し始めた後では、トリガを見つけるための
平均時間は、６７．０ｎｓの約半分、すなわち３３．５
ｎｓである。最新形最高技術水準のデジタル化オシロス
コープに代表的な約６．０μｓの獲得オーバヘッド時間
を想定した場合には、使用可能なサンプルを得るのに、
だいたい次の平均を要する：２５獲得×（６．０μｓ＋
１／２×６７．０ｎｓ）＝１５０．８μｓすべてのデー
タ獲得において、該トリガが使用可能なサンプルをもた
らすかどうかをＣＰＵが決定するところの、６．０μｓ
オーバヘッド期間は獲得時間と関連しているので、上記
の時間間隔が生じる。これは、サンプルを獲得するには
非常に非効率的な方法であり、各獲得で使用可能データ
をもたらすかどうかを決める際に過度のプロセッサ時間
を費やすために、デジタル化オシロスコープにおいてマ
イクロプロセッサを必要とする。使用可能サンプルを獲
得しないトリガに対して、この獲得時間を減少させたり
削除することができるならば、システムの処理量を大き
く増加させることができ、マイクロプロセッサを解放し
て獲得手順中に他のタスクを行わせることができる。最
新ランダム反復信号獲得システムでは、この問題を減じ
たり削減することはできない。

【００２７】

【発明が解決しようとする課題】上記のランダム反復サ
ンプリングデジタル化オシロスコープ及びシステムは、
このように、掃引速度を増大させるにつれてシステムの
処理量の減少を最小限に抑えるところのランダム反復サ
ンプリング獲得システムに対して、長いこと感じられて
いた技術上の必要性を満足させていない。ランダム反復
データ獲得デジタル化システムにおける以前のトリガ検
出回路は、ランダム反復サンプリングシステムでの効率
を高めたり処理量の増大をもたらさない、及び高めたり
もたらすことができない。従って、システム処理量を増
加させ、マイクロプロセッサ処理時間のさらに効率的な
使用をもたらすために、ランダム反復獲得システムにお
けるトリガ修飾システム及び回路に対して、長いこと感
じられていた技術上の必要性が存在する。

【００２８】

【課題を解決するための手段】トリガを使用するタイプ
のランダム反復信号獲得システムにおける処理量を増加
させるための回路にて、使用可能サンプルがシステムに
到達する高い蓋然性のある場合にだけ、ランダム反復信
号獲得システムで獲得を終了させることのできる回路が
、本発明に従ってもたらされる。該回路は、少なくとも
２つの入力ポートを有する修飾子信号を生成するための
論理手段と、論理手段をセットしたり修飾子信号を使用
可能にするための第一遅延サンプル信号をもたらすため
に、サンプル信号に第一遅延を取り込むための論理手段
の第一入力ポートに結合された第一手段と、論理手段を
リセットしたり修飾子信号を使用禁止にするための第二
遅延サンプル信号をもたらすために、サンプル信号に第
二遅延を取り込むための論理手段の第二入力ポートに結
合された第二手段とから構成される。

【００２９】ランダム反復信号獲得システムにおけるト
リガ回路を備える方法は、サンプル周期を有するサンプ
ル信号を生成するステップから成る。サンプル信号は一
時遅延され、それにより遅延サンプル信号を生成する。 周期的修飾子信号が次に遅延サンプル信号から生成され
、トリガ回路には、周期的修飾子信号が周期的に備えら
れる。

【００３０】

【実施例】本発明に従って与えられる方法及び装置は、
ランダム反復データ獲得及びサンプリングを用いるデジ
タル化システムのためのトリガ修飾回路をもたらす。望
ましい実施例では、本発明に従って与えられる方法及び
装置は、ランダム反復信号獲得を用いるデジタル化オシ
ロスコープにおける処理量を増加させるために特に有益
である。

【００３１】図１を参照するが、デジタル化オシロスコ
ープの処理量を増加させるトリガ修飾回路を有し、本発
明に従って与えられるデジタル化オシロスコープの機能
ブロック図を示す。このデジタル化オシロスコープは、
修飾トリガ及び増加処理量を得るために、本発明に従っ
て与えられる回路により変更することができる。一般に
、カリフォルニア州パロアルトにあるヒューレットパッ
カードカンパニーから入手可能なデジタル化オシロスコ
ープのＨＰ５４１００ファミリーは、そのような変更に
すぐに利用可能である。

【００３２】デジタルオシロスコープのフロントエンド
２０は、大部分の標準的アナログオシロスコープのフロ
ントエンドと類似している。望ましい実施例では、垂直
経路における情報の４つのチャンネルを、同時獲得のた
めに用いることができる。説明を容易にするために、２
つのチャンネルが示してある。３０で示すチャンネル１
の信号は減衰器４０に入る。同様に、５０で示すチャン
ネル２の信号は減衰器６０に入る。

【００３３】減衰器４０及び６０は、一般に、プリアン
プ７０及び８０の入力動作範囲内に入力信号をもたらす
可変抵抗分周器ネットワークから成る。プリアンプ７０
及び８０は、チャンネル３０及び５０で利用可能な信号
をスケールするために、各々減衰器４０及び６０ととも
に動作する。別の望ましい実施例では、プリアンプ７０
及び８０に可変ゲインを有することができる。プリアン
プ７０及び８０は、トリガ比較器回路９０に、チャンネ
ル３０及び５０を通して伝えられる垂直信号からの同時
パルスも与える。以前のデジタルオシロスコープでは、
一般に、チャンネルの１つが、ある予め定められた限界
、一般に電圧レベルよりも上の信号を有する場合に、ト
リガ比較器９０が信号のエッジで作動される。

【００３４】トリガ比較器９０入力は、外部トリガ１１
０又は１２０からの入力の１つがこの予め定められた電
圧レベルよりも上になると、修飾トリガ回路１００に信
号を送る。修飾トリガ１００は、事象、例えばサンプル
信号を修飾してから、該事象が実際にデジタル化オシロ
スコープをトリガする。減衰器１３０及び１４０は、表
示させることのできない外部トリガ入力であるが、ユー
ザーに他の事象を表示させることのできるトリガ信号１
１０及び１２０をスケールする。望ましい実施例では、
トリガ比較器回路は、反復入力信号のエッジで作動され
る。さらに別の望ましい実施例では、トリガ比較器回路
９０は、反復入力信号の正エッジでトリガされる。

【００３５】デジタル化オシロスコープでは、入力信号
又は波形は、離散的時間及び電圧サンプルに量子化され
る。反復獲得システムでは、チャンネル３０及び５０に
現れる信号を周期的にデジタル化することができるよう
に、「サンプルホールド」回路が設けられている。サン
プルホールドブロック１３０及び１４０は、各々プリア
ンプ７０及び８０に結合される。望ましい実施例のサン
プルホールドブロック１３５及び１４５は、一定の周期
的な周波数を有するサンプリングクロックを含む。サン
プリングクロックは、デジタル化オシロスコープに与え
られる水晶タイムベース回路１５５の特定機能によって
異なる一定速度でサンプリングする。望ましい実施例で
は、サンプリングレートは４０ＭＨｚである。他のサン
プリングレートの使用可能性が、デジタル化オシロスコ
ープの特定アナログデジタル変換器の機能、及びデジタ
ル化オシロスコープの直面する特定アプリケーションに
より異なるということは、当業者に分かっている。

【００３６】アナログデジタル（Ａ／Ｄ）ドライバ回路
１５０及び１６０は、各々サンプル及びホールドブロッ
ク１３０及び１４０の出力に結合されている。Ａ／Ｄド
ライバ１５４０及び１６０は、各々一対のＡ／Ｄ変換器
１７０及び１８０を駆動する。Ａ／Ｄ変換器１７０及び
１８０は、チャンネル３０及び５０からくるアナログデ
ータをデジタル化する。Ａ／Ｄ変換器１７０及び１８０
からのデジタル情報は、次に、各々獲得メモリ１９０及
び２００に記憶される。望ましい実施例では、獲得メモ
リの長さは１−２キロワードである。

【００３７】マイクロプロセッサ２１０は、獲得メモリ
１９０及び２００とインタフェースを取る。マイクロプ
ロセッサは、ユーザーコマンドを受け取り、データ獲得
回路を制御する。マイクロプロセッサ２１０は、データ
獲得メモリ１９０及び２００からのデータを収集し、Ｃ
ＲＴ画面２３０にディスプレイメモリ２２０からのデー
タを表示する。デジタルオシロスコープの垂直経路は、
獲得メモリ１９０及び２００で終わるものと考えること
ができる。望ましい実施例では、垂直経路は、このよう
に、チャンネル３０及び５０からくる信号の電圧レベル
に対応するデジタルワードを統合する。

【００３８】データは、次に、ＣＲＴ画面メモリ又はバ
ッファに書き込むことができる。画面メモリは、マイク
ロプロセッサにより、ＣＲＴビームに関して非同期的に
バッファに書き込まれる。トリガ１００が、表示されな
ければならないランダム反復信号を表すエッジを検知す
ると、デジタル化オシロスコープの「水平掃引」が始ま
る。適格トリガ回路１００は、遅延カウンタ２４０とイ
ンタフェースを取り、該カウンタは、ＡＤＣ１７０及び
１８０と通信し、ＡＤＣにデータの獲得及びデジタル化
を止めさせるところの停止回路２５０とさらにインタフ
ェースを取る。

【００３９】本発明によれば、トリガ修飾子回路２６０
は、タイムベース１５５からの入力を有するように与え
られる。入力がユーザーの定義したある基準を満たした
ときに、トリガ修飾子回路２６０及び修飾トリガ回路１
００から成る回路ブロックがエッジ又はパルスを出力す
るように、トリガ修飾子回路２６０をトリガ比較器ブロ
ック９０の一部にすることができるということは理解さ
れる。望ましい実施例では、事象は、予め定められた高
電圧レベルを有する入力信号の正エッジにすることがで
きる。本発明に従って与えられるトリガ修飾子回路２６
０には、デジタル化オシロスコープの全処理量が増加す
るように、修飾トリガ回路１００が備えられている。

【００４０】水晶タイムベース及びトリガ修飾子回路は
、画面幅に予め定められた値を与えるように、ユーザー
によりセットされる。望ましい実施例では、画面幅は１
ｎｓである。別の望ましい実施例では、回路１００から
のトリガは、画面の左から１００ｐｓｅｃにセットされ
る。従って、トリガ前の１００ｐｓｅｃからトリガ後の
９００ｐｓｅｃまでに取り込まれたサンプルが画面上に
ある。これは、サンプル前の９００ｐｓｅｃからサンプ
ル後の１００ｐｓｅｃまでに起こるトリガが使用可能な
サンプルになることを意味する。従って、トリガ修飾回
路２６０は、使用可能なトリガを決める水晶タイムベー
ス１５５のサンプルクロックに関して、ウィンドウを定
義する。

【００４１】トリガ修飾子回路２６０を広範な入力信号
に対して機能的にするためには、トリガ修飾子２６０は
、ユーザーマイクロプロセッサ」や、デジタルオシロス
コープ制御パルスからユーザー」により調整することの
できる様々な始動及び停止遅延設定を有しかつフレキシ
ブルでなければならない。望ましい実施例では、トリガ
ウィンドウ幅は、最小画面幅からだいたいサンプルクロ
ック周期まで可変でなければならない。さらに、トリガ
ウィンドウの位置は、サンプルクロック周期の任意の時
間位置まで移動可能でなければならない。

【００４２】トリガ修飾子回路２６０は、トリガ使用可
能ウィンドウを強制的に各サンプルクロック周期範囲内
に表示させ、使用可能サンプルがシステムに到達すると
いう高い蓋然性がある場合にだけ、デジタル化オシロス
コープにデータ獲得を終了させることができる。従って
、時間補間回路及びマイクロプロセッサは、強制的にオ
ーバヘッド時間で、大部分の使用不能トリガを処理させ
られ、システムの増加処理量をもたらすことはない。従
って、本発明に従って与えられるトリガ修飾子回路２６
０は、ランダム反復データ獲得及び信号サンプリングを
用いてデジタル化オシロスコープの処理量を著しく増加
させる回路について長い間感じられていた技術上の必要
性を打開している。

【００４３】図２を参照するが、ランダム反復データ獲
得システムの処理量を増加させるトリガ修飾子回路の望
ましい実施例を示す。可変遅延２７０及び２８０は、水
晶タイムベースからのサンプルクロック出力２９０によ
り供給される。デジタルアナログ変換器（ＤＡＣ）３０
０は第一可変遅延２７０に対する変動を制御し、ＤＡＣ
３１０は第二可変遅延２８０に対する変動を制御する。 可変遅延２７０及び２８０の出力は、２８５及び２９５
で反転されてから、各々３０５及び３１５において、イ
ンバータ２８５及び２９５からの反転出力との「論理積
（ＡＮＤ）がとられ」る。ＡＮＤゲート３０５及び３１
５からの遅延３２５及び３３５は、３３０及び３４０に
おいてセット及びリセットパルス幅を決定する。

【００４４】ＡＮＤゲート３０５及び３１５の出力は、
論理素子３２０に作動可能なように接続される。望まし
い実施例では、論理素子３２０はフリップフロップであ
り、別の望ましい実施例では、セット／リセットフリッ
プフロップである。ＡＮＤゲート３０５の出力は３３０
においてフリップフロップをセットし、ＡＮＤゲート３
１５の出力は３４０においてフリップフロップをリセッ
ト又はクリヤする。 フリップフロップ３５０の出力は、トリガ比較器回路を
周期的に作動させる修飾信号である。

【００４５】望ましい実施例では、遅延２７０及び２８
０は少なくともサンプル周期の間は可変であるから、フ
リップフロップで作り出すことのできる最小値からサン
プル周期幅までの任意のサイズのウィンドウは、サンプ
ルクロックに関する任意の位置にして、作り出すことが
できる。適切なプログラミングを有するＣＰＵが決定し
たり、ユーザーが直接決定することのできるタイムベー
ス設定の任意の組み合わせに対して、ＣＰＵは適切な遅
延値を計算する。別の望ましい実施例では、遅延はＤＡ
Ｃ３００及び３１０を介してユーザーにより変更するこ
とができる。回路は、可変幅を有するウィンドウでトリ
ガ信号を作動させて、ウィンドウ内にくるトリガを受け
入れ、ウィンドウの外側にくるトリガを拒絶する。

【００４６】図３を参照するが、トリガを修飾し、ラン
ダム反復データ獲得システムの処理量を増加させるとこ
ろの回路のさらに別の望ましい実施例を示す。図２の論
理素子３２０、及び関連素子２８５、２９５、３０５、
３１５、３２０、３２５及び３３５の代わりが、７９０
及び８００に示す一対の「Ｄ」フリップフロップである
。この構成では、２つのフリップフロップ７９０及び８
００へのＤ入力は論理「１」（ハイ状態）に保たれる。 可変遅延２７０はＤフリップフロップ７９０のクロック
ポート８１０への入力であり、可変遅延２８０はＤフリ
ップフロップ８００のクロックポート８２０への入力で
ある。Ｄフリップフロップ７９０の「ｎｏｔＱ」出力８
３０は、Ｄフリップフロップ８００の「リセットポート
」８４０に結合されている。さらに、Ｄフリップフロッ
プ７９０のリセットポート８５０は、Ｄフリップフロッ
プ８００の「Ｑ」ポート８６０に結合されている。この
構成では、Ｄフリップフロップ７９０の「Ｑ」出力は、
トリガ回路を周期的に作動させる修飾信号３５０である
。

【００４７】さらに別の望ましい実施例では、可変遅延
２７０及び２８０は、図４の回路により発生させること
ができる。サンプルクロックからの方形波形３６０は、
オペアンプ３８０の負ポート３７０への入力である。オ
ペアンプ３８０は、可変抵抗器Ｒ１、Ｒ２、及びコンデ
ンサＣ１が、所望の特定アプリケーションに対して選択
される値を有するところの、積分器モードで構成される
。オペアンプ３８０の正リード線は３９０で接地される
。積分モードでは、オペアンプ３８０は、方形波形３６
０を他の連続的に変化する信号に変える。望ましい実施
例では、オペアンプ３８０は三角波４００を出力する。

【００４８】三角波４００は、比較器回路４２０の正入
力４１０への入力である。三角波４００は、比較器回路
４４０の正入力４３０への入力でもある。ＤＡＣ４５０
の出力は、比較器４２０の負入力４６０への入力である
。ＤＡＣ４７０の出力は、比較器４４０の負入力４８０
への入力である。この構成では、三角波４００の振幅が
ＤＡＣ４５０及び４７０のしきい値よりも上にある限り
、比較器回路４２０及び４４０は、各々信号４９０及び
５００を出力する。

【００４９】信号４９０は、排他的ＯＲゲート５２０の
第一入力５１０への入力である。排他的ＯＲゲート５２
０には、排他的ＯＲゲート４２０で信号５４０を出力で
きるように調整可能な第二入力５３０がある。さらに、
信号５００は、出力５８０を出すために可変である第二
入力５７０を有する第二排他的ＯＲゲート５６０の第一
入力５５０への入力である。信号５４０及び５８０は、
図２の３０５、２８５及び３１５、２９５に示す回路へ
の入力、又は修飾信号を形成するための図３の８１０及
び８２０の回路への入力にすることができる。このよう
にして、ＤＡＣ４５０及び４７０及び信号極性選択５３
０及び５７０は、トリガウィンドウの位置決めに対して
完全に制御を行う。

【００５０】望ましい実施例では、本発明に従って与え
られるトリガ修飾子回路において可変遅延を実施するた
めに、フェーズロックループ（ＰＬＬ）を用いることが
できる。図５を参照するが、ノード５８２において出力
を発生させるために、ノード５８２において「ｄｉｖｉ
ｄｅ　ｂｙ」Ｎ素子５８１に入力信号が加えられる。入
力が２０ＭＨｚ方形波である場合には、出力は、例えば
、方形波である５ＭＨｚ信号にすることができる。出力
は、位相比較器素子５８４の入力ノード５８５に加えら
れる。位相比較器５８４は、ノード５８５の信号を、フ
ィードバック信号５８６と比較する。位相エラー信号は
、５８７における位相比較器５８４による出力である。 望ましい実施例では、位相比較器５８４は、デジタル回
路、アナログ回路、又は組み合わせデジタル及びアナロ
グ回路である。

【００５１】出力５８７の形態は、位相比較器５８４の
特定特性により決まる。出力５８７は、５８９における
フィルタ素子５８８への入力である。フィルタ素子は、
高ゲインオペアンプ回路を含むアクティブフィルタ素子
であることが望ましい。望ましい実施例では、オフセッ
ト信号５８９Ａは、アクティブなフィルタ５８８への入
力である。アクティブフィルタ５８８からの出力５８９
Ｂは、電圧制御発振器（ＶＣＯ）５８９Ｃへの５８９Ｄ
における入力である。ＶＣＯ５８９Ｃは、その周波数が
その入力ノード５８９Ｄにおける電圧に比例する信号を
出力する。望ましい実施例では、この出力信号の形は一
般に正弦波又は方形波である。信号５８９Ｅは、図２及
び図３において可変遅延信号２７０又は２８０として用
いることのできる可変的に遅延される信号である。可変
遅延信号５８９Ｅは、入力ノード５８９Ｇにおいて「ｄ
ｉｖｉｄｅ　ｂｙ」Ｍ素子５８９Ｆに該信号を入力する
ことにより、フィードバックループでも用いることがで
きる。「ｄｉｖｉｄｅ　ｂｙ」Ｍ素子５８９Ｆの出力５
８９Ｈは、位相比較器５８６への入力である。

【００５２】素子５８４、５８８、５８９Ｃ及び５８９
Ｆを含むフィードバックループでは、出力５８９Ｅの周
波数を、Ｎで割りＭを掛けた入力周波数と強制的に等し
くするために負フィードバックを用いている。望ましい
実施例では、ＰＬＬは、信号５８３及び５８６を、０°
、９０°又は１８０°だけ位相をずらしてロックする。 別の望ましい実施例では、フィードバックループにより
補正されるオフセットを加えるために、位相調整入力５
８９Ａを用いることができる。信号５８３及び５８６の
間の位相は、位相比較器出力５８７の変化が、５８９Ａ
に加えられるオフセットを相殺するまで、ＰＬＬにより
調整することができる。従って、入力５８９Ａは、可変
位相制御を行うために用いることができる。可変位相制
御５８９Ａを一定周波数でＰＬＬに加えた場合、可変位
相制御は可変時間遅延になる。

【００５３】さらに別の望ましい実施例では、ランダム
反復信号獲得システムのサンプルクロックは、５８２に
おいてＰＬＬに送られる。ＰＬＬの出力５８９Ｅが入力
５８２と同じ周波数でなければならない場合、Ｍ＝Ｎで
あることが必要である。さらに、５８４に示す代表的な
位相比較器には、使用する回路の特定タイプにより異な
る位相範囲がある。位相ロック状態にループを保つため
には、ノード５８３及び５８６において許容される位相
調整範囲が必然的に制限される。代表的な位相比較器で
は、９０°〜３６０°の位相エラーが許容される。しか
し、ノイズ及びジッタがシステムへの入力である場合に
は、該比較器は、全動作範囲にまで無理して用いること
ができないので、ループをロックされた状態に保つこと
が求められている。

【００５４】Ｍ及びＮが１よりも大きい、例えば２又は
４である場合、ノード５８３及び５８６において要求さ
れる位相変動量は、２又は４（Ｍ）だけ減少される。従
って、２０ＭＨｚ及びＭ＝Ｎ＝４で動作するサンプル入
力クロックでは、ノード５８３及び５８６における信号
は５ＭＨｚであり、５ＭＨｚにおける９０°の位相は、
出力５８９Ｅにおいて２０ＭＨｚ信号の３６０°位相調
整に変換される。

【００５５】図６を参照するが、修飾信号３５０は、ト
リガ信号５９０を修飾するために用いる。トリガ信号５
９０は、サンプルクロックに非同期であり、フリップフ
ロップ６００への入力である。望ましい実施例では、フ
リップフロップ６００はＤフリップフロップである。修
飾子信号３５０は、Ｄフリップフロップ６００のＤ入力
６１０への入力である。トリガ信号５９０は、Ｄフリッ
プフロップ６００のクロック入力６５０への入力である
。出力６２０は、修飾信号３５０がハイ状態のときにト
リガが起こるまで、ロー状態のままである。出力６２０
は次にハイ状態になる。出力６２０はフィードバックさ
れ、遅延素子６３０を介して入力６４０をリセットして
、出力６２０を再びロー状態にする。従って、修飾信号
３５０がハイ状態のときに起こるすべてのトリガ事象は
、修飾トリガ出力６２０をもたらし、この出力は次にト
リガ処理回路への入力になる。

【００５６】図７を参照するが、図６に現れる各種信号
を示しているタイミング図を示す。信号３５０には、オ
シロスコープの掃引速度設定に正比例して変動するデュ
ーティサイクルがある。トリガ信号５９０は、ランダム
反復サンプリングシステムで見出される標準非同期トリ
ガ信号である。本発明に従って与えられる修飾トリガ６
２０は、使用可能サンプルを検出したときだけデータ獲
得を終結させる。従って、修飾トリガ信号６２０は、シ
ステムの処理量を非常に増加させる。

【００５７】例えば、トリガ信号５９０が１５．０ＭＨ
ｚで発生される場合、トリガ５９０には６７．０ｎｓの
周期がある。さらに、例えば、サンプリングレートが４
０ＭＨｚであると仮定すると、サンプル間の時間は２５
．０ｎｓである。１．０ｎｓの画面幅では、サンプル間
の時間は画面幅の２５倍になる。従って、平均的に、使
用可能トリガ信号５９０は６７．０ｎｓ×２５．０＝１
．６７５μｓ毎に受信する。トリガを捜し始めた後では
、使用可能トリガを見つけるための平均時間は１．６７
５μｓである。

【００５８】代表的なランダム反復デジタル化オシロス
コープには、約６．８μｓの獲得オーバヘッド時間があ
る。 本発明に従って与えられる修飾トリガ信号６２０では、
使用可能サンプルは約７．６７５μｓ毎、すなわち使用
可能トリガを見つけるための平均時間にオーバヘッド時
間を加えた合計時間毎に得られる。本発明に従って与え
られる修飾トリガ信号がなければ、使用可能サンプルを
得るために、システムでは平均して約１５０．８μｓを
要する。従って、この代表的な場合では、本発明により
、１５０．８を７．６７５で割って得られる率、すなわ
ち約１９．７倍だけ処理量が増加する。一般に、オーバ
ヘッド時間が長いほど、及びトリガ反復速度が速ければ
速いほど、改良により最大可能な値、この例では２５、
にそれだけ近くなる。従って、本発明に従って与えられ
る回路は、ランダム反復信号獲得を利用するシステムで
の処理量を劇的に増加させるところの修飾トリガ信号に
関して、長い間感じられていた技術上の必要性に解答を
与えた。

【００５９】望ましい実施例では、トリガ修飾子信号は
図８に示す回路により得ることができる。信号７８０は
、図２及び図３の信号３５０と類似している。可変遅延
は、一対の集積回路６６０及び６７０により達成される
。別の望ましい実施例では、集積回路６６０及び６７０
はリニアＩＣ（ＬＩＣ）である。プログラムされる遅延
をもたらすために用いることのできる優れたリニアＩＣ
は、アナログ・デバイシズ・カンパニー（Ａｎａｌｏｇ
　Ｄｅｖｉｃｅｓ　Ｃｏｍｐａｎｙ）により製造及び販
売されているＡＤ９５００デジタリープログラマブル遅
延発生器である。ＡＤ９５００は、１０ｐｓｅｃほどの
小さな分解能の８ビットデジタルコードによりプログラ
ム遅延を選択する。

【００６０】マイクロプロセッサ２１０は、データのバ
イト、すなわち集積回路６６０及び６７０上の６８０及
び６９０に示す８つの個々のビットにより、各々ＡＤ９
５００集積回路６６０及び６７０をプログラムする。デ
ータの８ビットは、合計して可能な２５６のプログラム
遅延をもたらす。各ＡＤ９５００には、７００に示すト
リガ入力がある。トリガ入力がハイ状態になると、遅延
が開始される。

【００６１】遅延は、一般に、ＡＤ９５００を介して最
小遅延と、データ６８０及び６９０の８ビットによりも
たらされるプログラム遅延との和である。遅延後に、Ｑ
出力７１０はハイ状態になり、ｎｏｔＱ出力７２０はロ
ー状態になる。 デバイス６６０又は６７０は、次に７３０において即座
にリセットされるので、Ｑ７１０はハイ状態になった後
で遅延をリセットする。最終結果は、トリガ入力からの
プログラム可能な遅延により起こるＱ７１０における狭
いパルス出力である。

【００６２】トリガ入力７００に結合された排他的ＯＲ
ゲート７３０により、マイクロプロセッサ２１０は、入
力サンプルクロックのどのエッジが各ＡＤ９５００をト
リガするのかを選択することができる。排他的ＯＲゲー
ト７３０は、ライン７４０にくるクロック信号を選択的
に反転させる。クロック信号７４０は、ＡＤ９５００を
トリガさせる。６６０のＡＤ９５００は「開始」パルス
を作り出し、６７０のＡＤ９５００は「停止」パルスを
作り出す。各ＡＤ９５００のＱ出力に結合されたＮＯＲ
ゲート７５０及び７６０は、フリップフロップを形成す
る。開始パルス７７０は修飾子出力７８０をハイ状態に
セットし、停止パルス７９０は修飾子出力７８０をロー
状態にセットする。望ましい実施例では、両パルスが同
時にアクティブである場合に、停止パルス７９０が優先
される。

【００６３】この構成は、開始パルス７７０を停止パル
ス７９０のすぐ前で発生させることにより、ＯＲゲート
７６０の出力に非常に狭いパルスを作り出す。短い出力
パルスは、実際のパルス幅ではなく、遅延の相違により
決まる。しかし、最小ロー時間はパルス幅により決まる
。

【００６４】図８の回路のＡＤ９５００は、３６０°遅
延範囲及びゼロから５０ｎｓ以上のパルス幅で、約２０
０ｐｓｅｃの最小ステップのパルス幅での遅延を可能と
する。プログラムされる遅延は、部分的に、７９０及び
８００に示す各々コンデンサ及び抵抗器によっても決ま
る。ＡＤ９５００をリセットする際の非ゼロ遅延及び非
ゼロ最小遅延とのために、排他的ＯＲゲート７３０の使
用は必要である。

【００６５】ＡＤ９５００をトリガするためにサンプル
クロック７４０の立ち上りエッジを用いたり、サンプル
クロックの立ち上りエッジの「近く」に開始（停止）パ
ルスを与えるために遅延をプログラムしなければならな
い場合、１つのサンプルクロック周期の遅延をもたらす
ために遅延をプログラムしなければならない。というも
のも、最小遅延は、あまりにも長いので、開始（停止）
パルスを立ち上りエッジの近くにすることができないか
らである。さらに、立ち上りエッジをサンプルクロック
の立ち上がりエッジのすぐ前に置くことが所望される場
合に、開始（停止）パルス遅延を負にすることはできな
い。開始（停止）パルスは、次に、サンプルクロックの
ちょうど次の立ち上がりエッジにおいて発生される。こ
の次のエッジは、その遅延／リセットサイクルをまだ終
了していないので、ＡＤ９５００を再トリガすることは
できない。最初のトリガを引き起こすサンプルクロック
エッジの次の第二サンプルクロックエッジが生じるまで
、ＡＤ９５００は再トリガすることができない。従って
、修飾子信号は２つのサンプルクロック周期毎に一度だ
け生じ、処理量は理論的最大量から係数２だけ減少する
。

【００６６】ＥＸＯＲゲートが定置にあるとき、ＡＤ９
５００はサンプルクロックの立下りエッジでトリガする
ことができる。プログラムされた遅延は、サンプルクロ
ックの立ち上がりエッジに開始（停止）パルスを与え、
ＡＤ９５００はリセットされ、サンプルクロックの次の
立下りエッジで再びトリガされることが可能となる。２
つのＥＸＯＲゲートは、自由にプログラムして、要求さ
れる遅延のための最適トリガ信号（サンプルクロックの
立ち上がり又は立下りエッジ）を各ＡＤ９５００に与え
ることができる。

【００６７】図９を参照するが、７４０にサンプルクロ
ックパルスがあるときの図８の回路についてのタイミン
グ図を示す。開始パルス７７０は修飾子信号７８０を使
用可能にし、停止パルス７９０は修飾子パルス７８０を
使用禁止にする。修飾子パルス７８０は、開始パルス７
７０及び停止パルス７９０のハイレベルに感応する。図
６に例証する回路は、望ましい実施例で用いて、修飾ト
リガを、トリガフリップフロップ、例えば図１１のトリ
ガフリップフロップなどのすぐ前のトリガ経路に入れる
ことにより、該修飾トリガの完全な実現をもたらすこと
ができる。

【００６８】しかし、トリガ経路では論理素子を使用す
るので、図６の回路は、ランダム反復獲得システムにか
なりの量のジッタをもたらす。別の望ましい実施例では
、図１０に示すように、トリガ修飾子信号３５０は、存
在するトリガ作動信号との「論理和（ＡＮＤ）」をとり
、修飾トリガ作動信号を形成することができる。図１１
を参照するが、修飾トリガ作動は、９００において修飾
トリガ信号を出力するＤフリップフロップ９２０の入力
８９０に加えられる。トリガされた信号９００は、８７
０において、反転リセット信号８８０及びＤフリップフ
ロップ９２０のセット入力９１０への入力と、論理和（
ＡＮＤ）がとられる。 トリガ信号は、９３０におけるフリップフロップ９２０
への入力である。

【００６９】望ましい実施例では、ユーザー又はマイク
ロプロセッサが、遅延設定を決定することができる。遅
延を決定するためには、計器入力からトリガ回路への、
及び計器入力からサンプラーへのアナログ遅延がたいて
い同一ではないということをまず認識しなければならな
い。これらの２つの遅延経路の差をｔ（ｔ−ｓ）として
示そう。ｔ（ｔ−ｓ）が正の数であるならば、トリガ経
路を通る遅延は、サンプラー経路を通る遅延よりも長い
。従って、例えば、トリガを受け取る前にｔ（ｔ−ｓ）
を取り込むサンプルは、トリガ事象に存在する当該サン
プリングをもたらす。望ましい実施例では、デジタル化
オシロスコープに、データトレースの表示されるＣＲＴ
画面を含む。

【００７０】図１２を参照するが、ｔ（ｔ−ｓ）を用い
るプログラミングプロセスは、ステップ９４０から始ま
る。トリガポイントに関して、画面左側の時間の値を見
つけることが所望される。この時間の値は、ステップ９
５０においてｔｌｅｆｔとして示され、望ましい実施例
でユーザーが設定することができる。同様に、トリガポ
イントに関して、画面右側の時間の値、ｔｒｉｇｈｔは
９６０で指定されている。

【００７１】本書で「開始（停止）」として示してある
開始及び停止パルスに対する遅延値を見つけるためには
、別の望ましい実施例でシステムのトリガ遅延と関連す
る較正値として定義されるところの、較正値ｔ（ｔ−ｓ
）をまずステップ９７０で指定する必要がある。ステッ
プ９８０では、遅延値「遅延ｓｔａｒｔ」及び「遅延ｓ
ｔｏｐ」を以下の式により各々得ることができる： 遅延ｓｔａｒｔ＝（ｔｌｅｆｔ−ｔ（ｔ−ｓ））ＭＯＤ
　　１／Ｆｓ遅延ｓｔｏｐ＝（ｔｒｉｇｈｔ＋ｔ（ｔ−
ｓ））ＭＯＤ　　１／Ｆｓ当業者には知られていること
であるが、（ｔｌｅｆｔ−ｔ（ｔ−ｓ））ＭＯＤ　　１
／Ｆｓは、（ｔｌｅｆｔ＋ｔ（ｔ−ｓ））を１／Ｆｓで
割った剰余を見つけることにより行われる数学的演算で
ある。この残りがゼロよりも大きい場合には、遅延ｓｔ
ａｒｔがこの値に設定される。そうでなければ、１／Ｆ
ｓがこの残りに加えられて新しい値が作られ、遅延ｓｔ
ａｒｔがこの新しい値に設定される。

【００７２】次に、遅延開始（停止）時間を分析して、
サンプルクロック信号に関して、どこで遅延をトリガす
るのかを決めることが所望される。これは、下記を確か
めることにより、２つのパルス、遅延ｓｔａｒｔ（ｓｔ
ｏｐ）、に対してステップ９９０で行われる： １／４Ｆｓ≦遅延ｓｔａｒｔ（ｓｔｏｐ）≦３／４Ｆｓ
２つの遅延がこの範囲内にくるならば、遅延はステップ
１０００においてサンプルクロックの立ち上がりエッジ
でトリガされ、遅延ｓｔａｒｔ（ｓｔｏｐ）値は、各々
ステップ９８０で決まる値に設定される。プログラミン
グプロセスは、ステップ１０１０において停止される。

【００７３】しかし、遅延ｓｔａｒｔ（ｓｔｏｐ）値が
ステップ９９０で指定される範囲内にない場合、サンプ
ルクロックの立ち上がりエッジで遅延ｓｔａｒｔ（ｓｔ
ｏｐ）パルスをトリガすることがステップ１０２０にお
いて所望される。ステップ１０３０において、遅延ｓｔ
ａｒｔ（ｓｔｏｐ）＜１／４Ｆｓであるかどうかを確か
めることが望ましい。遅延ｓｔａｒｔ（ｓｔｏｐ）が１
／４Ｆｓ以下でなければ、今度は遅延ｎｅｗで示される
遅延値が、ステップ１０４０において遅延ｓｔａｒｔ（
ｓｔｏｐ）に設定される。しかし、遅延ｓｔａｒｔ（ｓ
ｔｏｐ）が１以下であることが確かめられた場合、遅延
ｎｅｗは、ステップ１０５０で遅延ｓｔａｒｔ（ｓｔｏ
ｐ）＋１／Ｆｓに設定される。システムは、これでトリ
ガ遅延に較正されたことになり、プログラミング手順は
ステップ１０１０で終了する。望ましい実施例では、遅
延限界は、サンプルパルスの５０％デューティサイクル
で最も望ましい。他のデューティサイクルでも、同様な
最適値になることが求められている。

【００７４】このプログラミング手順の一例として、ト
リガポイントが画面の左縁右側に１００ｐｓｅｃであり
、サンプリングレートＦｓが４０ＭＨｚである１００ｐ
ｓｅｃ／ｄｉｖの掃引速度を有するウィンドウを考える
。従って、ｔｌｅｆｔは−１００ｐｓｅｃであり、ｔｒ
ｉｇｈｔは９００ｐｓｅｃである。望ましい実施例でｔ
（ｔ−ｓ）が−２３０ｐｓｅｃであるならば、遅延ｓｔ
ａｒｔは２４，６７０ｐｓｅｃであり、遅延ｓｔｏｐは
６７０ｐｓｅｃである。１／４Ｆｓは６２５０ｐｓｅｃ
であり、３／４Ｆｓはと１８，７５０ｐｓｅｃであるか
ら、サンプルクロックの立下りエッジで遅延をトリガす
る必要がある。さらに、遅延ｓｔｏｐ＝６７０ｐｓｅｃ
は１／４Ｆｓ以下であるから、遅延ｓｔｏｐは、６７０
ｐｓｅｃ＋２５ｎｓｅｃ＝２５，６７０ｐｓｅｃにプロ
グラムされる。

【００７５】別の望ましい実施例では、デジタル化オシ
ロスコープのマイクロプロセッサがこれらの計算を行う
ことができる。しかし、ユーザーが、プログラミング手
順及び計算も行うことができるということは、当業者に
認識されている。

【００７６】本発明に従って与えられるトリガ修飾子回
路では、遅延ｓｔａｒｔ（ｓｔｏｐ）修飾子値の、遅延
発生器により用いることのできる２進値への変換も要求
される。時間補間回路は、非同期トリガ事象と設計分解
能（例えば、１０ｐｓｅｃ）の範囲内の次のサンプルポ
イントとの間のタイミングを決める。これは、図２及び
図３のＤＡＣに関する開始及び停止ＤＡＣ値を、マイク
ロプロセッサにより用いることのできる開始及び停止時
間補間回路及び水晶タイムベースの開始及び停止時間補
間回路と関連づけるところの較正とみなすことができる
。

【００７７】１ｎｓｅｃの画面幅及び１００ｐｓｅｃの
トリガ前時間を有するランダム反復信号獲得システムで
は、マイクロプロセッサは、図２及び図３の遅延ＤＡＣ
に送るための停止及び開始時間の値を熟知しているか決
定しなければならない。実際の２進ＤＡＣ値と時間遅延
との間の関係は、線形的であると仮定することができる
。しかし、この関係が十分に線形的でない場合には、個
々に線形的に近似するか、多項式により近似することが
できる。較正関係が線形的であるときには、較正手順は
、ランダム反復信号獲得システムにおける時間補間回路
の動作範囲にわたる開始及び停止時間補間回路の値につ
いて「ゲイン」及び「オフセット」値を見つけることか
ら成る。別の望ましい実施例では、プログラム遅延をも
たらすためにＡＤ９５００集積回路を使用する場合、各
ＡＤ９５００について１つのゲイン値、及び各ＡＤ９５
００に対する各トリガソース（トリガされた正又は負の
エッジ）について１つのオフセット値、又は合計して６
つの較正値を得なければならない。

【００７８】開始／停止２進ＤＡＣ値への較正遅延時間
変換を行うために用いることのできる多くの方法がある
。望ましい実施例では、設計者は、コンポーネントの許
容差などの実際の回路コンポーネントからゲイン及びオ
フセット値を計算することができる。この方法での較正
にはソフトウェアは必要ではなく、回路を定期的に較正
するためのユーザーの時間も必要ではない。しかし、こ
の方法では、最悪の場合のコンポーネントでも十分なウ
ィンドウサイズをもたらすことを保証するために、ウィ
ンドウ幅は一般に要求されるよりも大きくなければなら
ない。一般的なウィンドウは要求されるものよりも大き
く、従って、受け入れるのは、使用可能サンプルをもた
らさないトリガが大部分なので、これでは不十分である
。高精度コンポーネントの使用は一般にずっと高価な回
路をもたらすので、設計方法は一般に望ましくない。

【００７９】さらに別の望ましい実施例では、開始及び
停止信号又はトリガ修飾子信号をトリガ経路に入れるた
めの手段を与えることができるので、トリガ修飾子う使
用禁止にして、開始（停止）信号又はトリガ修飾子信号
をトリガ回路に入れることにより較正が達成される。時
間補間回路は、次に、信号のエッジとサンプルクロック
との間の時間を測定することができる。各ゲイン又はオ
フセット値に対して１つの測定値が要求され、１つの測
定値は、正確にするために一緒に平均された多数の個々
の測定値から成る。較正を行うためのこの種の回路は、
実際には、オシロスコープの動作構成の一部ではないの
で、設計者は、較正経路を通した遅延と動作経路を通し
た遅延とを関連づけることにより、較正（オフセット）
値を変更する方法を確かめなければならない。この方法
は比較的高速であるが、動作経路と較正経路とを関連づ
けるためにコンポーネントの許容差を用いるので、ウィ
ンドウ幅は、一般に、計器での可能なパーツの収集を受
け入れるために実際に必要とされる幅よりも大きい。さ
らに、固有のコンポーネント許容差は、回路の効率を下
げる。

【００８０】開始／停止ＤＡＣ値に対して遅延時間を較
正するための別の方法は、開始及び停止パルスを変更し
たり、許容されるトリガウィンドウを最適化するための
方法を確かめることのできるソフトウェア又はファーム
ウェアプログラムを実行時に使用する方法である。この
方法では、時間補間回路値のヒストグラムが、実行時に
発生されるランダム外部トリガを用いて作られる。マイ
クロプロセッサは、時間補間回路値のヒストグラムを所
望ヒストグラムと比べ、続いて修飾子ウィンドウをダイ
ナミックに調整することができる。これは、本質的に大
きなループゲインのフィードバック回路であるから、非
常に正確な較正方法である。しかし、この方法は、実行
時にマイクロプロセッサで多量の電力を消費するので、
ランダム反復信号獲得システムの処理量が減少する。

【００８１】さらに別の望ましい実施例では、時間補間
回路の値のヒストグラムは、較正パラメータを統計的に
決定するために用いることができる。この較正方法では
、開始及び停止制御ＤＡＣは、予め定められた値に設定
され、該当する場合にはさらに正／負のサンプルクロッ
クエッジをトリガすることができる。次に、サンプルク
ロックに関する数多くのランダムトリガが、外部回路又
はマイクロプロセッサにより発生される。時間補間回路
値のヒストグラムは、時間補間回路及び遅延発生器の分
解能により異なるが、統計的に重要な数のサンプルに対
して保たれる。ヒストグラムは、次に分析されて、トリ
ガウィンドウの正確な位置が決定される。この手順は、
新たなＤＡＣ設定で繰り返すことができ、その結果を組
み合わせてゲイン及びオフセット値を見つけることがで
きる。該当する場合には、選択する反対のサンプルクロ
ックエッジトリガとともに別の組の測定値が要求される
。

【００８２】さらに別の望ましい実施例では、ヒストグ
ラム較正方法は、修飾子回路にプログラム遅延を与える
ＡＤ９５００集積回路で用いることができる。図１３を
参照するが、ヒストグラムを作成する方法が望ましい実
施例で示してある。この方法はステップ１０６０から始
まる。ステップ１０７０では、開始遅延発生器をゼロに
プログラムして、サンプルクロックの正エッジでトリガ
すること、及び停止遅延発生器をゼロにプログラムして
、サンプルクロックの負エッジでトリガすることが要求
される。ステップ１０８０では、統計的に重要な数のサ
ンプルによりヒストグラムが作成され、第１開始時間「
開始（１）」及び第一停止時間「停止（１）」がヒスト
グラムから決定される。

【００８３】ステップ１０９０では、開始遅延発生器を
予め定められた値に設定して、正エッジをトリガするこ
と、及び停止遅延発生器を予め定められた値に設定して
、負エッジをトリガすることが要求される。望ましい実
施例では、プログラムされる入力毎に８ビットを有する
ところのＡＤ９５００を使用する場合、考えられる２５
６の異なるプログラム遅延が可能であり、従って、予め
定められる値は２５５に設定される。ステップ１１００
では、もう１つのヒストグラムが作成され、開始（２）
及び停止（２）が決定される。

【００８４】同様に、ステップ１１１０では、開始遅延
発生器がゼロに設定されて負エッジがトリガされ、停止
遅延発生器がゼロに設定されて正エッジがトリガされる
。ステップ１１２０では、３つ目のヒストグラムが作成
され、開始（３）及び停止（３）が決定される。

【００８５】第一、第二、及び第三開始及び停止時間値
を決めた後には、遅延値を時間補間回路ＤＡＣ値と関連
づける以下の一次式解く必要がある： 　　ゲイン（開始）×０＋オフセット（開始，正）＝開
始（１）　　ゲイン（開始）×ＰＶ＋オフセット（開始
，正）＝開始（２）　　ゲイン（開始）×０＋オフセッ
ト（開始，負）＝開始（３）　　ゲイン（停止）×０＋
オフセット（停止，負）＝停止（１）　　ゲイン（停止
）×ＰＶ＋オフセット（停止，負）＝停止（２）　　ゲ
イン（停止）×０＋オフセット（停止，正）＝停止（３
） 　　ここで、 オフセット（開始，正）は、第一遅延がサンプル信号の
正エッジでトリガされるときの、第一及び第二開始時間
に関連する時間オフセットであり、 オフセット（開始，負）は、第一遅延がサンプル信号の
負エッジでトリガされるときの、第三開始時間に関連す
る時間オフセットであり、 オフセット（停止，負）は、第二遅延がサンプル信号の
負エッジでトリガされるときの、第一及び第二停止時間
に関連する時間オフセットであり、 オフセット（停止，負）は、第二遅延がサンプル信号の
正エッジでトリガされるときの、第三停止時間に関連す
る時間オフセットであり、 ゲイン（開始）は、時間／プログラムカウントを単位と
した、開始遅延発生器のゲインであり、ゲイン（停止）
は、時間／プログラムカウントを単位とした、停止遅延
発生器のゲインであり、ＰＶ＝予め定められた値。

【００８６】上記の６つの式には、６つの未知数があり
、正及び負エッジのトリガされるオフセット及びゲイン
を、ヒストグラムから決定した開始及び停止ＤＡＣ値と
関連づけている。望ましい実施例では、オフセットを見
つけるために低いＤＡＣ値、すなわちゼロを用いたり、
ゲインを見つけるために高いＤＡＣ値、すなわち２５５
を用いることが望ましい。これは、これらの値を見つけ
るときの誤差を最小にする。該式は以下の解をもたらす
： オフセット（開始，正）＝開始（１） ゲイン（開始）＝〔開始（２）−開始（１）〕／ＰＶオ
フセット（開始，負）＝開始（３） オフセット（停止，負）＝停止（１） ゲイン（停止）＝〔停止（２）−停止（１）〕／ＰＶオ
フセット（停止，負）＝停止（３） 実行時には、これらの較正値は、一次式で用いて、所望
開始（停止）遅延時間を、２進値に変えて、開始（停止
）遅延発生器をプログラムすることができる。望ましい
実施例では、一次式は： 　　遅延時間ｓｔａｒｔ（ｓｔｏｐ）＝オフセット（開
始／停止）｛勾配｝　　　　　　　　　　　　　　　　
　　　　　　　　＋ゲインｓｔａｒｔ／ｓｔｏｐ×ＰＶ
ここで、「勾配」は使用する特定遅延発生器の関数であ
る。一般に、ＡＤ９５００以外を使用する場合、ＰＶは
０及び２５５以外にすることができるので、上記式はＰ
Ｖに解を与えることができる。ＰＶは整数値であるから
、適切に丸めなければならない。

【００８７】ヒストグラムを作成するために時間補間回
路を実行しなければならない反復回数を最小にするため
に、トリガ修飾子ウィンドウを小さく保つことも望まし
い。例えば、各ヒストグラムを作成するために百万のラ
ンダムトリガを用いる場合を仮定してみる。上記のプロ
グラミング手順では、各トリガ修飾子ウィンドウはサン
プル周期の約半分のサイズになるので、ランダムトリガ
の半分が時間補間回路を実行させる。従って、時間補間
回路は、６μｓｅｃで平均して５００，０００回作動し
、各ヒストグラムを作成するために、合計して３秒を要
する。各ヒストグラムで「開始（ｎ）」又は「停止（ｎ
）」値だけが見つかるように手順を変更すれば、小さな
トリガウィンドウを与えるように第二（停止又は開始）
遅延をプログラムすることができる。

【００８８】例えば、サンプル周期のわずか１／５０の
トリガ修飾子ウィンドウを与えるように第二遅延をプロ
グラムするならば、時間補間回路は、ヒストグラムを作
成するために平均して２０，０００回作動させなければ
ならないだけである。開始（ｎ）及び停止（ｎ）を見つ
けるために２つのヒストグラムを作成しなければならな
いので、合計較正時間は２×２０，０００×６μｓｅｃ
＝２４０ｍｓｅｃになる。次に、小さいトリガ修飾子ウ
ィンドウを与えるために停止ＤＡＣを用いて開始ＤＡＣ
を較正してから、小さいトリガ修飾子ウィンドウを与え
るために開始ＤＡＣを用いて停止ＤＡＣを較正すること
により、比較的短い較正時間で高い精度を達成すること
ができる。

【００８９】この方法は、システムの較正温度において
非常に正確であるという利点がある。しかし、温度によ
るコンポーネントドリフトの原因を示した後では、設計
、及びすでに述べたトリガ使用禁止方法よりもほんのわ
ずかだけよくすることができた。さらに、デジタル化オ
シロスコープの温度が変化するときの較正ドリフトは、
デジタル化オシロスコープを使用しているときに、時間
補間回路の再較正を強制的に行う。この方法でも比較的
多くの時間を要し、各ヒストグラムを作成するのに平均
して約０．５秒〜３秒かかり、特定開始及び停止ＤＡＣ
値を見つけるために各ヒストグラムを分析するのに付随
する時間が加わる。

【００９０】ヒストグラムを検査するときに、時間補間
回路は、予め定められた分解能の範囲内のその定義され
た範囲にわたる値を出力する。例えば、時間補間回路は
、１ｐｓｅｃ分解能の０ｎｓ〜５０ｎｓまでの値を出力
することができる。ノイズがないとき、ヒストグラムは
、矩形の縁が修飾子パルスの開始及び停止時間を定義し
ている矩形になる。ノイズが加わると、ヒストグラムを
作成するためにどれだけの数のサンプルが必要であるか
を決めたり、要求される精度に対してパルスのエッジの
実際のプレースメントを決めることが統計的タスクにな
る。ヒストグラムの分析は、遅延値を、特定な計器セッ
トアップに対して開始及び停止ＤＡＣをプログラムする
ための値を決めるときにマイクロプロセッサにとって有
益であるところの、開始及び停止ＤＡＣ値に変換する正
確かつ比較的効率的な方法をもたらす。

【００９１】

【発明の効果】本発明に従って与えられる方法及び装置
は、ランダム反復データ獲得及びサンプリングを用いる
デジタル化システムのためのトリガ修飾回路をもたらす
。望ましい実施例では、本発明に従って与えられる方法
及び装置は、ランダム反復信号獲得を用いるデジタル化
オシロスコープにおける処理量を増加させるために特に
有益である。

【００９２】ランダム反復信号獲得システムで使用する
ためのトリガ修飾方法及び装置の特定な望ましい実施例
について述べてきた。望ましい実施例を記述し開示した
が、発明の真の趣旨及び範囲内にその変更も含まれてい
ることは当業者に認識されている。添付の特許請求の範
囲は、そのような変更をすべて網羅するように意図され
ている。

【図面の簡単な説明】

【図１】システムの処理量を増加させるトリガ修飾回路
を備えた、本発明に基づくデジタルオシロスコープの機
能ブロック図である。

【図２】本発明に基づく修飾子信号発生回路の回路図で
ある。

【図３】本発明に基づく修飾子信号発生回路の回路図で
ある。

【図４】図２の回路で用いられる可変遅延信号発生回路
の回路図である。

【図５】図３の回路で用いられる可変遅延信号発生回路
の回路図である。

【図６】本発明に基づく修飾トリガ信号発生回路の回路
図である。

【図７】図６の回路に現れる信号のタイミング図である
。

【図８】可変遅延を発生させるべく線形集積回路を用い
る本発明に基づく修飾子信号発生回路の回路図である。

【図９】図８の回路に現れる信号のタイミング図である
。

【図１０】存在するトリガアーム信号とトリガ識別子信
号から修飾トリガアーム信号を本発明に基づき発生する
ための回路図である。

【図１１】修飾トリガ信号を発生するための本発明に基
づく回路の好適実施例の回路図である。

【図１２】ランダム反復信号獲得システムを校正するた
めの方法の好適実施例の流れ図である。

【図１３】ランダム反復信号獲得システムの開始及び停
止遅延発生器のＤ／Ａ変換起用のプログラミング値に遅
れ値を変換するためのヒストグラムを構築する方法の好
適実施例の流れ図である。

【符号の説明】

１００…識別トリガ ２６０…トリガ識別子回路 ２７０…第一遅延サンプル信号 ２８０…第二遅延サンプル信号 ２９０…サンプル信号 ３００…第一手段 ３１０…第二手段 ３２０…論理手段 ３３０，３４０…入力ポート ３５０…修飾子信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】トリガを使用するタイプのランダム反復信
   号獲得システムにおける処理量を増加させるための回路
   であって、使用可能サンプルがシステムに到達する高い
   蓋然性のある場合にだけ、ランダム反復信号獲得システ
   ムで獲得を終了させることのできる回路において：２つ
   の入力ポートを有する修飾子信号を生成するための論理
   手段と；論理手段をセットしたり修飾子信号を使用可能
   にするための第一遅延サンプル信号をもたらすために、
   サンプル信号に第一遅延を取り込むための論理手段の第
   一入力ポートに結合された第一手段と；論理手段をリセ
   ットしたり修飾子信号を使用禁止にするための第二遅延
   サンプル信号をもたらすために、サンプル信号に第二遅
   延を取り込むための論理手段の第二入力ポートに結合さ
   れた第二手段と；から成ることを特徴とする回路。