1.実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔1〕本発明の代表的な実施の形態による第1カットオフ周波数と第2カットオフ周波数とに設定可能なフィルタ回路(7)は、
第1キャパシタ(C1X)と第1抵抗(R1X)とからなる第1フィルタ(C1X、R1X)と、
第2キャパシタ(C2X)と第2抵抗(R2X)とからなる第2フィルタ(C2X、R2X)と、
信号経路(Xin:Xout)に、前記第1フィルタ(C1X、R1X)を接続する第1フィルタスイッチ(SW1X、SW4X)と、
前記信号経路(Xin:Xout)に、前記第2フィルタ(C2X、R2X)を接続する第2フィルタスイッチ(SW3X、SW5X)と、
前記第2フィルタ(C2X、R2X)に接続された充電回路(R3X:SW2X)とを具備する(図4参照)。
前記充電回路は、前記第2フィルタ(C2X、R2X)の前記第2キャパシタ(C2X)の一端と他端にそれぞれ直列に接続された充電抵抗(R3X)と充電スイッチ(SW2X)を少なくとも含む。
前記第1カットオフ周波数に設定するため、第1の期間(t001〜t002)において前記第1フィルタスイッチがオン状態に制御される一方、前記第2フィルタスイッチがオフ状態に制御されることによって、前記第1フィルタ(C1X、R1X)が前記フィルタ回路(7)の回路動作に関与される。
前記第2カットオフ周波数に設定するため、前記第1の期間(t001〜t002)の後の第2の期間(t002〜)において前記第1フィルタスイッチがオフ状態に制御される一方、前記第2フィルタスイッチがオン状態に制御されることによって、前記第2フィルタ(C2X、R2X)が前記フィルタ回路(7)の回路動作に関与される。
前記第1の期間(t001〜t002)において、前記充電回路の前記充電スイッチ(SW2X)が前記オン状態に制御されることによって、前記第2フィルタの前記第2キャパシタ(C2X)が前記充電回路の前記充電抵抗(R3X)を介して充電可能に構成されたことを特徴とするものである。
前記実施の形態によれば、第1の期間(t001〜t002)では第2フィルタの第2キャパシタ(C2X)が充電回路の充電抵抗(R3X)を介して充電されるので、信号経路(Xin:Xout)での入力が減衰されるものとなる。従って、第1カットオフ周波数により高速にゲイン設定ができ、入力信号をミュートすることなくフィルタのカットオフ周波数の切り換えに起因するDCオフセットを低減することができる。
好適な実施の形態では、前記第1フィルタは差動構成の第1フィルタ対(C1X、R1X:C1Y、R1Y)であって、前記第1キャパシタは差動構成の第1キャパシタ対(C1X:C1Y)であって、前記第1抵抗は差動構成の第1抵抗対(R1X:R1Y)である。
前記第2フィルタは差動構成の第2フィルタ対(C2X、R2X:C2Y、R2Y)であって、前記第2キャパシタは差動構成の第2キャパシタ対(C2X:C2Y)であって、前記第2抵抗は差動構成の第2抵抗対(R2X:R2Y)である。
前記第1フィルタスイッチは差動構成の第1フィルタスイッチ対(SW1X、SW4X:SW1Y、SW4Y)であって、前記第2フィルタスイッチは差動構成の第2フィルタスイッチ対(SW3X、SW5X:SW3Y、SW5Y)である。
前記充電回路は、差動構成の充電回路対(R3X:SW2X;R3Y:SW2Y)であって、前記充電抵抗は差動構成の充電抵抗対(R3X、R3Y)であって、前記充電スイッチは差動構成の充電スイッチ対(SW2X、SW2Y)である(図4参照)。
他の好適な実施の形態では、前記差動構成の前記充電抵抗対(R3X、R3Y)の各抵抗に前記差動構成の前記第2フィルタスイッチ対の各スイッチ(SW3X:SW3Y)が並列に接続されたことを特徴とするものである(図4参照)。
より好適な実施の形態では、前記差動構成の前記第2抵抗対(R2X:R2Y)の各抵抗に前記差動構成の前記充電スイッチ対の各スイッチ(SW2X、SW2Y)が並列に接続され、前記第2抵抗対(R2X:R2Y)の前記各抵抗と前記充電スイッチ対の前記各スイッチ(SW2X、SW2Y)との共通接続点には所定のバイアス電圧(Vb)が供給可能とされたことを特徴とするものである(図4参照)。
他のより好適な実施の形態では、前記充電回路は、差動構成の制御スイッチ対(SW6X、SW6Y)を更に含むものである。
前記差動構成の前記制御スイッチ対(SW6X、SW6Y)の一端と他端とは前記差動構成の前記第2キャパシタ対(C2X:C2Y)の一端と前記差動構成の前記充電抵抗対(R3X、R3Y)の一端とにそれぞれ接続されたことを特徴とするものである(図7参照)。
具体的な実施の形態は、前記充電抵抗対(R3X、R3Y)の前記一端(p、q)の間は配線によって短絡されたことを特徴とするものである(図7参照)。
他の具体的な実施の形態では、前記充電抵抗対(R3X、R3Y)の前記一端(p、q)の間には接続スイッチ(SW7)が接続され、前記接続スイッチ(SW7)は前記第1の期間にオン状態に制御可能であることを特徴とするものである(図8参照)。
最も具体的な実施の形態では、前記差動構成の第1フィルタ対(C1X、R1X:C1Y、R1Y)と前記差動構成の第2フィルタ対(C2X、R2X:C2Y、R2Y)とは半導体集積回路に内蔵され、前記第1カットオフ周波数は前記第2カットオフ周波数よりも高い周波数に設定されたことを特徴とするものである。
〔2〕本発明の別の観点の代表的な実施の形態による第1カットオフ周波数と第2カットオフ周波数とに設定可能なフィルタ回路(75)は、
第1キャパシタ(C1X)と第1抵抗(R1X)とからなる第1フィルタ(C1X、R1X)と、
第2キャパシタ(C2X)と第2抵抗(R2X)とからなる第2フィルタ(C2X、R2X)と、
入力端子と出力端子とを有する演算増幅器(OP2)と、
信号経路(Xin:Xout)と前記演算増幅器(OP2)の前記入力端子と前記出力端子とに前記第1フィルタ(C1X、R1X)を接続する第1フィルタスイッチ(SW1X、SW4X)と、
前記信号経路(Xin:Xout)と前記演算増幅器(OP2)の前記入力端子と前記出力端子とに前記第2フィルタ(C2X、R2X)を接続する第2フィルタスイッチ(SW3X、SW5X)と、
前記第2フィルタ(C2X、R2X)に接続された充電回路(R3X:SW2X)とを具備する(図12参照)。
前記充電回路は、前記第2フィルタ(C2X、R2X)の前記第2キャパシタ(C2X)の一端と他端にそれぞれ直列に接続された充電抵抗(R3X)と充電スイッチ(SW2X)を少なくとも含む。
前記第1カットオフ周波数に設定するため、第1の期間において前記第1フィルタスイッチがオン状態に制御される一方、前記第2フィルタスイッチがオフ状態に制御されることによって、前記第1フィルタ(C1X、R1X)が前記フィルタ回路(75)の回路動作に関与される。
前記第2カットオフ周波数に設定するため、前記第1の期間の後の第2の期間において前記第1フィルタスイッチがオフ状態に制御される一方、前記第2フィルタスイッチがオン状態に制御されることによって、前記第2フィルタ(C2X、R2X)が前記フィルタ回路(75)の回路動作に関与される。
前記第1の期間において、前記充電回路の前記充電スイッチが前記オン状態に制御されることによって、前記第2フィルタの前記第2キャパシタが前記充電回路の前記充電抵抗(R3X)を介して充電可能に構成されたことを特徴とするものである。
前記実施の形態によれば、第1の期間では第2フィルタの第2キャパシタ(C2X)が充電回路の充電抵抗(R3X)を介して充電されるので、信号経路(Xin:Xout)での入力が減衰されるものとなる。従って、第1カットオフ周波数により高速にゲイン設定ができ、入力信号をミュートすることなくフィルタのカットオフ周波数の切り換えに起因するDCオフセットを低減することができる。
好適な実施の形態では、前記第1フィルタは差動構成の第1フィルタ対(C1X、R1X:C1Y、R1Y)であって、前記第1キャパシタは差動構成の第1キャパシタ対(C1X:C1Y)であって、前記第1抵抗は差動構成の第1抵抗対(R1X:R1Y)である。
前記第2フィルタは差動構成の第2フィルタ対(C2X、R2X:C2Y、R2Y)であって、前記第2キャパシタは差動構成の第2キャパシタ対(C2X:C2Y)であって、前記第2抵抗は差動構成の第2抵抗対(R2X:R2Y)である。
前記第1フィルタスイッチは差動構成の第1フィルタスイッチ対(SW1X、SW4X:SW1Y、SW4Y)であって、前記第2フィルタスイッチは差動構成の第2フィルタスイッチ対(SW3X、SW5X:SW3Y、SW5Y)である。
前記充電回路は、差動構成の充電回路対(R3X:SW2X;R3Y:SW2Y)であって、前記充電抵抗は差動構成の充電抵抗対(R3X、R3Y)であって、前記充電スイッチは差動構成の充電スイッチ対(SW2X、SW2Y)である(図12参照)。
他の好適な実施の形態では、前記差動構成の前記充電抵抗対(R3X、R3Y)の各抵抗に前記差動構成の前記第2フィルタスイッチ対の各スイッチ(SW3X:SW3Y)が並列に接続されたことを特徴とするものである(図12参照)。
より好適な実施の形態では、前記差動構成の前記第2抵抗対(R2X:R2Y)の各抵抗に前記差動構成の前記充電スイッチ対の各スイッチ(SW2X、SW2Y)が接続され、前記充電スイッチ対の前記各スイッチ(SW2X、SW2Y)の共通接続点には所定のバイアス電圧(Vb)が供給可能とされたことを特徴とするものである(図12参照)。
他のより好適な実施の形態では、前記充電回路は、差動構成の制御スイッチ対(SW6X、SW6Y)を更に含むものである。
前記差動構成の前記制御スイッチ対(SW6X、SW6Y)の一端と他端とは前記差動構成の前記第2キャパシタ対(C2X:C2Y)の一端と前記差動構成の前記充電抵抗対(R3X、R3Y)の一端とにそれぞれ接続されたことを特徴とするものである(図13参照)。
具体的な実施の形態は、前記充電抵抗対(R3X、R3Y)の前記一端(p、q)の間は配線によって短絡されたことを特徴とするものである(図13参照)。
他の具体的な実施の形態では、前記充電抵抗対(R3X、R3Y)の前記一端(p、q)の間には接続スイッチ(SW7)が接続され、前記接続スイッチ(SW7)は前記第1の期間にオン状態に制御可能であることを特徴とするものである(図14参照)。
最も具体的な実施の形態では、前記差動構成の第1フィルタ対(C1X、R1X:C1Y、R1Y)と前記差動構成の第2フィルタ対(C2X、R2X:C2Y、R2Y)とは半導体集積回路に内蔵され、前記第1カットオフ周波数は前記第2カットオフ周波数よりも高い周波数に設定されたことを特徴とするものである。
〔3〕本発明の更に別の観点の代表的な実施の形態による受信回路(200)は、
受信信号を増幅する第1増幅器(3)と、
前記第1増幅器(3)の出力信号に関して周波数変換を行うミキサ(4)と、
前記ミキサ(4)の後段に配置され、前記ミキサ(4)の出力信号を処理可能なベースバンド信号処理部(100)とを具備する。
前記ベースバンド信号処理部(100)は、前記ミキサ(4)を介して伝達された信号を増幅する第2増幅器(6)と、前記第2増幅器の出力信号のフィルタ処理を行うフィルタ回路(7、74)とを含むものである(図1、図9、図11、図18参照)。
前記ベースバンド信号処理部(100)の前記フィルタ回路(7、74)は、前記〔1〕本発明の代表的な実施の形態もしくは前記〔2〕本発明の別の観点の代表的な実施の形態のいずれかのフィルタ回路(7、75)によって構成されたことを特徴とするものである。
好適な実施の形態による受信回路(200)は、制御部(10)を更に具備する。
前記制御部(10)は前記第1増幅器(3)のゲインと前記第2増幅器(6)のゲインとを順次に設定するものであり、前記制御部(10)は前記第1の期間において前記フィルタ回路(7、74)を前記第1カットオフ周波数に設定した後に、前記第2の期間において前記フィルタ回路(7、74)を前記第2カットオフ周波数に設定可能に構成されたことを特徴とするものである(図10参照)。
より好適な実施の形態による受信回路(200)は、無線LANの規格IEEE802.11a/b/g/n/pのいずれかによる前記受信信号を受信可能とされたものである。
前記第1の期間と前記前記第2の期間において、前記無線LANのショートトレーニングシーケンス信号の受信が可能に構成されたことを特徴とするものである(図10参照)。
2.実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
[実施の形態1]
《受信回路の構成》
図1は、本発明の実施の形態1による受信回路の構成を示す図である。
図1に示された受信回路200は、特に制限されないが、RF信号を1回のダウンコンバートにより直接ベースバンド帯域に変換するダイレクトコンバージョン方式の受信回路200とされ、ゲイン設定等が実行可能な期間、例えばショートトレーニングシーケンス期間を有する無線LANシステムにおいて、一つのノードとして適用されるものである。
受信回路200は、送受信可能なアンテナ1、送受信の切り換え等を行うアンテナスイッチ2、低雑音増幅器(LNA:Low Noise Amplifier)3、周波数変換に必要なローカル信号を発生する発振系回路9、周波数変換を行うミキサ(MIX)4、隣接信号を除去するローパスフィルタ(LPF:Low Pass Filter)5、デジタル信号によってゲインが可変可能な可変利得増幅器(PGA:Programmable Gain Amplifier)6、フリッカーノイズ等が大きい低周波帯域を遮断するハイパスフィルタ(HPF:High Pass Filter)7、バッファ(Buffer)8、上記の各ブロックを制御する制御ロジック部10を含むものである。受信回路200により周波数変換された後の信号はベースバンド信号と呼ばれ、ベースバンド信号を処理する回路ブロックをベースバンド信号処理部と呼ばれる。図1においては、ローパスフィルタ(LPF)5、可変利得増幅器(PGA)6、ハイパスフィルタ(HPF)7、バッファ8によってベースバンド信号処理部100が構成される。
アンテナ1で受信されたRF信号はアンテナスイッチ2から半導体集積回路によって構成された受信部へ供給され、低雑音増幅器(LNA)3で増幅され、ミキサ(MIX)4によってRF信号と発振系回路9のローカル周波数とが混合されて、ベースバンド帯域に直接ダウンコンバートされる。RF信号をダウンコンバートして得られたベースバンド信号はローパスフィルタ(LPF)5によって隣接チャネル信号が除去された後、可変利得増幅器(PGA)6によって所望の振幅レベルとなるように増幅される。ハイパスフィルタ(HPF)7は、DCオフセットとフリッカーノイズ除去するものである。バッファ8はベースバンド信号処理部100の最終段に接続され、低インピーダンスの負荷でも歪むことなくベースバンド信号を出力するためのものである。尚、制御ロジック部10は、ハイパスフィルタ(HPF)7のカットオフ周波数の変更が可能である一方、低雑音増幅器(LNA)3の利得と可変利得増幅器(PGA)6の利得との変更が可能である。
尚、一般的な無線LANシステムでは、直交復調を行うため同相成分(I信号成分)と直交成分(Q信号成分)のベースバンド信号が使用され、それぞれに対応する回路が配置されるが、I信号成分とQ信号成分は同様の構成となるため、本実施の形態では、説明の便宜上I信号成分についてのベースバンド信号処理部100のみ説明し、Q信号成分のベースバンド信号処理部についての説明を省略する。
次に、上記のハイパスフィルタ(HPF)7について詳細に説明する。
《ハイパスフィルタ》
図4は、図1に示した本発明の実施の形態1による受信回路200に含まれるハイパスフィルタ(HPF)7の構成を示す図である。
図4に示されるハイパスフィルタ(HPF)7は、差動入力端子Xin、Yin、抵抗R1X、R1Y、抵抗R2X、R2Y、入力抵抗R3X、R3Y、入力キャパシタC1X、C1Y、入力キャパシタC2X、C2Y、スイッチSW1X、SW1Y、SW2X、SW2Y、SW3X、SW3Y、SW4X、SW4Y、SW5X、SW5Y、差動出力端子Xout、Youtとを含んでいる。
入力キャパシタC1X、C1Yと抵抗R1X、R1Yとを含む第1フィルタのカットオフ周波数は、入力キャパシタC2X、C2Yと抵抗R2X、R2Yとを含む第2フィルタのカットオフ周波数よりも高く(例えば、100倍程度)、設定されている。
図4のハイパスフィルタ(HPF)7のカットオフ周波数を高く設定する場合には、第1フィルタとしての抵抗R1X、R1Yと入力キャパシタC1X、C1Yとが選択されてハイパスフィルタ(HPF)7の回路動作に関与される。逆に、図4のハイパスフィルタ(HPF)7のカットオフ周波数を低く設定する場合には、第2フィルタとしての抵抗R2X、R2Yと入力キャパシタC2X、C2Yとが選択されてハイパスフィルタ(HPF)7の回路動作に関与される。
入力スイッチSW1X、SW1Yはそれぞれ差動入力端子Xin、Yinと第1フィルタの入力キャパシタC1X、C1Yとの間に接続され、入力スイッチSW3X、SW3Yと入力抵抗R3X、R3Yの並列接続はそれぞれ差動入力端子Xin、Yinと第2フィルタの入力キャパシタC2X、C2Yとの間に接続されている。
第1フィルタの抵抗R1X、R1Yの一端は、入力キャパシタC1X、C1Yと入力スイッチSW1X、SW1Yとを介して差動入力端子Xin、Yinにそれぞれ接続されている。更に、第1フィルタの抵抗R1X、R1Yの一端は出力スイッチSW4X、SW4Yを介してハイパスフィルタ(HPF)7の出力端子Xout、Youtにそれぞれ接続され、第1フィルタの抵抗R1X、R1Yの他端はバイアス電圧Vbに接続されている。
第2フィルタの抵抗R2X、R2Yの一端は、入力キャパシタC2X、C2Yと入力スイッチSW3X、SW3Yおよび入力抵抗R3X、R3Yの並列接続とを介して差動入力端子Xin、Yinにそれぞれ接続されている。更に、第2フィルタの抵抗R2X、R2Yの一端は出力スイッチSW5X、SW5Yを介してハイパスフィルタ(HPF)7の出力端子Xout、Youtにそれぞれ接続され、第2フィルタの抵抗R2X、R2Yの他端はバイアス電圧Vbに接続されている。また、第2フィルタの抵抗R2X、R2Yには、並列スイッチSW2X、SW2Yが並列に接続されている。
入力スイッチSW1X、SW1Yと入力スイッチSW3X、SW3Yとは相反する動作を実行して、出力スイッチSW4X、SW4Yと出力スイッチSW5X、SW5Yは相反する動作を実行して、並列スイッチSW2X、SW2Yと入力スイッチSW3X、SW3Yとは相反する動作を実行する。
すなわち、図4に示したハイパスフィルタ(HPF)7として第1フィルタの高いカットオフ周波数を設定する場合には、入力スイッチSW1X、SW1Y、並列スイッチSW2X、SW2Y、出力スイッチSW4X、SW4Yがオン状態に制御される一方、入力スイッチSW3X、SW3Y、出力スイッチSW5X、SW5Yがオフ状態に制御される。この時、第2フィルタの入力キャパシタC2X、C2Yは、それぞれ入力抵抗R3X、R3Yを介して差動入力端子Xin、Yinの差動入力信号のバイアスレベルで充電される。
一方、図4に示したハイパスフィルタ(HPF)7として第2フィルタの低いカットオフ周波数を設定する場合には、入力スイッチSW1X、SW1Y、並列スイッチSW2X、SW2Y、出力スイッチSW4X、SW4Yがオフ状態に制御される一方、入力スイッチSW3X、SW3Y、出力スイッチSW5X、SW5Yがオン状態に制御される。
《ショートトレーニングシーケンス期間》
ショートトレーニングシーケンス期間のあるパケット通信として、無線LAN規格の一つであるIEEE802.11aの受信動作を説明する。
図19は、図1に示す無線LANの受信回路200に供給される信号の例として、無線LANの規格IEEE802.11aの規格による直交周波数分割多重(OFDM:Orthogonal Frequency Division Multiplexing)のパケットの構造を示す図である。
図19に示すように、規格IEEE802.11aの無線LANシステムのOFDM物理層収束手続(PLCP:Physical Layer Convergence Procedure)によれば、時間t201から時間t203までのPLCPプリアンブルは、時間t201〜時間t202のショートトレーニングシーケンスと時間t202〜時間t203のロングトレーニングシーケンスとによって構成されている。一般的に、ショートトレーニングシーケンスは信号検出と自動利得制御と粗い周波数オフセット評価とタイミング同期とに使用され、ロングトレーニングシーケンスはチャンネル評価と周波数とをファインチューニングするために使用される。
《カットオフ周波数の切り換え》
図6は、本発明の実施の形態1による受信回路200に含まれる図4に示したハイパスフィルタ(HPF)7のカットオフ周波数の切り換えの動作を示す図である。
図6に示すように、時間t001〜時間t002のショートトレーニングシーケンス期間中にゲイン設定が実行される。時間t001でゲイン設定が開始され、ゲイン整定時間を短縮するため時間t001の以前では図4に示したハイパスフィルタ(HPF)7で入力スイッチSW1X、SW1Y、並列スイッチSW2X、SW2Y、出力スイッチSW4X、SW4Yがオン状態に制御される一方、入力スイッチSW3X、SW3Y、出力スイッチSW5X、SW5Yがオフ状態に制御される。この状態では、ハイパスフィルタ(HPF)7は第1フィルタの入力キャパシタC1X、C1Yと抵抗R1X、R1Yとで構成されているので、高いカットオフ周波数が設定されている。この時には、第2のフィルタの入力キャパシタC2X、C2Yの両端には入力抵抗R3X、R3Yを介して差動入力端子Xin、Yinの差動入力信号のバイアスレベルとバイアス電圧Vbが供給され、第2のフィルタの入力キャパシタC2X、C2Yは急速に充電される。この充電の際に、入力キャパシタC2X、C2Yは入力抵抗R3X、R3Yを介して充電されることでローパスフィルタ(LPF)の構成となる。従って、入力キャパシタC2X、C2Yは何らかの時定数を伴って充電されるので、差動入力端子Xin、Yinで発生しているDCオフセットを吸収できるよう充電されようになる。
次に、時間t002におけるゲイン設定終了の後、カットオフ周波数を切り換えるために入力スイッチSW1X、SW1Y、並列スイッチSW2X、SW2Y、出力スイッチSW4X、SW4Yがオフ状態に制御される一方、入力スイッチSW3X、SW3Y、出力スイッチSW5X、SW5Yがオン状態に制御される。この状態では、ハイパスフィルタ(HPF)7は第2の入力キャパシタC2X、C2Yと抵抗R2X、R2Yから構成されているので、低いカットオフ周波数が設定されている。このようにして、時間t002以降において、図4に示したハイパスフィルタ(HPF)7のカットオフ周波数は低くなるので、DC近傍の所望信号の劣化を防ぎつつ、フリッカーノイズやDCオフセットを除去することができる。従って、図4に示したハイパスフィルタ(HPF)7の構成を採用することによって、無線LANのようなゲイン設定期間が短い無線通信システムにおいても高速なゲイン切り換えとDCオフセットの除去を行うことができ、更にカットオフ周波数の切り換え時に発生するDCオフセットを吸収することが可能な良好な受信回路200を提供することができる。
《比較対象のハイパスフィルタ》
図2は、図4に示されるハイパスフィルタ(HPF)7の比較対象として本発明者によって本発明に先立って検討されたハイパスフィルタ(HPF)の構成を示す図である。
図2に示すハイパスフィルタ(HPF)700は、キャパシタCX、CYと抵抗RX、RYとから構成されている。ハイパスフィルタ(HPF)700のカットオフ周波数は、固定されている。
図3も、図4に示されるハイパスフィルタ(HPF)7の比較対象として本発明者によって本発明に先立って検討されたハイパスフィルタ(HPF)の構成を示す図である。
図3に示すハイパスフィルタ(HPF)701は、キャパシタC1X、C2X、スイッチSW12X、SW12Y、抵抗RX、抵抗RY、キャパシタC1Y、C2Yから構成されている。
スイッチSW12X、SW12Yによって接点b側が選択される時には、キャパシタC1X、C2Xと抵抗RX、抵抗RYから第1のフィルタが構成される一方、未使用の入力キャパシタC2X、C2Yが差動入力端子Xin、Yinの差動入力信号のバイアスレベルで充電される。スイッチSW12X、SW12Yによって接点a側が選択される時には、キャパシタC1XとキャパシタC2Xが並列接続され、キャパシタC1YとキャパシC2Yが並列接続されることによって、第2のフィルタが構成されて、ハイパスフィルタ(HPF)701におけるカットオフ周波数が低下される。
次に、図2に示したハイパスフィルタ(HPF)700と図3に示した701とを、図1に示した本発明の実施の形態1による受信回路200に含まれるハイパスフィルタ(HPF)7に適用した場合について考える。
《各方式のハイパスフィルタの出力波形》
図5は、図1に示した本発明の実施の形態1による受信回路200に含まれるハイパスフィルタ(HPF)7に各方式のハイパスフィルタを適用した場合に、可変利得増幅器(PGA)6でゲイン切り換えに伴うDCオフセットが発生した場合の各方式のハイパスフィルタの出力波形を示す図である。尚、図5の縦軸を出力レベルであり、図5の横軸は時間である。
図5(A)に示されるように、図6に示したショートトレーニングシーケンス期間のゲイン設定のために、時間t1にて受信回路200可変利得増幅器(PGA)6でゲイン切り換えを実行することによって可変利得増幅器(PGA)6の出力にDCオフセットが発生する。
図5(B)に示されるように、カットオフ周波数が切り換えられない図2に示したハイパスフィルタ(HPF)700においては、所望信号の劣化を防ぐため、カットオフ周波数がDC近傍になるように抵抗RX、RYとキャパシタCX、CYとによって大きな時定数に予め設定されている。従って、ハイパスフィルタ(HPF)700の大きい時定数により、時間t1のゲイン切り換え時に発生したDCオフセットが収束するには時間t5と長時間が必要となり、信号が劣化するものである。
図5(C)に示されるように、カットオフ周波数の切り換えが可能な図3に示したハイパスフィルタ(HPF)701の場合、時間t3まではスイッチSW12により接点b側が選択され、高いカットオフ周波数に設定される一方、キャパシタC2X、C2Yがバイアス電圧Vbによって充電される。時間t3の以降は、スイッチSW12により接点a側が選択されて、低いカットオフ周波数に設定される。従って、時間t3までは図3のハイパスフィルタ(HPF)701の高いカットオフ周波数によって、時間t1のゲイン切り換え時に発生したDCオフセットが収束するのに時間t2と短時間の収束が可能である。しかしながら、時間t3のカットオフ周波数の切り換え時のタイミングで図3のハイパスフィルタ(HPF)701の差動入力端子Xin、Yinに過大入力振幅電圧が存在すると、過大入力振幅電圧とDCオフセット電圧によってキャパシタC2X、C2Yが充電され、時間t3にて過大入力振幅電圧のDCオフセットが発生する。従って、時間t3の以降は図3のハイパスフィルタ(HPF)701の低いカットオフ周波数によって、発生したDCオフセットが収束するのに時間t4と長時間が必要となり、信号が劣化するものである。この信号劣化を阻止するには、上記特許文献1に記載されたように、時間t3まで入力信号をミュートすれば良い。
このミュート方式の場合の信号出力波形が、図5(D)に示されている。図5(D)の方式でもカットオフ周波数が切り換えられ、信号がミュートされるハイパスフィルタには、図3に示したハイパスフィルタ(HPF)701が使用される。時間t3までは、ハイパスフィルタ(HPF)701の入力信号がミュートされ、時間t3の以降は入力信号の入力が開始される。時間t3までは図3のハイパスフィルタ(HPF)701の高いカットオフ周波数によって、時間t1のゲイン切り換え時に発生したDCオフセットが収束するのに時間t2と短時間の収束が可能である。時間t3のタイミングのカットオフ周波数の切り換え時には図3のハイパスフィルタ(HPF)701の差動入力端子Xin、Yinの入力信号がミュートされているので、過大な入力振幅電圧が存在せず、DCオフセット電圧分のみによってキャパシタC2X、C2Yが充電され、時間t3でカットオフ周波数を切り換えてもDCオフセットが低減された出力が得ることが可能となる。
しかしながら、図5(D)の方式では時間t3まで入力信号をミュートする必要があるため、図19に示す規格IEEE802.11aの無線LANシステムのショートトレーニングシーケンス期間に高速にゲイン設定を行う必要のある場合には、ショートトレーニングシーケンス信号の受信ができなくなると言う問題が本発明者等の検討によって明らかとされた。
これに対して図5(E)に示されるように、図4に示されるハイパスフィルタ(HPF)7を使用する場合には、時間t3までは高いカットオフ周波数に設定され、時間t3の以降に低いカットオフ周波数に設定される。従って、時間t3までは図4のハイパスフィルタ(HPF)7の高いカットオフ周波数によって、時間t1のゲイン切り換え時に発生したDCオフセットが収束するのに時間t2と短時間の収束が可能である。更に、時間t3までに、カットオフ周波数の切り換え後に使用される第2のフィルタの入力キャパシタC2X、C2Yは入力抵抗R3X、R3Yを介し差動入力端子Xin、Yinの入力振幅にローパスフィルタ(LPF)の形態で充電されるものである。それによって、入力信号をミュートしなくても、入力振幅を減衰することができる。つまり、ローパスフィルタ(LPF)の形態により差動入力端子Xin、Yinの入力振幅が減衰され、入力キャパシタC2X、C2YにDCオフセット電圧が充電される。従って、時間t3でカットオフ周波数を切り換えても、DCオフセットは変動しない。このように図4に示したハイパスフィルタ(HPF)7を図1に示す本発明の実施の形態1による受信回路200のハイパスフィルタ(HPF)7に使用することによって、図5(D)の方式のように入力信号をミュートする必要がなく規格IEEE802.11aの無線LANシステムのショートトレーニングシーケンス期間で高速のゲイン整定およびDCオフセットの低減を実行することが可能となる。
尚、図1に示した本発明の実施の形態1による受信回路200においてはハイパスフィルタ(HPF)7の挿入位置を可変利得増幅器(PGA)6の後段とされているが、これに限定されるものではなく、例えば可変利得増幅器(PGA)6においてDCオフセットが発生しない場合は、ハイパスフィルタ(HPF)7の挿入位置を可変利得増幅器(PGA)6の前段としてもよい。
図6に示した本発明の実施の形態1による図4に示したハイパスフィルタ(HPF)7のカットオフ周波数の切り換えの動作では、時間t002におけるゲイン設定終了の後、カットオフ周波数を切り換えるものとしたが、これに限定されるものではない。
《カットオフ周波数の他の切り換えの動作》
図17は、図1の本発明の実施の形態1による受信回路200に含まれる図4に示すハイパスフィルタ(HPF)7のカットオフ周波数の他の切り換えの動作を示す図である。
図17に示すように、ゲイン設定が終了して、ショートトレーニングシーケンス期間の終了時t003にカットオフ周波数の切り換えを行っても良いし、それ以外に例えば図1の本発明の実施の形態1による受信回路200にタイマーを設けてカットオフ周波数の切り換えを行っても良い。
また、図4に示す本発明の実施の形態1によるハイパスフィルタ(HPF)7では、入力キャパシタC1X、C1Yと抵抗R1X、R1Yとからなる第1フィルタのカットオフ周波数と入力キャパシタC2X、C2Yと抵抗R2X、R2Yとからなる第2フィルタのカットオフ周波数は、それぞれの素子定数を調整することによって独立に調整可能である。一般的に抵抗の方がキャパシタよりも面積効率が良いので、キャパシタの容量値をなるべく小さくする方が望ましい。しかしながら、キャパシタの容量値を小さくし過ぎると、寄生容量の影響で利得が低下して、受信特性に影響を与える可能性がある。
《フィルタ特性の比較》
次に、カットオフ周波数が切り換え可能なハイパスフィルタ(HPF)として、本発明者によって本発明に先立って検討された図3に示したハイパスフィルタ(HPF)701と本発明の実施の形態1による図4に示したハイパスフィルタ(HPF)7について、フィルタ素子の定数と特性を比較する。
図16は、本発明者によって本発明に先立って検討された図3に示したハイパスフィルタ(HPF)701と本発明の実施の形態1による図4に示したハイパスフィルタ(HPF)7とに関してフィルタ素子の定数と特性を比較した結果を示す図である。
図16に示すように、カットオフ周波数は1MHzと10kHzとに切り換えることが想定されている。
図4の本発明の実施の形態1によるハイパスフィルタ(HPF)7の場合、入力キャパシタC1X、C1Yと入力キャパシタC2X、C2Yとを同じ容量値の10pFと設定して、抵抗R1X、R1Yの抵抗値を15.92kΩ、抵抗R2X、R2Yの抵抗値を1592kΩと設定している。従って、入力キャパシタC1X、C1Yと抵抗R1X、R1Yで構成される第1フィルタが機能する時の図4のハイパスフィルタ(HPF)7のカットオフ周波数は、1MHzに設定される。また、入力キャパシタC2X、C2Yと抵抗R2X、R2Yで構成される第2フィルタが機能する時のハイパスフィルタ(HPF)7のカットオフ周波数は、10kHzに設定される。
この時に寄生容量Cpが1pFを仮定すると、ハイパスフィルタ(HPF)7の通過帯域の利得は、−20log(1+寄生容量Cp/機能フィルタのキャパシタ)[dB]で表されることができる。機能フィルタのキャパシタとは、機能しているフィルタのキャパシタである。従って、高いカットオフ周波数の設定時には、機能フィルタのキャパシタは第1フィルタの入力キャパシタC1X、C1Yとなって、ハイパスフィルタ(HPF)7の通過帯域の利得は−0.8dBとなる。一方、低いカットオフ周波数の設定時には、機能フィルタのキャパシタは第2フィルタの入力キャパシタC2X、C2Yとなって、入力キャパシタC1X、C1YとC2X、C2Yが同一の容量値のため、ハイパスフィルタ(HPF)7の通過帯域の利得は、高いカットオフ周波数の設定時と同様に−0.8dBとなる。従って、図4に示した本発明の実施の形態1によるハイパスフィルタ(HPF)7の場合、カットオフ周波数の切り換え前後で通過帯域の利得の変化がなく、カットオフ周波数の切り換えの前後にゲイン設定への影響を与えないようにすることが可能となる。
本発明者によって本発明に先立って検討された図3に示すハイパスフィルタ(HPF)701の場合、入力キャパシタC1X、C1Yを図4の場合と同一の容量値となる10pFに設定して、入力キャパシタC2X、C2Yは入力キャパシタC1X、C1Yの99倍である990pFに設定して、抵抗RX、RYを15.92kΩに設定する。この図3に示すハイパスフィルタ(HPF)701の通過帯域の利得は図4の構成の場合と同様に計算でき、ハイパスフィルタ(HPF)7のカットオフ周波数が1MHzの設定の時(すなわち、入力キャパシタC2X、C2Yがスイッチで切断されている場合)には、−0.8dBとなる。一方、ハイパスフィルタ(HPF)7のカットオフ周波数が10kHzの設定の時(すなわち、入力キャパシタC2X、C2Yがスイッチで接続されている場合)には、−0.009dBとなる。このように、図3に示すハイパスフィルタ(HPF)701の場合、カットオフ周波数の切り換え前後で通過帯域の利得の変化が生じるのでカットオフ周波数の切り換えの前後にゲイン設定への影響を与える可能性が生じる。更に図3に示すハイパスフィルタ(HPF)701では、本発明の実施の形態1による図4に示すハイパスフィルタ(HPF)7の50倍の容量値が必要となり、面積が非常に大きくなる。すなわち、図4に示す本発明の実施の形態1によるハイパスフィルタ(HPF)7によれば、カットオフ周波数の切り換えの前後の利得変化が無く、かつ低面積のハイパスフィルタを提供することが可能となる。
《他のハイパスフィルタ》
図7は、図1に示した本発明の実施の形態1による受信回路200に含まれるハイパスフィルタ(HPF)7の他の構成を示す図である。
図7に示したハイパスフィルタ(HPF)7が図4に示したハイパスフィルタ(HPF)7と相違するのは、追加されたスイッチSW6X、SW6Yが入力抵抗R3X、R3Yと入力キャパシタC2X、C2Yの間に接続され、追加された配線によってノードpとノードqとが短絡されている点である。
図7に示したハイパスフィルタ(HPF)7でも図4に示したハイパスフィルタ(HPF)7と同様に、入力スイッチSW1X、SW1Yと入力スイッチSW3X、SW3Yとは相反する動作を実行して、出力スイッチSW4X、SW4Yと出力スイッチSW5X、SW5Yは相反する動作を実行して、並列スイッチSW2X、SW2Yと入力スイッチSW3X、SW3Yとは相反する動作を実行する。更に図7に示したハイパスフィルタ(HPF)7で、追加スイッチSW6X、SW6Yは、入力スイッチSW3X、SW3Yと相反する動作を実行する。
すなわち、図7に示したハイパスフィルタ(HPF)7として第1フィルタの高いカットオフ周波数を設定する場合には、入力スイッチSW1X、SW1Y、並列スイッチSW2X、SW2Y、出力スイッチSW4X、SW4Y、追加スイッチSW6X、SW6Yがオン状態に制御される一方、入力スイッチSW3X、SW3Y、出力スイッチSW5X、SW5Yがオフ状態に制御される。この時には、第2フィルタの入力キャパシタC2X、C2Yは、それぞれ入力抵抗R3X、R3Yとノードp、qの短絡配線と追加スイッチSW6X、SW6Yとを介して差動入力端子Xin、Yinの差動入力信号の中間バイアスレベルで充電される。
一方、図7に示したハイパスフィルタ(HPF)7として第2フィルタの低いカットオフ周波数を設定する場合には、入力スイッチSW1X、SW1Y、並列スイッチSW2X、SW2Y、出力スイッチSW4X、SW4Y、追加スイッチSW6X、SW6Yがオフ状態に制御される一方、入力スイッチSW3X、SW3Y、出力スイッチSW5X、SW5Yがオン状態に制御される。
図4に示したハイパスフィルタ(HPF)7では、高いカットオフ周波数の設定時には、第2のフィルタの入力キャパシタC2X、C2Yの両端には、入力抵抗R3X、R3Yを介して差動入力端子Xin、Yinの差動入力信号のバイアスレベルとバイアス電圧Vbが供給さる。従って、図4に示したハイパスフィルタ(HPF)7では、第2のフィルタの入力キャパシタC2X、C2Yが充電される際、入力抵抗R3X、R3Yと入力キャパシタC2X、C2Yでローパスフィルタ(LPF)を構成して、差動入力端子Xin、Yinの差電圧を吸収するものであった。
しかし、図4に示したハイパスフィルタ(HPF)7では、差動入力端子Xin、Yinでの差入力振幅が大きい場合には、高いカットオフ周波数から低いカットオフ周波数への切り換え時に差入力振幅に依存して大きなDCオフセットが顕著に現れる可能性がある。
そこで、図7に示したハイパスフィルタ(HPF)7では、高いカットオフ周波数が設定される場合、オン状態のスイッチSW6X、SW6Yを介して入力キャパシタC2X、C2Yの一端は追加配線によって短絡されたノードpとノードqとに共通に接続されている。従って、ノードp、qの電位は差動入力端子Xin、Yinの差入力振幅の入力抵抗R3X、R3Yによる分圧の中点で決定され、キャパシタC2X、C2Yの他端がバイアス電圧Vbに接続された状態で入力キャパシタC2X、C2Yが充電される。その結果、入力端子Xin,Yinに差入力振幅が存在したとしても、ノードp、ノードqは、追加配線による短絡により等電位とされる。従って、等電位DC成分のみ残留するが、差入力振幅の依存が軽減されたキャパシタC2の充電を行うことが可能となる。
このように図7に示したハイパスフィルタ(HPF)7を図1に示す本発明の実施の形態1による受信回路200のハイパスフィルタ(HPF)7に使用することによって、規格IEEE802.11aの無線LANシステムのショートトレーニングシーケンス期間での高速のゲイン整定およびDCオフセットの低減を実行することが可能となる。
《更に他のハイパスフィルタ》
図8は、図1に示した本発明の実施の形態1による受信回路200に含まれるハイパスフィルタ(HPF)7の更に他の構成を示す図である。
図8に示したハイパスフィルタ(HPF)7が図7に示したハイパスフィルタ(HPF)7と相違するのは、図7のノードp、ノードqの間の短絡用追加配線が図8ではノードpとノードqとの間に配置されたスイッチSW7に置換されていることである。
図8のハイパスフィルタ(HPF)7に追加されたスイッチSW7のオン・オフは、図1に示した本発明の実施の形態1による受信回路200に含まれる制御ロジック部10によって制御可能とされている。
図8に追加されたスイッチSW7がオフ状態に制御された場合、図8のハイパスフィルタ(HPF)7は図4に示されたハイパスフィルタ(HPF)7の構成と同等になって、図8に追加されたスイッチSW7がオン状態に制御された場合、図7に示されたハイパスフィルタ(HPF)7の構成と同等になる。つまり、図8に示されるハイパスフィルタ(HPF)7によれば、スイッチSW7のオフ状態・オン状態の切り換えによって、図4に示されたハイパスフィルタ(HPF)7と、図7に示されたハイパスフィルタ(HPF)7との切り換えが可能になる。
図4に示されたハイパスフィルタ(HPF)7は、前段回路のDCオフセットが比較的大きく、入力振幅が小さい場合、図7に示されたハイパスフィルタ(HPF)7に比較して、カットオフ周波数の切り換え時でのDCオフセットを低減することができる。一方、図7に示されたハイパスフィルタ(HPF)7はカットオフ周波数の切り換え時に入力振幅によるDCオフセットを低減できるが、前段回路のDCオフセットが出力に表れる特徴を持つ。そこで、前段回路のDCオフセットが比較的大きく入力振幅が小さいと予期される場合には、スイッチSW7をオフ状態に制御して、図8に示されたハイパスフィルタ(HPF)7を図4に示されたハイパスフィルタ(HPF)7と同等の構成にする。また、前段回路のDCオフセットが比較的小さく入力振幅が大きいと予期される場合は、スイッチSW7をオン状態に制御して、図8に示したハイパスフィルタ(HPF)7を図7に示したハイパスフィルタ(HPF)7と同等の構成にする。
前述のように前段回路のDCオフセットや入力振幅の信号の状況によってハイパスフィルタ(HPF)7をゲイン切り換えで発生したDC成分の除去効率の高い図4に示されたハイパスフィルタ(HPF)7の構成か、カットオフ周波数の切り換え時の入力振幅によるDCオフセットを低減できる図7に示されたハイパスフィルタ(HPF)7の構成に適宜切り換えるものである。切り換えのタイミングには、例えば入力振幅の大小は他のICからゲイン設定終了信号を受け取って判断することが可能である。すなわち、制御ロジック部10からの制御信号等によって可変利得増幅器(PGA)や低雑音増幅器(LNA)のゲイン設定する際、あるゲイン設定値にしきい値等を設け、図8のハイパスフィルタ(HPF)7の構成をスイッチSW7のオフ・オン制御によって図4の構成あるいは図7の構成に適宜切り換えるものである。
以上、図8に示したハイパスフィルタ(HPF)7の構成とすることで無線LANのようなゲイン設定期間が短い無線通信システムでも、高速なゲイン切り換えとDCオフセットの除去とを行うことが可能となる。また、入力振幅やDCオフセットの大きさ等により適宜図8に示されたハイパスフィルタ(HPF)7の構成を切り換えることによって、より確実にDCオフセットを除去することができる。加えて、図4の構成と図7の構成の大部分を共用化でき、低面積の受信回路200を提供することができる。
尚、図8のハイパスフィルタ(HPF)7の構成では入力振幅やDCオフセットの大きさ等を検出する信号によりハイパスフィルタ(HPF)7の構成を切り換えたが、タイマーを使用して所定の時間でハイパスフィルタ(HPF)7の構成を切り換えることも可能である。
[実施の形態2]
《他の受信回路の構成》
図9は、本発明の実施の形態2による受信回路の構成を示す図である。
図9に示した本発明の実施の形態2による受信回路200が図1に示された本発明の実施の形態1による受信回路200と相違するのは、ローパスフィルタ(LPF)5の前段にハイパスフィルタ(HPF)74が追加された点である。
尚、図9に示した本発明の実施の形態2による受信回路200では、低雑音増幅器(LNA)3は制御ロジック部10の制御によりゲインの切り換えが可能な構成とされている。
上述した本発明の実施の形態1による受信回路200では、ミキサ(MIX)4の出力のDCオフセットは可変利得増幅器(PGA)6のゲインによって増加されるため、低雑音増幅器(LNA)3のゲイン切り換えの際やミキサ(MIX)4等のフリッカーノイズや自己ミキシングで発生するDCオフセットが大きい場合、可変利得増幅器(PGA)6を構成するアンプが飽和する可能性がある。可変利得増幅器(PGA)6が飽和動作することによって、可変利得増幅器(PGA)6の出力から生成されるベースバンド信号の信号品質が劣化する。
そこで、図9に示した本発明の実施の形態2による受信回路200では、ローパスフィルタ(LPF)5の前段にはハイパスフィルタ(HPF)74が接続されている。ローパスフィルタ(LPF)5の前段に接続されるハイパスフィルタ(HPF)74の構成は、ローパスフィルタ(LPF)5の後段に接続されたハイパスフィルタ(HPF)7と基本的に同一である。また、入力に対して前段ハイパスフィルタ(HPF)74内部の入力キャパシタC2X、C2Yの充電時間は後段ハイパスフィルタ(HPF)7内部の入力キャパシタC2X、C2Yの充電時間よりも早く設定され、前段ハイパスフィルタ(HPF)74のカットオフ周波数を切り換えるタイミングが後段ハイパスフィルタ(HPF)7のカットオフ周波数を切り換えるタイミングよりも早く設定されている。
アンテナ1で受信したRF信号はアンテナスイッチ2を介して半導体集積回路によって構成された受信部へ供給され、ゲイン切り換え可能な低雑音増幅器(LNA)3で増幅された後に、ミキサ(MIX)4でRF信号と発振系回路9のローカル周波数が混合され、ベースバンド帯域に直接ダウンコンバートされる。前段ハイパスフィルタ(HPF)74によって低雑音増幅器(LNA)3、ミキサ(MIX)4等で発生したDCオフセット成分等が除去される一方、ローパスフィルタ(LPF)5によって隣接チャネルの妨害信号が除去される。可変利得増幅器(PGA)6によって所望のレベルとなるようにベースバンド信号がゲイン設定され、後段ハイパスフィルタ(HPF)7はゲイン切り換えの際に発生するDCオフセットやフリッカーノイズを除去し、バッファ8を介してベースバンド信号が出力される。
図9に示した本発明の実施の形態2による受信回路200における前段ハイパスフィルタ(HPF)74と後段ハイパスフィルタ(HPF)7には、図4に示したハイパスフィルタ(HPF)の回路構成が採用されるものである。ミキサ(MIX)4の出力に接続された前段ハイパスフィルタ(HPF)74の充電時定数が、可変利得増幅器(PGA)6の出力に接続された後段ハイパスフィルタ(HPF)7の充電時定数より小さく設定される。充電時定数を小さく設定することによって入力キャパシタC2X、C2Yの充電の際にカットオフ周波数の切り換え時に入力振幅に依存するDCオフセットが増加するが、フィルタの動作が高速化されて、入力キャパシタC2X、C2Yの充電も高速化される。前段ハイパスフィルタ(HPF)74の入力振幅は、可変利得増幅器(PGA)6の利得だけ後段ハイパスフィルタ(HPF)7の入力振幅より小さい。従って、前段ハイパスフィルタ(HPF)74のカットオフ周波数切り替えに伴う入力振幅に依存するDCオフセットは、後段ハイパスフィルタ(HPF)7に比べ充電時定数を小さくしても大きな問題とはならない。具体的には、前段ハイパスフィルタ(HPF)74と後段ハイパスフィルタ(HPF)7の充電時定数は、入力キャパシタC2X、C2Yと、入力抵抗R3X、R3Yの値によって決定される。以上説明したように、後段ハイパスフィルタ(HPF)7と比較して前段ハイパスフィルタ(HPF)74では、入力キャパシタC2X、C2Yや、入力抵抗R3X、R3Yの値を調整することによって充電時定数を小さく設定するものである。
《カットオフ周波数の切り換え》
図10は、図9に示した本発明の実施の形態2による受信回路200に含まれる図4のハイパスフィルタ(HPF)7のカットオフ周波数の切り換えの動作を示す図である。
図10に示すように、ショートトレーニングシーケンス期間(時間t101〜t105)のあるパケットにおいて、低雑音増幅器(LNA)3のゲイン、可変利得増幅器(PGA)6のゲインが設定される。
まず時間t101において、前段ハイパスフィルタ(HPF)74と後段ハイパスフィルタ(HPF)7は高いカットオフ周波数に設定され、低雑音増幅器(LNA)3のゲイン設定が開始されて、前段ハイパスフィルタ(HPF)74と後段ハイパスフィルタ(HPF)7の各入力キャパシタC2X、C2Yの充電が開始される。
次に時間t102では、低雑音増幅器(LNA)3のゲイン設定が終了して、時間t102〜時間t103の間の遅延時間1(delay1)を利用して時間t103までに前段ハイパスフィルタ(HPF)74で高いカットオフ周波数から低いカットオフ周波数にカットオフ周波数の切り換え実行する。その結果、前段ハイパスフィルタ(HPF)74では後段ハイパスフィルタ(HPF)7よりも時定数が小さくなるので、入力キャパシタC2X、C2Yの充電が高速化され、高速な動作が可能となる。次に時間t104で、可変利得増幅器(PGA)6のゲイン設定が終了して、時間t104〜時間t105の間の遅延時間2(delay2)を利用して時間t105までに後段ハイパスフィルタ(HPF)7で高いカットオフ周波数から低いカットオフ周波数にカットオフ周波数の切り換え実行する。
また、前段ハイパスフィルタ(HPF)74と後段ハイパスフィルタ(HPF)7との各ハイパスフィルタ(HPF)のカットオフ周波数を切り換えるタイミングとして、低雑音増幅器(LNA)3と可変利得増幅器(PGA)6の各々のゲイン設定完了時間から時間t102〜時間t103の間の遅延時間1(delay1)と時間t104〜時間t105の間の遅延時間2(delay2)とを設けている。この遅延時間1(delay1)と遅延時間2(delay2)は、ゲイン切り換えによって発生するDCオフセットが整定するまでの時間を確保するためであり、なるべく短い方が望ましい。しかし、切り換えタイミング、振幅、周波数、充電時定数によって遅延時間1(delay1)、遅延時間2(delay2)を適宜調整する必要があり、例えば低雑音増幅器(LNA)3のゲイン切り換えの際にDCオフセットが変化しない場合には、時間t102〜時間t103の遅延時間1(delay1)を省略する、あるいは遅延時間2(delay2)より短く設定することができる。同様に、低雑音増幅器(LNA)3のゲイン切り換えの際にDCオフセットが大きな場合は、遅延時間1(delay1)を長く設定することも可能である。
また、充電時定数を小さく設定すると、入力キャパシタC2X、C2Yの充電量に入力振幅分のエラーが含まれて、カットオフ周波数の切り換えによるDCオフセットが大きくなるが、低雑音増幅器(LNA)3のゲイン設定方法によってミキサ(MIX)4の入力が所定の振幅以下に制限される通信システムの場合には、入力振幅の依存性が比較的小さくなって特に有効となる。
図9に示した本発明の実施の形態2による受信回路200の以上の構成によって、低雑音増幅器(LNA)3、ミキサ(MIX)4等で発生して可変利得増幅器(PGA)6に供給されるDCオフセットは応答性の良好な前段ハイパスフィルタ(HPF)74によって除去され、可変利得増幅器(PGA)6の増幅で発生したDCオフセットは後段ハイパスフィルタ(HPF)7によって除去されることが可能となる。このように低雑音増幅器(LNA)3、ミキサ(MIX)4等で大きなDCオフセットが存在するような場合にも、前段ハイパスフィルタ(HPF)74によるDCオフセット除去機能によって可変利得増幅器(PGA)6の飽和の可能性を減少することが可能になる。
尚、図10に示すショートトレーニングシーケンス期間の時間t102における低雑音増幅器(LNA)3のゲイン設定の終了タイミングは、送受信の制御やゲイン設定等を実行する外部の制御用ICからゲイン設定終了信号を入手して、ゲイン設定終了信号からある遅延時間(delay)の加算で決定することが可能であり、制御ロジック部10によってゲイン設定終了を判断することも可能である。
尚、図9に示した本発明の実施の形態2による受信回路200では前段ハイパスフィルタ(HPF)74と後段ハイパスフィルタ(HPF)7との2個のハイパスフィルタ(HPF)を接続したが、これに限定されるものではなく、例えば、複数のハイパスフィルタ(HPF)を従属接続して、後段側と比較して前段側のハイパスフィルタ(HPF)の充電時定数を小さく設定することも可能である。
尚、図9に示す本発明の実施の形態2による受信回路200の前段ハイパスフィルタ(HPF)74と後段ハイパスフィルタ(HPF)7としては、図4に示したハイパスフィルタ(HPF)7だけでなく、図7や図8に示したハイパスフィルタ(HPF)7の構成を採用することが可能である。
また、前段ハイパスフィルタ(HPF)74を高いカットオフ周波数から低いカットオフ周波数に切り換える時には、前段ハイパスフィルタ(HPF)74の低いカットオフ周波数よりも後段ハイパスフィルタ(HPF)7の高いカットオフ周波数が高い周波数に設定されている。すなわち、前段ハイパスフィルタ(HPF)74のカットオフ周波数の切り換えが行われる図10の時間t103のタイミングで、カットオフ周波数の切り換えに伴うDCオフセットが前段ハイパスフィルタ(HPF)74の出力側で発生する。従って前段ハイパスフィルタ(HPF)74の出力側のDCオフセットに後段ハイパスフィルタ(HPF)7が応答するが、後段ハイパスフィルタ(HPF)7の応答の収束時間は後段ハイパスフィルタ(HPF)7のカットオフ周波数に反比例する。この時には、上述のように後段ハイパスフィルタ(HPF)7の高いカットオフ周波数が前段ハイパスフィルタ(HPF)74の低いカットオフ周波数よりも高い周波数に設定されているので、後段ハイパスフィルタ(HPF)7の応答が高速化され、後段ハイパスフィルタ(HPF)7のDCオフセットは高速で除去されることが可能となる。
[実施の形態3]
《更に他の受信回路の構成》
図11は、本発明の実施の形態3による受信回路の構成を示す図である。
図11に示す本発明の実施の形態3による受信回路200が図9に示された本発明の実施の形態2による受信回路200と相違するのは、図9に示した受信回路200に含まれた可変利得増幅器(PGA)6と後段ハイパスフィルタ(HPF)7とが図11に示す本発明の実施の形態3による受信回路200では可変利得増幅器(PGA)61と直流サーボ回路(DCS)75とによってそれぞれ置換された点である。
図11に示す本発明の実施の形態3による受信回路200では、直流サーボ回路(DCS)75はローパスフィルタ(LPF:Low Pass Filter)として機能する積分器で構成されている。可変利得増幅器(PGA)61は加算器と可変利得増幅器とで構成され、加算器の一方の入力端子にはローパスフィルタ(LPF)5の出力信号が供給され、加算器の他方の入力端子にはローパスフィルタ(LPF)として機能する直流サーボ回路(DCS)75の逆位相の信号積分結果が負帰還の形態にて供給される。その結果、図11に示す本発明の実施の形態3による受信回路200では、可変利得増幅器(PGA)61と直流サーボ回路(DCS)75とはローパスフィルタ(LPF)5の出力信号が供給されるハイパスフィルタ(HPF)として機能するものである。
《可変利得増幅器、直流サーボ回路》
図12は、図11に示す本発明の実施の形態3による受信回路200に含まれる可変利得増幅器(PGA)61と直流サーボ回路(DCS)75の具体的な構成を示す図である。
可変利得増幅器(PGA)61は、第2入力抵抗R4X、R4Yと、負帰還抵抗R5X、R5Yと、第1入力抵抗R6X、R6Yと、オペアンプOP1を含んでいる。オペアンプOP1の非反転入力端子(+)と反転入力端子(−)とには第1入力抵抗R6X、R6Yを介して差動入力端子Xin、Yinが接続され、差動入力端子Xin、Yinにはローパスフィルタ(LPF)5の差動出力信号が供給可能とされている。オペアンプOP1の非反転入力端子(+)と反転入力端子(−)とには、第2入力抵抗R4X、R4Yを介して、ローパスフィルタ(LPF)として機能する直流サーボ回路(DCS)75の逆位相の差動信号積分結果が負帰還の形態で供給される。オペアンプOP1の非反転入力端子(+)、反転入力端子(−)と反転出力端子(−)、非反転出力端子(+)との間には、負帰還抵抗R5X、R5Yが接続されている。
直流サーボ回路(DCS)75それ自体は、図4に示した本発明の実施の形態1のハイパスフィルタ(HPF)7と反対の機能であるローパスフィルタ(LPF)として機能する積分器である。
従って、図12に示す直流サーボ回路(DCS)75も、図4に示したハイパスフィルタ(HPF)7と同様に、抵抗R1X、R1Yと、抵抗R2X、R2Yと、抵抗R3X、R3Yと、キャパシタC1X、C1Y、キャパシタC2X、C2Y、スイッチSW1X、SW1Y、SW2X、SW2Y、SW3X、SW3Y、SW4X、SW4Y、SW5X、SW5Yを含んでいる。しかし、図12に示す直流サーボ回路(DCS)75では、図4に示したハイパスフィルタ(HPF)7と反対に、抵抗R1X、R1Yと抵抗R2X、R2Yは直流サーボ回路(DCS)75の差動入力端子側に接続される一方、キャパシタC1X、C1YとキャパシタC2X、C2Yは直流サーボ回路(DCS)75の差動出力端子側に接続されている。従って、直流サーボ回路(DCS)75それ自体は、ローパスフィルタ(LPF)として機能する積分器である。尚、この直流サーボ回路(DCS)75はオペアンプOP2を含んでいるので、アクティブフィルタとして機能するものである。
図12に示す本発明の実施の形態3による可変利得増幅器(PGA)61と直流サーボ回路(DCS)75とから構成されるハイパスフィルタ(HPF)は、図4に示した本発明の実施の形態1によるハイパスフィルタ(HPF)7と同様に動作するものである。
すなわち、図12に示す回路構成において、ハイパスフィルタ(HPF)として第1フィルタの高いカットオフ周波数を設定する場合には、出力スイッチSW1X、SW1Y、バイアススイッチSW2X、SW2Y、入力スイッチSW4X、SW4Yがオン状態に制御される一方、出力スイッチSW3X、SW3Y、入力スイッチSW5X、SW5Yがオフ状態に制御される。この時には、第2フィルタの出力キャパシタC2X、C2Yは、それぞれ出力抵抗R3X、R3Yを介してオペアンプOP2の反転出力端子(−)、非反転出力端子(+)の電圧レベルで充電される。
一方、図12に示す回路構成において、ハイパスフィルタ(HPF)として第2フィルタの低いカットオフ周波数を設定する場合には、出力スイッチSW1X、SW1Y、バイアススイッチSW2X、SW2Y、入力スイッチSW4X、SW4Yがオフ状態に制御される一方、出力スイッチSW3X、SW3Y、入力スイッチSW5X、SW5Yがオン状態に制御される。
すなわち、図12に示す本発明の実施の形態3による直流サーボ回路(DCS)75は、抵抗R1X、R1Y、抵抗R2X、R2Y、出力抵抗R3X、R3Y、出力キャパシタC1X、C1Y、C2X、C2Y、出力スイッチSW1X、SW1Y、バイアススイッチSW2X、SW2Y、出力スイッチSW3X、SW3Y、入力スイッチSW4X、SW4Y、SW5X、SW5Y、オペアンプOP2を含む。
高いカットオフ周波数を設定する場合には抵抗R1X、R1Yと出力キャパシタC1X、C1Yが選択される一方、低いカットオフ周波数を設定する場合には抵抗R2X、R2Yと出力キャパシタC2X、C2Yが選択される。
抵抗R1X、R1Y、キャパシタC1X、C1Y、オペアンプOP2からなる第1積分器と第2入力抵抗R4X、R4Yと負帰還抵抗R5X、R5YとオペアンプOP1とから決定される第1カットオフ周波数は、抵抗R2X、R2Y、キャパシタC2X、C2Y、オペアンプOP2からなる第2積分器と第2入力抵抗R4X、R4Yと負帰還抵抗R5X、R5YとオペアンプOP1とから決定される第2カットオフ周波数よりも高く(例えば、100倍程度)、設定されている。このように、高いカットオフ周波数を設定する場合には第1積分器を機能させ、低いカットオフ周波数を設定する場合には第2積分器を機能させるものである。抵抗R1X、R1Yの一端は入力スイッチSW4X、SW4Yを介してオペアンプOP2の非反転入力端子(+)、反転入力端子(−)にそれぞれ接続され、抵抗R1X、R1Yの他端は可変利得増幅器(PGA)61の出力Xout、Youtにそれぞれ接続される。キャパシタC1X、C1Yの一端は抵抗R1X、R1Yに接続され、キャパシタC1X、C1Yの他端は出力スイッチSW1X、SW1Yを介してオペアンプOP2の反転出力端子(−)、非反転出力端子(+)にそれぞれ接続されている。また抵抗R2X、R2Yの一端は入力スイッチSW5X、SW5Yを介してオペアンプOP2の非反転入力端子(+)、反転入力端子(−)にそれぞれ接続され、抵抗R2X、R2Yの他端は可変利得増幅器(PGA)61の出力端子Xout、Youtにそれぞれ接続される。
出力抵抗R3X、R3Yに出力スイッチSW3X、SW3Yがそれぞれ並列に接続され、キャパシタC2X、C2Yの充電時にはキャパシタC2X、C2Yの一端とオペアンプOP2の反転出力端子(−)、非反転出力端子(+)との間に出力抵抗R3X、R3Yが直列に接続される。一方、この充電時には、キャパシタC2X、C2Yの他端は、抵抗R2X、R2Yに接続された並列スイッチSW2X、SW2Yを介してバイアス電圧Vbに接続される。
図12に示した可変利得増幅器(PGA)61では、第1入力抵抗R6X、R6Yと第2入力抵抗R4X、R4Yと負帰還抵抗R5X、R5YとオペアンプOP1とは、加算器を構成している。第2入力抵抗R4X、R4Yと負帰還抵抗R5X、R5Yの抵抗値の比が1:1の場合には、直流サーボ回路(DCS)75と可変利得増幅器(PGA)61とで構成されるハイパスフィルタ(HPF)のカットオフ周波数は下記のように決定される。
すなわち、直流サーボ回路(DCS)75と可変利得増幅器(PGA)61とで構成されるハイパスフィルタ(HPF)のカットオフ周波数は、スイッチSW1X、SW1Y、SW2X、SW2Y、SW3X、SW3Y、SW4X、SW4Y、SW5X、SW5Yの切り換えによって決定される。従って、直流サーボ回路(DCS)75の積分定数が、抵抗R1X、R1YとキャパシタC1X、C1Yとで決定される積分定数、あるいは抵抗R2X、R2YとキャパシタC2X、C2Yとで決定される積分定数のいずれかによって決定される。
従って、図11に示す本発明の実施の形態3の受信回路200を構成する半導体集積回路のチップ面積の削減のためにキャパシタと抵抗のサイズを小さくしたい場合、第2入力抵抗R4X、R4Yと負帰還抵抗R5X、R5Yの抵抗値の比を調整することで、カットオフ周波数の変更が可能となる。例えば、キャパシタの容量値・サイズと抵抗の抵抗値・サイズを変更せずにカットオフ周波数を1/2に低減したい場合には、第2入力抵抗R4X、R4Yと負帰還抵抗R5X、R5Yの抵抗値の比をR4:R5=1:2とすれば良い。すなわち、この構成によれば、カットオフ周波数を第2入力抵抗R4X、R4Yと負帰還抵抗R5X、R5Yの抵抗値の比によって調整することが可能である。一方、DC抑圧量はオペアンプOP2のDC利得と第2入力抵抗R4X、R4Yと負帰還抵抗R5X、R5Yの抵抗値の比の積で決定され、第2入力抵抗R4X、R4Yと負帰還抵抗R5X、R5Yの抵抗値の比をR4:R5=1:2にした場合、DC抑圧量も1/2となるが、通常オペアンプOP2のDC利得は十分大きいため、問題とはならない。
可変利得増幅器(PGA)61のゲインは負帰還抵抗R5X、R5Yと第1入力抵抗R6X、R6Yの抵抗値の比で決定されるため、第1入力抵抗R6X、R6Yの抵抗値を可変することで可変利得増幅器(PGA)61のゲインを可変することが可能である。この時、第2入力抵抗R4X、R4Yと負帰還抵抗R5X、R5Yの抵抗値の比は一定に保持されるため、可変利得増幅器(PGA)61のゲインを可変してもカットオフ周波数を一定に保つことが可能となる。
図12に示す回路構成において、スイッチSW1X、SW1Y、SW2X、SW2Y、SW4X、SW4Yと、スイッチSW3X、SW3Y、SW5X、SW5Yは相反する動作をする。高いカットオフ周波数を設定する場合には、スイッチSW1X、SW1Y、SW2X、SW2Y、SW4X、SW4Yがオン状態に制御される一方、スイッチSW3X、SW3Y、SW5X、SW5Yがオフ状態に制御される。この時には、キャパシタC2X、C2Yは、それぞれ抵抗R3X、R3Yを介して充電される。カットオフ周波数を低く設定する場合、スイッチSW1X、SW1Y、SW2X、SW2Y、SW4X、SW4Yがオフ状態に制御される一方、スイッチSW3X、SW3Y、SW5X、SW5Yがオン状態に制御される。
図12に示す本発明の実施の形態3による可変利得増幅器(PGA)61と直流サーボ回路(DCS)75でも、図4に示す本発明の実施の形態1のハイパスフィルタ(HPF)7と同様に、ゲイン整定時間を短縮するためスイッチSW1X、SW1Y、SW2X、SW2Y、SW4X、SW4Yがオン状態に制御され、スイッチSW3X、SW3Y、SW5X、SW5Yがオフ状態に制御される。従って、直流サーボ回路(DCS)75は抵抗R1X、R1YとキャパシタC1X、C1Yとから構成されるため、高いカットオフ周波数に設定され、その間にキャパシタC2X、C2Yの一端には抵抗R3X、R3Yを介してオペアンプOP2の反転出力端子(−)、非反転出力端子(+)の電圧レベルが供給されキャパシタC2X、C2Yの他端にはバイアス電圧VbがスイッチSW2X、SW2Yを介して供給されるので、キャパシタC2X、C2Yは急速に充電される。この充電時にキャパシタC2X、C2Yは抵抗R3X、R3Yを介して充電されることでローパスフィルタ(LPF)の構成となって、入力キャパシタC2X、C2Yは何らかの時定数を伴って充電されるので、差動入力端子Xin、Yinで発生しているDCオフセットを吸収できるよう充電され、フィルタの入力振幅に依存しないDCオフセット電圧の充電が可能になる。
次に、ゲイン設定終了に伴い、低いカットオフ周波数に切り換えるため、スイッチSW1X、SW1Y、SW2X、SW2Y、SW4X、SW4Yがオフ状態に制御され、スイッチSW3X、SW3Y、SW5X、SW5Yがオン状態に制御される。直流サーボ回路(DCS)75は抵抗R2X、R2YとキャパシタC2X、C2Yとから構成されるため、低いカットオフ周波数に設定される。この時にキャパシタC2X、C2Yは、オペアンプOP2の反転出力端子(−)、非反転出力端子(+)の電圧レベルとバイアス電圧Vbから切断される。この時には、低いカットオフ周波数に設定されているので、DC近傍の所望の信号の劣化を軽減する一方、フリッカーノイズやDCオフセットを除去することができる。従って、図4に示す本発明の実施の形態1のハイパスフィルタ(HPF)7と同様に、図12に示す本発明の実施の形態3による可変利得増幅器(PGA)61と直流サーボ回路(DCS)75の構成により、無線LANのようなゲイン設定期間が短い無線通信システムにおいても高速なゲイン切り換えとDCオフセットの除去が可能となり、かつ、カットオフ周波数の切り換え時に発生するDCオフセットが低減された良好な受信回路200を提供することができる。
また、図12に示した本発明の実施の形態3の構成によれば、可変利得増幅器(PGA)61の入力でDCオフセットの除去が可能なため、直流サーボ回路(DCS)75のDC抑圧量が十分大きい場合には可変利得増幅器(PGA)61がDCオフセットによって飽和する可能性が極めて低いと言う特徴を持つものである。このため、可変利得増幅器(PGA)61に別途DCオフセット除去の手段を使用する必要がなく、温度等の使用環境変動に対しても高信頼で、かつ低面積化のDCオフセットの抑圧が可能となる。また、図11と図12とに示した本発明の実施の形態3の構成によれば、信号伝送経路にハイパスフィルタ(HPF)を直接、挿入する構成ではないので、図7の構成と比較して信号通過帯域の利得の減少を低減することが可能となる。図7の構成では、カットオフ周波数切換前後で信号通過帯域の利得の変化を防ぐため、入力キャパシタC1X、C1Y、C2X、C2Yは同じ容量値とした。本発明の実施の形態3の構成によれば、抵抗R1X、R1Yと抵抗R2X、R2Yを同じ抵抗値とし、入力キャパシタC1X、C1Yと入力キャパシタC2X、C2Yを異なる容量値にしても、カットオフ周波数切換前後で信号通過帯域の利得の変化がないフィルタ回路を構成することができる。また、オペアンプOP1から見える負荷抵抗は、抵抗R1X、R1Yまたは抵抗R2X、R2Yなので、抵抗R1X、R1Yと抵抗R2X、R2Yを同じ抵抗値にすることは、カットオフ周波数切換前後でオペアンプOP1の特性も同じに保つ効果がある。
《別の受信回路の構成》
更に図11に示す本発明の実施の形態3による受信回路200において、ミキサ(MIX)3の出力に接続された前段ハイパスフィルタ(HPF)74は、後段ハイパスフィルタ(HPF)7を置換した可変利得増幅器(PGA)61と直流サーボ回路(DCS)75と同様な回路により置換されることが可能である。
図18は、本発明の実施の形態3による更に別の受信回路の構成を示す図である。
図18に示す本発明の実施の形態3による更に別の受信回路200が図11に示した本発明の実施の形態3による受信回路200と相違するのは、図11に示した受信回路200に含まれた前段ハイパスフィルタ(HPF)74が図18の本発明の実施の形態3による更に別の受信回路200では可変利得増幅器(PGA)62と直流サーボ回路(DCS)76とによってそれぞれ置換された点である。
図18に示す直流サーボ回路(DCS)76は図11と図12の直流サーボ回路(DCS)75と同様に積分器で構成され、図18に示す可変利得増幅器(PGA)62は図11と図12の可変利得増幅器(PGA)61と同様に加算器で構成される。
《他の直流サーボ回路》
図13は、図11もしくは図18に示す本発明の実施の形態3による受信回路200に含まれる可変利得増幅器(PGA)61、62と直流サーボ回路(DCS)75、76の構成を示す図である。
図13の回路の構成で、図13に示した可変利得増幅器(PGA)61、62は、図12に示した可変利得増幅器(PGA)61と同様に第1入力抵抗R6X、R6Yと第2入力抵抗R4X、R4Yと負帰還抵抗R5X、R5YとオペアンプOP1とによって加算器を構成している。
図13の回路の構成で、図13に示した直流サーボ回路(DCS)75、76が図12に示した直流サーボ回路(DCS)75と相違するのは、図7に示した本発明の実施の形態1によるハイパスフィルタ(HPF)7と同様にスイッチSW6X、SW6Yが追加されノードpとノードqとを短絡する配線が追加された点である。
図12に示した直流サーボ回路(DCS)75では、抵抗R3X、R3Yを介したオペアンプOP2の反転出力端子(−)、非反転出力端子(+)の電圧レベルとバイアス電圧VbとによってキャパシタC2X、C2Yが充電され、入力振幅の依存性を抑制したものである。しかし、入力振幅が更に大きい場合には、図12に示した直流サーボ回路(DCS)75では、カットオフ周波数の切り換えの際に、入力振幅に依存したDCオフセットが顕著に現れる可能性があった。
そこで、図13に示した直流サーボ回路(DCS)75、76、ノードpとノードqとが配線によって短絡され、ノードp、qの電位はオペアンプOP2の反転出力端子(−)、非反転出力端子(+)の電圧レベルの抵抗R3X、R3Yによる分圧の中点で決定される。
高いカットオフ周波数に設定される場合には、キャパシタC2X、C2Yの一端にはオン状態のスイッチSW6X、SW6Yを介してノードp、qの電位が供給されて、キャパシタC2X、C2Yの他端にはオン状態のスイッチSW2X、SW2Yを介してバイアス電圧Vbに供給されて、この状態でキャパシタC2X、C2Yが充電される。オペアンプOP2の反転出力端子(−)と非反転出力端子(+)の間に信号振幅が存在していたとしても、ノードp、qの間の配線による短絡によって信号振幅が打ち消され、DC成分のみ残留して、入力振幅の依存性が低減されるのでキャパシタC2X、C2Yの良好な充電が可能となる。低いカットオフ周波数が設定される場合には、スイッチSW6X、SW6Yがオフ状態に制御されて、キャパシタC2X、C2Yの一端はノードp、qの電位から切断される。
尚、図13の回路の構成の動作は、図7に示した本発明の実施の形態1によるハイパスフィルタ(HPF)7と図12に示す本発明の実施の形態3による可変利得増幅器(PGA)61と直流サーボ回路(DCS)75と同様なため省略する。
以上により、図7に示した本発明の実施の形態1によるハイパスフィルタ(HPF)7と同様に、図13に示した本発明の実施の形態3による可変利得増幅器(PGA)61、62と直流サーボ回路(DCS)75、76の構成を採用した場合においても、無線LANのようなゲイン設定期間が短い無線通信システムにおいて高速なゲイン切り換えとDCオフセットの低減が可能となる。また、入力振幅が比較的大きいRF信号入力が供給される場合においても確実にDCオフセットの低減が可能となり、良好な受信回路200を提供することができる。
《更に他の直流サーボ回路》
図14は、図11もしくは図18に示す本発明の実施の形態3による受信回路200に含まれる可変利得増幅器(PGA)61、62と直流サーボ回路(DCS)75、76の他の構成を示す図である。
図14に示した可変利得増幅器(PGA)61、62は、図13に示した可変利得増幅器(PGA)61、62と同様に、第1入力抵抗R6X、R6Yと第2入力抵抗R4X、R4Yと負帰還抵抗R5X、R5YとオペアンプOP1とによって加算器を構成している。
図14に示した直流サーボ回路(DCS)75、76が図13に示した直流サーボ回路(DCS)75、76と相違するのは、図8に示した本発明の実施の形態1によるハイパスフィルタ(HPF)7と同様にノードpとノードqとの間にスイッチSW7が追加された点である。
図14に示す直流サーボ回路(DCS)75、76に追加されたスイッチSW7は、図11もしくは図18に示した本発明の実施の形態3による受信回路200に含まれる制御ロジック部10によって制御される。スイッチSW7がオフ状態に制御された場合、図14に示す回路の構成は図12に示した構成と同等になり、スイッチSW7がオン状態に制御された場合、図14に示す回路の構成は図13に示した構成と同等になる。つまり、図14に示される回路の構成によれば、スイッチSW7のオフ・オンの切り換えによって、図12に示される回路の構成と、図13に示される回路の構成との切り換えが可能になる。図12の回路の構成は、前段のDCオフセットが比較的大きく入力振幅が小さい場合、図13の回路の構成に比較して、カットオフ周波数の切り換え時のDCオフセットを低減することができる。一方、図13の回路の構成は、カットオフ周波数の切り換え時に入力振幅によるDCオフセットを低減できるが、前段のDCオフセットの影響が出力に表れる特徴を持つものである。従って、前段のDCオフセットが比較的大きく、入力振幅が小さいと予期される場合には、スイッチSW7をオフ状態に制御して、図14に示す直流サーボ回路(DCS)75、76の構成を図12の回路の構成と同等とする。また前段のDCオフセットが比較的小さく、入力振幅が大きいと予期される場合には、スイッチSW7をオン状態に制御して、図14に示す直流サーボ回路(DCS)75、76の構成を図13の回路の構成と同等とする。
前述のように前段のDCオフセットの状況や入力信号振幅の状況によって直流サーボ回路(DCS)75、76をゲイン切り換えで発生したDC成分除去効率の高い図12に示した本発明の実施の形態3による可変利得増幅器(PGA)61と直流サーボ回路(DCS)75の構成か、カットオフ周波数の切り換え時の入力振幅によるDCオフセットを低減できる図13に示した可変利得増幅器(PGA)61、62と直流サーボ回路(DCS)75、76の構成に適宜切り換えるものである。切り換えのタイミングには、例えば入力振幅の大小は他のICからゲイン設定終了信号を受け取って判断することが可能である。すなわち、制御ロジック部10からの制御信号等から可変利得増幅器(PGA)や低雑音増幅器(LNA)のゲイン設定する際、あるゲイン設定値にしきい値等を設け、図14に示す直流サーボ回路(DCS)75、76の構成をスイッチSW7のオフ・オンを切り換えることで、図12の回路の構成あるいは図13の回路の構成に適宜切り換えるものである。
以上、図14に示した本発明の実施の形態3による可変利得増幅器(PGA)61、62と直流サーボ回路(DCS)75、76の構成とすることで、図8に示した本発明の実施の形態1によるハイパスフィルタ(HPF)7と同様に、無線LANのようなゲイン設定期間が短い無線通信システムでも高速なゲイン切り換えとDCオフセットの除去を行うことができる。また、入力振幅やDCオフセットの大きさ等により適宜回路の構成を切り換えることによって、より確実にDCオフセットを除去することができ、良好な受信回路200を提供することができる。加えて、図12の構成と図13の構成の大部分を共用化することができ、低面積の受信回路200を提供することができる。
尚、図14に示した本発明の実施の形態3による可変利得増幅器(PGA)61、62と直流サーボ回路(DCS)75、76では、入力振幅やDCオフセットの大きさ等を検出した信号によって回路の構成を切り換えるものであるが、タイマーを使用して所定の時間で回路の構成を切り換えることも可能である。
《異なる直流サーボ回路》
図15は、図11もしくは図18に示す本発明の実施の形態3による受信回路200に含まれる可変利得増幅器(PGA)61、62と直流サーボ回路(DCS)75、76の異なる構成を示す図である。
図15に示す本発明の実施の形態3による可変利得増幅器(PGA)61、62と直流サーボ回路(DCS)75、76の構成が図12に示した本発明の実施の形態3による可変利得増幅器(PGA)61と直流サーボ回路(DCS)75の構成と相違するのは、直流サーボ回路(DCS)75、76の入力部分と出力部分とにスイッチSW8X、SW8YとスイッチSW9X、SW9Yがそれぞれ追加された点である。
スイッチSW8X、SW8YとスイッチSW9X、SW9YとオペアンプOP2とは、図11もしくは図18に示す本発明の実施の形態3による受信回路200に含まれる制御ロジック部10によって制御される。スイッチSW8X、SW8YとスイッチSW9X、SW9YとオペアンプOP2とが同時にオフ状態に制御された場合には、直流サーボ回路(DCS)75の入出力はハイインピーダンスとなって可変利得増幅器(PGA)61、62の差動出力端子Xout、Youtにはハイパスフィルタ特性が得られないものとなる。スイッチSW8X、SW8YとスイッチSW9X、SW9YとオペアンプOP2が同時にオン状態に制御された場合、図12に示した本発明の実施の形態3による可変利得増幅器(PGA)61と直流サーボ回路(DCS)75と同様の動作が可能となり、可変利得増幅器(PGA)61、62の差動出力端子Xout、Youtにハイパスフィルタ特性が得られるものとなる。
以上、図15に示す本発明の実施の形態3による可変利得増幅器(PGA)61、62と直流サーボ回路(DCS)75、76の構成とすることによって、ハイパスフィルタ特性を使用しない方が良好な場合には、ハイパスフィルタの機能を停止することが可能となる。例えば、WCDMAのようにDC近傍に受信信号が存在する場合には、フリッカーノイズ等の抑圧のためにDC近傍の信号を直流サーボ回路(DCS)75によって抑圧すると、フリッカーノイズ以外の所望信号も抑圧されて、受信品質の劣化を起こす可能性がある。この場合には、スイッチSW8X、SW8YとスイッチSW9X、SW9YとオペアンプOP2とをオフ状態に制御することによって、DC近傍の信号抑圧の軽減が可能となる。フリッカーノイズ等の雑音が残留するが、バッファ8の後段に接続されるデジタル信号処理部に、大きな時定数のハイパスフィルタを使用して雑音を低減することが可能である。無線LANには高速なゲイン整定時間が要求されるため、前述のように大きな時定数のハイパスフィルタを定常的に使用することができないが、WCDMAのような連続受信のアプリケーションでは大きな時定数のハイパスフィルタを定常的に使用して所望信号をなるべく抑圧しないように、DC近傍の雑音を低減することが可能である。
以上の構成とすることで、無線LANのような高速なゲイン整定が必要なアプリケーションとWCDMAのように低速のゲイン整定であるがDC付近の所望信号を処理するようなアプリケーションに対して、それぞれ最適な構成に切り換え可能な受信回路200を提供することができる。加えて、構成の切り換えは単純なスイッチ追加のみで可能であり、低面積の受信回路200を提供することができる。
尚、本発明の種々の実施の形態で使用されるスイッチは、制御信号によって接続状態と切断状態とに制御可能なスイッチであればよく、例えば制御ロジック部10からの信号でオン状態とオフ状態とに制御されるMOSスイッチ、CMOSスイッチ等を使用することが可能である。
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるダイレクトコンバージョン方式の無線LAN用受信回路200に適用した場合について説明したが、本発明はそれに限定されるものではなく、各種受信回路200に適用することができる。
例えば、無線LAN規格であるIEEE802.11b/g/nや車々間通信規格であるDSRC(Dedicated Short Range Communication)やIEEE802.11p、その他、携帯電話やテレビ受信規格等々の様々な通信規格の受信回路200に適用することができる。