JP5116540B2 - フィルタ回路及び受信装置 - Google Patents

Description

本発明はフィルタ回路、さらにはそれを含んで成る受信装置に関する。

携帯端末等に用いられるＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号を処理する無線用半導体集積回路の受信装置において、ＲＦ帯域からベースバンド帯域（低周波数帯域）へ周波数変換する方法として、スーパーヘテロダイン方式や、ダイレクトコンバージョン方式が一般に知られている。スーパーヘテロダイン方式は、ＲＦ帯域から中間周波数（ＩＦ：Ｉｎｔｅｒｍｅｄｉａｔｅ Ｆｒｅｑｕｅｎｃｙ）帯域、ＩＦ帯域からベースバンド帯域と複数回のダウンコンバートを行い、受信周波数を変換する方式である。一方、ダイレクトコンバージョン方式は、ＲＦ帯域を直接ベースバンド帯域へと１回のダウンコンバートによりＲＦ帯域をベースバンド帯域まで周波数変換する方式である。

ダイレクトコンバージョン方式はＩＦ帯域を使用するヘテロダイン方式と比べ、高周波回路やＩＦフィルタ等を削減できるため、小型化等の利点があり、携帯端末の高周波ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等で現在多く使用されている。しかし、ダイレクトコンバージョン方式の問題点は、フリッカーノイズや自己ミキシングによって生じるＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）の変動（ＤＣオフセット）により、信号劣化を引き起こす問題がある。ここでフリッカーノイズは周波数に反比例して増大しＤＣ近傍に存在するノイズである。このＤＣオフセットによる所望の信号劣化の問題はダイレクトコンバージョン方式に限らないが、特に問題となる。また、ベースバンド信号を処理するベースバンド部でゲイン切替を行った際に生じる過渡信号の制定時間が問題となることがある。前述のＤＣオフセットを除去するために、一般的にハイパスフィルタ（ＨＰＦ：Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ）を用いることが知られている。ＨＰＦは低周波数帯域を除去するが、ＤＣ近傍帯域に存在する所望信号の劣化を防ぐため、カットオフ周波数を十分に低くする必要がある。カットオフ周波数を十分に低くするには、ＨＰＦを構成する静電容量や抵抗として値の大きなものが必要となる。一般に静電容量や抵抗として値の大きなものは、物理的にも大きくなるため、ＨＰＦの小型化の妨げとなる。さらにＨＰＦを構成する静電容量や抵抗として値の大きなものを用いた場合には、回路の時定数が増大するため、ゲイン制定までに時間がかかってしまう。

特許文献１には、ダイレクトコンバージョン方式の無線機において、ＤＣオフセットを除去しつつ高速な動作を行うためにＨＰＦのカットオフ周波数を切替る方法が記載されている。すなわち、ゲイン制定時間短縮のため、カットオフ周波数を高く設定し、所望信号の劣化を防ぐ期間ではカットオフ周波数を低く設定するようにすれば、ＤＣオフセットを除去しつつ高速な動作を行うことができる。

特開２００５−２８６８１０号公報

上記のように特許文献１には、ダイレクトコンバージョン方式の無線機において、ＨＰＦのカットオフ周波数を切替る技術が記載されている。しかしながら、上記従来技術について本願発明者が検討したところ、カットオフ周波数の切替の際に信号をミュートする期間が必要になり、この期間において信号の受信ができなくなることが見いだされた。例えばプリアンブル期間に高速にゲイン設定を行う必要がある無線ＬＡＮシステムでは、上記ミュート期間の存在によりプリアンブル信号を受信できないおそれがある。

本発明の目的は、フィルタのカットオフ周波数切替に起因するＤＣオフセットを低減するための技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、フィルタ回路は、第１キャパシタと、上記第１キャパシタに並列接続されることでカットオフ周波数を変更可能な第２キャパシタと、上記第２キャパシタを上記第１キャパシタに並列接続させるための第１スイッチと、上記第２キャパシタを充電するための充電回路とを含む。上記充電回路は、第２スイッチと、上記第２キャパシタに直列接続されることにより、上記第２キャパシタに供給される入力電圧の振幅を減衰させるための抵抗とを含む。上記第２キャパシタへの充電は、上記第１スイッチがオフされ、且つ、上記第２スイッチがオンされた状態で、上記抵抗を介して行われることで、ＤＣオフセットが低減される。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、フィルタのカットオフ周波数切替に起因するＤＣオフセットを低減することができる。

１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係るフィルタ回路（７）は、ハイパスフィルタを形成するための第１キャパシタ（Ｃ１Ｘ，Ｃ１Ｙ）と、上記第１キャパシタに並列接続されることで上記ハイパスフィルタのカットオフ周波数を変更可能な第２キャパシタ（Ｃ２Ｘ，Ｃ２Ｙ）と、所定のタイミングで上記第２キャパシタを上記第１キャパシタに並列接続させるための第１スイッチ（ＳＷ１Ｘ、ＳＷ２Ｘ、ＳＷ１Ｙ、ＳＷ２Ｙ）と、上記第２キャパシタを充電するための充電回路とを含む。上記充電回路は、上記第２キャパシタの充電経路を形成するための第２スイッチ（ＳＷ３Ｘ，ＳＷ３Ｙ，ＳＷ４Ｘ，ＳＷ４Ｙ）と、上記第２キャパシタに直列接続されることにより、上記第２キャパシタに供給される入力電圧の振幅を減衰させるための抵抗（Ｒ２Ｘ，Ｒ２Ｙ）とを含む。上記第２キャパシタへの充電は、上記第１スイッチがオフされ、且つ、上記第２スイッチがオンされた状態で、上記抵抗を介して行われる。

〔２〕別の観点によれば、第１入力信号を取り込むための第１入力端子（Ｘｉｎ）と、上記第１入力端子を介して入力された上記第１入力信号のフィルタ処理を行う第１フィルタ処理部と、上記第１フィルタ処理部での処理結果を出力可能な第１出力端子（Ｘｏｕｔ）と、上記第１入力信号とは相補レベルの関係にある第２入力信号を取り込むための第２入力端子（Ｙｉｎ）と、上記第２入力端子を介して入力された上記第２入力信号のフィルタ処理を行う第２フィルタ処理部と、上記第２フィルタ処理部での処理結果を出力可能な第２出力端子（Ｙｏｕｔ）とを含んでフィルタ回路を構成することができる。このとき、上記第１フィルタ処理部及び上記第２フィルタ処理部は、ハイパスフィルタを形成するための第１キャパシタ（Ｃ１Ｘ、Ｃ１Ｙ）と、上記第１キャパシタに並列接続されることで上記ハイパスフィルタのカットオフ周波数を変更可能な第２キャパシタ（Ｃ２Ｘ、Ｃ２Ｙ）と、上記第２キャパシタの一方の端子を上記第１キャパシタの一方の端子に結合可能な第１スイッチ（ＳＷ１Ｘ）と、上記第２キャパシタの他方の端子を上記第１キャパシタの他方の端子に結合可能な第２スイッチ（ＳＷ２Ｘ）と、上記第２キャパシタに直列接続されることにより、上記第２キャパシタに供給される入力電圧の振幅を減衰させるための抵抗（Ｒ２Ｘ）と、上記抵抗を上記第２キャパシタの一端に結合可能な第３スイッチ（ＳＷ１Ｙ）と、上記第２キャパシタの他端に所定のバイアス電圧を供給可能な第４スイッチ（ＳＷ４Ｙ）とを含む。そして上記第２キャパシタへの充電は、上記第１スイッチ及び上記第２スイッチがオフされ、且つ、上記第３スイッチ及び上記第４スイッチがオンされた状態で、上記抵抗を介して行われる。

〔３〕上記〔２〕において、上記抵抗を介して上記第１入力端子と上記第２入力端子とを結合することができる。

〔４〕上記〔２〕において、上記抵抗を介して上記第１入力端子と上記第２入力端子とを結合可能な第５スイッチ（ＳＷ５）を設けることができる。

〔５〕受信された信号を増幅する第１増幅器（３１）と、上記第１増幅器の出力信号について周波数変換を行うミキサ（４）と、上記ミキサの後段に配置され、上記ミキサの出力信号を処理可能なベースバンド部（１００）とを含んで受信装置を構成することができる。このとき、上記ベースバンド部は、上記ミキサを介して伝達された信号のフィルタ処理を行うローパスフィルタ部（５）と、上記ローパスフィルタの出力信号を増幅する第２増幅器（６）と、上記第２増幅器の出力信号のフィルタ処理を行うハイパスフィルタ部（７）とを含んで構成し、上記ハイパスフィルタ部として、上記〔２〕記載のフィルタ回路を適用することができる。

〔６〕上記〔５〕において、上記第２増幅器のゲイン変更、及び上記ハイパスフィルタ部のカットオフ周波数変更を制御可能な制御部（１０）を設けることができる。

〔７〕上記〔６〕において、上記制御部は、上記第２増幅器におけるゲインを変更してから所定時間経過後に上記フィルタ回路のカットオフ周波数を低下させるように構成することができる。

〔８〕受信された信号を増幅する第１増幅器（３）と、上記第１増幅器の出力信号について周波数変換を行うミキサ（４）と、上記ミキサの後段に配置され、上記ミキサの出力信号を処理可能なベースバンド部（１００）とを含んで受信装置を構成することができる。このとき、上記ベースバンド部は、上記ミキサを介して伝達された信号のフィルタ処理を行う第１ハイパスフィルタ部（７４）と、上記第１ハイパスフィルタから出力された信号のフィルタ処理を行うローパスフィルタ部（５）と、上記ローパスフィルタの出力信号を増幅する第２増幅器（６）と、上記第２増幅器の出力信号のフィルタ処理を行う第２ハイパスフィルタ部（５）とを含んで構成し、上記第１ハイパスフィルタ部及び上記第２ハイパスフィルタ部として、上記〔２〕記載のフィルタ回路を適用することができる。

〔９〕上記〔８〕において、上記第１増幅器及び上記第２増幅器におけるゲインの変更、並びに上記第１ハイパスフィルタ部及び上記第２ハイパスフィルタ部におけるカットオフ周波数の変更を制御可能な制御部（１０）を設けることができる。

〔１０〕上記〔９〕において、上記制御部は、上記第１増幅器、及び上記第２増幅器の順にそれらのゲインを変更し、上記第１増幅器のゲイン変更から所定時間後に上記第１フィルタ部のカットオフ周波数を低下させ、上記第２増幅器のゲイン変更から所定時間後に上記第２フィルタ部のカットオフ周波数を低下させることができる。

〔１１〕上記〔５〕において、上記第２増幅器の出力側の信号に基づいてＤＣオフセットをキャンセルするためのＤＣオフセット補正コードを形成し、それを上記増幅器の入力側にフィードバックするＤＣオフセットキャンセル回路（１１）を設けることができる。

〔１２〕上記〔５〕において、上記第２増幅器の出力側の信号に基づいて抽出したオフセット情報を平均化処理して、ＤＣオフセットをキャンセルするためのＤＣオフセット補正コードを形成し、それを上記増幅器の入力側にフィードバックするＤＣオフセットキャンセル回路（１１）を設けることができる。

〔１４〕上記〔５〕において、上記第２増幅器の出力側の信号に基づいて抽出したオフセット情報を平均化処理して、ＤＣオフセットをキャンセルするためのＤＣオフセット補正コードを形成し、それを上記増幅器の入力側にフィードバックするＤＣオフセットキャンセル回路（１１）と、低周波数のＤＣオフセット変動に追従する信号を検出し、それを上記増幅器の入力側にフィードバック可能な第１制御モードと、低周波数のＤＣオフセット変動に追従する信号を検出し、それに基づいて上記ＤＣオフセット補正コードを修正する第２制御モードとを有するＤＣサーボ回路（１２）とを設けることができる。

〔１５〕上記〔２〕において、受信された信号を増幅する第１増幅器（３）と、上記第１増幅器の出力信号について周波数変換を行うミキサ（４）と、上記ミキサの後段に配置され、上記ミキサの出力信号を処理可能なベースバンド部（１００）とを含んで受信装置を構成することができる。このとき、上記ベースバンド部は、上記ミキサから出力された信号のフィルタ処理を行うローパスフィルタ（５）と、上記ローパスフィルタの出力信号を増幅する第２増幅器（６１）と、上記第２増幅器の出力信号を増幅する第３増幅器（６２）と、上記第３増幅器の出力信号のフィルタ処理を行うハイパスフィルタ部（７）と、を設け、上記ハイパスフィルタ部として、上記〔２〕記載のフィルタ回路を適用することができる。

〔１６〕上記〔１５〕において、上記第２増幅器の出力側の信号に基づいてＤＣオフセットをキャンセルするためのＤＣオフセット補正コードを形成し、それを上記第２増幅器の入力側にフィードバックする第１ＤＣオフセットキャンセル回路（１１５）と、上記第３増幅器の出力側の信号に基づいてＤＣオフセットをキャンセルするためのＤＣオフセット補正コードを形成し、それを上記第３増幅器の入力側にフィードバックする第２ＤＣオフセットキャンセル回路（１１６）とを設けることができる。

〔１７〕上記〔１５〕において、上記第２増幅器の出力側の信号に基づいてＤＣオフセットをキャンセルするためのＤＣオフセット補正コードを形成し、それを上記第２増幅器の入力側にフィードバックする第１ＤＣオフセットキャンセル回路（１５）と、上記第３増幅器の出力側の信号に基づいてＤＣオフセットをキャンセルするためのＤＣオフセット補正コードを形成し、それを上記第３増幅器の入力側にフィードバックする第２ＤＣオフセットキャンセル回路（１１６）と、低周波数のＤＣオフセット変動に追従する信号を検出し、それを上記第３増幅器の入力側にフィードバック可能な第１制御モードと、低周波数のＤＣオフセット変動に追従する信号を検出し、それに基づいて上記ＤＣオフセット補正コードを修正する第２制御モードとを有するＤＣサーボ回路（１２）とを設けることができる。

〔１８〕受信された信号を増幅する第１増幅器（３）と、上記第１増幅器の出力信号について周波数変換を行うミキサ（４）と、上記ミキサの後段に配置され、上記ミキサの出力信号を処理可能なベースバンド部（１００）とを含んで受信装置を構成することができる。このとき、上記ベースバンド部は、上記ミキサからの出力信号のフィルタ処理を行うローパスフィルタ（５）と、上記ローパスフィルタの出力信号を増幅する第２増幅器（１３）とを含んで構成することができ、上記第２増幅器は、上記ローパスフィルタの出力信号をフィルタ処理するハイパスフィルタ部（Ｃ５Ｘ，Ｒ７Ｘ，Ｃ５Ｙ，Ｃ７Ｙ）と、上記ハイパスフィルタ部の後段に配置され、ハイパスフィルタ部の上記カットオフ周波数を切替ずにゲイン調整が可能とされる増幅部（２３１Ｘ、２３１Ｙ）とを含んで構成することができる。

〔１９〕上記〔１８〕において、上記増幅部は、非反転入力端子と反転入力端子と出力端子とを有し、上記非反転入力端子と上記反転入力端子との電位差を増幅して上記出力端子から出力可能な演算増幅器（１３１Ｘ，１３１Ｙ）と、上記演算増幅器の出力端子に結合されたキャパシタ（Ｃ６Ｘ，Ｃ６Ｙ）と、上記キャパシタを介して上記演算増幅器の反転入力端子にフィードバック可能なフィードバック抵抗Ｒ６Ｘ，Ｒ６Ｙとを含んで構成することができる。そして、上記フィードバック抵抗の値を変更することにより、上記演算増幅器のゲイン調整を可能に構成することができる。

２．実施の形態の説明
次に、実施の形態について更に詳述する。

以下、本発明を実施するための最良の形態について、無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）システムを例にとり、図面に基づいて詳細に説明する。尚、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

＜実施の形態１＞
図１には、本発明にかかる受信装置の全体的な構成例が示される。

図１に示される受信装置２００は、特に制限されないが、ＲＦ信号を１回のダウンコンバートにより直接ベースバンド帯域に変換するダイレクトコンバージョン方式の受信装置とされ、ゲイン設定等を行える期間、例えばプリアンブル期間等のある無線ＬＡＮシステムに、一つのノードとして適用される。

受信装置２００は、送受信可能なアンテナ１、送受信の切替等を行うアンテナスイッチ２、ＬＮＡ３（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）、周波数変換に必要なローカル信号を発生する発振系回路９、周波数変換を行うミキサ４（ＭＩＸ）、隣接信号を除去するＬＰＦ５（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）、ディジタル信号によってゲインを可変できるＰＧＡ６（Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ）、フリッカーノイズ等の低周波帯域を遮断するＨＰＦ７（Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ）、バッファ８（Ｂｕｆｆｅｒ）、各ブロックを制御する制御ロジック部１０を含んで成る。周波数変換後の信号をベースバンド信号と称し、当該ベースバンド信号を取り扱う回路ブロックをベースバンド部と称する。図１においては、ＬＰＦ５、ＰＧＡ６、ＨＰＦ７、及びバッファ８を含んでベースバンド部１００が構成される。

アンテナ１で受信したＲＦ信号はアンテナスイッチ２にて受信部へ分配され、ＬＮＡ３で増幅、ミキサ４によりＲＦ信号と発振系回路９のローカル周波数が掛け合わされ、ベースバンド帯域に直接ダウンコンバートされる。ＲＦ信号をダウンコンバートし得られたベースバンド信号はＬＰＦ５により隣接チャネルの信号が除去され、ＰＧＡ６によって所望の振幅レベルとなるよう増幅される。ＨＰＦ７はＤＣオフセットとフリッカーノイズ除去のため設けられ、カットオフ周波数の変更が可能とされる。バッファ８はアイソレーションを確保するため、ベースバンド部１００の最終段に設けられ、ベースバンド信号を出力する。

尚、一般的な無線ＬＡＮシステムでは、直交復調を行うため同相成分（Ｉ側）と直交成分（Ｑ側）のベースバンド信号が用いられ、それぞれに対応する回路が設けられるが、Ｉ側とＱ側とは同様の構成となるため、本例では説明の便宜上、Ｉ側についてのみ説明し、Ｑ側についての説明を省略する。

次に、上記ＨＰＦ７について詳細に説明する。

図４に示されるＨＰＦ７は、抵抗Ｒ１Ｘ，Ｒ１Ｙと、キャパシタＣ１Ｘ，Ｃ１Ｙ、キャパシタＣ２Ｘ，Ｃ２Ｙ、スイッチＳＷ１Ｘ，ＳＷ１Ｙ，ＳＷ２Ｘ，ＳＷ２Ｙ，ＳＷ３Ｘ，ＳＷ３Ｙ，ＳＷ４Ｘ，ＳＷ４Ｙを含む。

カットオフ周波数を高く設定する場合、抵抗Ｒ１Ｘ，Ｒ１Ｙと、キャパシタＣ１Ｘ，Ｃ１Ｙが機能される。カットオフ周波数を低く設定する場合、キャパシタＣ２Ｘ，Ｃ２Ｙが回路動作に関与される。

キャパシタＣ１Ｘ，Ｃ１Ｙの静電容量は、キャパシタＣ２Ｘ，Ｃ２Ｙより小さく（例えば１／１００程度）、メインパス上に直列に接続されている。キャパシタＣ２Ｘ，Ｃ２Ｙは、カットオフ周波数を低く設定する場合には、それぞれ対応するキャパシタＣ１Ｘ，Ｃ１Ｙに並列に接続される。抵抗Ｒ１Ｘ，Ｒ１ＹはＨＰＦ７を構成する抵抗であり、ＨＰＦ７の出力端子とバイアス電圧Ｖｂ間に接続される。第２の抵抗Ｒ２はスイッチＳＷ３を介して第２のキャパシタＣ２の充電時に第２のキャパシタＣ２の入力側に接続される。

スイッチＳＷ１Ｘ，ＳＷ１Ｙは、それぞれ入力端子Ｘｉｎ，Ｙｉｎと、第２のキャパシタＣ２Ｘ，Ｃ２Ｙとの間に設けられ、スイッチＳＷ２Ｘ，ＳＷ２Ｙは、それぞれキャパシタＣ２Ｘ，Ｃ２Ｙと、出力端子Ｘｏｕｔ，Ｙｏｕｔとの間に設けられる。スイッチＳＷ３Ｘ，ＳＷ３Ｙは、それぞれ上記抵抗Ｒ２Ｘ，Ｒ２Ｙの出力側に直列に接続され、上記スイッチＳＷ１Ｘ，ＳＷ１ＹとキャパシタＣ２Ｘ，Ｃ２Ｙ間に接続されている。

スイッチＳＷ４Ｘ，ＳＷ４Ｙは、それぞれキャパシタＣ２Ｘ，Ｃ２Ｙの出力とバイアス電圧Ｖｂ間に設けられている。スイッチＳＷ１Ｘ，ＳＷ１Ｙ、スイッチＳＷ２Ｘ，ＳＷ２Ｙと、スイッチＳＷ３Ｘ，ＳＷ３Ｙ、スイッチＳＷ４Ｘ，ＳＷ４Ｙは相反する動作をする。カットオフ周波数を高く設定する場合、スイッチＳＷ１Ｘ，ＳＷ１Ｙ、スイッチＳＷ２Ｘ，ＳＷ２ＹがＯＦＦされ、スイッチＳＷ３Ｘ，ＳＷ３Ｙ、スイッチＳＷ４Ｘ，ＳＷ４ＹがＯＮされる。このとき、キャパシタＣ２Ｘ，Ｃ２Ｙは、それぞれ抵抗Ｒ２Ｘ，Ｒ２Ｙを介して充電される。カットオフ周波数を低く設定する場合、スイッチＳＷ１Ｘ，ＳＷ１Ｙ、スイッチＳＷ２Ｘ，ＳＷ２ＹがＯＮされ、スイッチＳＷ３Ｘ，ＳＷ３Ｙ、スイッチＳＷ４Ｘ，ＳＷ４ＹがＯＦＦされる。

図６には、カットオフ周波数切替に関するタイムチャートが示される。

プリアンブル期間のあるパケット通信において、時刻ｔ００１から時刻ｔ００２でゲイン設定を行う。時刻ｔ００１でゲイン設定が開始され、ゲイン制定時間を短縮するため時刻ｔ００１以前でスイッチＳＷ１Ｘ，ＳＷ１Ｙ、スイッチＳＷ２Ｘ，ＳＷ２ＹがＯＦＦされ、スイッチＳＷ３Ｘ，ＳＷ３Ｙ、スイッチＳＷ４Ｘ，ＳＷ４ＹがＯＮされる。ＨＰＦ７はキャパシタＣ１Ｘ，Ｃ１Ｙと、抵抗Ｒ１Ｘ，Ｒ１Ｙから構成されるため、カットオフ周波数は高くなり、キャパシタＣ２Ｘ，Ｃ２Ｙは抵抗Ｒ２Ｘ，Ｒ２Ｙを介した入力とバイアス電圧Ｖｂ間へ接続され、急速に充電される。キャパシタＣ２Ｘ，Ｃ２Ｙは抵抗Ｒ２Ｘ，Ｒ２Ｙを介することでＬＰＦ構成となるため、キャパシタＣ２は、ある時定数を持ち充電され、発生しているＤＣオフセットを吸収できるよう充電され、フィルタの入力振幅に依存しないＤＣオフセット電圧分の充電が可能になる。

次に、時刻ｔ００２におけるゲイン設定終了に伴い、カットオフ周波数を切替るため、スイッチＳＷ１Ｘ，ＳＷ１Ｙ、スイッチＳＷ２Ｘ，ＳＷ２ＹがＯＮされ、スイッチＳＷ３Ｘ，ＳＷ３Ｙ、スイッチＳＷ４Ｘ，ＳＷ４ＹがＯＦＦされる。ＨＰＦ７は、キャパシタＣ１Ｘ，Ｃ１ＹとキャパシタＣ２Ｘ，Ｃ２Ｙの並列接続と、抵抗Ｒ１Ｘ，Ｒ１Ｙから構成されるため、カットオフ周波数は低くなる。キャパシタＣ２Ｘ，Ｃ２Ｙは抵抗Ｒ２Ｘ，Ｒ２Ｙを介したフィルタ入力とバイアス電圧Ｖｂから切断される。時刻ｔ００２以降においてカットオフ周波数は低くなり、ＤＣ近傍の所望信号の劣化を防ぎつつ、フリッカーノイズやＤＣオフセットを除去することができる。従って、図４に示される構成を採用することにより、無線ＬＡＮのようなゲイン設定期間が短い無線通信システムにおいても高速なゲイン切替とＤＣオフセットの除去を行うことができ、かつ、カットオフ周波数切替時に発生するＤＣオフセットがない良好な受信装置２００を提供することができる。

図２，図３には、図４に示されるＨＰＦ７の比較対象とされる構成例が示される。

図２に示されるＨＰＦ７００は、キャパシタＣＸ，ＣＹと抵抗ＲＸ，ＲＹとが結合されて成る。ＨＰＦ７００のカットオフ周波数は固定されている。これに対して図３に示されるＨＰＦ７０１は、キャパシタＣ１Ｘ，Ｃ２Ｘ、スイッチ１２Ｘ，抵抗ＲＸ、及びキャパシタＣ１Ｙ，Ｃ２Ｙ、スイッチ１２Ｙ，抵抗ＲＹを含んで成る。スイッチＳＷ１２Ｘ，ＳＷ１２Ｙによって接点ｂ側が選択されるとき、キャパシタＣ２Ｘ，Ｃ２Ｙの充電が可能とされる。スイッチＳＷ１２Ｘ，ＳＷ１２Ｙによって接点Ｓ側が選択されるとき、キャパシタＣ１ＸにＣ２Ｘが並列接続され、キャパシタＣ１ＹにＣ２Ｙが並列接続されることによって、ＨＰＦ７０１におけるカットオフ周波数が低下される。ここで、ＨＰＦ７００，７０１を、図１のＨＰＦ７に適用した場合について考える。

ＰＧＡ６でゲイン切替に伴うＤＣオフセットが発生した場合の各方式のＨＰＦの出力波形を図５に示す。図５は縦軸を出力、横軸を時間軸としたものである。

図５（ａ）に示されるように、時刻ｔ１にＰＧＡ６でゲイン切替を行い、ＰＧＡ６のゲイン切替に伴いＤＣオフセットが発生する。カットオフ周波数を切替ないＨＰＦ７００においては、図５（ｂ）に示されるように、所望信号の劣化を防ぐため、カットオフ周波数がＤＣ近傍になるように抵抗ＲとキャパシタＣが予め決定されている。時刻ｔ１でのゲイン切替時に伴い発生したＤＣオフセットはＨＰＦの大きい時定数により、収束するには時刻ｔ５と長時間かかり信号が劣化する。カットオフ周波数の切替えを可能とするＨＰＦ７０１の場合、図５（ｃ）に示されるように時刻ｔ３まではスイッチＳＷ１２により接点ｂ側が選択され、カットオフ周波数が高く設定され、キャパシタＣ２がバイアス電圧Ｖｂと接続されることで充電が行われる。時刻ｔ３後はスイッチＳＷ１２により接点ｓ側が選択され、カットオフ周波数が低く設定される。時刻ｔ１でのゲイン切替に伴うＤＣオフセットはカットオフ周波数の高いＨＰＦ構成のため、時刻ｔ２で早く収束する。しかし、時刻ｔ３のカットオフ周波数切替時の入力信号に振幅が存在すると、入力振幅電圧とＤＣオフセット電圧分がキャパシタＣ２に充電され、時刻ｔ３において入力振幅電圧分のＤＣオフセットが発生する。このＤＣオフセットはカットオフ周波数が低く、時定数が大きいため、収束するには時刻ｔ４と長時間かかり信号が劣化する。この信号劣化を阻止するには時刻ｔ３まで入力信号をミュートすれば良い。この場合の信号出力波形が図５（ｄ）に示される。図５（ｄ）では、カットオフ周波数を切替、信号をミュートするＨＰＦの構成はＨＰＦ７０１と同様で、時刻ｔ３まで入力信号をミュートし、時刻ｔ３後は入力信号の入力を再開する。時刻ｔ１でのゲイン切替に伴うＤＣオフセットはカットオフ周波数の高いＨＰＦ構成のため、時刻ｔ２で早く収束する。時刻ｔ３のカットオフ周波数切替時に入力信号がミュートされているため、入力振幅はなくＤＣオフセット電圧分のみキャパシタＣ２に充電され、時刻ｔ３でカットオフ周波数を切替ても、ＤＣオフセットのない出力が得られる。しかしながら、時刻ｔ３まで入力信号をミュートする必要があるため、プリアンブル期間に高速にゲイン設定を行う必要のある無線ＬＡＮシステムではプリアンブル信号の受信ができなくなる。

これに対して図４に示される構成によれば、図５（ｅ）に示されるように、時刻ｔ３までカットオフ周波数が高く設定され、時刻ｔ３にてカットオフ周波数が低く設定される。時刻ｔ１でのゲイン切替に伴うＤＣオフセットはカットオフ周波数の高いＨＰＦ構成のため、時刻ｔ２で早く収束する。カットオフ周波数切替に使用するキャパシタＣ２Ｘ，Ｃ２Ｙを抵抗Ｒ２Ｘ，Ｒ２Ｙを介してＬＰＦ構成で充電することにより、入力信号をミュートしなくても、入力振幅を除去することができる。つまり、ＬＰＦ構成により入力振幅が減衰され、キャパシタＣ２Ｘ，Ｃ２ＹにはＤＣオフセット電圧分が充電されるため、時刻ｔ３でカットオフ周波数を切替ても、ＤＣオフセットは発生しない。このように図４に示される構成によれば、入力信号をミュートする必要なく高速なゲイン制定及びＤＣオフセットの除去を行うことができる。

尚、図４の構成例では、充電時にキャパシタＣ２Ｘ，Ｃ２Ｙの出力側をバイアス電圧Ｖｂへ接続するとしたが、これに限らず、例えば充電時には大きな電流が流れるようにバイアス電圧Ｖｂに流れる電流も切替ることで、さらに急速な充電が可能になる。

ＨＰＦ７の挿入位置をＰＧＡ６の後段としたが、これに限らず、例えばＰＧＡ６においてＤＣオフセットが発生しない場合は、ＨＰＦ７の挿入位置をＰＧＡ６の前段としてもよい。

カットオフ周波数切替のタイミングはゲイン設定終了時としたが、これに限らず、例えばタイマーを設けて切替を行う、またはプリアンブル期間終了時に切替を行うとしてもよい。

カットオフ周波数切替と充電のタイミングを同時としたが、これに限らず、例えば充電期間をカットオフ周波数切替のタイミングより早く設定してもよい。

＜実施の形態２＞
図７には、上記ＨＰＦ７の別の構成例が示される。

図７に示される構成が図４に示されるのと大きく相違するのは、点ｐと点ｑとが短絡されている点である。実施の形態１では第２の抵抗Ｒ２を介した入力とバイアス電圧Ｖｂによって第２のキャパシタＣ２を充電し、入力振幅の依存を抑制したが、入力振幅がより大きい場合には振幅依存が顕著に現れる虞がある。そこで、図７に示されるように、抵抗Ｒ２Ｘ，Ｒ２Ｙを介して差動入力端子Ｘｉｎ，Ｙｉｎ間が短絡され、その状態でキャパシタＣ２の充電が行われるようにする。

カットオフ周波数が高く設定されている場合、キャパシタＣ２Ｘ，Ｃ２Ｙの入力側は、それぞれ抵抗Ｒ２Ｘ，Ｒ２Ｙを介して点ｐ、点ｑと接続され、キャパシタＣ２の出力側はバイアス電圧Ｖｂに接続され、その状態でキャパシタＣ２Ｘ，Ｃ２Ｙが充電される。入力端子Ｘｉｎ，Ｙｉｎに差動入力の振幅があるにもかかわらず、点ｐ、点ｑでは、それらの短絡により打ち消される。よってＤＣ成分のみ残留し、入力振幅の依存なくキャパシタＣ２の充電を良好に行うことができる。

尚、他の回路構成及び動作は図４に示されるのと同様なため省略する。

以上により、図４に示される構成を採用した場合においても、無線ＬＡＮのようなゲイン設定期間が短い無線通信システムにおいて高速なゲイン切替とＤＣオフセットの除去を行うことができる。また、振幅が比較的大きいＲＦ信号入力においても確実にＤＣオフセットを除去することができ、良好な受信装置を提供することができる。

＜実施の形態３＞
図８には、上記ＨＰＦ７の別の構成例が示される。

図８に示される構成が図４や図７に示されるのと大きく相違するのは、点ｐと点ｑとの間にスイッチＳＷ５が設けられている点である。

スイッチＳＷ５は、制御ロジック部１０によって制御される。スイッチＳＷ５がオフされた場合、図４に示される構成と同等になり、スイッチＳＷ５がオンされた場合、図７に示される構成と同等になる。つまり、図８に示される構成によれば、スイッチＳＷ５により、図４に示される構成と、図７に示される構成との切替が可能になる。そこで、比較的前段のＤＣオフセットが大きく、入力振幅が小さいと予期される場合は、スイッチＳＷ５をＯＦＦし、ＨＰＦ７３をＨＰＦ７１と同等の構成にする。また、比較的前段のＤＣオフセットが小さく、入力振幅が大きいと予期される場合は、スイッチＳＷ５をＯＮし、ＨＰＦ７３をＨＰＦ７２と同等の構成にする。前述のように前段のＤＣオフセットの状況や、信号の状況によってＨＰＦ７３をゲイン切替で発生したＤＣ成分除去効率の高いＨＰＦ７１、カットオフ周波数切替時の入力振幅によるＤＣオフセットの発生しないＨＰＦ７２の構成に適宜切替る。切替のタイミングには例えば入力振幅の大小は他のＩＣからゲイン設定終了信号を受け取って判断してもよく、制御ロジック部１０からの信号などからＰＧＡやＬＮＡのゲイン設定により、あるゲイン設定値を閾値等を設け、ＨＰＦ７３の構成をＨＰＦ７１又はＨＰＦ７２の構成に適宜変えてもよい。

以上の構成とすることで無線ＬＡＮのようなゲイン設定期間が短い無線通信システムにおいても高速なゲイン切替とＤＣオフセットの除去を行うことができる。また、入力振幅やＤＣオフセットの大きさ等により適宜ＨＰＦ構成を変えることによって、より確実にＤＣオフセットを除去することができ、良好な受信装置を提供することができる。

尚、本発明の実施の形態では入力振幅やＤＣオフセットの大きさ等を検出する信号によりＨＰＦ構成を切替たが、タイマーを用いてある時間で上記構成を切替るとしてもよい。

＜実施の形態４＞
図９には、本発明にかかる受信装置の別の構成例が示される。図９に示される受信装置２００が図１に示されるのと大きく相違するのは、ＬＰＦ５の前段にＨＰＦ７４が設けられている点である。尚、ＬＮＡ３は、制御ロジック部１０の制御によりゲインの切替が可能に構成されている。

実施の形態１〜３においてＤＣオフセットはＰＧＡ６によってゲイン倍されるため、ＬＮＡ３ゲイン切替の際やミキサ４等のフリッカーノイズや自己ミキシングで発生するＤＣオフセットがある程度大きい場合、ＰＧＡ６を構成するアンプの飽和が懸念される。

そこで、図９に示される構成では、ＬＰＦ５の前段にＨＰＦ７４が設けられる。ＨＰＦ７４の構成は、基本的にはＨＰＦ７と同様である。また、入力に対して前段のＨＰＦ７４の充電時間を後段のＨＰＦ７の充電時間より早く設定し、前段のＨＰＦ７４のカットオフ周波数を切替るタイミングを後段のＨＰＦ７のカットオフ周波数を切替るタイミングより早くしている。

アンテナ１で受信したＲＦ信号はアンテナスイッチ２にて受信部へ分配され、ゲイン切替可能なＬＮＡ３で増幅された後に、ミキサ４でＲＦ信号と発振系回路９のローカル周波数を掛け合わされ、ベースバンド帯域に直接ダウンコンバートされる。ベースバンド信号はＨＰＦ７４においてＬＮＡ３、ミキサ４等で発生したＤＣオフセットが除去され、ＬＰＦ５により隣接チャネルの信号が除去される。ＰＧＡ６によって所望のレベルとなるようゲイン設定され、ＨＰＦ７はゲイン切替の際に発生するＤＣオフセットやフリッカーノイズを除去し、バッファ８を介してベースバンド信号が出力される。

本実施の形態におけるＨＰＦ７４、ＨＰＦ５は、図４に示される構成が採用され、ミキサ４の後段のＨＰＦ７４の充電に関する時定数を、ＰＧＡ６後段のＨＰＦ７の充電に関する時定数より小さく設定する。充電に関する時定数が小さいと第２のキャパシタＣ２への充電においてカットオフ周波数切替時に入力振幅に依存するＤＣオフセットが増加するが、フィルタの動作を高速にすることができ、キャパシタＣ２の充電は早くなる。具体的にはＨＰＦ７４とＨＰＦ７の充電に関する時定数はキャパシタＣ２Ｘ，Ｃ２Ｙと、抵抗Ｒ２Ｘ，Ｒ２Ｙの値によって決まる。前段のフィルタほど、キャパシタＣ２Ｘ，Ｃ２Ｙや、抵抗Ｒ２Ｘ，Ｒ２Ｙの値を調整することで充電に関する時定数を小さくする。

図１０には、カットオフ周波数切替のタイムチャートが示される。

プリアンブル期間（時刻ｔ１０１〜ｔ１０４）のあるパケットにおいて、ＬＮＡ３のゲイン、ＰＧＡ６のゲインが設定される。時刻ｔ１０１においてＨＰＦ７４、ＨＰＦ７のカットオフ周波数は高く設定されており、ＬＮＡ３のゲイン設定が開始され、ＨＰＦ７４、ＨＰＦ７のキャパシタＣ２の充電が行われる。時刻ｔ１０２でＬＮＡ３のゲイン設定が終了し、時刻ｔ１０２〜ｔ１０３までの遅延時間（ｄｅｌａｙ）おいて時刻ｔ１０３でＨＰＦ７４のカットオフ周波数を低くする。ここでＨＰＦ７４はＨＰＦ７よりも時定数が小さいため、キャパシタＣ２Ｘ，Ｃ２Ｙの充電が早くなり、高速な動作となる。次に時刻ｔ１０４でＰＧＡゲイン設定が終了し、時刻ｔ１０４〜ｔ１０５までの遅延時間（ｄｅｌａｙ）おいて時刻ｔ１０５でＨＰＦ７のカットオフ周波数が低くされる。

また、各ＨＰＦのカットオフ周波数を切替るタイミングには各々のゲイン設定完了時間から時刻ｔ１０２〜ｔ１０３の期間や時刻ｔ１０４〜ｔ１０５の期間の遅延時間（ｄｅｌａｙ）を設けている。この遅延時間（ｄｅｌａｙ）はゲイン切替により発生するＤＣオフセットが制定するまでの時間を確保するためであり、なるべく短い方がよい。しかし、切替タイミング、振幅、周波数、充電に関する時定数によって適宜調整する必要があり、例えばＬＮＡ３のゲイン切替の際にＤＣオフセットが変化しない場合は、時刻ｔ１０２〜ｔ１０３の遅延時間（ｄｅｌａｙ）を設けない、あるいは短くすることができる。

また、充電に関する時定数を小さく設定すると、キャパシタＣ２Ｘ，Ｃ２Ｙの充電量に入力振幅分のエラーが現れ、カットオフ周波数切替に伴うＤＣオフセットが大きくなるが、ＬＮＡ３のゲイン設定方法によりある振幅以上とならない通信システムの場合、入力振幅の依存性が比較的小さくなり特に有効となる。

以上の構成からＬＮＡ３、ミキサ４等で発生し、ＰＧＡ６に入力されるＤＣオフセットは応答の早いＨＰＦ７４によって除去され、ＰＧＡ６で増幅、発生したＤＣオフセットはＨＰＦ７にて除去される。しかも、ＬＮＡ３、ミキサ４等で大きなＤＣオフセットが存在する場合にも、ＰＧＡ６が飽和する可能性は減少し、ＤＣオフセットの除去が可能になる。

尚、時刻ｔ１０２におけるＬＮＡ３のゲイン設定の終了タイミングは送受信の制御やゲイン設定等を行う外部の制御ＩＣからゲイン設定終了信号を入手し、ゲイン設定終了信号からある遅延時間（ｄｅｌａｙ）おいてＨＰＦ７４のカットオフ周波数を低く設定するとしてもよいし、制御ロジック部１０によって定終了を判断してもよい。

尚、本発明の実施の形態ではＨＰＦを２つ設置したが、これに限らず、例えばＨＰＦを複数設置し、前段に設置されたＨＰＦの充電に関する時定数ほど小さく設定する。

尚、本発明の実施の形態でのＨＰＦ７４，７として、図７や図８の構成を採用することができる。

＜実施の形態５＞
図１１には、本発明にかかる受信装置における主要部の別の構成例が示される。図９に示される受信装置２００が図１や図９に示されるのと大きく相違するのは、ＤＣオフセットをキャンセルするためのＤＣオフセットキャンセル回路１１が設けられている点である。

ＤＣオフセットキャンセル回路１１は複数回に渡り得られたディジタルの補正情報を平均化し、ＤＣオフセット補正精度の向上を図る。ＤＣオフセットキャンセル回路１１は、ＡＤＣ（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）１１０によりＤＣオフセットを検出し、ＤＣオフセット量の情報を持つディジタル情報を取得し、上記ディジタル情報からＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）１１２によりフィードバックを行うＤＣオフセットをキャンセルする方式を採用することができる。

ＤＣオフセットキャンセル回路１１はアナログ信号をディジタル情報へ変換するＡＤＣ１１０、ディジタル情報をアナログ信号へ変換するＤＡＣ１１２と、このＡＤＣ１１０のディジタル出力を記憶するメモリ１１４、ＤＣオフセット補正のためのディジタル情報であるＤＣオフセット補正コードを保持するＤＣオフセット補正コードレジスタ１１１、平均化回数をカウントするカウンタ７７、平均化処理部１１３とを含んで構成される。上記カウンタ７７、上記ＤＣオフセット補正コードレジスタ１１１、上記平均化処理部１１３、及びメモリ１１４は、制御ロジック部１０内に配置されている。

上記ＡＤＣ１１０には、ＰＧＡ６の出力信号が伝達される。ＡＤＣ１１０はＤＣオフセット量を表すディジタル情報の出力を行う。上記メモリ１１４には上記ＡＤＣ１１０の出力が記憶され、平均化処理部１１３は、上記メモリ１１４内部のディジタル情報と上記ＤＣオフセット補正コードレジスタ１１１内のコードとを平均化し、平均化の回数をカウンタ７７でカウントする。平均化された情報は新たなＤＣオフセットコードとして、ＤＣオフセットコードレジスタ１１１に書き込まれる。ＤＡＣ１１２の出力信号がＬＰＦ５の入力側においてベースバンド信号に加算されることで補正が行われる。

図１２には、上記平均化処理部１１３で行われるＤＣオフセット補正コード平均化処理（以下、キャリブレーション）についてのフローチャートが示される。

初めに制御ロジック部１０はゲイン設定を行い（Ｓ１００１）、カウンタ７７をリセット、スタートさせる（Ｓ１００２）。カウンタ７７が所望の平均回数に達していないなら（Ｓ１００７）、ＡＤＣ１１０のディジタル出力をメモリ１１４に記憶する（Ｓ１００３）。平均化処理部１１３は上記メモリ１１４に記憶されているＡＤＣ１１０のディジタル出力とＤＣオフセット補正コード１１１を平均化する（Ｓ１００４）。制御ロジック部１０は平均化したＤＣオフセット補正コード１１１を記憶する（Ｓ１００５）。次にカウンタ７７を１増やし（Ｓ１００６）、カウンタ７７が平均処理回数になるまで繰り返す（Ｓ１００７）。カウンタ７７が平均処理回数に達したら、キャリブレーションを終了する。

制御ロジック部１０は前述のキャリブレーションを各ゲインで行い、最終的に平均化されたＤＣオフセット補正コード１１１を記憶する。ゲイン設定時には、ゲイン設定毎に得られたゲイン設定に対応するＤＣオフセット補正コード１１１を読み出し、ＤＣオフセットキャンセル回路１１のＤＡＣによって上記ＤＣオフセット補正コード１１１はアナログ信号へと変えられ補正が行われる。

図１３には、図１に示される受信装置２００に上記ＤＣオフセットキャンセル回路１１を設けた場合の構成例が示される。

ここではＰＧＡ６の入力側と出力側にＤＣオフセットキャンセル回路１１接続し、予め各ゲインにおけるＤＣオフセット補正コードを取得するようにしている。ゲイン設定時にはキャリブレーションにより取得したＤＣオフセット補正コードが、ＰＧＡ６の入力側におけるベースバンド信号に加算されることで、ＤＣオフセットを除去する補正が行われる。

以上の構成により、ＤＣオフセットキャンセル回路１１によりＰＧＡ６でのＤＣオフセットが低減され、ＨＰＦ７によるＤＣオフセット除去が行われるため、より良好な特性を得ることができる。

尚、平均化回数を固定の設定回数としたが、精度が得られるまで平均化を行うとしてもよい。例えば、ＤＣオフセット補正コードの変動が１ビット以下となったら終了するとしてもよい。

尚、本実施例におけるＤＣオフセットキャンセル回路の入力、出力をそれぞれＰＧＡ６の出力、ＰＧＡ６の入力としたが、これに限らず、ＤＣオフセットキャンセル回路の入力にＰＧＡ６の出力、ＤＣオフセットキャンセル回路の出力をＬＰＦ５の入力等にしてもよい。

尚、上記キャリブレーションを行う期間は、受信装置の電源がＯＮで信号が入力されない時が考えられ、例えば受信装置の電源ＯＮ時の初期動作期間としてもよい。

＜実施の形態６＞
図１４には本発明にかかる受信装置の別の構成例が示される。図１４に示される受信装置２００が図１３に示されるのと大きく相違するのは、ＤＣサーボ回路１２が設けられている点である。

上記実施の形態５においてＤＣオフセットキャンセル回路１１を用い、各ゲイン設定毎にＤＣオフセットのディジタルの補正値を取得し、補正する受信装置を示した。しかし、温度変化のような時間的に緩やかに変動するＤＣオフセットが存在する場合、キャリブレーション時と通常動作時でＤＣオフセットやＤＣオフセットキャンセル回路１１の補正量が異なってくる。例えば、キャリブレーション時のある温度ｔｅｍｐ１で上記ＤＣオフセット補正コード１１１を取得し、通常動作時にキャリブレーション時とは違う温度ｔｅｍｐ２で上記のＤＣオフセット補正コード１１１により補正を行うと、ＡＤＣ１１０の分解能、ＤＡＣ１１１の補正量等に温度によるばらつきが生じ、正確な補正が行えない虞がある。そこで、図１４に示されるように、ＰＧＡ６の出力信号に基づいて、アナログ系のフィードバックとディジタル系のフィードバックの２通りの補正手段を持つＤＣサーボ回路１２を付加することで補正の強化を図っている。

ＤＣサーボ回路１２は、ベースバンド信号へ直接フィードバックするアナログ系のフィードバックすることで補正を行う第１の補正手段と、上記ＤＣオフセットキャンセル回路１１のＤＣオフセット補正コード１１１へフィードバックすることで補正を行う第２の補正手段とを含む。これらのフィードバック系による補正は、温度変化等に伴い発生する緩やかなＤＣオフセットを除去する場合で特に有効となる。

図１５には、上記ＤＣサーボ回路１２の構成例が示される。

ＤＣサーボ回路１２は、上記ＰＧＡ６の出力信号を積分するための積分回路１２５と、この積分回路１２５の出力信号を振り分けるためのスイッチ１２１とを含む。上記積分回路１２５には、抵抗Ｒ３，Ｒ４、演算増幅器ＯＰ１、キャパシタＣ３，Ｃ４を含んで成る公知の回路を適用することができる。ＤＣサーボ回路１２の出力はアナログでＤＣオフセット補正量をベースバンド信号へ直接フィードバックするモード（以下、クローズモードと呼ぶ）と、ディジタルでＤＣオフセット補正量を制御ロジック部１０内部のＤＣオフセット補正コードレジスタ１１１へフィードバックするモード（以下、オープンモードと呼ぶ）を持つ。

制御ロジック部１０はＤＣオフセットキャンセル回路１１により各ゲイン設定毎にキャリブレーションを行い、各ゲイン設定に対応したＤＣオフセット補正コードレジスタ１１１内のコードを取得する。ゲイン設定時には、ゲイン設定に対応するＤＣオフセット補正コードレジスタ１１１内のコードを呼び出して補正を行う。ＤＣサーボ回路１２には、時間的に緩やかに変動するＤＣオフセットに追従するため時定数の大きい積分器１２５を用いる。しかし、無線ＬＡＮのような間欠受信の場合では、低消費電力を図るために送信、受信の切替ごとに送受信部をＯＮ、ＯＦＦする間欠動作を行うため、従来の直接ベースバンド信号へ戻す方法（クローズモード）では補正を行う時間が足りずに正確なＤＣオフセット補正が行われないことがあり得る。このような観点からＤＣサーボ回路１２０は、ＰＧＡ６の差動出力から積分器を通して出力し、ＤＣオフセットキャンセル回路１１のＤＣオフセット補正コード１１１をディジタル的に補正するオープンモードと、積分器の出力を直接ベースバンド信号へフィードバックするクローズモードの２つの補正モードを有する。

上記構成の動作を説明する。

ここで送受信に合わせて回路のＯＮ、ＯＦＦを行うものを間欠動作、通信時に回路を常時ＯＮとしているもの、または比較的長いパケットを扱うものを連続動作と呼ぶ。

ＰＧＡ６等から出力される差動のベースバンド信号は緩やかに変動するＤＣオフセットに追従するＤＣサーボ回路１２０に入力され、モード切替スイッチ１２１によりＤＣサーボ回路１２０のディジタルの補正信号１２３を出力するオープンモードとアナログの補正信号１２４を出力するクローズモードが切替られる。積分器１２５を緩やかなＤＣオフセットに追従させるため、時定数を大きくする必要があり、積分器１２５の構成には大きい素子を用いる。モード切替スイッチ１２１によりＤＣサーボ回路１２０の出力が切替られ、オープンモードでは積分器１２５の差動出力の一方からＤＣサーボ出力ビット１２３を得る。クローズモードでは積分器の出力はそのままベースバンド信号へＤＣサーボ出力１２４としてフィードバックされる。制御ロジック部１０はモード切替スイッチ１２１の制御とＤＣサーボ出力ビット１２３の抽出、反映等を行う。

先ずクローズモードについて説明する。

パケット開始に伴い電源ＯＮとなり、ＤＣサーボ回路１２の積分器の出力はＤＣオフセットに追従して変動し、直接ベースバンド信号に戻される。この際、電源ＯＮの間はＤＣオフセットに追従し、緩やかなＤＣオフセットの影響を除去することができるため、連続動作のシステムで有効となるが、パケットが短い間欠動作では、ＤＣオフセットに追従する前に電源ＯＦＦとなり、正確な補正が行われない可能性がある。

次に、上記オープンモードについて説明する。

図１６には、上記オープンモードについてフローチャートが示される。

電源ＯＮとなり（Ｓ２００１）、制御ロジック部１０はタイマーをリセット、スタートさせる（Ｓ２００２）。制御ロジック部１０はパケット終了時にタイマーが設定時間以上（例えば数百ｕｓｅｃ程度）となった場合、パケット終了時かそれ以前でＤＣサーボ出力ビット１２３を取得する（Ｓ２００３）。

ここでＤＣオフセットが基準電圧より正に発生している場合、ＤＣサーボ出力ビット１２３は"１"と出力され、ＤＣオフセット補正コード１１１のビットを下げることで正しくＤＣオフセットが減るよう補正が行われるとする。一方、ＤＣオフセットが基準電圧より負に発生している場合、ＤＣサーボ出力ビット１２３は論理値"０"と出力され、ＤＣオフセット補正コード１１１のビットを上げることで正しくＤＣオフセットが減少するよう補正が行われるとする。制御ロジック部１０はＤＣサーボ出力ビット１２３が論理値"１"の場合（Ｓ２００４）、ＤＣオフセットキャンセル回路１１のＤＣオフセット補正コード１１１が下限か判断する（Ｓ２００５）。ＤＣオフセット補正コード１１１が下限であれば、終了し、下限でなければＤＣオフセット補正コードを１ビット減少させる（Ｓ２００６）。

一方、ＤＣサーボ出力ビット１２３が論理値"０"の場合（Ｓ２００４）、ＤＣオフセットキャンセル回路１１のＤＣオフセット補正コードが上限か判断する（Ｓ２００７）。ＤＣオフセット補正コード１１１が上限であれば、終了し、上限でなければＤＣオフセット補正コード１１１を１ビット増加させる（Ｓ２００８）。パケット終了時に、タイマーが設定時間以下の場合（Ｓ２００３）、制御ロジック部１０はＤＣサーボ出力ビット１２３の取得は行わずにＤＣオフセットキャンセル回路１１のＤＣオフセット補正コード１１１を増減させないことで、瞬時のエラー等による不確定なＤＣオフセット補正コード１１１の補正を行わないようにする。

以上の構成から、連続動作時ではアナログ信号を直接ベースバンド信号へフィードバックし補正を行うクローズモードを用い、間欠動作時では、ＤＣオフセットキャンセル回路１１のＤＣオフセット補正コード１１１を最適値の＋／−１ビットの精度で補正することが可能になるオープンモードを用いる。つまり、連続動作時、間欠動作時に関わらず、温度変化等に伴い緩やかに変動するＤＣオフセットを補正することが可能になる。

尚、上記オープンモードにおいて、ＤＣオフセットキャンセル回路１１のＤＣオフセット補正コード１１１を増減させ、補正量の調整したが、これに限らず、例えば電圧源を用いたＤＡＣならリファレンス電圧の調整による補正、電流源を用いたＤＡＣならリファレンス電流の調整による補正とＤＡＣ１１２の構成により、補正量の調整を行ってもよい。

本発明の実施の形態におけるオープンモードにおいて、ＤＣサーボ出力ビット１２３はＤＣサーボ回路１２０内の積分器の差動出力の一方として、"１"か"０"のビットを得たが、ＤＣサーボ回路１２０内の積分器の差動出力の両方からＤＣサーボ出力ビット１２３を得て、より精度を上げる構成としてもよい。

本発明の実施の形態におけるオープンモードにおいて、ＤＣオフセット補正コード１１１の増減を１ビットずつとしたが、これに限らずＤＣサーボ回路１２０内の積分器の出力が現れる時間等によって２ビット、３ビットと適宜補正量を変えてもよい。

また、本発明の実施の形態におけるオープンモードにおいて、ＤＣサーボ出力ビット１２３を得るタイミングをパケットの終了としたが、一定時間後に反映する形態としてもよい。

本発明の実施の形態におけるオープンモードは間欠動作時に、クローズモードは連続動作時と設定することで特に有効となるが、これに限らず、あらかじめＲＦ信号に合わせてモードを設定する、ＲＦ信号等から制御ロジック部１０が判断しモードを設定する、等を行い間欠動作と連続動作が混在するシステムにおいても有効となる。

＜実施の形態７＞
図１７には本発明にかかる受信装置の別の構成例が示される。図１７に示される受信装置２００が図１４にされるのと大きく相違するのは、ＤＣサーボ回路１２を簡略化した点である。

上記第６の実施の形態においてＤＣサーボ回路１２はアナログフィードバックのクローズモードとディジタルフィードバックのオープンモードの２つのモードを有していたが、ＤＣサーボ回路１２内部の積分器に使用する素子は時定数を大きくする必要があるため大きくなり、小型化に不利である。そこで、図１７に示される構成では、全体構成は上記実施の形態６と同様で、ＤＣサーボ回路１２の入力は差動のベースバンド信号の一方とし、ＤＣサーボ回路１２の出力は間欠動作時、連続動作時に関わらずオープンモードで補正を行うようにしている。

図１８には、図１７におけるＤＣサーボ回路１２の構成例が示される。

ＤＣサーボ回路１２への入力はベースバンド信号の差動の一方で、ＤＣサーボ回路１２の出力は制御ロジック部１０へ接続されている。ＤＣサーボ回路１２１への入出力が一経路となるため、ＤＣサーボ回路１２１は、図１８に示されるように、抵抗Ｒ５、演算増幅器ＯＰ２，キャパシタＣ５による積分器のみとなり、図１５に示される場合に比べて素子数が少なくなるので、小型化が図れる。

図１９には、図１７に示される受信装置２００の動作についてのフローチャートが示される。

間欠動作の場合、上記実施の形態６のオープンモード時と同様の動作となるため、それについての説明を省略する。

連続動作の場合、パケット開始時に電源ＯＮとなり（Ｓ３００１）、制御ロジック部１０はＤＣサーボ回路１２１内の積分器をリセット、制御ロジック部１０のタイマーをリセット、スタートさせる（Ｓ３００２）。パケット終了に伴う電源ＯＦＦでなく（Ｓ３００３）、タイマーが設定時間となったら（Ｓ３００４）、制御ロジック部１０はＤＣサーボ出力ビット１２３を取得する（Ｓ３００５）。制御ロジック部１０は取得したＤＣサーボ出力ビット１２３をＤＣオフセット補正コード１１１に反映させ（Ｓ３００６）、再びＤＣサーボ回路１２１内の積分器をリセット、制御ロジック部１０のタイマーをリセット、スタートさせる（Ｓ３００２）。電源がＯＮである限り前述の動作を繰り返し、電源ＯＦＦとなった場合は終了する。

以上の構成により、動作が継続している間、ＤＣオフセット補正コード１１１は設定時間毎に補正され、パケット終了等の間欠動作終了に伴い、電源ＯＦＦとなったら一連の補正を終了することで、間欠動作、連続動作においてフィードバック補正のモードを切替る必要がなく、緩やかなＤＣオフセットに対応し除去が可能になる。また、オープンモードのみとすることで、ＤＣサーボ回路１２において構成する素子数は低減され、小面積化に有効となる。

＜実施の形態８＞
図２０には本発明にかかる受信装置の別の構成例が示される。図２０に示される受信装置２００が図１４にされるのと大きく相違するのは、ＰＧＡ６１，６２と、それに対応してＤＣオフセットキャンセル回路１１５，１１６とが設けられている点である。

上記実施の形態６，７では、ＤＣオフセット補正コード１１１が上限または下限となった場合にＤＣサーボ回路１２による補正ができず、補正範囲が限られ、より大きなＤＣオフセットを除去できない虞がある。そこで、図２０に示される受信装置２００では、複数のＤＣオフセットキャンセル回路１１５，１１６を設け、ＤＣサーボ回路１２によるＤＣオフセット補正コードの補正範囲を拡大するようにしている。

図２１には、図２０に示される受信装置２００の動作についてのフローチャートが示される。

尚、ＤＣサーボ出力ビット取得までのシーケンスは、上記実施の形態６の場合と同様であるため、それについての説明は省略する。

電源ＯＮとなり（Ｓ４００１）、制御ロジック部１０はタイマーをリセット、スタートさせる（Ｓ４００２）。パケット終了時にタイマーが設定時間以上となった場合（Ｓ４００３）、間欠動作が終わるタイミングでＤＣサーボ出力ビット１２３を取得する（Ｓ４００４）。制御ロジック部１０はＤＣサーボ出力ビット１２３が"１"の場合、ＤＣオフセットキャンセル回路１１６のＤＣオフセット補正コード１１１２が下限か判断し（Ｓ４００５）、ＤＣオフセット補正コード１１１２が調整可能であれば、ＤＣオフセットキャンセル回路１１５のＤＣオフセット補正コード１１１２を１ビット減少させる（Ｓ４００６）。

制御ロジック部１０はＤＣオフセット補正コード１１１２が下限であれば、ＤＣオフセットキャンセル回路１１６のＤＣオフセット補正コード１１１１を１ビット減少させる（Ｓ４００７）。一方、ＤＣサーボ出力ビット１２３が"０"の場合、ＤＣオフセットキャンセル回路１１６のＤＣオフセット補正コード１１１２が上限か判断し（Ｓ４００８）、ＤＣオフセット補正コード１１１２が調整可能であれば、ＤＣオフセットキャンセル回路１１５のＤＣオフセット補正コード１１１２を１ビット増加させる（Ｓ４００９）。制御ロジック部１０はＤＣオフセット補正コード１１１２が上限であれば、ＤＣオフセットキャンセル回路１１６のＤＣオフセット補正コード１１１１を１ビット増加させる（Ｓ４０１０）。

以上の構成により、ＤＣサーボ回路１２による始めに補正されるＤＣオフセットキャンセル回路１１６のＤＣオフセット補正コード１１１２が上限、下限の場合、さらにその前段のＰＧＡ６１に付随するＤＣオフセットキャンセル回路１１５にＤＣオフセット補正コード１１１１を増減させる信号を送信する。例えば入力に＋０．５ｍＶのＤＣオフセットがある場合、ＰＧＡ６１で１０倍、ＰＧＡ６２で１０倍のゲインがあると、ＰＧＡ６１の出力では＋５ｍＶ、ＰＧＡ６２の出力では＋５０ｍＶのＤＣオフセットが発生する。ここで各ＤＣオフセットキャンセル回路１１５、１１６の補正範囲が＋／−１０ｍＶであるとすると、ＰＧＡ６２にかかるＤＣオフセットキャンセル回路１１６では下限の−１０ｍＶまで補正され、ＤＣオフセットは＋４０ｍＶとなり補正しきれない。しかし、ＰＧＡ６１にかかるＤＣオフセットキャンセル回路１１５においてＤＣオフセットは＋５ｍＶと＋／−１０ｍＶの補正範囲内にある。つまり、後段のＰＧＡ６２のＤＣオフセットキャンセル回路１１６のＤＣオフセット補正コード１１１２が上限または下限で補正しきれない場合に、ＰＧＡ６１のＤＣオフセットキャンセル回路１１５のＤＣオフセット補正コード１１１１を増減させることにより、大きなＤＣオフセットの除去が可能になる。

尚、本実施の形態８ではＰＧＡ６２の入出力間にＤＣサーボ回路１２を設けたが、これに限らず、例えばＰＧＡ６１入出力間にＤＣサーボを設けてＤＣサーボ出力ビット１２３またはＤＣサーボ出力１２４に変化がないことを検出したら、ＤＣオフセットキャンセル回路１１６のＤＣオフセット補正コード１１１２を増減させ、微調整を行う形態としてもよい。

ＰＧＡ６１、６２とＤＣオフセットキャンセル回路１１５、１１６の２段構成としたが、これに限らず、例えばＤＣオフセットキャンセル回路１１を複数段設け、さらに補正範囲を拡大することも可能である。

上記ＤＣオフセット補正コード１１１２が上限または下限となり、上記ＤＣサーボ出力ビット１２３を繰り上げてまたは繰り下げてＤＣオフセット補正コード１１１１の補正を行った場合、上限または下限となったＤＣオフセット補正コード１１１２をリセットしてもよい。例えばＤＣオフセットキャンセル回路１１６の補正量を初期値や０ＶとするようＤＣオフセット補正コード１１１２を設定する等が考えられる。

＜実施の形態９＞
図２２には本発明にかかる受信装置の別の構成例が示される。図２２に示される受信装置２００が図１にされるのと大きく相違するのは、ＰＧＡ６及びＨＰＦ７に代えてトランジェントフリーＰＧＡ１３が設けられている点である。かかる構成によれば、カットオフ周波数を切替ずにゲイン可変を行うことができる。

アンテナ１で受信したＲＦ信号はアンテナスイッチ２にて受信部へ分配され、ゲイン切替可能なＬＮＡ３で増幅、ミキサ４でＲＦ信号と発振系回路９のローカル周波数を掛け合わされ、ベースバンド帯域に直接ダウンコンバートされる。ダウンコンバートされたベースバンド信号はゲイン切替機能を持つトランジェントフリーＰＧＡ１３で増幅され、高入力インピーダンスのバッファ８１を介してベースバンド信号が出力される。上記トランジェントフリーＰＧＡ１３によりゲインは可変されるが、ゲイン設定時等でカットオフ周波数の切替は行われない。

図２３には、上記トランジェントフリーＰＧＡ１３の構成例が示される。

トランジェントフリーＰＧＡ１３は、それぞれ抵抗Ｒ５Ｘ，Ｒ５Ｙと、可変抵抗Ｒ６Ｘ，Ｒ６Ｙの抵抗値の比から増幅度が決定する非反転増幅器１３１Ｘ，１３１Ｙを含む。非反転増幅器１３１Ｘ，１３１Ｙの入力には、それぞれ直列にキャパシタＣ５Ｘ，Ｃ５Ｙ、並列に抵抗Ｒ７Ｘ，Ｒ７Ｙがバイアス電圧Ｖｂと接続され、キャパシタＣ５Ｘ，Ｃ５Ｙと、抵抗Ｒ７Ｘ，Ｒ７ＹはＨＰＦを構成している。上記ＨＰＦの出力とバイアス電圧Ｖｂ間にスイッチＳＷ５Ｘ，ＳＷ５Ｙが設けられている。非反転増幅器１３１Ｘ，１３１Ｙの出力には、それぞれ直列にキャパシタＣ６Ｘ，Ｃ６Ｙが設けられ、可変抵抗Ｒ６Ｘ，Ｒ６Ｙと接続している。また、キャパシタＣ６Ｘ，Ｃ６Ｙと、バイアス電圧Ｖｂ間にはスイッチＳＷ６Ｘ，ＳＷ６Ｙが設けられている。それぞれ抵抗Ｒ５Ｘ，Ｒ５Ｙ、抵抗Ｒ７Ｘ，Ｒ７Ｙを介して差動入力と短絡された点はバイアス電圧Ｖｂと接続されている。トランジェントフリーＰＧＡ１３の出力端子Ｘｏｕｔ，Ｙｏｕｔは、可変抵抗Ｒ６Ｘ，Ｒ６Ｙから引き出される。

図２４には、図２２に示される構成におけるゲイン設定に関するタイムチャートが示される。

トランジェントフリーＰＧＡ１３の基本構成は非反転増幅器で、アンプの出力に直列にキャパシタＣ６を設けることで、容量値はゲイン倍されるように見える。そのため回路規模を小さくすることができ、カットオフ周波数の低いＨＰＦを構成することができる。さらにカットオフ周波数を切替る必要ないため、ＤＣ近傍の所望信号の劣化の少ないゲイン制定が可能になる。しかし、非反転増幅器の入力に電位差があると、その電位差がゲイン倍され出力されるため、問題となる。本発明の実施の形態では非反転増幅器の入力にキャパシタＣ５と抵抗Ｒ７から構成されるＨＰＦを付加することで、入力間の電位差を等しくする構成である。また、電源ＯＮから高速に動作させるためにキャパシタＣ５、キャパシタＣ６を予め充電しておく必要がある。

そこで時刻ｔ２０１における電源ＯＮ時には、スイッチＳＷ５、スイッチＳＷ６はＯＮであり、それぞれキャパシタＣ５、キャパシタＣ６をバイアス電圧Ｖｂに短絡し充電を行う。時刻ｔ２０２におけるパケット開始時には、スイッチＳＷ５、スイッチＳＷ６はＯＦＦであり、それぞれキャパシタＣ５、キャパシタＣ６の充電を完了する。非反転増幅器の抵抗Ｒ５、Ｒ６の値によりゲインが変わるが、単に抵抗値を変化させるだけではゲイン変化に伴い、フィルタを構成するインピーダンスが変わり、カットオフ周波数が変化して不安定な動作となる。本発明の実施の形態では演算増幅器の帰還抵抗Ｒ６にはスライド式の可変抵抗を用いることでゲインを可変することが可能になる。可変抵抗Ｒ６Ｘ，Ｒ６Ｙは互いに同一の構成とされる。

図２５に可変抵抗Ｒ６Ｘの構成例が示される。

可変抵抗Ｒ６Ｘは、互いに直列に接続された複数の抵抗Ｒ６０Ｘ，Ｒ６１Ｘ，Ｒ６２Ｘ，…とそれに対応して設けられた複数のスイッチＳＷ６０Ｘ，ＳＷ６１Ｘ，ＳＷ６２Ｘ，…を含んで成る。各抵抗の直列接続ノードからタップが引き出され、それに対応するスイッチＳＷ６０、スイッチＳＷ６１、スイッチＳＷ６２，…が接続されている。制御ロジック部１０により、スイッチＳＷ６０、スイッチＳＷ６１、スイッチＳＷ６２，…が制御され、タップ取り出し位置により演算増幅器１３１Ｘのゲインが変化する。このようなゲイン調整によれば、フィルタを構成するインピーダンスの変化がなく、カットオフ周波数の変化がない。

以上の構成とすることで、カットオフ周波数切替に伴って発生するＤＣオフセットをなくすことができ、ＤＣオフセットを極めて小さくできる。

ただし、本実施の形態において飽和の可能性がある場合は、スイッチＳＷ５、スイッチＳＷ６をＯＮすることで、飽和状態をリセットする、あるいはベースバンド部１００の前段と最終段に飽和保護回路を設ける、等の手段との併用が有効である。

尚、本実施の形態におけるスイッチはある信号等によって接続、切断可能なスイッチであればよく、例えば制御ロジック部１０からの信号でＯＮ、ＯＦＦするＭＯＳスイッチ、ＣＭＯＳスイッチ等の構成が考えられる。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、抵抗に代えてコイルを適用することができる。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるダイレクトコンバージョン方式の受信装置に適用した場合について説明したが、本発明はそれに限定されるものではなく、各種受信装置に適用することができる。

本発明にかかる受信装置の構成例ブロック図である。 図４に示されるＨＰＦの比較対象とされる回路の構成例回路図である。 図４に示されるＨＰＦの比較対象とされる回路の構成例回路図である。 図１に示される受信装置に含まれるＨＰＦの構成例回路図である。 各種方式のＨＰＦの出力波形図である。 図４に示されるＨＰＦのカットオフ周波数切替に関するタイムチャートである。 図１に示される受信装置に含まれるＨＰＦの別の構成例回路図である。 図１に示される受信装置に含まれるＨＰＦの別の構成例回路図である。 本発明にかかる受信装置の別の構成例ブロック図である。 図９に示される受信装置に含まれるＨＰＦのカットオフ周波数切替のタイムチャートである。 本発明にかかる受信装置における主要部の別の構成例ブロック図である。 図１１に示される平均化処理部で行われるＤＣオフセット補正コード平均化処理についてのフローチャートである。 本発明にかかる受信装置の別の構成例ブロック図である。 本発明にかかる受信装置の別の構成例ブロック図である。 図１４におけるＤＣサーボ回路の構成例回路図である。 図１４に示される受信装置におけるオープンモードについてフローチャートである。 本発明にかかる受信装置の別の構成例ブロック図である。 図１７におけるＤＣサーボ回路の構成例回路である。 図１７に示される受信装置の動作についてのフローチャートである。 本発明にかかる受信装置の別の構成例ブロック図である。 図２０に示される受信装置の動作についてのフローチャートである。 本発明にかかる受信装置の別の構成例ブロック図である。 図２２におけるトランジェントフリーＰＧＡの構成例回路図である。 図２２に示される構成におけるゲイン設定のタイムチャートである。 図２３における可変抵抗の構成例回路図である。

符号の説明

１ アンテナ
２ アンテナスイッチ
３ ＬＮＡ
４ ミキサ
５ ＬＰＦ
６ ＰＧＡ
７ ＨＰＦ
８ バッファアンプ
９ 発振系回路
１０ 制御ロジック部
１１ ＤＣオフセットキャンセル回路
１２ ＤＣサーボ回路
１３ トランジェントフリーＰＧＡ
７７ カウンタ
１００ ベースバンド部
１１０ ＡＤＣ
１１１ ＤＣオフセット補正コード
１１２ ＤＡＣ
１１３ 平均化処理部
１１４ メモリ
１３１Ｘ，１３１Ｙ 非反転増幅器
２００ 受信装置

Claims (14)

1. 第１入力信号を取り込むための第１入力端子と、
   上記第１入力端子を介して入力された上記第１入力信号のフィルタ処理を行う第１フィルタ処理部と、
   上記第１フィルタ処理部での処理結果を出力可能な第１出力端子と、
   上記第１入力信号とは相補レベルの関係にある第２入力信号を取り込むための第２入力端子と、
   上記第２入力端子を介して入力された上記第２入力信号のフィルタ処理を行う第２フィルタ処理部と、
   上記第２フィルタ処理部での処理結果を出力可能な第２出力端子と、を含むフィルタ回路であって、
   上記第１フィルタ処理部及び上記第２フィルタ処理部は、ハイパスフィルタを形成するための第１キャパシタと、
   上記第１キャパシタに並列接続されることで上記ハイパスフィルタのカットオフ周波数を変更可能な第２キャパシタと、
   上記第２キャパシタの一方の端子を上記第１キャパシタの一方の端子に結合可能な第１スイッチと、上記第２キャパシタの他方の端子を上記第１キャパシタの他方の端子に結合可能な第２スイッチと、
   上記第２キャパシタに直列接続されることにより、上記第２キャパシタに供給される入力電圧の振幅を減衰させるための抵抗と、
   上記抵抗を上記第２キャパシタの一端に結合可能な第３スイッチと、
   上記第２キャパシタの他端に所定のバイアス電圧を供給可能な第４スイッチと、を含み、
   上記抵抗を介して上記第１入力端子と上記第２入力端子とが結合され、
   上記第２キャパシタへの充電は、上記第１スイッチ及び上記第２スイッチがオフされ、且つ、上記第３スイッチ及び上記第４スイッチがオンされた状態で、上記抵抗を介して行われることを特徴とするフィルタ回路。
2. 第１入力信号を取り込むための第１入力端子と、
   上記第１入力端子を介して入力された上記第１入力信号のフィルタ処理を行う第１フィルタ処理部と、
   上記第１フィルタ処理部での処理結果を出力可能な第１出力端子と、
   上記第１入力信号とは相補レベルの関係にある第２入力信号を取り込むための第２入力端子と、
   上記第２入力端子を介して入力された上記第２入力信号のフィルタ処理を行う第２フィルタ処理部と、
   上記第２フィルタ処理部での処理結果を出力可能な第２出力端子と、を含むフィルタ回路であって、
   上記第１フィルタ処理部及び上記第２フィルタ処理部は、ハイパスフィルタを形成するための第１キャパシタと、
   上記第１キャパシタに並列接続されることで上記ハイパスフィルタのカットオフ周波数を変更可能な第２キャパシタと、
   上記第２キャパシタの一方の端子を上記第１キャパシタの一方の端子に結合可能な第１スイッチと、上記第２キャパシタの他方の端子を上記第１キャパシタの他方の端子に結合可能な第２スイッチと、
   上記第２キャパシタに直列接続されることにより、上記第２キャパシタに供給される入力電圧の振幅を減衰させるための抵抗と、
   上記抵抗を上記第２キャパシタの一端に結合可能な第３スイッチと、
   上記第２キャパシタの他端に所定のバイアス電圧を供給可能な第４スイッチと、
   上記抵抗を介して上記第１入力端子と上記第２入力端子とを結合可能な第５スイッチと、を含み、
   上記第２キャパシタへの充電は、上記第１スイッチ及び上記第２スイッチがオフされ、且つ、上記第３スイッチ及び上記第４スイッチがオンされた状態で、上記抵抗を介して行われることを特徴とするフィルタ回路。
3. 受信された信号を増幅する第１増幅器と、
   上記第１増幅器の出力信号について周波数変換を行うミキサと、
   上記ミキサの後段に配置され、上記ミキサの出力信号を処理可能なベースバンド部と、
   を含む受信装置であって、
   上記ベースバンド部は、上記ミキサを介して伝達された信号のフィルタ処理を行うローパスフィルタ部と、
   上記ローパスフィルタの出力信号を増幅する第２増幅器と、
   上記第２増幅器の出力信号のフィルタ処理を行うハイパスフィルタ部と、を備え、
   上記ハイパスフィルタ部は、請求項１項記載のフィルタ回路を含む受信装置。
4. 上記第２増幅器のゲイン変更、及び上記ハイパスフィルタ部のカットオフ周波数変更を制御可能な制御部を含む請求項３記載の受信装置。
5. 上記制御部は、上記第２増幅器におけるゲインを変更してから所定時間経過後に上記フィルタ回路のカットオフ周波数を低下させる請求項４記載の受信装置。
6. 受信された信号を増幅する第１増幅器と、
   上記第１増幅器の出力信号について周波数変換を行うミキサと、
   上記ミキサの後段に配置され、上記ミキサの出力信号を処理可能なベースバンド部と、
   を含む受信装置であって、
   上記ベースバンド部は、上記ミキサを介して伝達された信号のフィルタ処理を行う第１ハイパスフィルタ部と、
   上記第１ハイパスフィルタから出力された信号のフィルタ処理を行うローパスフィルタ部と、
   上記ローパスフィルタの出力信号を増幅する第２増幅器と、
   上記第２増幅器の出力信号のフィルタ処理を行う第２ハイパスフィルタ部と、を備え、
   上記第１ハイパスフィルタ部及び上記第２ハイパスフィルタ部は、請求項１項記載のフィルタ回路を含む受信装置。
7. 上記第１増幅器及び上記第２増幅器におけるゲインの変更、並びに上記第１ハイパスフ
   ィルタ部及び上記第２ハイパスフィルタ部におけるカットオフ周波数の変更を制御可能な
   制御部を含む請求項６記載の受信装置。
8. 上記制御部は、上記第１増幅器、及び上記第２増幅器の順にそれらのゲインを変更し、上記第１増幅器のゲイン変更から所定時間後に上記第１フィルタ部のカットオフ周波数を低下させ、上記第２増幅器のゲイン変更から所定時間後に上記第２フィルタ部のカットオフ周波数を低下させる請求項７記載の受信装置。
9. 上記第２増幅器の出力側の信号に基づいてＤＣオフセットをキャンセルするためのＤＣオフセット補正コードを形成し、それを上記増幅器の入力側にフィードバックするＤＣオフセットキャンセル回路を含む請求項３記載の受信装置。
10. 上記第２増幅器の出力側の信号に基づいて抽出したオフセット情報を平均化処理して、ＤＣオフセットをキャンセルするためのＤＣオフセット補正コードを形成し、それを上記増幅器の入力側にフィードバックするＤＣオフセットキャンセル回路を含む請求項３記載の受信装置。
11. 上記第２増幅器の出力側の信号に基づいて抽出したオフセット情報を平均化処理して、ＤＣオフセットをキャンセルするためのＤＣオフセット補正コードを形成し、それを上記増幅器の入力側にフィードバックするＤＣオフセットキャンセル回路と、
    低周波数のＤＣオフセット変動に追従する信号を検出し、それを上記増幅器の入力側にフィードバック可能な第１制御モードと、低周波数のＤＣオフセット変動に追従する信号を検出し、それに基づいて上記ＤＣオフセット補正コードを修正する第２制御モードとを有するＤＣサーボ回路と、を含む請求項３記載の受信装置。
12. 受信された信号を増幅する第１増幅器と、
    上記第１増幅器の出力信号について周波数変換を行うミキサと、
    上記ミキサの後段に配置され、上記ミキサの出力信号を処理可能なベースバンド部と、
    を含む受信装置であって、
    上記ベースバンド部は、上記ミキサから出力された信号のフィルタ処理を行うローパスフィルタと、
    上記ローパスフィルタの出力信号を増幅する第２増幅器と、
    上記第２増幅器の出力信号を増幅する第３増幅器と、
    上記第３増幅器の出力信号のフィルタ処理を行うハイパスフィルタ部と、を備え、
    上記ハイパスフィルタ部は、請求項１項記載のフィルタ回路を含む受信装置。
13. 上記第２増幅器の出力側の信号に基づいてＤＣオフセットをキャンセルするためのＤＣオフセット補正コードを形成し、それを上記第２増幅器の入力側にフィードバックする第１ＤＣオフセットキャンセル回路と、
    上記第３増幅器の出力側の信号に基づいてＤＣオフセットをキャンセルするためのＤＣオフセット補正コードを形成し、それを上記第３増幅器の入力側にフィードバックする第２ＤＣオフセットキャンセル回路と、を含む請求項１２記載の受信装置。
14. 上記第２増幅器の出力側の信号に基づいてＤＣオフセットをキャンセルするためのＤＣオフセット補正コードを形成し、それを上記第２増幅器の入力側にフィードバックする第１ＤＣオフセットキャンセル回路と、
    上記第３増幅器の出力側の信号に基づいてＤＣオフセットをキャンセルするためのＤＣオフセット補正コードを形成し、それを上記第３増幅器の入力側にフィードバックする第２ＤＣオフセットキャンセル回路と、
    低周波数のＤＣオフセット変動に追従する信号を検出し、それを上記第３増幅器の入力側にフィードバック可能な第１制御モードと、低周波数のＤＣオフセット変動に追従する信号を検出し、それに基づいて上記ＤＣオフセット補正コードを修正する第２制御モードとを有するＤＣサーボ回路と、を含む請求項１３記載の受信装置。

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