JP2005012409A - Dcオフセット調整回路、チューナユニット、および受信装置 - Google Patents
Dcオフセット調整回路、チューナユニット、および受信装置 Download PDFInfo
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Abstract
【解決手段】ゲインコントロールアンプ部20の入力側にオフセット抑制部32を設け、DC帰還部34で、ゲインコントロールアンプ部20の出力DCレベルを監視し、この監視した出力DCレベルが所定値を維持するようにオフセット抑制部32を制御することでDC帰還を掛ける。ゲインコントロール検出部110は、ゲインコントロールアンプ部20に対してのゲイン設定値を監視し、制御信号DCSWと制御信号OUTSW とを所定期間だけ“H”に設定する。DC帰還部34は、制御信号DCSWが“H”の期間、制御時定数を定常時よりも小さな値を使いDC帰還を掛ける。また、信号切替部40は、制御信号OUTSW が“H”の期間、基準電圧源42からの基準信号Vref を選択して出力する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、DCオフセット調整回路、チューナユニット、および受信装置に関する。より詳細には、受信した信号を増幅しまたは減衰させる利得調整回路を備えた構成において用いられる、DC帰還ループによってDCオフセットを調整する回路の性能改善に関する。
【0002】
【従来の技術】
たとえば、デジタル変復調方式向けの受信機では、ベースバンドに変換されかつ適宜ゲインコントロールアンプ(GCA;Gain Control Amplifier)にて増幅された受信信号を直交検波器にて直交検波し、さらに直交検波器の出力を復調器にてA/D変換しI/Q座標上にプロットする、という方法で、伝送に係るシンボルを受信信号から復調する。しかしながら、復調器への入力には、通常、直流(DC;Direct Current)分が含まれており、この直流分(以下DCオフセットともいう)は電源投入の都度、変化する。復調器入力に含まれる直流分が変化すると、復調器にて準拠しているI/Q座標原点が移動する。このようなI/Q座標原点の移動は、受信感度や隣接チャネル選択度などの安定性の面で受信機性能を低下させる。
【0003】
このため、無線端末などのベースバンド信号用ゲインコントロールアンプにおいて、DCオフセットをキャンセルすることは、重要な課題である。特に、ゲインが急激に変化する場合の出力DC電圧の変動は、後段の、ベースバンド処理ICに悪影響を及ぼす。
【0004】
ここで、復調器入力中の直流分の変動によるI/Q座標原点の移動を防ぐには、復調器入力中に含まれる直流分を検出し、検出した直流分に応じて復調器における処理に調整を施せばよい。たとえば、直交検波器から復調器への入力を取り込み、それに含まれる直流分を取り出す処理を所定回数に亘り実行し、得られた複数個の直流分検出値を平均することにより雑音などを除去し、得られた平均値を記憶する。この処理を次回実行するまでの間、このようにして記憶された値を用いて復調器のDCオフセットを調整することで、すなわち復調器への入力または出力を補正することで、復調器入力中の直流分の変動によるI/Q座標原点の移動を防ぐことができる。
【0005】
しかしながら、復調器への受信信号入力からその直流分を取り出し平均化する、という従来の方法には、誤動作が生じ易いという問題点がある。すなわち、局部発振周波数の自動制御(AFC;automatic frequency control )や、増幅器の利得の自動制御(AGC;automatic Gain control)が十分収束しておらず、したがって直交検波器ひいては復調器への入力に周波数または振幅の変動がまだ現れている状態で、上述の方法による直流分検出およびDCオフセット調整を行なうと、復調器入力にて受信信号の飽和が生ずるなど、不具合が発生する。
【0006】
また、従来の方法では、平均化の対象とされているのが受信信号中の直流分であるため、短時間の平均化処理では、受信信号の変化パターン(シンボル列の内容)の影響を排除できない。そのため、長時間に亘り直流分の検出を続け多数の平均化対象を得なければならず、処理時間の長期化に妨げとなっており、また信頼性の向上にも支障となっていた。
【0007】
そこで、ゲインコントロールアンプのDCオフセットをキャンセルする回路において、このような問題を解決するものとして、飽和などの不具合が生じ難く、電源投入直後から高安定の受信感度、隣接チャネル選択度特性を実現できるようにする仕組みが提案されている(たとえば、特許文献1参照)。
【0008】
【特許文献1】
特開2000−216836号公報
【0009】
この特許文献1に記載の技術は、無信号時におけるDCオフセット電圧を検出し、その検出結果で補正を掛けるという方法を採っている。たとえば、電源が投入された直後所定期間に亘り、直交検波器より前段に設けられている自動利得調整回路(AGC)の減衰率または増幅率を制御して、直交検波器への無入力状態を発生させる。無入力状態が続いている間における復調器への入力を平均化し、復調器におけるDCオフセット調整量を決定する。このような構成により、AFCやAGCの収束状況あるいは受信信号の変化パターンの影響を受けないため、従来に比べ高安定の受信感度や隣接チャネル選択度特性を実現することができる。DCオフセット調整量を決定するのに要する時間を短くすることもできる。
【0010】
【発明が解決しようとする課題】
しかしながら、特許文献1に記載の技術は、無信号時におけるDCオフセット電圧を検出し、その検出結果で補正を掛けるという方法であるから、無信号期間のないシステムでは、採用することができない。
【0011】
無信号期間のないシステムにて、ゲインコントロールアンプのDCオフセットをキャンセルするには、温度などの動作条件によって生じるDC変動を抑えるために定常的にDC帰還を掛ける仕組みが用いられる。
【0012】
しかしながら、このような仕組みとすると、DC帰還のフィルタの時定数によって、その回路の応答スピードが決まる。スピードを上げるためには時定数を小さくする必要があるが、このことにより、データが欠落し、ビット誤り率(BER;bit error rate)の悪化に繋がる。
【0013】
たとえば、図7(A)は、DC帰還ループによってDCオフセットをキャンセルするDCオフセット調整回路を備えた高周波受信回路の一例を示す。この高周波受信回路1は、それぞれゲインコントロール信号が個別に入力される3段構成のゲインコントロールアンプ部20(それぞれを参照子a,b,cで示す)と、DCオフセット調整回路30とを有している。DC帰還部30は、1段目のゲインコントロールアンプ部20aの前段に配されたオフセット抑制部(offset cancel )32と、DC帰還部(DC feedback )34とで構成されている。オフセット抑制部32とDC帰還部34とにより帰還制御部31が構成される。
【0014】
なお、ここでは、入力信号INとこの入力信号INに対応した信号INXと言った2つの信号を取り扱う構成となっている。たとえば、図示しない高周波入力段にて得られる直交変調波のI成分とQ成分や、入力信号INとその反転信号INXと言った、差動伝送による2つの信号である。
【0015】
DC帰還部34は、3段目のゲインコントロールアンプ部20cの入力信号IN系統と反転信号INX系統について、それぞれ出力DCレベルを監視し、それぞれのDCレベルが所定値を維持するように、オフセット抑制部32にDC帰還を掛ける。このような回路において、出力の応答スピードはDC帰還部34の時定数で決定される。
【0016】
出力の応答スピードを高める場合、この時定数を小さくすればよい。しかし、この時定数は、ビット・エラー・レートに影響するため、極端に小さくすることはできない。つまり、現状の回路構成では、出力の制御応答スピードとビット・エラー・レートとを同時に満足させることは難しい。よって、実際には、両性能の中間程度に設定せざるを得ないのが実情である。
【0017】
また、このような回路でゲインコントロール信号によりゲインを変化させた場合、出力DCの変動が発生する。この変動が落ち着くまでの時間は、前述のことから分かるように、DC帰還部34の時定数によって決まる。たとえば、出力波形は、図8に示すように、ゲイン変更後に一旦定常状態のDC収束値から外れたり、振動したり、その後には、暫くの間外れたままの状態になるなど、不安定な応答となる。
【0018】
しかしながら、このような信号が、後段の回路、たとえば、ベースバンドプロセッサに入力されると、受信データのビット誤り率が悪くなるなど、後段回路の動作に異常を来す。このため、出力DCの変動量を小さくする仕組みや、収束までの時間を小さくする仕組みが必要である。
【0019】
また、ダイレクトコンバージョンシステムに定常的にDC帰還を掛けるDCオフセット調整回路を適用すると、制御系が不安定になる。たとえば、ダイレクトコンバージョンシステムにおいては、先ずミキサ部(MIX;混合回路)で高周波信号を受け、局部発振回路から供給される局発(local )信号と混合して、差周波数に周波数変換する。
【0020】
ここで、多くのダイレクトコンバージョンシステムにおいては、図7(B)に示すように、ミキサ部50で周波数変換された信号に含まれる帯域外の不要信号を除去するためのLPF(Low Pass Filter ;低域通過フィルタ)60が含まれる。この場合、LPF60を含んだ形でDC帰還の時定数を小さくすると、LPF60とDC帰還に用いられる図示しないHPF(High Pass Filter;高域通過フィルタ)とによる位相の回りで、制御系が不安定になる。そうすると、可変ゲインアンプで増幅する信号に2次歪み成分が混入し、上記同様に受信データのビット誤り率が悪くなる。
【0021】
本発明は、上記事情に鑑みてなされたものであり、定常的に動作するDC帰還ループによってDCオフセットをキャンセルする回路構成を採る場合においても、制御系の安定化や収束の短時間化を実現でき、ダイレクトコンバージョン方式の受信機などにおける受信性能を向上させることのできる仕組みを提供することを目的とする。
【0022】
【課題を解決するための手段】
本発明に係るDCオフセット調整回路、チューナユニット、あるいは受信装置においては、利得調整部の出力DCレベルを監視し、この監視した出力DCレベルが所定値を維持するように帰還制御を行なう帰還制御部と、利得調整部に対してのゲイン設定値が変更される際に、利得調整部の後段に接続される回路へ入力される信号の、DCレベルの変動が少なくなるように制御する過渡応答制御部と、過渡応答制御部とを備える構成とした。
【0023】
また従属項に記載された発明は、本発明に係るDCオフセット調整回路、チューナユニット、あるいは受信装置のさらなる有利な具体例を規定する。
【0024】
たとえば、帰還制御部の構成としては、定常的に利得調整部の出力DCレベルをモニタし、DCレベルが一定となるように入力側に直流帰還を掛ける構成とするべく、利得調整部の入力側に配され利得調整部のDCオフセットを調整するオフセット抑制部と、利得調整部の出力DCレベルを監視しこの監視した出力DCレベルが所定値を維持するようにオフセット抑制部を制御する帰還部とを有する構成とする。
【0025】
過渡応答制御部は、利得調整部に対するゲイン設定を監視し、ゲイン設定が変動した場合に、その影響が利得調整部の出力や後段回路側に現れないように制御するとよい。たとえば、過渡応答制御部は、ゲイン設定変更後の所定期間、利得調整部から後段回路に渡される信号をミュートするように制御するとよい。
【0026】
また過渡応答制御部は、ゲイン設定変更後の所定期間、帰還制御部の制御時定数を定常時の時定数よりも小さくなるように制御するとよい。ゲイン設定変更後の所定期間は、DC帰還の制御系の過渡応答を高速化させるということである。
【0027】
なお、DCオフセット調整回路がダイレクトコンバージョン方式の受信回路に用いられる場合には、利得調整部を、周波数フィルタを挟んで前段側と後段側に分ける。さらに、帰還制御部も、周波数フィルタを制御ループ内に入れないように前段側と後段側に分け、前段側と後段側の各帰還制御部について、定常的にそれぞれの利得調整部の出力DCレベルをモニタし、DCレベルが一定となるようにそれぞれの入力側に直流帰還を掛ける構成とする。そして、過渡応答制御部は、前段側と後段側のそれぞれの系統について独立に、前述のような制御を行なう構成とする。
【0028】
つまり、周波数フィルタを制御ループ内に入れないように帰還制御部を構成しつつ、過渡応答制御部は、各利得調整部に対してのゲイン設定値が変更される際に、それぞれについて、利得調整部の出力DCレベルの変動が少なくなるように制御する構成とする。
【0029】
【作用】
本発明に係る上記構成においては、先ず、定常的に利得調整部の出力DCレベルを監視してDC帰還を掛ける仕組みを採用することで、無信号期間のないシステムでもDCオフセットをキャンセルできるようにする。
【0030】
過渡応答制御部は、利得調整部に対してのゲイン設定値を監視し、ゲイン設定値が変更されたときには、利得調整部の後段に接続される回路へ入力される信号の、DCレベルの変動が少なくなるように制御する。たとえば、ゲイン設定変更の影響が利得調整部の出力や後段回路側に現れないように制御する。
【0031】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【0032】
<DCオフセット調整回路の構成>
図1は、本発明に係るDCオフセット調整回路を搭載した高周波受信回路1の一実施形態を示す回路ブロック図である。図2は、高周波受信回路1にて取り扱う種々の信号のタイミングチャートの一例である。
【0033】
この高周波受信回路1は、ゲインコントロールアンプ回路部分と、DCオフセットキャンセル回路部分とで構成されている。具体的には、ゲインコントロールアンプ回路部分として、3段構成のゲインコントロールアンプ部20(それぞれを参照子a,b,cで示す)を有する。また、DCオフセットキャンセル回路部分としてDCオフセット調整回路30を備える。入力信号INとこの入力信号INに対応した信号INXとしては、たとえば、図示しない高周波入力段にて得られる直交変調波のI成分とQ成分や、入力信号INとその反転信号INXと言った差動伝送による2つの信号が入力される。
【0034】
各ゲインコントロールアンプ部20は、オフセットキャンセル制御部100からのゲインコントロール信号Vcontに基づいて自動利得制御動作をするアンプ部(GCA)22(それぞれを参照子a,b,cで示す)と、差動出力DCの中心電圧を基準電圧に合わせるコモン帰還部(Common feed back)24(それぞれを参照子a,b,cで示す)とを備える。
【0035】
DCオフセット調整回路30は、オフセット抑制部32と、DC帰還部34と、信号切替部40と、基準電圧源42と、過渡応答制御部の一例であるオフセットキャンセル制御部100とで構成されている。オフセット抑制部32とDC帰還部34とにより帰還制御部31が構成される。
【0036】
本実施形態における主要部分であるオフセットキャンセル制御部100は、各ゲインコントロールアンプ部20に設定されるべきゲインコントロール信号Vcontを監視する、ゲイン設定値監視部の一例であるゲインコントロール検出部110と、DC帰還部34や信号切替部40に対しての制御信号の発するべきタイミングを調整する、制御信号生成部の一例であるカウンタ部120と、カウンタ部120の指示に基づきゲインコントロールアンプ部20にゲインコントロール信号Vc (それぞれ参照子a,b,cで示す)を設定するゲイン設定部130とで構成されている。
【0037】
DC帰還部34は、3段目のゲインコントロールアンプ部20cの入力信号IN系統と反転信号INX系統について、それぞれ出力DCレベルを監視し、それぞれのDCレベルが所定値を維持するように、オフセット抑制部32にDC帰還を掛ける。
【0038】
DC帰還部34は、複数の時定数の何れかを選択して動作可能に構成する。具体的には、DC帰還の時定数を変化させるカウンタ部120からの制御信号DCSWが“L”(ローレベル;インアクティブ)のときには定常状態の時定数T1となり、“H”(ハイレベル;アクティブ)のときには定常状態の時定数T1よりも小さな時定数T2となるようにする。つまり、制御信号DCSWを“H”に設定することで、DC帰還部34の制御応答を高速にし、これにより、出力DC変動を高速で収束可能にする。
【0039】
3段目のゲインコントロールアンプ部20cの入力信号IN系統と反転信号INX系統の各出力信号は、それぞれ信号切替部40の一方の入力端子に入力される。対応する信号切替部40の他方の入力端子には、基準電圧源42から基準信号Vref が入力され、制御端子にはカウンタ部120から制御信号OUTSW が入力されるようになっている。ここで、基準信号Vref は、出力をミュートするためのもので、たとえば定常状態でのゲインコントロールアンプ部20cの出力DCレベル、すなわちDC収束値と等しい直流電圧を設定するとよい。
【0040】
本実施形態の信号切替部40は、制御信号OUTSW が“L”(ローレベル;インアクティブ)のときに、内部のスイッチはゲインコントロールアンプ部20cをそのまま選択して出力する一方、“H”(ハイレベル;アクティブ)のときには内部のスイッチがオンし基準信号Vref 側に切り替えることで、基準電圧源42からの基準信号Vref を選択して出力する。すなわち、信号切替部40は、出力ミュートスイッチとして機能し、制御信号OUTSW が“H”の期間、出力を所定のDCレベルにミュートする。
【0041】
ゲイン設定は、電圧で取り扱ってもよいし、シリアルデータで取り扱ってもよい。本実施形態では、シリアルデータで取り扱うこととする。この場合、各ゲインコントロールアンプ部20用のゲイン設定値Vc (それぞれ参照子a,b,cで示す)は、一旦、ゲインコントロール検出部110に取り込まれ、その後、ゲイン設定部130を介して設定されるようになっている。たとえば、先ず、図示しないCPU(central processing unit )などからシリアルデータとしてオフセットキャンセル制御部100に供給される。たとえば、ゲインコントロール検出部110は、図2(A),(B),(C)に示すように、データ信号DATAをクロック信号CLK0の立上りまたは立下りで取り込んだ後にデコードし、ゲインコントロール信号Vcontを生成する。生成されたゲインコントロール信号Vcontは、ゲインコントロール検出部110とカウンタ部120に供給される。
【0042】
ゲインコントロール検出部110は、このデジタルデータで現されたゲイン設定値を一旦保持し、ゲイン設定部130に渡す。また、ゲインコントロール検出部110は、ゲインコントロール信号Vcontの立上り時に取り込んだゲイン設定値が所定の閾値Vth以内であるか否かを判定し、閾値Vthの範囲外であることを条件としてカウンタ部120のカウント動作を起動するための制御信号CTSTを出力する。つまり、ゲインコントロール検出部110は、ゲインコントロールアンプ部20のゲイン設定の変動幅を検出する変動幅検出部として機能する。
【0043】
閾値Vthに関しては、固定値にすることに限らず、アプリケーションに応じて、任意の値を設定可能にするのがよい。たとえば、図示しないCPUなどの指示に基づき、任意の値に設定可能な構成とするのがよい。
【0044】
カウンタ部120には、所定周波数のクロック信号CLK が入力されるようになっている。カウンタ部120は、ゲインコントロール検出部110からの制御信号CTSTを受け付けると、カウント動作を起動しクロック信号CLK の数を計数し、カウント値がそれぞれ予め設定されている条件に達したとき、制御信号DCSWをDC帰還部34に、また制御信号OUTSW を信号切替部40に、それぞれ出力する。またゲインコントロール信号Vcontを受け付けると、制御信号GAINSET を“H”(アクティブ)に設定して、各ゲインコントロールアンプ部20へゲインコントロール信号Vcの設定ができるようにする。
【0045】
つまり、ゲインコントロール検出部110でゲインコントロールアンプ部20のゲインの変動幅を検出し、その変動幅に応じてカウンタ部120と連動してDC帰還部34の応答動作を制御する。たとえば、ゲインコントロール検出部110は、閾値Vthを超えたゲインコントロール信号Vcontのデータ(Data)変化でカウンタ部120のカウント動作を起動する。カウンタ部120は、カウント動作を起動すると、DC帰還部34や信号切替部40の動作を定常動作から一旦高速動作に切り替えさせるべく、制御信号DCSWと制御信号OUTSW とを“H”にする。そして、制御信号GAINSET を“H”(アクティブ)に設定して、各ゲインコントロールアンプ部20へゲインコントロール信号Vcontが設定されるようにする。この後、所定のタイミングで、DC帰還部34や信号切替部40の動作を定常動作に戻すべく、制御信号DCSWと制御信号OUTSW とを“L”(インアクティブ)にする。
【0046】
ゲイン設定部130は、ゲインコントロール検出部110を介して入力されたゲインコントロール信号Vcontを保持する保持回路として、フリップ・フロップ(F/F;Flip−flop )112を有している。ゲイン設定部130は、カウンタ部120から入力されるゲイン設定用の制御信号GAINSET を受けて、その指示に基づく所定のタイミング(“H”のとき)でゲインコントロール信号Vcontを対応するゲインコントロールアンプ部20に設定する。
【0047】
<DCオフセット調整回路の動作>
次に、図2のタイミングチャートを参照しつつ、上記構成のDCオフセット調整回路30の動作例について説明する。
【0048】
ゲインコントロール信号Vcontがゲインコントロール検出部110へ入力される。ゲインコントロール検出部110は、ゲインの変化量が閾値Vth以下の場合、ゲインコントロール信号Vcontをそのままゲイン設定部130に渡す。
【0049】
このとき、ゲインコントロール検出部110は、制御信号CTSTを“L”に維持するので、結果として、ゲインコントロール信号Vcontにより、ゲインコントロールアンプ部20のゲインがコントロールされる。
【0050】
この定常状態では、カウンタ部120は、制御信号DCSWと制御信号OUTSW とを、ともに“L”に設定している。このため、DC帰還部34は、3段目のゲインコントロールアンプ部20cの出力DCレベルを監視しつつ、定常状態の時定数T1にて、DCレベルが一定に維持されるように、オフセット抑制部32にDC帰還を掛けている。信号切替部40は、DCレベルが一定に維持されている、3段目のゲインコントロールアンプ部20cの出力信号を選択して、そのまま出力する。
【0051】
一方、ゲインコントロール信号Vcontが閾値Vth以上となったときには、ゲインコントロール検出部110は、制御信号CTSTを“H”に立ち上げカウンタ部120を起動する。これを受けて、カウンタ部120は、カウント動作を起動し、制御信号CTST“H”後のクロック信号CLK の最初の立上りに同期して、制御信号DCSWと制御信号OUTSW とを、ともに“H”に立ち上げる。
【0052】
これを受けて、先ず、DC帰還部34は、過渡応答のために、定常状態の時定数T1から、より小さな時定数T2に切り替えて、DCレベルが一定に維持されるように、オフセット抑制部32にDC帰還を掛ける。この時点では、ゲイン設定部130には制御信号GAINSET “L”が設定されており、ゲインコントロールアンプ部20には、未だ閾値Vthを超えたゲインレベルが設定され、それ以前のゲインが設定されている状態である。よって、DC帰還部34の制御動作が、時定数T1から時定数T2に切り替わっても、入力レベルに変化がない限り、特段の変化は現れない。
【0053】
また、信号切替部40は、制御信号OUTSW “H”を受けて、内部のスイッチを基準信号Vref 側に切り替え、基準電圧源42からの基準信号Vref を出力することで、後段回路への出力を所定のDCレベルにミュートする。
【0054】
この後、カウンタ部120は、次のクロック信号CLK の立上りに同期して、制御信号GAINSET を“H”に設定する。これを受けてゲイン設定部130は、変更後のゲインを対応するゲインコントロールアンプ部20に設定する。ゲインレベルが変更されるので、ゲインコントロールアンプ部20の出力DCに変動が発生する。しかしながらこのときには、DC帰還部34は、定常時よりも小さな時定数T2で制御するので、DC収束値に急速に収束させようとする。また、信号切替部40は基準信号Vref を出力することで後段回路への出力をミュートしているので、この間のDC帰還部34によるDC収束動作が後段回路に影響を与えない。
【0055】
つまり、DCオフセット調整回路30は、ゲインが閾値Vth以上に変化したときに、DC帰還の時定数を定常状態の値T1よりも小さなT2に変化させ、同時に、後段回路への出力をミュートすることにより、過渡的な直流分の収束スピードをアップし、かつ後段回路への出力の変動を抑える。
【0056】
この後カウンタ部120で、ある時間までカウントした後、2つのスイッチ、すなわち制御信号DCSW,制御信号DCSWを元に戻すことで、DCオフセット調整回路30は、通常動作モードとなる。たとえば、図2に示すように、制御信号DCSWはクロック信号CLK のm分周分(アクティブ期間t1)後に、また制御信号OUTSW は、クロック信号CLK のn分周分(アクティブ期間t2)後に、それぞれ“L”に設定する、すなわちインアクティブに戻す。
【0057】
なお、制御信号DCSW,制御信号OUTSW の“H”の期間(オン期間)に関しては、固定値にすることに限らず、アプリケーションに応じて、任意の値を設定可能にするのがよい。たとえば、図示しないCPUなどの指示に基づき、任意の値に設定可能な構成とするのがよい。また、図2ではm>nとしているが、m<nやm=nとしてもよい。何れにしても、ゲイン変更後の過渡的な直流分がほぼ収束された後に元に戻すようにすればよい。
【0058】
ここで、DC帰還部34におけるDCフィードバックのカットオフ周波数ωoに関しては、下記式(1)の通り、ゲインコントロールアンプ部20のゲインGに比例するので、全ゲイン範囲において同じ動作をさせるために、制御信号DCSWを“H”(すなわちオン)にしたときの時定数を、ゲインコントロール後のゲインによって変化させるとよい。
【数1】
【0059】
なお、上記説明では、ゲインが閾値Vth以上に変化したときに、DC帰還部34におけるDC帰還の時定数を定常値T1よりも小さな値T2に変化させるとともに、信号切替部40にて後段回路への出力をミュートするようにしていたが、すなわちミュート機能のオン/オフと、制御信号DCSWの機能のオン/オフをともに作動させていたが、何れか一方のみを作動させるようにしてもよい。制御信号DCSW,制御信号OUTSW のオン期間を調整することと組み合わせるなどすることで、あらゆる動作状態に対応することができる。
【0060】
図3および図4は、上記構成のDCオフセット調整回路30において、ゲインコントロールアンプ部20へのゲインを変化させたときの出力DC波形(信号切替部40の出力)を示す波形図である。比較のため、図5に従来回路での波形例を示す。
【0061】
ここで、図3は、信号切替部40によるミュート機能を作動させずに、DC帰還部34におけるDC帰還の時定数切替機能のみを作動させた場合の事例である。また、図4は、DC帰還部34におけるDC帰還の時定数切替機能と、信号切替部40によるミュート機能の双方を作動させた場合の事例である。図中、上部がゲインコントロールアンプ部20cの出力電圧波形であり、下部は測定のためのトリガの波形である。
【0062】
図3から分かるように、DC帰還の時定数切替機能のみを作動させた場合であっても、ゲイン変更直後の出力DC変動量を低減することができ、またゲイン変更後の過渡的な直流分の収束スピードが、従来よりも格段にアップしている。つまり、ゲイン変更時に生じる過渡的な出力DC変動を高速で収束させることができる。
【0063】
また、図4に示すように、ミュート機能も作動させると、ミュート期間は図3におけるDC変動の収束過程が出力に現れない。つまり、ミュート機能を併用することで、DCの急激な変化も除去することができる。
【0064】
このように、上記構成のDCオフセット調整回路30に依れば、ゲインを変化させる場合に、ゲイン変更後の所定期間、DC帰還回路の時定数を定常時よりも小さく設定することで過渡的な出力DC変動(DCオフセット)を抑えるとともに、短時間でDC電圧を安定化させることで2次歪み成分の混入やそれによる受信データのビット誤り率悪化などの問題を解消できる。系の応答の収束時間を短縮することができる。ゲインが変化したときに発生するDCオフセットの変動を少なくすることにより、後段回路への影響を軽減することができる。
【0065】
また、ゲイン変更後の所定期間、出力をミュートすることで、後段回路へのDCの急激な変化を除去することができ、後段回路への影響を一層軽減することができる。
【0066】
また、ゲイン設定変更後の所定期間経過後には、元の制御状態に戻すようにしたので、定常状態時の動作には何ら不都合を与えることはない。
【0067】
<ダイレクトコンバージョンシステムへの応用>
図6は、上記構成のDCオフセット調整回路を、受信装置の一例であるダイレクトコンバージョンシステムに適用する場合の一実施形態を示す回路ブロック図である。
【0068】
このダイレクトコンバージョンシステム5においては、所定の周波数で伝送される無線信号などをローノイズアンプやバンドパスフィルタなどを有する図示しない前段回路を介してミキサ部50に供給する。ミキサ部50には、図示しない局部発振回路から局発(local )信号も供給される。ミキサ部50の出力はゲインコントロールアンプ部20やDCオフセット調整回路30に供給される。
【0069】
なお、図示しない前段回路や局部発振回路、ミキサ部50、ゲインコントロールアンプ部20、およびDCオフセット調整回路30を、共通のプリント基板に搭載し、このプリント基板に被せるように金属製の枠体(外装ケース)を取り付けてチューナユニット(受信用高周波モジュール)を構成する。
【0070】
また、ゲインコントロールアンプ部20の後段に、図示しないアナログ/デジタル変換器(A/D変換器)やベースバンド処理回路を設けて、受信装置を構成する。
【0071】
ここで、図示しないが、ミキサ部50には、直交変調波のI成分用とQ成分用の2系統(それぞれ参照子I,Qを付して説明する)が設けられる。そして、バンドパスフィルタの出力(信号IN)を直接にI成分用のミキサ部50Iに供給するとともに、バンドパスフィルタの出力をπ/2移相器(ここでのπ/2とは受信する希望波の変調周波数に対するπ/2を意味する)を介して信号INXとして他方のミキサ部50Qに供給する。
【0072】
両ミキサ部50I,50Qには、局発信号が供給され、受信信号と局発信号との混合で、所定の周波数の受信信号をベースバンド信号に復調する。ここで、ミキサ部50Iで復調される信号とミキサ部50Qで得られる信号は、位相が90°(π/2)ずれた信号であり、I成分とQ成分とが直交変調された信号を復調して復調ベースバンド信号とする。
【0073】
ミキサ部50は、ミキサ部50Iで得られたI成分と、ミキサ部50Qで得られたQ成分を、3段構成のゲインコントロールアンプ部20に供給する。そして、さらに、図示しないA/D変換器に供給し、それぞれの成分の受信データを得、さらに各受信データを、図示しないベースバンド処理回路に供給して、ベースバンド系の受信処理を行なう。
【0074】
このように構成されるダイレクトコンバージョン方式の受信回路(ダイレクトコンバージョンシステム5)は、受信した信号から直接ベースバンド信号を得る復調処理が行なわれて、中間周波信号に変換する処理を必要としない簡単な回路構成で、受信処理が行なわれる。
【0075】
ここで、本字実施形態のDCオフセット調整回路30では、LPFを挟んで、ゲインコントロールアンプを複数(たとえば2つ)のブロックに分け、ブロックごとにDC帰還を掛け、それぞれに対して、上述のDCオフセット調整回路30にて示したと同様に、DC帰還の時定数切替機能やミュート機能を作動させる構成とする。なお、ミキサ部50側である前段ブロックのトータルゲインよりも、後段ブロックのトータルゲインの方が大きくなるようにするとよい。
【0076】
具体的には、図6に示すように、先ず前段側のブロックについては、ミキサ部50とLPF60との間に、1段目のゲインコントロールアンプ部20aを設け、その前段にオフセット抑制部32aを設ける。そして、この1段目のゲインコントロールアンプ部20aの入力信号IN系統と反転信号INX系統について、それぞれ出力DCレベルを監視し、それぞれのDCレベルが所定値を維持するように、オフセット抑制部32aにDC帰還を掛けるDC帰還部34aを設ける。オフセット抑制部32aとDC帰還部34aとにより前段側の帰還制御部31aが構成される。
【0077】
また、後段側のブロックについては、2段目のゲインコントロールアンプ部20bの前段にオフセット抑制部32bを設け、また3段目のゲインコントロールアンプ部20cと信号切替部40との間に出力バッファ(Out Buffer)28を設ける。そして、この出力バッファ28の入力信号IN系統と反転信号INX系統について、それぞれ出力DCレベルを監視し、それぞれのDCレベルが所定値を維持するように、オフセット抑制部32bにDC帰還を掛けるDC帰還部34bを設ける。オフセット抑制部32bとDC帰還部34bとにより後段側の帰還制御部31bが構成される。
【0078】
カウンタ部120は、ゲインコントロール検出部110からの制御信号CTSTを受け付けると、カウント動作を起動しクロック信号CLK の数を計数し、カウント値がそれぞれ予め設定されている条件に達したとき、アクティブ期間t2aの制御信号DCSWa をDC帰還部34aに、またアクティブ期間t2b(t2aと同一でもよいし異なっていてもよい)の制御信号DCSWb をDC帰還部34bに、また制御信号OUTSW を信号切替部40に、また制御信号GAINSET をゲイン設定部130に、それぞれ出力する。つまり、カウンタ部120は、各ブロックのDC帰還部34a,30bに、独立に制御信号DCSWa ,DCSWb を入力する点が異なる。オフセットキャンセル制御部100におけるその他の構成や機能は、DCオフセット調整回路30におけるものと同じである。ここでは、それらの機能についての説明を割愛する。
【0079】
ダイレクトコンバージョン方式では、ミキサ部50を構成する素子のアンバランスによるDCオフセットが大きいため、ここでは図6に示したように、ミキサ部50側のブロックに1段構成のゲインコントロールアンプ部20aを配して、先ずそこでDC帰還を掛ける構成とした。そして、上述のDCオフセット調整回路30にて適用したと同様に、DC帰還の時定数切替機能をDC帰還部34aに作動させることで、前段ブロックにおけるDCの過渡応答の安定化が容易となるようになった。なお、後段ブロックについては、DC帰還の時定数切替機能と、信号切替部40によるミュート機能の双方を作動させることができる。
【0080】
つまり、ダイレクトコンバージョンのシステムにおいては、DC帰還の系をLPFを挟んで複数のブロックに分けて取り扱い、それぞれについてDC帰還の時定数切替機能やミュート機能を作動させるようにすれば、何れの系についても、DC帰還の制御系を安定化することで2次歪み成分の混入やそれによる受信データのビット誤り率悪化などの問題を解消できる。系の応答の収束時間を短縮することや、後段回路への影響を軽減することもできる。
【0081】
上記構成では、前段ブロックについてはミュート機能を設けていないが、信号切替部40と同様の構成をゲインコントロールアンプ部20aとLPF60との間に設けることで、前段ブロックについても、ミュート機能を作動させることができる。
【0082】
なお、ミキサ部50からLPF60の間にゲインコントロールアンプを設けない構成とする場合には、図6に示した1段目のDC帰還部34aの制御信号DCSWa による制御は不要となる。
【0083】
【発明の効果】
以上のように、本発明によれば、帰還制御部を設けて定常的に利得調整部の出力DCレベルを監視してDC帰還を掛ける構成としつつ、過渡応答制御部により、利得調整部に対してのゲイン設定値を監視しゲイン設定値が変更されたときには、ゲイン設定変更の影響が利得調整部の出力や後段回路側に現れないように制御するようにした。
【0084】
これにより、無信号期間のないシステムでもDCオフセットをキャンセルすることができるとともに、ゲイン設定変更時の過渡的なDC変動を抑えることや、短時間でDC電圧を安定化させることが可能となった。これにより、ゲイン設定変更時の後段回路に及ぼす影響を低減あるいは除去できるようになった。
【0085】
ゲイン設定変更後所定期間経過後には、元の制御状態に戻すようにすれば、定常状態時の動作には何ら不都合を与えない。
【図面の簡単な説明】
【図1】本発明に係るDCオフセット調整回路の一実施形態を示す回路ブロック図である。
【図2】DCオフセット調整回路にて取り扱う種々の信号の、タイミングチャートの一例である。
【図3】DC帰還の時定数切替機能のみを作動させた場合の事例を示した波形図である。
【図4】DC帰還の時定数切替機能とミュート機能の双方を作動させた場合の事例を示した波形図である。
【図5】従来回路での出力波形例を示す図である。
【図6】DCオフセット調整回路を、ダイレクトコンバージョンシステムに適用する場合の一実施形態を示す回路ブロック図である。
【図7】DC帰還ループによって、DCオフセットをキャンセルするゲインコントロールアンプ回路の従来例を示す図である。
【図8】従来回路での出力波形例を示す図である。
【符号の説明】
1…高周波受信回路、5…ダイレクトコンバージョンシステム、20…ゲインコントロールアンプ部、22…アンプ部、24…コモン帰還部、28…出力バッファ、30…DCオフセット調整回路、31…帰還制御部、32…オフセット抑制部、34…DC帰還部、40…信号切替部、42…基準電圧源、50…ミキサ部、60…LPF、100…オフセットキャンセル制御部、110…ゲインコントロール検出部(ゲイン設定値監視部)、120…カウンタ部(制御信号生成部)、130…ゲイン設定部
Claims (17)
- 入力された信号を増幅しまたは減衰させる利得調整部の出力DCレベルを調整するDCオフセット調整回路であって、
前記利得調整部の出力DCレベルを監視し、この監視した出力DCレベルが所定値を維持するように帰還制御を行なう帰還制御部と、
前記利得調整部に対してのゲイン設定値が変更される際に、前記利得調整部の後段に接続される回路へ入力される信号の、DCレベルの変動が少なくなるように制御する過渡応答制御部と
を備えたことを特徴とするDCオフセット調整回路。 - 前記過渡応答制御部は、
所定レベルの直流電圧を出力する基準電圧源と、
複数の入力端と出力端とを有する信号切替部であって、一方の前記入力端には前記利得調整部の出力信号が入力され、他方の前記入力端には前記基準電圧源からの直流電圧が入力され、前記複数の入力端に入力された信号のうちの何れか一方を選択して前記出力端から出力可能な、前記利得調整部の後段に配された信号切替部と
を有し、
前記利得調整部に対してのゲイン設定値の変動幅が所定範囲外となったことを条件として、前記基準電圧源からの直流電圧が前記出力端から出力されるように前記信号切替部を制御する
ことを特徴とする請求項1に記載のDCオフセット調整回路。 - 前記過渡応答制御部は、前記基準電圧源からの直流電圧が前記出力端から出力されるように制御した後、所定時間経過後、前記利得調整部の出力信号が前記出力端から出力されるように前記信号切替部を制御する
ことを特徴とする請求項2に記載のDCオフセット調整回路。 - 前記過渡応答制御部は、前記利得調整部に対してのゲイン設定値の変動幅が所定範囲外となったことを条件として、前記帰還制御部の制御時定数を小さくするよう制御する
ことを特徴とする請求項1に記載のDCオフセット調整回路。 - 前記過渡応答制御部は、前記帰還制御部の制御時定数を小さくするよう制御した後、所定時間経過後、前記帰還制御部の制御時定数を元に戻すよう制御する
ことを特徴とする請求項4に記載のDCオフセット調整回路。 - 前記過渡応答制御部は、
所定レベルの直流電圧を出力する基準電圧源と、
複数の入力端と出力端とを有する信号切替部であって、一方の前記入力端には前記利得調整部の出力信号が入力され、他方の前記入力端には前記基準電圧源からの直流電圧が入力され、前記複数の入力端に入力された信号のうちの何れか一方を選択して前記出力端から出力可能な、前記利得調整部の後段に配された信号切替部と
を有し、
前記利得調整部に対してのゲイン設定値の変動幅が所定範囲外となったことを条件として、前記基準電圧源からの直流電圧が前記出力端から出力されるように前記信号切替部を制御する
ことを特徴とする請求項4に記載のDCオフセット調整回路。 - 前記過渡応答制御部は、前記基準電圧源からの直流電圧が前記出力端から出力されるように制御した後、所定時間経過後、前記利得調整部の出力信号が前記出力端から出力されるように前記信号切替部を制御する
ことを特徴とする請求項6に記載のDCオフセット調整回路。 - 前記過渡応答制御部は、
前記利得調整部に対してのゲイン設定値を監視するゲイン設定値監視部と、
前記ゲイン設定値監視部の監視結果に基づいて、前記利得調整部の出力DCレベルの変動が少なくなるように制御するための制御信号を生成する制御信号生成部と
を有することを特徴とする請求項1に記載のDCオフセット調整回路。 - 前記ゲイン設定値監視部は、前記利得調整部に対してのゲイン設定値の変動幅が所定範囲内にあるか否かは判定し、所定範囲外であることを条件として、その旨を示す情報を前記制御信号生成部に供給し、
前記制御信号生成部は、前記利得調整部に対してのゲイン設定値の変動幅が所定範囲外であることを示す情報を受け付けたことを条件として、前記制御信号をアクティブにし、所定時間経過後にインアクティブに戻す
ことを特徴とする請求項8に記載のDCオフセット調整回路。 - 前記ゲイン設定値監視部は、前記所定範囲を変更可能に構成されている
ことを特徴とする請求項9に記載のDCオフセット調整回路。 - 前記制御信号生成部は、前記所定時間を変更可能に構成されている
ことを特徴とする請求項9に記載のDCオフセット調整回路。 - 前段の利得調整部と後段の利得調整部の縦続接続で構成されており、かつ前記前段の利得調整部と後段の利得調整部との間に周波数フィルタを備えた構成のものに適用されるDCオフセット調整回路であって、
前記帰還制御部は、前記周波数フィルタの前段にて前記前段の利得調整部の出力DCレベルを監視し、この監視した出力DCレベルが所定値を維持するように前記前段の利得調整部の入力側に帰還制御を行なう前段の帰還制御部と、前記後段の利得調整部の出力DCレベルを監視し、この監視した出力DCレベルが所定値を維持するように前記周波数フィルタの後段で、かつ、前記後段の利得調整部の入力側に、帰還制御を行なう後段の帰還制御部とを有し、
前記過渡応答制御部は、前記利得調整部に対してのゲイン設定値が変更される際に、前記前段および前記後段の各利得調整部の後段に接続される回路へ入力される信号の、DCレベルの変動が少なくなるように制御する
ことを特徴とする請求項1に記載のDCオフセット調整回路。 - 前記帰還制御部は、
前記利得調整部の入力側に配され前記利得調整部のDCオフセットを調整するオフセット抑制部と、
前記利得調整部の出力DCレベルを監視し、この監視した出力DCレベルが所定値を維持するように前記オフセット抑制部を制御する帰還部と
を有する
ことを特徴とする請求項1に記載のDCオフセット調整回路。 - 送信波を取り込む入力部と、
前記入力部が取り込んだ送信波信号を増幅しまたは減衰させる利得調整部と、
前記利得調整部の出力DCレベルを監視し、この監視した出力DCレベルが所定値を維持するように帰還制御を行なう帰還制御部と、
前記利得調整部に対してのゲイン設定値が変更される際に、前記利得調整部の後段に接続される回路へ入力される信号の、DCレベルの変動が少なくなるように制御する過渡応答制御部と、
前記入力部、前記利得調整部、前記帰還制御部、および前記過渡応答制御部を搭載したプリント基板と、
金属で形成され、前記入力部、前記利得調整部、前記帰還制御部、および前記過渡応答制御部を搭載したプリント基板を収容するケース枠体と
を備えていることを特徴とするチューナユニット。 - 前記入力部が取り込んだ送信波信号と復調用の局発信号とを混合してベースバンド信号に復調する混合部を備え、
前記利得調整部は、前記混合部から出力されたベースバンド信号を受け取る前段の利得調整部と前記前段の利得調整部から出力された信号の所望周波数の信号を通過させる周波数フィルタと、当該周波数フィルタから出力された信号を受け取る後段の利得調整部とを有しており、
前記帰還制御部は、前記周波数フィルタの前段にて前記前段の利得調整部の出力DCレベルを監視し、この監視した出力DCレベルが所定値を維持するように前記前段の利得調整部の入力側に帰還制御を行なう前段の帰還制御部と、前記後段の利得調整部の出力DCレベルを監視し、この監視した出力DCレベルが所定値を維持するように前記周波数フィルタの後段で、かつ、前記後段の利得調整部の入力側に、帰還制御を行なう後段の帰還制御部とを有し、
前記過渡応答制御部は、前記利得調整部に対してのゲイン設定値が変更される際に、前記前段および前記後段の各利得調整部の後段に接続される回路へ入力される信号のDCレベルの変動が少なくなるように制御する
ことを特徴とする請求項14に記載のチューナユニット。 - 送信波を取り込む入力部と、
前記入力部が取り込んだ送信波信号を増幅しまたは減衰させる利得調整部と、
前記利得調整部の出力DCレベルを監視し、この監視した出力DCレベルが所定値を維持するように帰還制御を行なう帰還制御部と、
前記利得調整部に対してのゲイン設定値が変更される際に、前記利得調整部の出力DCレベルの変動が少なくなるように制御する過渡応答制御部と、
前記利得調整部から出力された信号に対してベースバンド系の受信処理を行なうベースバンド処理部と
を備えていることを特徴とする受信装置。 - 前記入力部が取り込んだ送信波信号と復調用の局発信号とを混合してベースバンド信号に復調する混合部を備え、
前記利得調整部は、前記混合部から出力された信号を受け取る前段の利得調整部と前記前段の利得調整部から出力された信号の所望周波数の信号を通過させる周波数フィルタと、当該周波数フィルタから出力された信号を受け取る後段の利得調整部とを有しており、
前記帰還制御部は、前記周波数フィルタの前段にて前記前段の利得調整部の出力DCレベルを監視し、この監視した出力DCレベルが所定値を維持するように前記前段の利得調整部の入力側に帰還制御を行なう前段の帰還制御部と、前記後段の利得調整部の出力DCレベルを監視し、この監視した出力DCレベルが所定値を維持するように前記周波数フィルタの後段で、かつ、前記後段の利得調整部の入力側に、帰還制御を行なう後段の帰還制御部とを有し、
前記過渡応答制御部は、前記利得調整部に対してのゲイン設定値が変更される際に、前記前段および前記後段の各利得調整部の後段に接続される回路へ入力される信号のDCレベルの変動が少なくなるように制御する
ことを特徴とする請求項16に記載の受信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003173060A JP4218436B2 (ja) | 2003-06-18 | 2003-06-18 | Dcオフセット調整回路、チューナユニット、および受信装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003173060A JP4218436B2 (ja) | 2003-06-18 | 2003-06-18 | Dcオフセット調整回路、チューナユニット、および受信装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005012409A true JP2005012409A (ja) | 2005-01-13 |
JP4218436B2 JP4218436B2 (ja) | 2009-02-04 |
Family
ID=34096996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003173060A Expired - Fee Related JP4218436B2 (ja) | 2003-06-18 | 2003-06-18 | Dcオフセット調整回路、チューナユニット、および受信装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4218436B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006295638A (ja) * | 2005-04-12 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 受信回路 |
JP2010278896A (ja) * | 2009-05-29 | 2010-12-09 | Sony Corp | 復調器および通信装置 |
US8463225B2 (en) | 2011-01-28 | 2013-06-11 | Renesas Electronics Corporation | Semiconductor integrated circuit and operation method of the same |
JP2014087006A (ja) * | 2012-10-26 | 2014-05-12 | Asahi Kasei Electronics Co Ltd | Ask受信器およびこれを備えるicチップ |
-
2003
- 2003-06-18 JP JP2003173060A patent/JP4218436B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006295638A (ja) * | 2005-04-12 | 2006-10-26 | Matsushita Electric Ind Co Ltd | 受信回路 |
US7801503B2 (en) | 2005-04-12 | 2010-09-21 | Panasonic Corporation | Direct conversion receiver circuit |
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---|---|
JP4218436B2 (ja) | 2009-02-04 |
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Legal Events
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080328 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081103 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |