CN104660246B - 用于高速串行接口的接收器、差分接收机及模拟前端电路 - Google Patents

Abstract

本发明公开了一种用于高速串行接口的差分接收机的模拟前端电路，该模拟前端电路包括阻抗匹配单元、差分放大器、幅度检测判断单元；所述阻抗匹配单元用于适配不同幅值的输入信号并实现所述输入信号的多路输出；所述差分放大器用于放大所述阻抗匹配单元的输出信号并提供给所述幅度检测判断单元；所述幅度检测判断单元用于检测所述差分放大器的输出信号的幅值，并判断所述差分放大器的输出信号的幅值是否大于预先设置的幅值阈值，根据判断结果选择所述阻抗匹配单元的多路输出中的一路与所述差分放大器连通。本发明公开了一种用于高速串行接口的差分接收机和接收器，能够适应较大幅度范围的输入信号，结构简单易实现。

Description

用于高速串行接口的接收器、差分接收机及模拟前端电路

技术领域

本发明涉及集成电路高速串行通信接口技术领域，尤其涉及一种用于高速串行接口的接收器、差分接收机及其模拟前端电路。

背景技术

并行信号线在频率提高时，对信号和时钟沿间的偏斜(skew)要求越来越严格，同时并行总线引脚数目多，增加了芯片封装和测试成本以及PCB走线的复杂性。串行总线中时钟编码在串行数据流中，不仅节省传输用于同步的CLOCK，而且不存在并行总线的信号偏斜问题，引脚和导线数目减少也降低了芯片的成本和PCB走线的复杂性，避免了时钟对传输数据信号的干扰，同时在一定程度上降低了功耗。

LVDS(Low Voltage Differential Signal，低电压差分信号)和CML(CurrentMode Logic，电流型逻辑)是两种常见的高速串行通信接口的数据信号形式。LVDS是通过四个MOS管的开关作用，形成正向或反向电流，在接收端电阻上形成的低压差分信号；CML是通过两个MOS管的开关作用和两个电阻负载，产生正向或反向电流，在接收端电阻上形成的低压差分信号。

差分接收机位于高速串行通信口的物理层，主要用于将经过交流耦合后的低压差分信号LVDS或CML进行放大、均衡，以减小码间干扰。高速串行接口根据速率的不同，输入信号幅度范围很大，而大的输入信号使得现有技术中差分接收机的模拟前端电路很难正常工作，并且导致输出信号严重失真。

有鉴于此，有必要提出一种用于高速串行接口的接收器、差分接收机及其模拟前端电路，能够适应较大幅度范围的输入信号，以确保能正常工作。

发明内容

基于背景技术存在的技术问题，本发明提出了一种用于高速串行接口的接收器、差分接收机及其模拟前端电路，通过检测模拟前端电路的输出信号的幅值来判断其输入信号的幅值是否超过阈值，进而根据判断结果来选通模拟前端电路的相应输出路径，以确保接收器、差分接收机及其模拟前端电路可正常工作，电路结构简单，易于实现。

本发明提出一种用于高速串行接口的差分接收机的模拟前端电路，所述模拟前端电路包括阻抗匹配单元、差分放大器、幅度检测判断单元；所述阻抗匹配单元用于适配不同幅值的输入信号并实现所述输入信号的多路输出；所述差分放大器用于放大所述阻抗匹配单元的输出信号并提供给所述幅度检测判断单元；所述幅度检测判断单元用于检测所述差分放大器的输出信号的幅值，并判断所述差分放大器的输出信号的幅值是否大于预先设置的幅值阈值，根据判断结果选择所述阻抗匹配单元的多路输出中的一路与所述差分放大器连通。

其中，阻抗匹配单元包括第一电容、第二电容、第一电阻支路、第二电阻支路以及至少四个传输门；所述第一电容的一端为所述阻抗匹配单元的第一输入端，所述第二电容的一端为所述阻抗匹配单元的第二输入端，所述第一电阻支路包括串联连接的第一电阻和第二电阻，所述第二电阻支路包括依次串联连接的第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻，所述第一电阻支路和所述第二电阻支路并联连接在所述第一电容的另一端和所述第二电容的另一端之间，所述第一电阻支路中所述第一电阻和所述第二电阻的连接点与所述第二电阻支路中所述第五电阻和所述第六电阻的连接点均连接有共模偏置电压源，所述第三电阻和所述第四电阻的连接点作为第一连接点，所述第四电阻和所述第五电阻的连接点作为第二连接点，所述第一连接点和所述第二连接点分别经至少一个传输门与所述阻抗匹配单元的第一输出端相连，所述第六电阻和所述第七电阻的连接点作为第三连接点，所述第七电阻和所述第八电阻的连接点作为第四连接点，所述第三连接点和所述第四连接点分别经至少一个传输门与所述阻抗匹配单元的第二输出端相连；连接在所述第一连接点和所述阻抗匹配单元的第一输出端之间的传输门的信号与连接在所述第四连接点和所述阻抗匹配单元的第二输出端之间的传输门的信号相同；连接在所述第二连接点和所述阻抗匹配单元的第一输出端之间的传输门的信号与连接在所述第三连接点和所述阻抗匹配单元的第二输出端之间的传输门的信号相同。

优选地，第一电阻和第二电阻、第三电阻和第八电阻、第四电阻和第七电阻、第五电阻和第六电阻分别具有相同的电气参数。

优选地，所述共模偏置电压源包括两个共模偏置电压源，分别为第一共模偏置电压源和第二共模偏置电压源，分别给所述第一电阻支路中所述第一电阻和所述第二电阻的连接点和所述第二电阻支路中所述第五电阻和所述第六电阻的连接点提供大小相等的共模偏置电压。或者，

所述第一电阻支路中所述第一电阻和所述第二电阻的连接点与所述第二电阻支路中所述第五电阻和所述第六电阻的连接点之处与共同的共模偏置电压源相连。

具体地，所述差分放大器包括第九MOS管、第十MOS管、第十一MOS管，所述第九MOS管的栅极为所述差分放大器的第一输入端，所述第十MOS管的栅极为所述差分放大器的第二输入端，所述差分放大器的第一输入端与所述阻抗匹配单元的第一输出端相连，所述差分放大器的第二输入端与所述阻抗匹配单元的第二输出端相连，所述第九MOS管的漏极作为所述差分放大器的第一输出端，所述第十MOS管的漏极作为所述差分放大器的第二输出，所述第九MOS管的源极和所述第十MOS管的源极与所述第十一MOS管的漏极相连，所述第十一MOS管的源极和栅极分别接地和偏置电压源。

具体地，所述幅度检测判断单元包括依次连接的传输门子模块、幅度比较器子模块、反相器子模块、锁存器子模块；所述传输门子模块用来实现信号的传输与阻断；所述幅度比较器子模块用来实现信号幅值与所述幅值阈值的比较；所述反相器子模块用来将所述幅度比较器子模块的输出进行反相后提供所述锁存器子模块；所述锁存器子模块提供第一信号和第二信号同时通过所述第一信号和所述第二信号来控制所述传输门子模块的导通与关断。

具体地，所述传输门子模块包括第五传输门和第六传输门，所述第五传输门的一端接所述幅度检测判断单元的第一输入端，所述第六传输门的一端接所述幅度检测判断单元的第二输入端；所述第五传输门包括第十二MOS管和第十三MOS管，所述第十二MOS管的漏极和所述第十三MOS管的源极相连作为所述第五传输门的一端，所述第六传输门包括第十四MOS管和第十五MOS管,所述第十四MOS管的漏极和所述第十五MOS管的源极作为所述第六传输门的一端，所述第十二MOS管的栅极作为所述第五传输门的第一信号端接所述第二信号，所述第十三MOS管的栅极作为所述第五传输门的第二信号端接所述第一信号；所述第十四MOS管的栅极作为所述第六传输门的第一信号端接所述第二信号，所述第十五MOS管的栅极作为所述第六传输门的第二信号端接所述第一信号；所述幅度比较器子模块包括第十六MOS管、第十七MOS管、第十八MOS管、第十二电阻和第十三电阻组成共用电阻负载的差分电路，第十九MOS管、第二十MOS管、第二十一MOS管组成的比较电路以及第二十二MOS管、第二十三MOS管、第二十四MOS管、第二十五MOS管、第二十六MOS管组成的有源电流镜负载差分放大器；所述第十六MOS管的栅极接所述第十二MOS管的源极和所述第十三MOS管的漏极，所述第十七MOS管的栅极接所述第十四MOS管的源极和所述第十五MOS管的漏极，所述第十六MOS管的源极、所述第十七MOS管的源极与所述第十八MOS管的漏极相连，所述第十六MOS管的漏极与所述第十二电阻、所述第十九MOS管的漏极以及所述第二十二MOS管的栅极相连，所述第十七MOS管的漏极和所述第十三电阻、所述第二十MOS管的漏极以及所述第二十三MOS管的栅极相连，所述第二十二MOS管的源极和所述第二十三MOS管的源极以及所述第二十四MOS管的漏极相连，所述第二十二MOS管的漏极与所述第二十五MOS管的漏极和栅极以及所述第二十六MOS管的栅极相连，所述第十八MOS管的源极和所述第二十一MOS管的源极以及所述第二十四MOS管的源极接地，所述第二MOS管的漏极和所述第二十三MOS管的漏极作为所述幅度比较器子模块的信号输出端，所述第一MOS管的栅极和所述第二十MOS管的栅极分别连接第一参考电压源、第二参考电压源，所述第一参考电压源和所述第二参考电压源用来设置幅值阈值；所述反相器子模块包括至少一个反相器，所述反相器子模块的输入端与所述第二十六MOS管的漏极和所述第二十三MOS管的漏极相连；所述锁存器子模块包括第三十五MOS管、第三十六MOS管、第三十七MOS管、第三十八MOS管、第三十九MOS管、第四十MOS管、第四十一MOS管，所述第三十五MOS管、所述第三十六MOS管构成第七传输门，所述第三十五MOS管的漏极与所述第三十六MOS管的源极以及所述反相器子模块的输出端相连，所述第四十一MOS管的栅极接复位信号源，所述第三十五MOS管的源极与所述第三十六MOS管的漏极的连接处作为所述锁存器子模块的第二信号输出端输出所述第二信号，所述第三十七MOS管的漏极和所述第三十八MOS管的漏极、所述第三十九MOS管的漏极和所述第四十MOS管的漏极、所述第四十一MOS管的漏极、所述第三十六MOS管的栅极以及所述锁存器子模块的第一信号输出端相连，所述锁存器子模块的第一信号输出端输出所述第一信号；所述第三十九MOS管的栅极和所述第四十MOS管的栅极、所述第三十七MOS管的漏极和所述第三十八MOS管的漏极以及所述第三十五MOS管的栅极与所述锁存器子模块的第二信号输出端相连，所述锁存器子模块的第二信号输出端输出所述第二信号。

本发明中所述的高速串行接口包括PCIE(PCI-Express)、USB、RAPID IO、SATA(SerialATA)。

本发明还提供了一种用于高速串行接口的差分接收机，包括均衡电路和上面所述的模拟前端电路，所述模拟前端电路的输出端与所述均衡电路的输入端连接。

本发明还提供了一种用于高速串行接口的接收器，包括上面所述的差分接收机。

相比于现有技术，本发明提供的一种用于高速串行接口的接收机模拟前端电路，所述模拟前端电路包括阻抗匹配单元、差分放大器、幅度检测判断单元；所述阻抗匹配单元用于适配不同幅值的输入信号并实现所述输入信号的多路输出；所述差分放大器用于放大所述阻抗匹配单元的输出信号；所述幅度检测判断单元用于检测所述差分放大器的输出信号幅值，并判断输出幅值是否大于预先设置的幅值阈值，根据判断结果选择所述阻抗匹配单元的多路输出中的一路输出给所述差分放大器，从而避免因所述差分放大器的输入信号幅度过大导致所述差分放大器不能正常工作的问题，能够适应较大幅度范围的输入信号，并且电路结构简单，易于实现。

附图说明

图1为本发明实施例提供的模拟前端电路的电气示意图；

图2为本发明实施例提供的模拟前端电路中阻抗匹配单元的电气示意图；

图3为本发明实施例提供的模拟前端电路中差分放大器的电气示意图；

图4为本发明实施例提供的模拟前端电路中幅度检测判断单元的电气示意图一；

图5为本发明实施例提供的模拟前端电路中幅度检测判断单元的电气示意图二；

图6为本发明实施例提供的用于高速串行接口的差分接收机的电气示意图。

具体实施方式

请参见图1给出的一种用于高速串行接口的差分接收机的模拟前端电路的电气示意图，模拟前端电路100包括阻抗匹配单元110、差分放大器120、幅度检测判断单元130；阻抗匹配单元110用于适配不同幅值的输入信号(inp、inn)并实现输入信号的多路输出(outp、outn)；差分放大器120用于放大阻抗匹配单元110的输出信号并提供给幅度检测判断单元130；幅度检测判断单元130用于检测差分放大器120的输出信号的幅值，并判断差分放大器120的输出信号的幅值是否大于预先设置的幅值阈值，根据判断结果选择阻抗匹配单元110的多路输出中的一路与差分放大器120连通。

需要说明的是，模拟前端电路100的输入信号为低压差分信号LVDS或CML。

下面先介绍阻抗匹配单元的实施例，阻抗匹配单元包括第一电容、第二电容、第一电阻支路、第二电阻支路以及至少四个传输门；所述第一电容的一端为所述阻抗匹配单元的第一输入端，所述第二电容的一端为所述阻抗匹配单元的第二输入端，所述第一电阻支路包括串联连接的第一电阻和第二电阻，所述第二电阻支路包括依次串联连接的第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻，所述第一电阻支路和所述第二电阻支路并联连接在所述第一电容的另一端和所述第二电容的另一端之间，所述第一电阻支路中所述第一电阻和所述第二电阻的连接点与所述第二电阻支路中所述第五电阻和所述第六电阻的连接点均连接有共模偏置电压源，所述第三电阻和所述第四电阻的连接点作为第一连接点，所述第四电阻和所述第五电阻的连接点作为第二连接点，所述第一连接点和所述第二连接点分别经至少一个传输门与所述阻抗匹配单元的第一输出端相连，所述第六电阻和所述第七电阻的连接点作为第三连接点，所述第七电阻和所述第八电阻的连接点作为第四连接点，所述第三连接点和所述第四连接点分别经至少一个传输门与所述阻抗匹配单元的第二输出端相连；连接在所述第一连接点和所述阻抗匹配单元的第一输出端之间的传输门的信号与连接在所述第四连接点和所述阻抗匹配单元的第二输出端之间的传输门的信号相同；连接在所述第二连接点和所述阻抗匹配单元的第一输出端之间的传输门的信号与连接在所述第三连接点和所述阻抗匹配单元的第二输出端之间的传输门的信号相同。

具体地，第一连接点经至少一个第一传输门与所述阻抗匹配单元的第一输出端相连，第二连接点经至少一个第二传输门与所述阻抗匹配单元的第一输出端相连，第三连接点经至少一个第三传输门与所述阻抗匹配单元的第二输出端相连，第四连接点经至少一个第四传输门与所述阻抗匹配单元的第二输出端相连；所述至少一个第一传输门的第一信号端接第二信号,所述至少一个第一传输门的第二信号端接第一信号；所述至少一个第二传输门的第一信号端接第一信号,所述至少一个第二传输门的第二信号端接第二信号；所述至少一个第三传输门的第一信号端接第二信号,所述至少一个第三传输门的第二信号端接第一信号；所述至少一个第四传输门的第一信号端接第一信号,所述至少一个第四传输门的第二信号端接第二信号。第一电阻支路和第二电阻支路所连的共模偏置电压源可以包括两个共模偏置电压源，分别为第一共模偏置电压源和第二共模偏置电压源，分别给所述第一电阻支路中所述第一电阻和所述第二电阻的连接点和所述第二电阻支路中所述第五电阻和所述第六电阻的连接点提供大小相等的共模偏置电压；或者，第一电阻支路中第一电阻和第二电阻的连接点与第二电阻支路中第五电阻和第六电阻的连接点之处与共同的共模偏置电压源相连，实际中可以灵活选择。

请具体参见图2所示的阻抗匹配单元的电气示意图，阻抗匹配单元包括第一电容C1、第二电容C2、第一电阻支路1050、第二电阻支路1060以及四个传输门，即第一传输门1010、第二传输门1020、第三传输门1030和第四传输门1040；第一电容C1的一端为阻抗匹配单元的第一输入端inp1，第二电容C2的一端为阻抗匹配单元的第二输入端inp2，第一电阻支路1050包括串联连接的第一电阻R1和第二电阻R2，第二电阻支路1060包括依次串联连接的第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8，第一电阻支路1050和第二电阻支路1060并联连接在第一电容C1的另一端和第二电容C2的另一端之间，第一电阻支路1050中第一电阻R1和第二电阻R2的连接点与第二电阻支路1060中第五电阻R5和第六电阻R6的连接点均连接有共同的共模偏置电压源Vb，第三电阻R3和第四电阻R4的连接点、第四电阻R4和第五电阻R5的连接点分别经第一传输门1010、第二传输门1020与阻抗匹配单元的第一输出端outp1相连，第六电阻R6和第七电阻R7的连接点、第七电阻R7和第八电阻R8的连接点分别经第三传输门1030、第四传输门1040与阻抗匹配单元的第二输出端outn1相连。阻抗匹配单元的第一输入端inp1与模拟前端电路的输入端inp相连，阻抗匹配单元的第二输入端inn1与模拟前端电路的输入端inn相连。

在本发明实施例中，阻抗匹配单元的第一传输门1010包括第一MOS管M1和第二MOS管M2，第一MOS管M1的源极和漏极分别与第二MOS管M2的漏极和源极，第一MOS管M1的栅极、第二MOS管M2的栅极分别为第一传输门1010的第一信号端和第二信号端，并且第一传输门1010的第一信号端接第二信号Set_low，第一传输门1010的第二信号端接第一信号Set_high；阻抗匹配单元的第二传输门1020包括第三MOS管M3和第四MOS管M4，第三MOS管M3的源极和漏极分别与第四MOS管M4的漏极和源极，第三MOS管M3的栅极、第四MOS管M4的栅极分别为第二传输门1020的第一信号端和第二信号端，并且第二传输门1020的第一信号端接第一信号Set_high，第二传输门1020的第二信号端接第二信号Set_low；阻抗匹配单元的第三传输门1030包括第五MOS管M5和第六MOS管M6，第五MOS管M5的源极和漏极分别与第六MOS管M6的漏极和源极，第五MOS管M5的栅极、第六MOS管M6的栅极分别为第三传输门1030的第一信号端和第二信号端，并且第三传输门1030的第一信号端接第二信号Set_low，第三传输门1030的第二信号端接第一信号Set_high；阻抗匹配单元的第四传输门1040包括第七MOS管M7和第八MOS管M8，第七MOS管M7的源极和漏极分别与第八MOS管M8的漏极和源极，第七MOS管M7的栅极、第八MOS管M8的栅极分别为第四传输门1040的第一信号端和第二信号端，并且第四传输门1040的第一信号端接第一信号Set_high，第四传输门1040的第二信号端接第二信号Set_low。

图2所示阻抗匹配单元的工作原理如下：输入信号经过第一电容C1、第二电容C2耦合后，实现交流耦合的功能。在第一电阻支路1050中第一电阻R1和第二电阻R2的连接点与第二电阻支路1060中第五电阻R5和第六电阻R6的连接点设置共模偏置电压源Vb并且通过设置合适大小的Vb，给耦合进来的差分信号加上合适的共模电压，增加后级差分放大器信号处理的有效性和准确性。

阻抗匹配单元的输入阻抗近似为(R1+R2)//(R3+R4+R5+R6+R7+R8)，如果(R1+R2)和(R3+R4+R5+R6+R7+R8)分别为100欧姆，则总的输入阻抗为50欧姆。优先地，第一电阻R1和第二电阻R2、第三电阻R3和第八电阻R8、第四电阻R4和第七电阻R7、第五电阻R5和第六电阻R6分别具有相同的电气参数，从而实现阻抗匹配的目的。例如可以是，第一电阻R1和第二电阻R2的阻值相等，第三电阻R3和第八电阻R8的阻值相等，第四电阻R4和第七电阻R7的阻值相等，第五电阻R5和第六电阻R6的阻值相等，即：R1＝R2，R3＝R8，R4＝R7，R5＝R6。

第二电阻支路1060中依次串联连接的第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8用于分压并产生四路信号，其中第1路和第4路信号幅度相等，相位相反；第2路和第3路信号幅度相等，相位相反。并且由于第1路和第4路的分压电阻大于第2路和第3路分压电阻，第1路和第4路信号幅度相等大于第2路和第3路信号幅度。

值得注意的是，图2只是给出了阻抗匹配单元的一种具体的实施例，在本实施例中，阻抗匹配单元有两组输出路径(第一传输门1010和第四传输门1040的输出构成一组输出、第二传输门1020和第三传输门1030的输出构成另一组输出)。实际应用中，多可以按照拓展更多组的输出路径。

请参见图3，本发明实施例中模拟前端电路的差分放大器包括第九MOS管M9、第十MOS管M10、第十一MOS管M11，所述第九MOS管M9的栅极为差分放大器的第一输入端inp2，所述第十MOS管M10的栅极为差分放大器的第二输入端inn2，差分放大器的第一输入端inp2与阻抗匹配单元的第一输出端outp1相连，差分放大器的第二输入端inn2与阻抗匹配单元的第二输出端outn1相连，所述第九MOS管M9的漏极作为所述差分放大器的第一输出端outp2，所述第十MOS管M10的漏极作为所述差分放大器的第二输出outn2，所述第九MOS管M9的源极和所述第十MOS管M10的源极与所述第十一MOS管M11的漏极相连，所述第十一MOS管M11的源极和栅极分别接地和偏置电压源。优先地，所述第九MOS管M9的漏极和所述第十MOS管M10的漏极各接有主要用于信号放大和或限流作用的第九电阻R9和第十电阻R10。

请参见图4，本发明实施例中模拟前端电路的幅度检测判断单元包括依次连接的传输门子模块1301、幅度比较器子模块1302、反相器子模块1303、锁存器子模块1304；传输门子模块1301用来实现信号的传输与阻断；幅度比较器子模块1302用来实现信号幅值与幅值阈值的比较；反相器子模块1303用来将幅度比较器子模块1302的输出进行反相后提供所述锁存器子模块1304；锁存器子模块1304提供锁存信号同时通过所述锁存信号来控制传输门子模块1301的导通与关断。幅度检测判断单元的第一输入端inp3与差分放大器的的第一输出端outp2相连，幅度检测判断单元的第二输入端inn3与差分放大器的的第二输出端outn2相连。

请进一步参见图5，传输门子模块1301包括两个分别负责一个输入信号的传输与阻断的第五传输门1301_1和第六传输门1301_2，第五传输门1301_1的一端接幅度检测判断单元的第一输入端inp3，第六传输门1301_2的一端接幅度检测判断单元的第二输入端inn3；第五传输门1301_1包括第十二MOS管M12和第十三MOS管M13,第十二MOS管M12的漏极和第十三MOS管M13的源极相连作为第五传输门1301_1的一端，第六传输门1301_2包括第十四MOS管M14和第十五MOS管M15,第十四MOS管M14的漏极和第十五MOS管M15的源极作为第六传输门1301_2的一端，第十二MOS管M12的栅极作为第五传输门1301_1的第一信号端接第二信号Set_low，第十三MOS管M13的栅极作为第五传输门1301_1的第二信号端接第一信号Set_high；第十四MOS管M14的栅极作为第六传输门1301_2的第一信号端接第二信号Set_low，第十五MOS管M15的栅极作为第六传输门1301_2的第二信号端接第一信号Set_high。

幅度比较器子模块1302包括第十六MOS管M16、第十七MOS管M17、第十八MOS管M18、第十二电阻R12和第十三电阻R13组成共用电阻负载的差分电路，第十九MOS管M19、第二十MOS管M20、第二十一MOS管M21组成的比较电路以及第二十二MOS管M22、第二十三MOS管M23、第二十四MOS管M24、第二十五MOS管M25、第二十六MOS管M26组成的有源电流镜负载差分放大器；第十六MOS管M16的栅极接第五传输门1301_1的另一端即第十二MOS管M12的源极和第十三MOS管M13的漏极，第十七MOS管M17的栅极接第六传输门1301_2的另一端即第十四MOS管M14的源极和第十五MOS管M15的漏极，第十六MOS管M16的源极、第十七MOS管M17的源极与第十八MOS管M18的漏极相连，第十六MOS管M16的漏极与第十二电阻R12、第十九MOS管M19的漏极以及第二十二MOS管M22的栅极相连，第十七MOS管M17的漏极和第十三电阻R13、第二十MOS管M20的漏极以及第二十三MOS管M23的栅极相连，第二十二MOS管M22的源极和第二十三MOS管M23的源极以及第二十四MOS管M24的漏极相连，第二十二MOS管M22的漏极与第二十五MOS管M25的漏极和栅极以及第二十六MOS管M26的栅极相连，第十八MOS管M18的源极和第二十一MOS管M21的源极以及第二十四MOS管M24的源极接地，第二十六MOS管M26的漏极和第二十三MOS管M23的漏极作为幅度比较器子模块1302的信号输出端，第十九MOS管M19的栅极和第二十MOS管M20的栅极分别连接第一参考电压源Ref+、第二参考电压源Ref-，第一参考电压源Ref+、第二参考电压源Ref-用来设置幅值阈值。

反相器子模块包括至少一个反相器，反相器的一端作为反相器子模块的输入端与幅度比较器子模块的信号输出端相连，反相器的另一端作为反相器子模块的输出端。具体地，请参见图5，在本发明实施例中，反相器子模块1303包括反相器1303_1、反相器1303_2、反相器1303_3、反相器1303_4以及第三电容C3，反相器1303_1包括第二十七MOS管M27和第二十八MOS管M28，第二十七MOS管M27的栅极和第二十八MOS管M28的栅极与反相器子模块的输入端相连，第二十七MOS管M27的漏极和第二十八MOS管M28的漏极相连与反相器1303_2的输入端相连，以此类推，反相器1303_1、反相器1303_2、第三电容C3、反相器1303_3、反相器1303_4依次串联连接。反相器1303_2、反相器1303_3、反相器1303_4的结构与反相器1303_1相同，此处不再赘述。第三电容C3的作用主要包括：(1)构成低通滤波，滤除毛刺信号；(2)实现该处的初始电压为零。

锁存器子模块1304包括第三十五MOS管M35、第三十六MOS管M36、第三十七MOS管M37、第三十八MOS管M38、第三十九MOS管M39、第四十MOS管M40、第四十一MOS管M41，第三十五MOS管M35、第三十六MOS管M36构成第七传输门1304_1，第三十五MOS管M35的漏极与第三十六MOS管M36的源极以及反相器子模块1303的输出端相连，第四十一MOS管M41的栅极接复位信号源Rst_pulse，第三十五MOS管M35的源极与第三十六MOS管M36的漏极的连接处作为锁存器子模块1304的第一信号输出端输出第一信号Set_high，第三十七MOS管M37的漏极和第三十八MOS管M38的漏极、第三十九MOS管M39的漏极和第四十MOS管M40的漏极、第四十一MOS管M41的漏极、第三十六MOS管M36的栅极以及锁存器子模块1304的第二信号输出端相连，第三十九MOS管M39的栅极和第四十MOS管M40的栅极、第三十七MOS管M37的漏极和第三十八MOS管M38的漏极以及第三十五MOS管M35的栅极与锁存器子模块1304的第二信号输出端相连，锁存器子模块1304的第二信号输出端输出第二信号Set_low。

优先地，反相器子模块1303和锁存器子模块1304之间连接有用来限流的第十四电阻R14。

幅度比较器子模块1302将差分放大器120的输出信号同预先设置的幅值阈值进行比较(该幅值阈值由第一参考电压源Ref+和第二参考电压源Ref-设置，理论上阈值大小为前后两者之差)，比较结果为模拟量，经过反相器子模块1303整形后生成数字信号，数字信号最终进入锁存器子模块1304来影响甚至改变第一信号Set_high和第二信号Set_low的值。

结合图2至图5，本发明实施例的模拟前端电路自适应选择信号的工作原理如下：

初始化时，设置第一信号Set_high和第二信号Set_low的初始值分别是0和1，第一传输门1010、第四传输门1040、第五传输门1301_1、第六传输门1301_2、第七传输门1304_1导通，第二传输门1020、第三传输门1030关断，阻抗匹配单元输出幅值最大的一组信号(第1路和第4路)给差分放大器，差分放大器对该组信号进行放大处理，其输出信号一方面作为输出给下一级电路，另一方面又输出给幅度检测判断电路，幅度检测判断电路对差分放大器输出信号的幅值与预先设置好的阈值进行比较，若差分放大器输出信号的幅值小于预先设置好的幅值阈值，则不改变第一信号set_high与第二信号set_low的初始值，若差分放大器输出信号的幅值大于预先设置好的阈值，则改变第一信号set_high与第二信号set_low的初始值，这样第一传输门1010、第四传输门1040、第五传输门1301_1、第六传输门1301_2、第七传输门1304_1关断，第二传输门1020、第三传输门1030导通，阻抗匹配单元输出幅值较小的一组信号(第2路和第3路)给差分放大器，这样就实现了自适应选择阻抗匹配单元的输出信号的目的，保证了模拟前端电路正常工作。

第四十一MOS管M41的栅极接复位信号源Rst_pulse，以起到复位电路的作用，在复位正脉冲的作用下会将锁存器子模块1304存储的第一信号Set_high和第二信号Set_low恢复到初始值0和1。

本发明实施例还提供了一种用于高速串行接口的差分接收机，包括均衡电路和上面所述的模拟前端电路，请参见图6，用于高速串行接口的差分接收机10包括模拟前端电路100和均衡电路200，模拟前端电路100的输出端与均衡电路200的输入端连接。

本发明实施例还提供了一种用于高速串行接口的接收器，包括上面所述的差分接收机。

需要说明的是，本发明实施例提供接收器、差分接收机及其模拟前端电路所适用的的高速串行接口包括不局限于PCIE、USB、RAPID IO、SATA等，对于其他可实现上述接口功能的数据传输系统，本发明均可应用，都在本发明的保护范围内。

综上所述，相比于现有技术，本发明实施例提供的用于高速串行接口的接收器、差分放大器和模拟前端电路，模拟前端电路包括阻抗匹配单元、差分放大器、幅度检测判断单元；阻抗匹配单元用于适配不同幅值的输入信号并实现输入信号的多路输出；差分放大器用于放大阻抗匹配单元的输出信号；幅度检测判断单元用于检测所述差分放大器的输出信号幅值，并判断输出幅值是否大于预先设置的幅值阈值，根据判断结果选择阻抗匹配单元的多路输出中的一路输出给差分放大器，从而避免因差分放大器的输入信号幅度过大导致差分放大器不能正常工作的问题，能够适应较大幅度范围的输入信号，并且电路结构简单，易于实现。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。

Claims (8)

1.一种用于高速串行接口的差分接收机的模拟前端电路，差分接收机位于高速串行通信口的物理层，用于将经过交流耦合后的低压差分信号LVDS或CML进行放大、均衡，其特征在于，所述模拟前端电路包括阻抗匹配单元、差分放大器、幅度检测判断单元；所述阻抗匹配单元用于适配不同幅值的输入信号并实现所述输入信号的多路输出；所述差分放大器用于放大所述阻抗匹配单元的输出信号并提供给所述幅度检测判断单元；所述幅度检测判断单元用于检测所述差分放大器的输出信号的幅值，并判断所述差分放大器的输出信号的幅值是否大于预先设置的幅值阈值，根据判断结果选择所述阻抗匹配单元的多路输出中的一路与所述差分放大器连通；

所述幅度检测判断单元包括依次连接的传输门子模块、幅度比较器子模块、反相器子模块、锁存器子模块；所述传输门子模块用来实现信号的传输与阻断；所述幅度比较器子模块用来实现信号幅值与所述幅值阈值的比较；所述反相器子模块用来将所述幅度比较器子模块的输出进行反相后提供所述锁存器子模块；所述锁存器子模块提供第一信号和第二信号同时通过所述第一信号和所述第二信号来控制所述传输门子模块的导通与关断；

所述传输门子模块包括第五传输门和第六传输门，所述第五传输门的一端接所述幅度检测判断单元的第一输入端，所述第六传输门的一端接所述幅度检测判断单元的第二输入端；所述第五传输门包括第十二MOS管和第十三MOS管，所述第十二MOS管的漏极和所述第十三MOS管的源极相连作为所述第五传输门的一端，所述第六传输门包括第十四MOS管和第十五MOS管,所述第十四MOS管的漏极和所述第十五MOS管的源极作为所述第六传输门的一端，所述第十二MOS管的栅极作为所述第五传输门的第一信号端接所述第二信号，所述第十三MOS管的栅极作为所述第五传输门的第二信号端接所述第一信号；所述第十四MOS管的栅极作为所述第六传输门的第一信号端接所述第二信号，所述第十五MOS管的栅极作为所述第六传输门的第二信号端接所述第一信号；

所述幅度比较器子模块包括第十六MOS管、第十七MOS管、第十八MOS管、第十二电阻和第十三电阻组成共用电阻负载的差分电路，第十九MOS管、第二十MOS管、第二十一MOS管组成的比较电路以及第二十二MOS管、第二十三MOS管、第二十四MOS管、第二十五MOS管、第二十六MOS管组成的有源电流镜负载差分放大器；所述第十六MOS管的栅极接所述第十二MOS管的源极和所述第十三MOS管的漏极，所述第十七MOS管的栅极接所述第十四MOS管的源极和所述第十五MOS管的漏极，所述第十六MOS管的源极、所述第十七MOS管的源极与所述第十八MOS管的漏极相连，所述第十六MOS管的漏极与所述第十二电阻、所述第十九MOS管的漏极以及所述第二十二MOS管的栅极相连，所述第十七MOS管的漏极和所述第十三电阻、所述第二十MOS管的漏极以及所述第二十三MOS管的栅极相连，所述第二十二MOS管的源极和所述第二十三MOS管的源极以及所述第二十四MOS管的漏极相连，所述第二十二MOS管的漏极与所述第二十五MOS管的漏极和栅极以及所述第二十六MOS管的栅极相连，所述第十八MOS管的源极和所述第二十一MOS管的源极以及所述第二十四MOS管的源极接地，所述第二十六MOS管的漏极和所述第二十三MOS管的漏极作为所述幅度比较器子模块的信号输出端，所述第一十九MOS管的栅极和所述第二十MOS管的栅极分别连接第一参考电压源、第二参考电压源，所述第一参考电压源和所述第二参考电压源用来设置幅值阈值；

所述反相器子模块包括至少一个反相器，所述反相器子模块的输入端与所述第二十六MOS管的漏极和所述第二十三MOS管的漏极相连；

所述锁存器子模块包括第三十五MOS管、第三十六MOS管、第三十七MOS管、第三十八MOS管、第三十九MOS管、第四十MOS管、第四十一MOS管，所述第三十五MOS管、所述第三十六MOS管构成第七传输门，所述第三十五MOS管的漏极与所述第三十六MOS管的源极以及所述反相器子模块的输出端相连，所述第四十一MOS管的栅极接复位信号源，所述第三十五MOS管的源极与所述第三十六MOS管的漏极的连接处作为所述锁存器子模块的第二信号输出端输出所述第二信号，所述第三十七MOS管的漏极和所述第三十八MOS管的漏极、所述第三十九MOS管的漏极和所述第四十MOS管的漏极、所述第四十一MOS管的漏极、所述第三十六MOS管的栅极以及所述锁存器子模块的第一信号输出端相连，所述锁存器子模块的第一信号输出端输出所述第一信号；所述第三十九MOS管的栅极和所述第四十MOS管的栅极、所述第三十七MOS管的漏极和所述第三十八MOS管的漏极以及所述第三十五MOS管的栅极与所述锁存器子模块的第二信号输出端相连，所述锁存器子模块的第二信号输出端输出所述第二信号。

2.根据权利要求1所述的模拟前端电路，其特征在于，阻抗匹配单元包括第一电容、第二电容、第一电阻支路、第二电阻支路以及至少四个传输门；所述第一电容的一端为所述阻抗匹配单元的第一输入端，所述第二电容的一端为所述阻抗匹配单元的第二输入端，所述第一电阻支路包括串联连接的第一电阻和第二电阻，所述第二电阻支路包括依次串联连接的第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻，所述第一电阻支路和所述第二电阻支路并联连接在所述第一电容的另一端和所述第二电容的另一端之间，所述第一电阻支路中所述第一电阻和所述第二电阻的连接点与所述第二电阻支路中所述第五电阻和所述第六电阻的连接点均连接有共模偏置电压源，所述第三电阻和所述第四电阻的连接点作为第一连接点，所述第四电阻和所述第五电阻的连接点作为第二连接点，所述第一连接点和所述第二连接点分别经至少一个传输门与所述阻抗匹配单元的第一输出端相连，所述第六电阻和所述第七电阻的连接点作为第三连接点，所述第七电阻和所述第八电阻的连接点作为第四连接点，所述第三连接点和所述第四连接点分别经至少一个传输门与所述阻抗匹配单元的第二输出端相连；连接在所述第一连接点和所述阻抗匹配单元的第一输出端之间的传输门的信号与连接在所述第四连接点和所述阻抗匹配单元的第二输出端之间的传输门的信号相同；连接在所述第二连接点和所述阻抗匹配单元的第一输出端之间的传输门的信号与连接在所述第三连接点和所述阻抗匹配单元的第二输出端之间的传输门的信号相同；

第一电阻R1和第二电阻、第三电阻和第八电阻、第四电阻和第七电阻、第五电阻和第六电阻分别具有相同的电气参数。

3.根据权利要求2所述的模拟前端电路，其特征在于，所述共模偏置电压源包括两个共模偏置电压源，分别为第一共模偏置电压源和第二共模偏置电压源，分别给所述第一电阻支路中所述第一电阻和所述第二电阻的连接点和所述第二电阻支路中所述第五电阻和所述第六电阻的连接点提供大小相等的共模偏置电压。

4.根据权利要求2所述的模拟前端电路，其特征在于，所述第一电阻支路中所述第一电阻和所述第二电阻的连接点与所述第二电阻支路中所述第五电阻和所述第六电阻的连接点之处与共同的共模偏置电压源相连。

5.根据权利要求1至4任一项所述的模拟前端电路，其特征在于，所述差分放大器包括第九MOS管、第十MOS管、第十一MOS管，所述第九MOS管的栅极为所述差分放大器的第一输入端，所述第十MOS管的栅极为所述差分放大器的第二输入端，所述差分放大器的第一输入端与所述阻抗匹配单元的第一输出端相连，所述差分放大器的第二输入端与所述阻抗匹配单元的第二输出端相连，所述第九MOS管的漏极作为所述差分放大器的第一输出端，所述第十MOS管的漏极作为所述差分放大器的第二输出，所述第九MOS管的源极和所述第十MOS管的源极与所述第十一MOS管的漏极相连，所述第十一MOS管的源极和栅极分别接地和偏置电压源。

6.根据权利要求1所述的模拟前端电路，其特征在于，所述高速串行接口包括PCIE、USB、RAPID IO或SATA中的一种。

7.一种用于高速串行接口的差分接收机，包括均衡电路，其特征在于，包括权利要求1至6任一项所述的模拟前端电路，所述模拟前端电路的输出端与所述均衡电路的输入端连接。

8.一种用于高速串行接口的接收器，其特征在于，包括权利要求7所述的差分接收机。