JP5269111B2 - 静電気容量検知型指紋読取りセンサ - Google Patents

Description

本発明は、静電気容量検知型指紋読み取りセンサに関する。

近年、ＩＣ（集積回路）チップを搭載したＩＣカードは、磁気ストライプカードと比較して、情報容量の増大、セキュリティ性の向上等の理由により急速に普及している。特に、電磁波を使ってデータを送受信するタイプの所謂非接触型ＩＣカードは、電車等の公共交通手段に導入され、その利便性は著しく向上している。

このようなＩＣカードは、ＩＳＯ国際規格に準じたカードサイズ（縦85.6mm,横54mm,厚さ0.76mm）に限りなく近づけることが、カードの保持や携帯の利便性から必須条件とされている。その一方で、盗難や偽造、変造といったＩＣカードの不正使用に対する防御策として指紋認証による本人確認機能に対する関心も高い。ＩＣカードのサイズの制限を満足することで利便性を損なわず、しかも、不正使用を防御するためには、ＩＣカードに搭載し得る指紋読取りセンサが不可欠となる。ＩＣカードに搭載し得る指紋読取りセンサとしては、半導体基板上にセンサ電極（金属プレート）を形成し、センサ電極上にパシベーション膜層を形成し、パシベーション膜を介して皮膚とセンサとの間の静電容量を検出し指紋の凹凸を検出する、所謂静電容量検知型の半導体指紋センサ(以下FPICという)が開発されている（特許文献１）。ＬＳＩの製造技術を用いて開発されるモノリシックなＩＣチップを用いる各種半導体指紋センサの中で低消費電力、コンパクト性、および部品数の少なさから考えて最も安価に形成し得る点を勘案すると静電容量検知型指紋センサ(以下、FPIＣと記す)が、最も有効と考えられる。

ＦＰＩＣは、図1に示されるように、指紋センシング領域に一般的に金属プレートの配列アレイで構成される複数のセンサ電極１が縦横方向に配列され、個々のセンサ電極１が、採取される指紋画像の最小構成単位であるピクセルに対応する。

各センサ電極１は、各々下層の静電容量センシング回路２と接続されると同時に、指の一部がFPICに触れたときに各センサ電極１との間に指紋の凹凸に応じた静電容量を検知できるように電気的に絶縁されたパシベーション膜層４により覆われる。

図２（ａ）にＦＰＩＣの指紋センシング領域に指の一部が触れた際の一部領域３の断面を図２（ｂ）に拡大して図示した。この図２（ｂ）で示されるとおり、パシベーション膜層４に触れた皮膚（指の隆線）が第２の電極として機能し、センサ電極１との間で距離ｄ_０に応じて容量が形成される場合と、指紋の谷に当る領域のように皮膚の表面が第２のプレートとして機能し、空気からなる絶縁層で隔離され、空隙層とパシベーション膜層の両方の容量が直列に結ばれて形成される容量Ｃ_Ｓが形成される場合とでは、顕著に前者の容量値が大きくなる。

成人の谷線の深さは約１５０μmとされているが、この値は指の表面に接するパシベーション膜層４（絶縁層）の厚さよりも遥かに大きいし、しかも空気の誘電率は絶縁層の誘電率より小さい。（静電容量∝金属対の面積／金属対間の距離、この比例式の比例定数が金属対間の誘電体固有の誘電率を表す）

結果的に、谷線の位置での容量は、隆線の位置で形成される容量の数％にしかならない。更に、成人の指紋の谷線と隆線のピッチは約６００μmとされているので、５０μmのピッチで配置されるセンサ電極１の配列（解像度５０８ｄｐｉ相当）により指紋の凹凸の情報は十分に読取り可能となる。

特許3426565 特許4198239 米国特許6,900,644 B2 特許4261127

前述のようなＦＰＩＣの優れた特性は、その一方で、指紋をセンシングする間、指先がＦＰＩＣの表面に直接触れることにより指先の表面に蓄積された静電気がセンサ電極１を通じて放電され検出回路２へと流れ、結果的にセンサ・デバイスそのものを静電破壊（electrostatic damage以下ＥＳＤという）させる可能性が生じる。

この種の静電気の放出は約２０ｋＶ程度に達することが知られているが、空気中放電による電子機器のＥＳＤテスト方法も「IEC61000-4-2」に規格化されている。
静電容量を検知するＦＰＩＣにとって、このＥＳＤ保護対策が商品化のためには不可欠であり、多くの方法が報告されている。

その一方で、厚い誘電体層をＩＣの表面に積層させることは、誘電体層の残留応力によりウェハ自体が歪んでしまうため、その後の写真製版処理工程等のウェハ製造工程に進む事は不可能になる。そのため誘電体層の厚みは、最大でも３〜５μmほどとしている。

なお、パシベーション膜層として、良く知られたポリイミド（誘電率；約4.0）を厚み３μｍに積層して用いているが、静電気の発生源が装置の表面に近付けば近付くほど、ＥＳＤ保護用のアース電極１１によるＥＳＤ保護能力より、パシベーション膜層の絶縁耐力の特性に依存するので、前述のようなパシベーション膜層では、静電容量を検知する装置のESD保護能力としては、「IEC61000-4-2」の規格値を満たすことは困難と言わざるを得ない。

一方、特許文献１には、絶縁層上に複数のセンサ電極を配列し、該複数のセンサ電極の上面及び側面をパシベーション膜で包み、更に各センサ電極の四辺を金属パターンからなる放電壁で囲むようにしたＦＰＩＣが提案されている。

このＦＰＩＣは、図３に示されたように、装置表面にセンサ電極１を取囲むように格子状にアース電極１１を設け、静電気を帯びた人間の指が装置表面に接触することにより装置表面に発生する電流は装置内部に流れずに柱状のアース電極１１から配線１３を介して接地側に流れるようにして、装置内部の容量検出回路２等への静電気の影響を抑制するものである。

反面、このＦＰＩＣではセンサ電極１と柱状のアース電極１１との間に生じる寄生容量Ｃ_ＰＸ１２が生じることとなる。この寄生容量１２は、測定すべき指の表面との間に生じる容量Ｃ_Ｓを測定すべきところに並列接続された容量としてＣ_Ｓに加算されてセンサ電極１に検知され、結果的に測定容量値のオフセットを引き上げると共に、見かけ上センサ・デバイスのダイナミック・レンジを狭める結果となり、採取されるべき指紋画像の濃淡（グレースケール）情報を損なうことになる。

特許文献２では、特許文献１におけるアース電極１１の寄生容量を軽減するために、センサ電極１の周囲をゼロ電位に設置された格子状の金属パターン（アース電極１１に対応）で取り囲むようにしたＦＰＩＣを提案した。すなわち、図３のアース電極１１が、ＥＳＤ保護のための金属パターンとしてセンサ電極１より上の層（厚さｄ_０の領域）にのみ配置される。

しかし、そのセルを覆う誘電体からなるパシベーション膜層や格子状の金属パターンの厚さと材質に関しては言及して居らず、しかも上述のように通常、厚さ（ｄ_０）の薄い誘電体層からは、二つの金属レイヤ（センサ電極と金属パターン）の高さの違いによる効果は期待できない。

それ故に、センシング電極のＥＳＤ保護の十分な効果を期待するための非常に厚い誘電体層を形成するには応力の小さい誘電体の材質を選ばなくてはならなくなる。勿論、ここで残留応力の小さい材質は、例えばＩＣカードの上にセンサ・デバイスが剥き出しに装備されることを考慮して、引掻き、衝撃等の物理的な外力に対する強度を同時に勘案して選択されなければならない（特許文献４）。

特許文献３では、正常なセンシング・ピクセルの中の数％を「犠牲用のデバイス」として静電気の放電を受けやすいデバイスで置換え、センサ・プレートと同じレベルの金属メッシュがグランドへの放電パスに配置された構造を提案している。この方法では必然的に「犠牲的なESD画素」の存在により採取される指紋画像の品質を低下させる。

そこで、本願発明者らは非常に厚い誘電体層を形成し、且つアース電極とセンサ電極間の寄生容量を軽減させると共に、アース電極による静電気の放電が容易に行われるような静電容量検知型指紋読取りセンサを開発する目的で鋭意研究した結果、下記に述べるような本願発明を完成したものである。

本願発明においては、絶縁層上に複数のセンサ電極を配列し、該複数のセンサ電極の上面及び側面をパシベーション膜で包み、更に各センサ電極の四辺を金属パターンからなる放電層で囲むようにした静電容量検知型指紋読取りセンサにおいて、上記パシペバージョン膜はシリコンオキシナイトライドをＰＥＣＶＤ法により堆積させて膜厚に形成すると共に、パシベーション膜の上面に上記放電層を設け、更にセンサ電極の四辺を囲む放電層のうち対向状に並ぶ１又は２組の放電層に電界分布の集中部を形成するようにした静電気容量検知型指紋読取りセンサを提案するものである。

即ち、本願発明者らの研究によれば、このシリコンオキシナイトライドは、屈折率1.65〜1.75、誘電率6.4〜6.8、硬度はＨ８相当の各特性を持ち、シリコンオキシナイトライドをＰＥＣＶＤ法により堆積させることにより膜厚のパシベーション膜層を形成でき、しかもこのパシベーション膜層のESD保護能力は、空気中放電による電子デバイスのＥＳＤ規格である「IEC61000-4-2」の１５ＫＶを優に超える性能を達成した。

また、膜厚のパシベーション膜の上面に放電層を設けることにより、放電層とセンサ電極の距離（ｄ）が大きくなり、放電層とセンサ電極間の寄生容量を軽減できる。

なお、上下に配置される放電層とセンサ電極は、重ならないように配置されることにより、放電層とセンサ電極間の寄生容量を軽減できる。

更に、放電層に電界分布の集中部を形成することにより、一つのセンサ電極１を囲む領域の中で最も高い電界をもたらし、放電を引き起こす可能性の最も高い場所を実現し、結果として放電層の電界分布の集中部に放電を誘導する。

なお、放電層における電界分布の集中部は、センサ電極の四辺を囲む放電層のうち対向状に並ぶ１又は２組の放電層に凹部を形成し、該凹部の対向面に突起を形成することにより設けることができる。

即ち、センサ電極を囲む放電層のうち対向状に並ぶ１又は２組の放電層に凹部を形成し、該凹部の対向面に突起を形成することにより、該凹部の突起周辺では、電場が歪み、電界分布の集中が生じ、結果として一つのセンサ電極１を囲む領域の中で最も高い電界をもたらし、放電を引き起こす可能性の最も高い場所を実現する。

更に、放電層における電界分布の集中部は、センサ電極の四辺を囲む放電層のうち対向状に並ぶ１組の放電層に凹部を形成し、該凹部の対向面に突起を形成し、他１組の対向状に並ぶ放電層の表面に突起を形成することにより設けることができる。

即ち、このような構成においても他の対向状に並ぶ放電層の表面に形成した突起の周辺にも、前記同様の電場が歪み、電界分布の集中が生じ、放電を引き起こす可能性の最も高い場所を実現する。

このＥＳＤ保護用の放電層の端は、指紋読取りセンサ・デバイスの外部を含め前記センサ電極が配置された領域外で接地に接続されるように配線され、その上に静電気が放出された場合にその電流を指紋センサ・デバイスの接地線に流れ込むように接続されている。

以上本願発明によれば、装置内部の容量検出回路等への静電気の影響を抑制でき、したがって装置の信頼性が向上するとともに、装置表面に接触した指の指紋を、安定かつ高感度で検出できる。

静電容量検知型指紋読取りセンサの概略図 （ａ）静電容量検知型指紋読取りセンサに指の置かれた状態図、（ｂ）（ａ）の領域３の拡大断面と静電容量検知の原理を示す図。 センサ電極とアース電極間との間に生じる寄生容量を示す図。 （ａ）本発明による静電容量検知型指紋センサのＡ−Ａ断面図、（ｂ）本発明による静電容量検知型指紋センサの表面の拡大図。 本発明の他の実施例を示す静電容量検知型指紋センサの表面の拡大図 シミュレーション実験の構成図 シミュレーション実験での各観測層を示す図 単純な格子状のＥＳＤ保護用金属線配列を想定して電場の強度分布を等高線で示したシミュレーションの結果を示す図 形状２１、形状３０を配備したＥＳＤ保護用金属配列を想定して電場の強度分布を等高線で示したシミュレーションの結果を示した図

絶縁層上に複数のセンサ電極を配列し、該複数のセンサ電極の上面及び側面をパシベーション膜で包み、更に各センサ電極の四辺を金属パターンからなる放電層で囲むようにした静電容量検知型指紋読取りセンサにおいて、上記パシベーション膜はシリコンオキシナイトライドをＰＥＣＶＤ法により堆積させて膜厚に形成すると共に、パシベーション膜の上面に上記放電層を設け、更にセンサ電極の四辺を囲む放電層のうち対向状に並ぶ１又は２組の放電層に電界分布の集中部を形成するようにした静電気容量検知型指紋読取りセンサ。

以下、本発明による半導体指紋センサの実施方法について図を参照して説明する。
図４（ａ）は、本発明による静電容量検知型指紋センサFPICの断面の一部を拡大したものである。この図に示されたように、パシベーション膜層（以下、IMD層４と記す）はシリコンオキシナイトライドをＰＥＣＶＤ法により堆積させることにより膜厚に形成される。

IMD層４の表面にESD保護用の格子状に放電層を構成する金属線２０を配置する。平行な金属線２０のピッチは、センサ電極１と同じで、隣接する二つのセンサ電極１の間に配置される。金属線２０の幅は、線とセンサ電極１との間の寄生容量を最小にするためにセンサ電極１に重ならないように設計され、容量の感度を損なうオフセットを生じないように考慮される。

２２は指と直接触れるコーティング層、２３が層間絶縁膜、２４が容量検知回路を形成し、その下にシリコン基材が配置される。

ESD保護用の金属線２０は、図４（ｂ）に示されるように左右に伸びた横方向の配線上に凹部を形成し、該凹部の対向面に突起を設けた形状２１にする。すなわち、形状２１は凹部の左右対向面から釘の先のような金属を向き合わせ、その端を更に細い金属線で結ぶ構造をなしている。

更に、金属線２０の幅は、センサ電極１との間の寄生容量を最小にするためにセンサ電極１に重ならないように配置され、しかも金属線２０同士のピッチは、センサ電極１と同じにする。

形状２１により電場は、２１の隙間の領域の向かい合った突起の先端で鋭い曲率を呈するようになり、その先端に集中して終わるような分布を生じる。結果として、鋭い釘の先端は、周辺の中で最も高い電場を生じる。

電場の最も高い箇所は、その周辺に比べて静電気の放電を最も受けやすいことを意味する。言い換えれば、センサ電極１およびその周辺で放電が起こるとすれば、この形状２１が選択的に放電位置になる。

すべてのESD保護用の金属線２０の端は、指紋センシング領域の縁の共通アース電極（不図示）に接続され、放電電流を迂回させるためのFPIC装置のグランドに接続される。図４（ｂ）で示されたＡＡの断面が、図４（ａ）に当る。

図５は、金属線２０に電界分布集中部を形成する他の実施例を示すものであり、横方向に配列された金属線２０には前記同様に形状２１を形成し、縦方向配列された金属線２０についてセンサ電極１に隣接する表面の中央には突起を設けた形状３０にする。形状３０にすることにより、形状２１で述べたのと同様な原理により、形状３０の隙間の領域の向かい合った突起の先端で鋭い曲率を呈するようになり、その先端に集中して終わるような分布を生じる。結果として、その周辺の中で最も高い電場を生じる。ＥＳＤ保護対策として大きく貢献する。

以上の発明により静電容量を検知する方式の指紋読取りセンサFPICの上でセンサ電極１を取り囲む形で放電に対する高い密度の電界分布（保護ポイント）が実現される。

以上ＥＳＤ保護用の金属線２０に対する前述の形状２１、３０を設けることによる効果は、電場の分布を解折するシミュレーションを用いて解析された。

シミュレーションは、ESD保護テスト「IEC６１０００―４−２」に準拠した図６に示す構成で実施した。

即ち、半径４mm（R4）の半球形からなるプローブ４０の先端をセンサ・デバイス表面から５mm離した状態でプローブ４０に１５KVを印加し、図７に示されたセンサ・デバイスの４つの各観測層（レイヤー）面での電場の強度（V/cm）を算出、解析した。センサ・デバイスの各構成要素に用いられたパラメータ（厚さ、誘電率、導電率等）の詳述は省略する。

形状２１、３０を持たない単純な格子状のESD保護用金属線配列を想定した場合の第２観測層での電場の強度分布を等高線で表したシミュレーション結果を図８に示す。

同様に、形状２１、形状３０を配備したESD保護用金属線配列を想定した場合の第２観測層での電場の強度分布を等高線で表した結果を図９に示す。

図８と図９の中で書き込まれた数値はそれぞれ、その周辺での電場強度分布の極大値を示している。

両者の図を比較するとセンサ電極１が配置されている格子の中心での電場の強度は殆ど変わらないのに対し、ＥＳＤ保護用金属線に設けられた形状２１、形状３０の近傍の値は著しく高くなっていることが判る。

各観測層でＥＳＤ保護に深く関係する位置での電場の強度を表１にまとめた。この表からパシベーション膜層４の表面に当たる第２観測層同様、センサ表面、センサ電極１の表面においても格子の中央（センサ電極１の中央）の位置では、形状２１、形状３０を設けられたことによる影響は殆ど見られないのに対し、格子の金属線上では、電界強度は約150%の増加をもたらし、電場の稠密化が見られる。

言い換えれば、形状２１、形状３０を持つたＥＳＤ保護用金属線を用いたことによりＥＳＤ保護効果は1.5倍増加することが判明した。

本発明によれば、低消費電力で最も安価に形成し得る静電容量検知型の指紋センサを広く普及している利便性の高いＩＣカード等装置に搭載し、信頼性の高い安定した本人確認手段を実現して提供できる。

１はセンサ電極
２は容量検知回路
３は図2ｂの拡大領域
４はパシベーション膜層（ＩＭＤ層）
１１はアース電極
１２は寄生容量
１３は接地線
２０はＥＳＤ保護用の金属線断面
２１は横方向に配列された金属線に施された形状
２２はコーティング層
２３は層間絶縁層
２４はシリコン基板
３０は縦方向に配列された金属線に施された形状
４０はＥＳＤテストに用いるプローブ
４１はシミュレーションによる電界分布の第１観測層
４２はシミュレーションによる電界分布の第２観測層
４３はシミュレーションによる電界分布の第３観測層
４４はシミュレーションによる電界分布の第４観測層

Claims (3)

1. 絶縁層上に複数のセンサ電極を配列し、該複数のセンサ電極の上面及び側面をパシベーション膜で包むようにした静電容量検知型指紋読み取りセンサにおいて、上記パシベーション膜上に絶縁体を重ねて膜厚に形成すると共に、上記パシベーション膜の上面に上記センサ電極の四辺を金属パターンで包み、且つ互いに同電位になるように接続した静電破壊保護用放電層を設け、更にセンサ電極の四辺を囲む放電層のうち対向状に並ぶ１又は２組の放電層の面内方向に凹部を形成し、該凹部の対向面にその先端部が互いに向き合う突起を形成して電界分布の集中部を形成するようにした静電気容量検知型指紋読み取りセンサ。
2. 絶縁層上に複数のセンサ電極を配列し、該複数のセンサ電極の上面及び側面をパシベーション膜で包み、更に各センサ電極の四辺を金属パターンからなる放電層で囲むようにした静電容量検知型指紋読み取りセンサにおいて、上記パシベーション膜上に絶縁体を重ねて膜厚に形成すると共に、上記パシベーション膜の上面に上記センサ電極の四辺を金属パターンで包み、且つ互いに同電位になるように接続した放電層を設け、更にセンサ電極の四辺を囲む放電層のうち対向状に並ぶ１組の放電層の面内方向に凹部を形成し、該凹部の対向面にその先端部が互いに向き合う突起を形成し、他１組の対向状に並ぶ放電層には突起を形成して電界分布の集中部を形成するようにした静電気容量検知型指紋読み取りセンサ。
3. 前記放電層が前記センサ電極の設置される領域外で接地に接続された請求項１又は２記載の静電気容量検知型指紋読み取りセンサ。

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