JP5266679B2 - Group III nitride electronic devices - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a group III nitride electronic device whose breakdown voltage can be increased. <P>SOLUTION: Group III nitride electronic devices 31, 41, and 51 each has a semiinsulating group III nitride substrate 32 and a group III nitride laminate 34 provided on the substrate 32. The laminate 34 includes semiinsulating group III nitride epitaxial layers 35 and 36. The laminate 34 includes a gallium nitride-based semiconductor layer 37 provided between the semiinsulating group III nitride epitaxial layers 35 and 36, and the substrate 32. An interface 33 is formed of the gallium nitride-based semiconductor layer 37 and substrate 32. The gallium nitride-based semiconductor layer 37 contains at least one of Fe, Mg, and C of concentration &ge;1/10 times as large as a peak value of silicon concentration. In the group III electronic device 31, Fe, Mg, or C contained in the gallium nitride-based semiconductor layer 37 reduces carriers from silicon piled up on the interface. <P>COPYRIGHT: (C)2009,JPO&amp;INPIT

Description

本発明は、III族窒化物電子デバイス、III族窒化物電子デバイスのための積層体ウエハ、およびIII族窒化物電子デバイスを作製する方法に関する。   The present invention relates to a group III nitride electronic device, a laminate wafer for a group III nitride electronic device, and a method of making a group III nitride electronic device.

特許文献１には、ショットキ電極からのリーク電流が低減されるIII族窒化物半導体素子が記載されている。高電子移動度トランジスタといったIII族窒化物半導体素子では、ＧａＮエピタキシャル層は、窒化ガリウム支持基体とＡｌＹＧａ１−ＹＮエピタキシャル層（０＜Ｙ≦１）との間に設けられる。ＡｌＹＧａ１−ＹＮエピタキシャル層は、１５０ｓｅｃ以下である（０００２）面ＸＲＤの半値全幅を有する。ショットキ電極は、ＡｌＹＧａ１−ＹＮエピタキシャル層上に設けられる。ショットキ電極は、高電子移動度トランジスタのゲート電極である。ソース電極およびドレイン電極は、窒化ガリウムエピタキシャル層上に設けられる。
特開２００６−３０３４３９号公報 Patent Document 1 describes a group III nitride semiconductor device in which leakage current from a Schottky electrode is reduced. In a group III nitride semiconductor device such as a high electron mobility transistor, a GaN epitaxial layer is provided between a gallium nitride supporting base and an Al Y Ga 1-Y N epitaxial layer (0 <Y ≦ 1). The Al Y Ga 1-Y N epitaxial layer has a full width at half maximum of the (0002) plane XRD of 150 sec or less. The Schottky electrode is provided on the Al Y Ga 1-Y N epitaxial layer. The Schottky electrode is a gate electrode of a high electron mobility transistor. The source electrode and the drain electrode are provided on the gallium nitride epitaxial layer.
JP 2006-303439 A

特許文献１に記載された高電子移動度トランジスタでは、−５ボルト印加時点のリーク電流は大幅に低減される。さらなる大きな電圧を印加したとき、サファイア基板上に成長された高電子移動度トランジスタのブレークダウン電圧は、導電性ＧａＮ基板上に成長された高電子移動度トランジスタよりも優る。高電子移動度トランジスタの耐圧は、例えばドレイン-ソースの距離に比例することが期待される。導電性ＧａＮ基板上に作製された高電子移動度トランジスタの大部分では、電極と基板との距離はドレイン−ソースの距離よりも短いので、電極と基板との間に電界が強まる。これ故に、素子のブレークダウン電圧は電極と基板との間の距離によって決まり、素子のブレークダウン電圧が、期待された値より低下する。   In the high electron mobility transistor described in Patent Document 1, the leakage current when -5 volts is applied is greatly reduced. When an even larger voltage is applied, the breakdown voltage of the high electron mobility transistor grown on the sapphire substrate is superior to the high electron mobility transistor grown on the conductive GaN substrate. The breakdown voltage of the high electron mobility transistor is expected to be proportional to, for example, the drain-source distance. In most high electron mobility transistors fabricated on a conductive GaN substrate, the distance between the electrode and the substrate is shorter than the drain-source distance, so the electric field is strengthened between the electrode and the substrate. Therefore, the breakdown voltage of the device is determined by the distance between the electrode and the substrate, and the breakdown voltage of the device is lower than expected.

一方、導電性ＧａＮ基板に替えて半絶縁性ＧａＮ基板に作製された高電子移動度トランジスタにおいても、発明者らの実験によれば素子のブレークダウン電圧が、期待された値より低い。発明者らの検討によれば、半絶縁性ＧａＮ基板では、その基板／エピタキシャル膜との界面に高濃度のシリコンのパイルアップが存在する。このため、素子のブレークダウン電圧は電極と基板との間の距離によって決まり、素子のブレークダウン電圧が、期待された値より低下する。   On the other hand, even in a high electron mobility transistor fabricated on a semi-insulating GaN substrate instead of the conductive GaN substrate, the breakdown voltage of the device is lower than expected according to the experiments by the inventors. According to the study by the inventors, a semi-insulating GaN substrate has a high concentration of silicon pileup at the substrate / epitaxial film interface. For this reason, the breakdown voltage of the element is determined by the distance between the electrode and the substrate, and the breakdown voltage of the element falls below an expected value.

本発明は、このような事情を鑑みてなされたものであり、ブレークダウン電圧が向上されたIII族窒化物電子デバイスを提供することを目的とし、またこのIII族窒化物電子デバイスのための積層体ウエハを提供することを目的とし、さらにIII族窒化物電子デバイスを作製する方法を提供することを目的とする。   The present invention has been made in view of such circumstances, and an object of the present invention is to provide a group III nitride electronic device having an improved breakdown voltage, and a laminate for the group III nitride electronic device. An object of the present invention is to provide a body wafer, and further to provide a method of manufacturing a group III nitride electronic device.

本発明の一側面によれば、III族窒化物電子デバイスは、（ａ）半絶縁性III族窒化物基板（以下「半絶縁性基板」と記す）と、（ｂ）半絶縁性基板上に設けられたIII族窒化物積層体（以下「積層体」と記す）とを備え、積層体は、一または複数の半絶縁性III族窒化物エピタキシャル層（以下「半絶縁性エピタキシャル層」と記す）を含み、半絶縁性基板と積層体との界面におけるＳｉ濃度のプロファイルのピーク値が、１×１０２０ｃｍ−３未満であり、半絶縁性基板と積層体との界面におけるキャリア密度が、５×１０１６ｃｍ−３以下である。 According to one aspect of the present invention, a group III nitride electronic device includes: (a) a semi-insulating group III nitride substrate (hereinafter referred to as “semi-insulating substrate”), and (b) a semi-insulating substrate. Provided with a group III nitride laminated body (hereinafter referred to as “laminated body”), and the laminated body is referred to as one or a plurality of semi-insulating group III nitride epitaxial layers (hereinafter referred to as “semi-insulating epitaxial layers”). ), The peak value of the Si concentration profile at the interface between the semi-insulating substrate and the laminate is less than 1 × 10 20 cm −3 , and the carrier density at the interface between the semi-insulating substrate and the laminate is 5 × 10 16 cm −3 or less.

このIII族窒化物電子デバイスによれば、半絶縁性基板と積層体との界面におけるキャリア濃度が上記の値以下であるので、素子のブレークダウン電圧は電極と基板との間の距離によって決まることはない。   According to this group III nitride electronic device, since the carrier concentration at the interface between the semi-insulating substrate and the laminate is not more than the above value, the breakdown voltage of the element is determined by the distance between the electrode and the substrate. There is no.

本発明に係るIII族窒化物電子デバイスでは、積層体は、半絶縁性エピタキシャル層と半絶縁性基板との間に設けられた窒化ガリウム系半導体層を含み、界面は、窒化ガリウム系半導体層と半絶縁性基板とにより形成される。例えば、窒化ガリウム系半導体層は、Ｓｉ濃度のピーク値の１／１０以上である濃度の鉄（Ｆｅ）を含むことが好ましい。このIII族窒化物電子デバイスによれば、窒化ガリウム系半導体層に含まれる鉄による準位が、界面にパイルアップしたＳｉからキャリアをトラップするので、界面におけるキャリアの濃度が低減される。或いは、窒化ガリウム系半導体層は、Ｓｉ濃度のピーク値の１／１０以上である濃度のマグネシウム（Ｍｇ）を含むことが好ましい。このIII族窒化物電子デバイスでは、窒化ガリウム系半導体層に含まれるＭｇが、界面にパイルアップしたＳｉからキャリアを補償するので、キャリア濃度が低減される。或いは、窒化ガリウム系半導体層は、Ｓｉ濃度のピーク値の１／１０以上である濃度の炭素を含むことが好ましい。このIII族窒化物電子デバイスによれば、窒化ガリウム系半導体層に含まれる炭素が、界面にパイルアップしたＳｉからキャリアの濃度を下げる。   In the group III nitride electronic device according to the present invention, the stacked body includes a gallium nitride based semiconductor layer provided between the semi-insulating epitaxial layer and the semi-insulating substrate, and the interface includes the gallium nitride based semiconductor layer. And a semi-insulating substrate. For example, the gallium nitride based semiconductor layer preferably contains iron (Fe) at a concentration that is 1/10 or more of the peak value of the Si concentration. According to this group III nitride electronic device, the level of iron contained in the gallium nitride based semiconductor layer traps carriers from Si piled up at the interface, so that the carrier concentration at the interface is reduced. Alternatively, the gallium nitride based semiconductor layer preferably contains magnesium (Mg) at a concentration that is 1/10 or more of the peak value of the Si concentration. In this group III nitride electronic device, Mg contained in the gallium nitride based semiconductor layer compensates carriers from Si piled up at the interface, so that the carrier concentration is reduced. Alternatively, the gallium nitride based semiconductor layer preferably contains carbon having a concentration that is 1/10 or more of the peak value of the Si concentration. According to this group III nitride electronic device, the carbon contained in the gallium nitride based semiconductor layer lowers the carrier concentration from Si piled up at the interface.

本発明に係るIII族窒化物電子デバイスでは、積層体は、半絶縁性エピタキシャル層と半絶縁性基板との間に設けられた緩衝層を含む。例えば、緩衝層は、ＧａＮ緩衝層であり、ＧａＮ緩衝層の厚さは、半絶縁性エピタキシャル層の厚さより薄く、界面は、ＧａＮ緩衝層と半絶縁性基板とにより形成される。このIII族窒化物電子デバイスでは、上記界面はＧａＮ緩衝層と半絶縁性基板とにより形成されているので、この緩衝層は、低温成長されるＬＴ−ＧａＮ層である。このＧａＮ緩衝層に含まれる準位が、界面にパイルアップしたＳｉからキャリアをトラップするので、界面におけるキャリアの濃度が低減される。   In the group III nitride electronic device according to the present invention, the stacked body includes a buffer layer provided between the semi-insulating epitaxial layer and the semi-insulating substrate. For example, the buffer layer is a GaN buffer layer, the thickness of the GaN buffer layer is smaller than the thickness of the semi-insulating epitaxial layer, and the interface is formed by the GaN buffer layer and the semi-insulating substrate. In this group III nitride electronic device, since the interface is formed by the GaN buffer layer and the semi-insulating substrate, the buffer layer is an LT-GaN layer grown at a low temperature. The levels contained in the GaN buffer layer trap carriers from Si piled up at the interface, so that the carrier concentration at the interface is reduced.

また、緩衝層はＡｌＮ緩衝層であり、ＡｌＮ緩衝層の厚さは、半絶縁性エピタキシャル層の厚さより薄く、界面は、ＡｌＮ緩衝層と半絶縁性基板とにより形成される。このIII族窒化物電子デバイスでは、上記界面はＡｌＮ緩衝層と半絶縁性基板とにより形成されており、この緩衝層は、低温成長されるＬＴ−ＡｌＮ層である。このＡｌＮ緩衝層に含まれる準位が、界面にパイルアップしたＳｉからキャリアをトラップするので、界面におけるキャリアの濃度が低減される。   The buffer layer is an AlN buffer layer, and the thickness of the AlN buffer layer is thinner than the thickness of the semi-insulating epitaxial layer, and the interface is formed by the AlN buffer layer and the semi-insulating substrate. In this group III nitride electronic device, the interface is formed by an AlN buffer layer and a semi-insulating substrate, and this buffer layer is an LT-AlN layer grown at a low temperature. The levels contained in the AlN buffer layer trap carriers from Si piled up at the interface, so that the carrier concentration at the interface is reduced.

さらに、緩衝層はＡｌＧａＮ緩衝層であり、ＡｌＧａＮ緩衝層の厚さは、半絶縁性エピタキシャル層の厚さより薄く、界面は、ＡｌＧａＮ緩衝層と半絶縁性基板とにより形成される。このIII族窒化物電子デバイスでは、上記界面はＡｌＧａＮ緩衝層と半絶縁性基板とにより形成されており、この緩衝層は、低温成長されるＬＴ−ＡｌＧａＮ層である。このＡｌＧａＮ緩衝層に含まれる準位が、界面にパイルアップしたＳｉからキャリアをトラップするので、界面におけるキャリアの濃度が低減される。   Further, the buffer layer is an AlGaN buffer layer, and the thickness of the AlGaN buffer layer is thinner than the thickness of the semi-insulating epitaxial layer, and the interface is formed by the AlGaN buffer layer and the semi-insulating substrate. In this group III nitride electronic device, the interface is formed by an AlGaN buffer layer and a semi-insulating substrate, and this buffer layer is an LT-AlGaN layer grown at a low temperature. The levels contained in the AlGaN buffer layer trap carriers from Si piled up at the interface, so that the carrier concentration at the interface is reduced.

本発明に係るIII族窒化物電子デバイスでは、半絶縁性基板がＧａＮからなることができる。また、本発明に係るIII族窒化物電子デバイスでは、半絶縁性基板がＡｌＧａＮからなることができる。さらに、本発明に係るIII族窒化物電子デバイスでは、半絶縁性基板がＡｌＮからなることができる。本発明に係るIII族窒化物電子デバイスは、半絶縁性基板は、１×１０１７ｃｍ−３以上の鉄を添加したＧａＮからなることが好ましい。 In the group III nitride electronic device according to the present invention, the semi-insulating substrate can be made of GaN. In the group III nitride electronic device according to the present invention, the semi-insulating substrate can be made of AlGaN. Furthermore, in the group III nitride electronic device according to the present invention, the semi-insulating substrate can be made of AlN. In the group III nitride electronic device according to the present invention, the semi-insulating substrate is preferably made of GaN to which iron of 1 × 10 17 cm −3 or more is added.

本発明に係るIII族窒化物電子デバイスでは、Ｓｉ濃度のプロファイルのピーク値が１×１０１８ｃｍ−３未満であり、界面は、半絶縁性基板と半絶縁性エピタキシャル層とにより形成される。このIII族窒化物電子デバイスによれば、半絶縁性基板と積層体との界面におけるキャリア密度が５×１０１６ｃｍ−３程度以下であるので、素子のブレークダウン電圧は電極と基板との間の距離によって決まることはない。 In the group III nitride electronic device according to the present invention, the peak value of the Si concentration profile is less than 1 × 10 18 cm −3 , and the interface is formed by the semi-insulating substrate and the semi-insulating epitaxial layer. According to this group III nitride electronic device, since the carrier density at the interface between the semi-insulating substrate and the laminate is about 5 × 10 16 cm −3 or less, the breakdown voltage of the element is between the electrode and the substrate. It is not determined by the distance.

例えば、半絶縁性基板の表面に、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびＫＯＨ過水処理のいずれかの処理を施すとき、その表面上に成長された半絶縁性エピタキシャル層と半絶縁性基板との界面において、Ｓｉ濃度のプロファイルのピーク値が１×１０１８ｃｍ−３未満にできる。このため、半絶縁性基板と積層体との界面におけるキャリア密度が５×１０１６ｃｍ−３程度以下であるので、素子のブレークダウン電圧は電極と基板との間の距離によって決まらない。 For example, when the surface of a semi-insulating substrate is subjected to any one of hydrofluoric acid over-water treatment, sulfuric acid over-water treatment, phosphoric acid cleaning treatment, and KOH over-water treatment, the semi-insulating epitaxial grown on the surface The peak value of the Si concentration profile can be made less than 1 × 10 18 cm −3 at the interface between the layer and the semi-insulating substrate. For this reason, since the carrier density at the interface between the semi-insulating substrate and the laminate is about 5 × 10 16 cm −3 or less, the breakdown voltage of the element is not determined by the distance between the electrode and the substrate.

本発明に係るIII族窒化物電子デバイスは、積層体の表面上に設けられたソース電極、ゲート電極およびドレイン電極を更に含み、ソース電極とドレイン電極との間隔は積層体の厚さより大きい。この電子デバイスによれば、半絶縁性基板の界面におけるＳｉ濃度のプロファイルのピーク値が低減されて、電子デバイスのブレークダウン電圧が電極と基板との間の距離によって決まらない。   The group III nitride electronic device according to the present invention further includes a source electrode, a gate electrode, and a drain electrode provided on the surface of the multilayer body, and the distance between the source electrode and the drain electrode is larger than the thickness of the multilayer body. According to this electronic device, the peak value of the Si concentration profile at the interface of the semi-insulating substrate is reduced, and the breakdown voltage of the electronic device is not determined by the distance between the electrode and the substrate.

本発明の別の側面は、III族窒化物電子デバイスのための積層体ウエハである。この積層体ウエハは、（ａ）半絶縁性基板と、（ｂ）半絶縁性基板上に設けられた積層体とを備え、積層体は、一または複数の半絶縁性エピタキシャル層を含み、半絶縁性基板と積層体との界面におけるＳｉ濃度のプロファイルのピーク値が、１×１０２０ｃｍ−３未満であり、半絶縁性基板と積層体との界面におけるキャリア密度が、５×１０１６ｃｍ−３以下である。また、本発明に係る積層体ウエハでは、積層体は、半絶縁性エピタキシャル層と半絶縁性基板との間に設けられたIII族窒化物半導体層を更に備えることができる。III族窒化物半導体層の厚さは半絶縁性エピタキシャル層の厚さより薄く、III族窒化物半導体層は、鉄ドープ窒化ガリウム系材料、Ｍｇドープ窒化ガリウム系材料、炭素ドープ窒化ガリウム系材料、低温成長ＧａＮ、低温成長ＡｌＧａＮ、および低温成長ＡｌＮのいずれかである。この積層体ウエハによれば、ブレークダウン電圧が向上されたIII族窒化物電子デバイスのための積層体ウエハが提供される。 Another aspect of the present invention is a laminate wafer for a III-nitride electronic device. The laminate wafer includes (a) a semi-insulating substrate and (b) a laminate provided on the semi-insulating substrate, and the laminate includes one or a plurality of semi-insulating epitaxial layers, The peak value of the Si concentration profile at the interface between the insulating substrate and the laminate is less than 1 × 10 20 cm −3 , and the carrier density at the interface between the semi-insulating substrate and the laminate is 5 × 10 16 cm. -3 or less. In the multilayer wafer according to the present invention, the multilayer body can further include a group III nitride semiconductor layer provided between the semi-insulating epitaxial layer and the semi-insulating substrate. The thickness of the group III nitride semiconductor layer is thinner than the thickness of the semi-insulating epitaxial layer. The group III nitride semiconductor layer is made of iron-doped gallium nitride material, Mg-doped gallium nitride material, carbon-doped gallium nitride material, low temperature Any of growth GaN, low temperature growth AlGaN, and low temperature growth AlN. According to this laminated wafer, a laminated wafer for a group III nitride electronic device having an improved breakdown voltage is provided.

本発明の更なる別の側面は、III族窒化物電子デバイスを作製する方法である。該方法は、（ａ）III族窒化物半導体層を半絶縁性基板の主面上に成長炉で成長する工程と、（ｂ）III族窒化物半導体層上に半絶縁性エピタキシャル層を成長炉で成長する工程とを備え、III族窒化物半導体層の厚さは半絶縁性エピタキシャル層の厚さより薄い。   Yet another aspect of the invention is a method of making a III-nitride electronic device. The method includes (a) a step of growing a group III nitride semiconductor layer on a main surface of a semi-insulating substrate in a growth furnace, and (b) a step of growing a semi-insulating epitaxial layer on the group III nitride semiconductor layer. The group III nitride semiconductor layer is thinner than the semi-insulating epitaxial layer.

本発明に係る方法では、III族窒化物半導体層は窒化ガリウム系材料からなり、半絶縁性基板とIII族窒化物半導体層との界面におけるＳｉ濃度のプロファイルのピーク値が、１×１０２０ｃｍ−３未満であり、III族窒化物半導体層には、鉄、Ｍｇおよび炭素の少なくともいずれかが添加されており、その添加量は、Ｓｉ濃度のピーク値の１／１０以上である濃度である。この方法によれば、鉄、Ｍｇおよび炭素の少なくともいずれかが添加されたIII族窒化物半導体層を半絶縁性基板上に直接に成長するので、界面におけるキャリア濃度を低減できる。 In the method according to the present invention, the group III nitride semiconductor layer is made of a gallium nitride material, and the peak value of the Si concentration profile at the interface between the semi-insulating substrate and the group III nitride semiconductor layer is 1 × 10 20 cm. Is less than −3 , and at least one of iron, Mg, and carbon is added to the group III nitride semiconductor layer, and the addition amount is a concentration that is 1/10 or more of the peak value of the Si concentration. . According to this method, since the group III nitride semiconductor layer to which at least one of iron, Mg, and carbon is added is directly grown on the semi-insulating substrate, the carrier concentration at the interface can be reduced.

或いは、本発明に係る方法では、III族窒化物半導体層の成長温度は半絶縁性エピタキシャル層の成長温度よりも低く、III族窒化物半導体層は、低温成長ＧａＮ、低温成長ＡｌＧａＮ、および低温成長ＡｌＮのいずれかであり、半絶縁性基板とIII族窒化物半導体層との界面におけるＳｉ濃度のプロファイルのピーク値が、１×１０２０ｃｍ−３未満である。この方法によれば、低温成長ＧａＮ、低温成長ＡｌＧａＮ、および低温成長ＡｌＮのいずれかであるIII族窒化物半導体層を半絶縁性基板上に直接に成長するので、界面におけるＳｉからのキャリアが、III族窒化物半導体層内の準位にトラップされ、界面におけるキャリア濃度を低減できる。 Alternatively, in the method according to the present invention, the growth temperature of the group III nitride semiconductor layer is lower than the growth temperature of the semi-insulating epitaxial layer, and the group III nitride semiconductor layer includes low temperature growth GaN, low temperature growth AlGaN, and low temperature growth. The peak value of the Si concentration profile at the interface between the semi-insulating substrate and the group III nitride semiconductor layer is less than 1 × 10 20 cm −3 . According to this method, since a group III nitride semiconductor layer that is one of low-temperature grown GaN, low-temperature grown AlGaN, and low-temperature grown AlN is directly grown on the semi-insulating substrate, carriers from Si at the interface are It is trapped at a level in the group III nitride semiconductor layer, and the carrier concentration at the interface can be reduced.

本発明に係る方法は、III族窒化物電子デバイスを作製する方法であって、（ａ）半絶縁性基板の主面の処理を行う工程と、（ｂ）半絶縁性基板の主面を処理した後に、半絶縁性基板を成長炉にセットする工程と、（ｃ）半絶縁性基板の主面上に半絶縁性エピタキシャル層を成長炉で成長する工程とを備え、処理は、フッ酸過水処理、硫酸過水処理およびＫＯＨ過水処理のいずれかであり、半絶縁性基板と半絶縁性エピタキシャル層との界面におけるＳｉ濃度のプロファイルのピーク値が、１×１０１８ｃｍ−３未満である。 The method according to the present invention is a method of manufacturing a group III nitride electronic device, comprising: (a) a step of processing a main surface of a semi-insulating substrate; and (b) processing a main surface of a semi-insulating substrate. And (c) a step of growing a semi-insulating epitaxial layer on the main surface of the semi-insulating substrate in the growth furnace. The peak value of the Si concentration profile at the interface between the semi-insulating substrate and the semi-insulating epitaxial layer is less than 1 × 10 18 cm −3 . is there.

この方法によれば、半絶縁性エピタキシャル層を成長炉で成長する前に、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびＫＯＨ過水処理を半絶縁性基板の主面に行うので、界面におけるＳｉ濃度のプロファイルのピーク値を低減できる。   According to this method, before the semi-insulating epitaxial layer is grown in the growth furnace, hydrofluoric acid overwater treatment, sulfuric acid overwater treatment, phosphoric acid cleaning treatment and KOH overwater treatment are performed on the main surface of the semi-insulating substrate. Therefore, the peak value of the Si concentration profile at the interface can be reduced.

本発明に係る方法は、半絶縁性エピタキシャル層の成長の前に、半絶縁性基板の主面上にIII族窒化物半導体層を成長炉で成長する工程を更に備えことができる。III族窒化物半導体層の厚さは半絶縁性エピタキシャル層の厚さより薄く、III族窒化物半導体層は、鉄ドープ窒化ガリウム系材料、Ｍｇドープ窒化ガリウム系材料、炭素ドープ窒化ガリウム系材料、低温成長ＧａＮ、低温成長ＡｌＧａＮ、および低温成長ＡｌＮのいずれかであり、低温成長ＧａＮ、低温成長ＡｌＧａＮ、および低温成長ＡｌＮの成長温度は半絶縁性エピタキシャル層の成長温度よりも低い。   The method according to the present invention may further comprise a step of growing a group III nitride semiconductor layer on the main surface of the semi-insulating substrate in a growth furnace before the growth of the semi-insulating epitaxial layer. The thickness of the group III nitride semiconductor layer is thinner than the thickness of the semi-insulating epitaxial layer. The group III nitride semiconductor layer is made of iron-doped gallium nitride material, Mg-doped gallium nitride material, carbon-doped gallium nitride material, low temperature One of the growth GaN, the low temperature growth AlGaN, and the low temperature growth AlN. The growth temperature of the low temperature growth GaN, the low temperature growth AlGaN, and the low temperature growth AlN is lower than the growth temperature of the semi-insulating epitaxial layer.

この方法によれば、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびＫＯＨ過水処理といった処理に加えて、上記の材料からなるIII族窒化物半導体層を形成すれば、界面におけるキャリア濃度を低減できる。   According to this method, in addition to treatments such as hydrofluoric acid overwater treatment, sulfuric acid overwater treatment, phosphoric acid cleaning treatment, and KOH overwater treatment, if a group III nitride semiconductor layer made of the above material is formed, the interface The carrier concentration can be reduced.

本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。   The above and other objects, features, and advantages of the present invention will become more readily apparent from the following detailed description of preferred embodiments of the present invention, which proceeds with reference to the accompanying drawings.

以上説明したように、本発明によれば、ブレークダウン電圧が向上されたIII族窒化物電子デバイスが提供される。また、本発明によれば、このIII族窒化物電子デバイスのための積層体ウエハが提供され、さらに、III族窒化物電子デバイスを作製する方法が提供される。   As described above, according to the present invention, a group III nitride electronic device having an improved breakdown voltage is provided. In addition, according to the present invention, a laminate wafer for the group III nitride electronic device is provided, and a method for producing the group III nitride electronic device is further provided.

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のIII族窒化物電子デバイス、III族窒化物電子デバイスのための積層体ウエハ、およびIII族窒化物電子デバイスを作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。   The knowledge of the present invention can be easily understood by considering the following detailed description with reference to the accompanying drawings shown as examples. Subsequently, referring to the attached drawings, embodiments of the group III nitride electronic device, the laminated wafer for the group III nitride electronic device, and the method of manufacturing the group III nitride electronic device of the present invention will be described. explain. Where possible, the same parts are denoted by the same reference numerals.

図１は、本実施の形態に係るIII族窒化物電子デバイスを作製する方法の主要な工程のフローを示す図面である。図２は、本実施の形態に係るIII族窒化物電子デバイスを作製する方法の主要な工程を示す図面である。   FIG. 1 is a drawing showing a flow of main steps of a method for producing a group III nitride electronic device according to the present embodiment. FIG. 2 is a drawing showing the main steps of a method for producing a group III nitride electronic device according to the present embodiment.

III族窒化物電子デバイスを作製する方法の主要な工程フロー１００ａの工程Ｓ１０１において、図２（ａ）に示されるように、半絶縁性III族窒化物基板（以下「半絶縁性基板」と記す）１１を準備する。半絶縁性基板１１としては、例えば半絶縁性ＧａＮ、半絶縁性ＡｌＧａＮまたは半絶縁性ＡｌＮからなることができる。これらの半絶縁性は、例えば鉄（Ｆｅ）等の金属を添加することにより実現される。一例では、１×１０１７ｃｍ−３以上の鉄を添加したＧａＮ基板のキャリア濃度は、例えば１×１０１５ｃｍ−３未満であり、この基板は半絶縁性を示す。引き続く説明では、理解を容易にするために、半絶縁性ＧａＮ基板１１を参照しながら説明する。 In step S101 of the main process flow 100a of the method for manufacturing a group III nitride electronic device, as shown in FIG. 2A, a semi-insulating group III nitride substrate (hereinafter referred to as a “semi-insulating substrate”). ) 11 is prepared. The semi-insulating substrate 11 can be made of, for example, semi-insulating GaN, semi-insulating AlGaN, or semi-insulating AlN. These semi-insulating properties are realized by adding a metal such as iron (Fe). In one example, the carrier concentration of a GaN substrate to which iron of 1 × 10 17 cm −3 or more is added is, for example, less than 1 × 10 15 cm −3 , and this substrate exhibits semi-insulating properties. In the description that follows, the semi-insulating GaN substrate 11 will be described for easy understanding.

工程Ｓ１０２では、半絶縁性ＧａＮ基板１１上にIII族窒化物積層体（以下「積層体」と記す）１９を形成する。この工程内の工程Ｓ１０３において、積層体の形成は、例えば有機金属気相成長（ＯＭＶＰＥ）法を用いて行われる。半絶縁性ＧａＮ基板１１を成長炉にセットして、半絶縁性ＧａＮ基板１１の主面１１ａのサーマルクリーニングをアンモニア（ＮＨ３）雰囲気中で行う。この後に、工程Ｓ１０３において、半絶縁性ＧａＮ基板１１の主面１１ａ上にIII族窒化物半導体層１３を成長炉で成長する。III族窒化物半導体層１３は、例えばＧａＮ、ＡｌＧａＮといった窒化ガリウム系材料であることが好ましく、またIII族窒化物半導体層１３には、Ｆｅ、ＭｇおよびＣの少なくともいずれか一種の元素が添加される。 In step S <b> 102, a group III nitride stacked body (hereinafter referred to as “laminated body”) 19 is formed on the semi-insulating GaN substrate 11. In step S103 in this step, the stacked body is formed using, for example, a metal organic chemical vapor deposition (OMVPE) method. The semi-insulating GaN substrate 11 is set in a growth furnace, and thermal cleaning of the main surface 11a of the semi-insulating GaN substrate 11 is performed in an ammonia (NH 3 ) atmosphere. Thereafter, in step S103, a group III nitride semiconductor layer 13 is grown on the main surface 11a of the semi-insulating GaN substrate 11 in a growth furnace. The group III nitride semiconductor layer 13 is preferably made of, for example, a gallium nitride-based material such as GaN or AlGaN, and at least one element of Fe, Mg, and C is added to the group III nitride semiconductor layer 13. The

成長炉にセットされ成長直前の半絶縁性ＧａＮ基板１１の主面１１ａには、１×１０２０ｃｍ−３未満ではあるが高濃度Ｓｉコンタミネーションが存在する。この主面１１ａ上にIII族窒化物半導体層１３が成長される。このため、半絶縁性ＧａＮ基板１１とIII族窒化物半導体層１３との界面には、上記と同様の１×１０２０ｃｍ−３未満ではあるがＳｉ濃度のプロファイルのピーク値が存在する。 High concentration Si contamination is present on the main surface 11a of the semi-insulating GaN substrate 11 set in the growth furnace and immediately before growth, although it is less than 1 × 10 20 cm −3 . Group III nitride semiconductor layer 13 is grown on main surface 11a. For this reason, at the interface between the semi-insulating GaN substrate 11 and the group III nitride semiconductor layer 13, there is a peak value of the Si concentration profile, which is less than 1 × 10 20 cm −3 as described above.

図２（ｂ）に示されるように、III族窒化物半導体層１３には、Ｓｉ濃度のピーク値の１／１０以上の濃度で所望の元素（Ｆｅ、ＭｇおよびＣの少なくともいずれか一種の元素）が添加されているので、界面におけるＳｉからのキャリアを低減される。Ｆｅ添加では、ＧａＮ中の鉄が形成する準位にキャリアがトラップされる。このため、Ｓｉはｎ型ドーパントとして活性化されているけれども、界面におけるキャリア濃度は、例えば５×１０１６ｃｍ−３程度まで低減される。Ｆｅ添加は、例えばフェロセン等を用いることができる。Ｆｅ濃度の範囲は、例えば５×１０１６ｃｍ−３以上であり、例えば１×１０２０ｃｍ−３以下である。 As shown in FIG. 2B, the group III nitride semiconductor layer 13 has a desired element (at least one element of Fe, Mg and C) at a concentration of 1/10 or more of the peak value of the Si concentration. ) Is added, carriers from Si at the interface are reduced. When Fe is added, carriers are trapped at the level formed by iron in GaN. For this reason, although Si is activated as an n-type dopant, the carrier concentration at the interface is reduced to, for example, about 5 × 10 16 cm −3 . For example, ferrocene or the like can be used for Fe addition. The range of the Fe concentration is, for example, 5 × 10 16 cm −3 or more, for example, 1 × 10 20 cm −3 or less.

Ｍｇ添加では、界面近傍には、コンタミネーションのＳｉとドーパントのＭｇの両方が存在するので、ＧａＮ中の活性化ＭｇはＳｉからの電子を補償する。このため、Ｓｉはｎ型ドーパントとして活性化されているけれども、界面におけるキャリア濃度は、例えば５×１０１６ｃｍ−３程度まで低減される。Ｍｇ添加は、例えばＣｐ２Ｍｇ等を用いることができる。Ｍｇ濃度の範囲は、例えば５×１０１６ｃｍ−３以上であり、例えば１×１０２０ｃｍ−３以下である。 When Mg is added, both contamination Si and dopant Mg are present in the vicinity of the interface, so activated Mg in GaN compensates for electrons from Si. For this reason, although Si is activated as an n-type dopant, the carrier concentration at the interface is reduced to, for example, about 5 × 10 16 cm −3 . For example, Cp 2 Mg can be used for adding Mg. The range of Mg concentration is, for example, 5 × 10 16 cm −3 or more, for example, 1 × 10 20 cm −3 or less.

Ｃ添加では、界面近傍には、コンタミネーションのＳｉとドーパントのＣの両方が存在するのでＧａＮ中のカーボン（Ｃ）はＳｉからの電子を補償する。故に、Ｓｉはｎ型ドーパントとして活性化されているけれども、界面におけるキャリア濃度は、例えば１０１６ｃｍ−３程度まで低減される。Ｃ添加は、例えばエピタキシャル成長を行うときの成長条件等によって制御されることができる。Ｃ濃度の範囲は、例えば５×１０１６ｃｍ−３以上であり、例えば１×１０２０ｃｍ−３以下である。 When C is added, both contamination Si and dopant C exist in the vicinity of the interface, so that carbon (C) in GaN compensates for electrons from Si. Therefore, although Si is activated as an n-type dopant, the carrier concentration at the interface is reduced to, for example, about 10 16 cm −3 . C addition can be controlled by, for example, growth conditions when epitaxial growth is performed. The range of C concentration is, for example, 5 × 10 16 cm −3 or more, for example, 1 × 10 20 cm −3 or less.

Ｓｉコンタミネーションの影響を低減するためには、III族窒化物半導体層１３の厚さは、例えば１ｎｍ以上であり、また例えば２００ｎｍ以下であることが好ましい。引き続く説明から理解されるように、III族窒化物半導体層１３の厚さはエピタキシャル層１５、１７の厚さより薄い。   In order to reduce the influence of Si contamination, the thickness of the group III nitride semiconductor layer 13 is preferably 1 nm or more, for example, and preferably 200 nm or less. As will be understood from the following description, the thickness of the group III nitride semiconductor layer 13 is smaller than the thickness of the epitaxial layers 15 and 17.

工程Ｓ１０４では、第１の半絶縁性III族窒化物エピタキシャル層（以下、「第１のエピタキシャル層」と記す）１５がIII族窒化物半導体層１３上に形成される。このエピタキシャル層１５は、例えば窒化ガリウム系半導体からなることができ、具体的には（ｎ型およびｐ型ドーパントを意図的に供給せずに成長された）ノンドープＧａＮからなることができる。また、工程Ｓ１０５では、第２の半絶縁性III族窒化物エピタキシャル層（以下「第２のエピタキシャル層」と記す）１７が第１のエピタキシャル層１５上に形成される。この半絶縁性ＧａＮ系半導体層１７は、例えば窒化ガリウム系半導体からなることができ、具体的には（ｎ型およびｐ型ドーパントを意図的に供給せずに成長された）ノンドープＡｌＧａＮからなることができる。本実施例では、図２（ｃ）に示されるように、半絶縁性ＧａＮ基板１１上に形成された積層体１９は、III族窒化物半導体層（例えばＦｅドープＧａＮ）１３、第１のエピタキシャル層（例えばｉ−ＧａＮ）および第２のエピタキシャル層（例えばｉ−ＡｌＧａＮ）１７を含む。しかしながら、積層体１９は、この具体例に限定されることはなく、半絶縁性基板を用いるIII族窒化物からなる横型電子デバイスのために必要なIII族窒化物層を含むことができる。   In step S <b> 104, a first semi-insulating group III nitride epitaxial layer (hereinafter referred to as “first epitaxial layer”) 15 is formed on group III nitride semiconductor layer 13. The epitaxial layer 15 can be made of, for example, a gallium nitride based semiconductor, and specifically, can be made of non-doped GaN (grown without intentionally supplying n-type and p-type dopants). In step S 105, a second semi-insulating group III nitride epitaxial layer (hereinafter referred to as “second epitaxial layer”) 17 is formed on first epitaxial layer 15. This semi-insulating GaN-based semiconductor layer 17 can be made of, for example, a gallium nitride-based semiconductor, and specifically, made of non-doped AlGaN (grown without intentionally supplying n-type and p-type dopants). Can do. In this embodiment, as shown in FIG. 2C, the stacked body 19 formed on the semi-insulating GaN substrate 11 includes a group III nitride semiconductor layer (for example, Fe-doped GaN) 13, the first epitaxial layer. A layer (eg i-GaN) and a second epitaxial layer (eg i-AlGaN) 17. However, the laminated body 19 is not limited to this specific example, and can include a group III nitride layer necessary for a lateral electronic device made of group III nitride using a semi-insulating substrate.

必要な場合には、積層体１９をエッチング等により加工することができる。工程１０６では、積層体１９上に、電子デバイスのための電極を形成する。電子デバイスがダイオードであれば、アノードおよびカソードが形成される。電子デバイスがトランジスタであれば、ソース、ドレインおよびゲートが形成される。電子デバイスのための電極のうち第１の電極は、積層体１９へのショットキ電極であり、残りの電極は積層体１９へのオーミック電極である。   If necessary, the laminate 19 can be processed by etching or the like. In step 106, an electrode for an electronic device is formed on the stacked body 19. If the electronic device is a diode, an anode and a cathode are formed. If the electronic device is a transistor, the source, drain and gate are formed. Of the electrodes for the electronic device, the first electrode is a Schottky electrode to the stacked body 19, and the remaining electrodes are ohmic electrodes to the stacked body 19.

図２（ｃ）に示される、III族窒化物電子デバイス用積層体ウエハＥは、半絶縁性基板１１と、一または複数のエピタキシャル層１５、１７を含む積層体１９とを備えている。積層体１９は、エピタキシャル層１５、１７と半絶縁性基板１１との間に設けられたIII族窒化物半導体層１３を備えることができる。半絶縁性基板１１と積層体１９との界面におけるＳｉ濃度のプロファイルのピーク値が、１×１０２０ｃｍ−３未満であり、半絶縁性基板１１と積層体１９との界面におけるキャリア密度が、５×１０１６ｃｍ−３以下である。この方法によれば、ブレークダウン電圧が向上されたIII族窒化物電子デバイスのための積層体ウエハＥが提供される。電子デバイスが、例えば高電子移動度トランジスタ（ＨＥＭＴ）であれば、積層体ウエハＥは、ＨＥＭＴのためのエピタキシャル構造を有する。 The laminated wafer E for group III nitride electronic device shown in FIG. 2C includes a semi-insulating substrate 11 and a laminated body 19 including one or a plurality of epitaxial layers 15 and 17. The stacked body 19 can include a group III nitride semiconductor layer 13 provided between the epitaxial layers 15 and 17 and the semi-insulating substrate 11. The peak value of the Si concentration profile at the interface between the semi-insulating substrate 11 and the laminate 19 is less than 1 × 10 20 cm −3 , and the carrier density at the interface between the semi-insulating substrate 11 and the laminate 19 is 5 × 10 16 cm −3 or less. According to this method, a laminated wafer E for a group III nitride electronic device having an improved breakdown voltage is provided. If the electronic device is, for example, a high electron mobility transistor (HEMT), the multilayer wafer E has an epitaxial structure for the HEMT.

図３は、本実施の形態に係る、III族窒化物電子デバイスを作製する別の方法の主要な工程のフローを示す図面である。III族窒化物電子デバイスを作製する方法の主要な工程フロー１００ｂの工程Ｓ１０１において、図２（ａ）に示されるように、半絶縁性基板１１を準備する。   FIG. 3 is a drawing showing the flow of the main steps of another method for producing a group III nitride electronic device according to the present embodiment. In step S101 of the main process flow 100b of the method for manufacturing the group III nitride electronic device, as shown in FIG. 2A, a semi-insulating substrate 11 is prepared.

工程Ｓ１０２ａでは、半絶縁性ＧａＮ基板１１上に積層体を形成する。この工程内の工程Ｓ１０２ａにおいて、積層体１９の形成は、例えばＯＭＶＰＥ法を用いて行われる。半絶縁性ＧａＮ基板１１を成長炉にセットして、半絶縁性ＧａＮ基板１１の主面１１ａのサーマルクリーニングをアンモニア（ＮＨ３）雰囲気中で行う。この後に、工程Ｓ１０７では半絶縁性ＧａＮ基板１１の主面１１ａ上にIII族窒化物半導体層１３を成長炉で成長する。III族窒化物半導体層１３は、例えば低温成長ＧａＮ、低温成長ＡｌＧａＮ、低温成長ＡｌＮといったIII族窒化物であることが好ましい。引き続く説明では、低温成長のＧａＮ、ＡｌＧａＮ、ＡｌＮは、ＬＴ−ＧａＮ、ＬＴ−ＡｌＧａＮ、ＬＴ−ＡｌＮとして参照される。 In step S102a, a stacked body is formed on the semi-insulating GaN substrate 11. In step S102a in this step, the stacked body 19 is formed using, for example, the OMVPE method. The semi-insulating GaN substrate 11 is set in a growth furnace, and thermal cleaning of the main surface 11a of the semi-insulating GaN substrate 11 is performed in an ammonia (NH 3 ) atmosphere. Thereafter, in step S107, the group III nitride semiconductor layer 13 is grown on the main surface 11a of the semi-insulating GaN substrate 11 in a growth furnace. The group III nitride semiconductor layer 13 is preferably a group III nitride such as low temperature grown GaN, low temperature grown AlGaN, or low temperature grown AlN. In the following description, low-temperature grown GaN, AlGaN, and AlN are referred to as LT-GaN, LT-AlGaN, and LT-AlN.

成長炉にセットされた成長直前の半絶縁性ＧａＮ基板１１の主面１１ａには、１×１０２０ｃｍ−３未満ではあるが高濃度のＳｉコンタミネーションが存在する。この主面１１ａ上にIII族窒化物半導体層１３が成長される。このため、半絶縁性ＧａＮ基板１１とIII族窒化物半導体層１３との界面には、上記と同様の１×１０２０ｃｍ−３未満ではあるがＳｉ濃度のプロファイルのピーク値が存在する。 The main surface 11a of the semi-insulating GaN substrate 11 set in the growth furnace immediately before the growth contains high-concentration Si contamination although it is less than 1 × 10 20 cm −3 . Group III nitride semiconductor layer 13 is grown on main surface 11a. For this reason, at the interface between the semi-insulating GaN substrate 11 and the group III nitride semiconductor layer 13, there is a peak value of the Si concentration profile, which is less than 1 × 10 20 cm −3 as described above.

ＬＴ−ＧａＮ、ＬＴ−ＡｌＧａＮ、ＬＴ−ＡｌＮのいずれかであるIII族窒化物半導体層１３を半絶縁性ＧａＮ基板上に直接に成長するので、界面におけるＳｉからのキャリアが、III族窒化物半導体層１３内の準位にトラップされる。このため、Ｓｉはｎ型ドーパントとして活性化されているけれども、界面におけるキャリア濃度は、例えば５×１０１６ｃｍ−３程度まで低減される。 Since the group III nitride semiconductor layer 13 which is any one of LT-GaN, LT-AlGaN and LT-AlN is directly grown on the semi-insulating GaN substrate, carriers from Si at the interface are group III nitride semiconductors. It is trapped at a level in the layer 13. For this reason, although Si is activated as an n-type dopant, the carrier concentration at the interface is reduced to, for example, about 5 × 10 16 cm −3 .

低温成長のIII族窒化物半導体層１３の厚さは、Ｓｉコンタミネーションの影響を低減するためには、例えば１ｎｍ以上であり、また例えば２００ｎｍ以下であることが好ましい。引き続く説明から理解されるように、III族窒化物半導体層１３の厚さはエピタキシャル層１５、１７の厚さより薄い。また、ＬＴ−ＧａＮ、ＬＴ−ＡｌＧａＮ、ＬＴ−ＡｌＮの成長温度は、エピタキシャル層１５、１７の成長温度よりも低い。低温成長のIII族窒化物半導体層１３の成長温度は、Ｓｉコンタミネーションの影響を低減するためには、例えば摂氏４５０度以上であり、また摂氏１０００度以下であることが好ましい。   The thickness of the low-temperature group III nitride semiconductor layer 13 is, for example, 1 nm or more and preferably, for example, 200 nm or less in order to reduce the influence of Si contamination. As will be understood from the following description, the thickness of the group III nitride semiconductor layer 13 is smaller than the thickness of the epitaxial layers 15 and 17. The growth temperature of LT-GaN, LT-AlGaN, and LT-AlN is lower than the growth temperature of the epitaxial layers 15 and 17. In order to reduce the influence of Si contamination, the growth temperature of the low-temperature group III nitride semiconductor layer 13 is, for example, 450 degrees Celsius or higher and preferably 1000 degrees Celsius or lower.

工程フロー１００ａと同様に、工程Ｓ１０４では、第１のエピタキシャル層１５がIII族窒化物半導体層１３上に形成される。また、工程Ｓ１０５では、第２のエピタキシャル層１７が第１のエピタキシャル層１５上に形成される。必要な場合には、積層体１９をエッチング等により加工することができる。工程１０６では、積層体１９上に、電子デバイスのための電極を形成する。   Similar to the process flow 100a, in the process S104, the first epitaxial layer 15 is formed on the group III nitride semiconductor layer 13. In step S <b> 105, the second epitaxial layer 17 is formed on the first epitaxial layer 15. If necessary, the laminate 19 can be processed by etching or the like. In step 106, an electrode for an electronic device is formed on the stacked body 19.

本実施例では、図２（ｃ）に示されるように、III族窒化物電子デバイス用積層体ウエハＥは、半絶縁性ＧａＮ基板１１と、一または複数のエピタキシャル層１５、１７を含む積層体１９を含み、また積層体１９は、III族窒化物半導体層（例えばＬＴ−ＧａＮ）１３、第１のエピタキシャル層１５（例えばｉ−ＧａＮ）および第２のエピタキシャル層（例えばｉ−ＡｌＧａＮ）１７を有する。しかしながら、積層体１９は、この具体例に限定されることはなく、半絶縁性基板を用いIII族窒化物から成る横型電子デバイスのために必要なIII族窒化物層を含むことができる。   In this example, as shown in FIG. 2C, the multilayer wafer E for group III nitride electronic device includes a semi-insulating GaN substrate 11 and one or a plurality of epitaxial layers 15 and 17. 19, and the stacked body 19 includes a group III nitride semiconductor layer (for example, LT-GaN) 13, a first epitaxial layer 15 (for example, i-GaN), and a second epitaxial layer (for example, i-AlGaN) 17. Have. However, the multilayer body 19 is not limited to this specific example, and can include a group III nitride layer necessary for a lateral electronic device made of group III nitride using a semi-insulating substrate.

図４は、本実施の形態に係る、III族窒化物電子デバイスを作製する更なる別の方法の主要な工程のフローを示す図面である。III族窒化物電子デバイスを作製する方法の主要な工程フロー１００ｃの工程Ｓ１０１において、図２（ａ）に示されるように、半絶縁性基板１１を準備する。   FIG. 4 is a drawing showing a flow of main steps of still another method for manufacturing a group III nitride electronic device according to the present embodiment. In step S101 of the main process flow 100c of the method for manufacturing the group III nitride electronic device, as shown in FIG. 2A, a semi-insulating substrate 11 is prepared.

積層体ウエハを作製するための工程Ｓ１０８では、半絶縁性ＧａＮ基板１１上に積層体１９を形成する前に、工程１０９において、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびＫＯＨ過水処理のいずれかの処理を半絶縁性基板１１の主面１１ａに施す。この処理により、半絶縁性基板１１と積層体１９との界面におけるＳｉ濃度のプロファイルのピーク値が、１×１０１８ｃｍ−３未満にまで低下する。この処理の後に、処理された半絶縁性基板を成長炉にセットする。 In step S108 for producing a laminated wafer, before forming the laminated body 19 on the semi-insulating GaN substrate 11, in step 109, hydrofluoric acid overwater treatment, sulfuric acid overwater treatment, phosphoric acid cleaning treatment, and KOH. Any treatment of the overwater treatment is performed on the main surface 11 a of the semi-insulating substrate 11. By this process, the peak value of the Si concentration profile at the interface between the semi-insulating substrate 11 and the laminate 19 is reduced to less than 1 × 10 18 cm −3 . After this treatment, the treated semi-insulating substrate is set in a growth furnace.

この工程Ｓ１０８内の工程Ｓ１０２ｂにおける積層体１９の形成は、例えばＯＭＶＰＥ法を用いて行われる。半絶縁性ＧａＮ基板１１を成長炉にセットして、半絶縁性ＧａＮ基板１１の主面１１ａのサーマルクリーニングをアンモニア（ＮＨ３）雰囲気中で行う。工程Ｓ１０４では、工程フロー１００と同様に、第１のエピタキシャル層１５が半絶縁性ＧａＮ基板１１の主面１１ａ上に形成される。 The formation of the stacked body 19 in the step S102b in the step S108 is performed using, for example, the OMVPE method. The semi-insulating GaN substrate 11 is set in a growth furnace, and thermal cleaning of the main surface 11a of the semi-insulating GaN substrate 11 is performed in an ammonia (NH 3 ) atmosphere. In step S104, the first epitaxial layer 15 is formed on the main surface 11a of the semi-insulating GaN substrate 11 as in the process flow 100.

必要な場合には、第１のエピタキシャル層１５の形成の前に、III族窒化物半導体層１３を成長することができる。III族窒化物半導体層１３は、ＬＴ−ＧａＮ、ＬＴ−ＡｌＧａＮ、ＬＴ−ＡｌＮ、Ｆｅドープ窒化ガリウム系材料、Ｍｇドープ窒化ガリウム系材料、およびＣドープ窒化ガリウム系材料であることができる。この方法によれば、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびＫＯＨ過水処理といった処理に加えて、上記の材料からなるIII族窒化物半導体層を形成すれば、界面におけるキャリア濃度を低減できる。   If necessary, the group III nitride semiconductor layer 13 can be grown before the formation of the first epitaxial layer 15. The group III nitride semiconductor layer 13 can be LT-GaN, LT-AlGaN, LT-AlN, Fe-doped gallium nitride-based material, Mg-doped gallium nitride-based material, and C-doped gallium nitride-based material. According to this method, in addition to treatments such as hydrofluoric acid overwater treatment, sulfuric acid overwater treatment, phosphoric acid cleaning treatment, and KOH overwater treatment, if a group III nitride semiconductor layer made of the above material is formed, the interface The carrier concentration can be reduced.

また、工程Ｓ１０５では、第２のエピタキシャル層１７がIII族半絶縁性ＧａＮ系半導体層１５上に形成される。必要な場合には、積層体１９をエッチング等により加工することができる。工程１０６では、積層体１９上に、電子デバイスのための電極を形成する。   In step S <b> 105, the second epitaxial layer 17 is formed on the group III semi-insulating GaN-based semiconductor layer 15. If necessary, the laminate 19 can be processed by etching or the like. In step 106, an electrode for an electronic device is formed on the stacked body 19.

本実施例では、図２（ｃ）に示されるように、III族窒化物電子デバイス用積層体ウエハＥは、半絶縁性ＧａＮ基板１１と、一または複数のエピタキシャル層１５、１７を含む積層体１９を含む。第１のエピタキシャル層１５は、半絶縁性ＧａＮ基板１１上に直接に形成されている。積層体１９は、第１のエピタキシャル層１５（例えばｉ−ＧａＮ）および第２のエピタキシャル層（例えばｉ−ＡｌＧａＮ）１７を有する。しかしながら、積層体１９は、この具体例に限定されることはなく、半絶縁性基板を用いるIII族窒化物横型電子デバイスのために必要なIII族窒化物層を含むことができる。   In this example, as shown in FIG. 2C, the multilayer wafer E for group III nitride electronic device includes a semi-insulating GaN substrate 11 and one or a plurality of epitaxial layers 15 and 17. 19 is included. The first epitaxial layer 15 is formed directly on the semi-insulating GaN substrate 11. The stacked body 19 includes a first epitaxial layer 15 (for example, i-GaN) and a second epitaxial layer (for example, i-AlGaN) 17. However, the stacked body 19 is not limited to this specific example, and can include a group III nitride layer necessary for a group III nitride lateral electronic device using a semi-insulating substrate.

成長炉にセットされ成長直前の半絶縁性ＧａＮ基板１１の主面１１ａにおけるＳｉコンタミネーションは、上記の処理により１×１０１８ｃｍ−３未満にまで低減された。この主面１１ａ上にエピタキシャル層１３が成長される。このため、半絶縁性ＧａＮ基板１１とエピタキシャル層１３との界面には、活性化されたＳｉ濃度は非常に少ない。 Si contamination in the main surface 11a of the semi-insulating GaN substrate 11 set in the growth furnace and immediately before growth was reduced to less than 1 × 10 18 cm −3 by the above treatment. Epitaxial layer 13 is grown on main surface 11a. For this reason, the activated Si concentration is very small at the interface between the semi-insulating GaN substrate 11 and the epitaxial layer 13.

引き続き、本発明の実施の形態の実施例を説明する。
（実施例）
実験Ａ： サファイア基板上に形成されたＨＥＭＴ構造
Ｃ面サファイア基板を準備した。このサファイア基板をＯＭＶＰＥ炉に投入した後、この炉内にて水素雰囲気中でサーマルクリーニングのための熱処理を行う。この後に、摂氏５５０度で低温ＡｌＮバッファ層を形成した。この後に、温度を上昇して、基板上にノンドープＧａＮエピタキシャル膜を成長した。このＧａＮ膜の厚さは、２μｍであった。次いで、ＧａＮ膜上にノンドープＡｌ０．２５Ｇａ０．７５Ｎエピタキシャル膜を成長した。このＡｌＧａＮ膜の厚さは、３０ｎｍであった。このエピタキシャル基板の二次イオン放出質量（ＳＩＭＳ）分析により、基板とノンドープＧａＮ膜との界面近傍におけるＳｉ濃度は、１×１０１６ｃｍ−３未満であり、酸素濃度は、基板に到達する前のエピタキシャル領域では、１×１０１７ｃｍ−３未満であった。また、ＣＶ測定によればキャリアは１×１０１５ｃｍ−３未満であった。つまり、ノンドープＧａＮ膜は半絶縁性である。 Next, examples of the embodiment of the present invention will be described.
(Example)
Experiment A: A HEMT structure C-plane sapphire substrate formed on a sapphire substrate was prepared. After the sapphire substrate is put into an OMVPE furnace, heat treatment for thermal cleaning is performed in a hydrogen atmosphere in the furnace. After this, a low temperature AlN buffer layer was formed at 550 degrees Celsius. Thereafter, the temperature was raised to grow a non-doped GaN epitaxial film on the substrate. The thickness of this GaN film was 2 μm. Next, a non-doped Al 0.25 Ga 0.75 N epitaxial film was grown on the GaN film. The thickness of this AlGaN film was 30 nm. From the secondary ion emission mass (SIMS) analysis of the epitaxial substrate, the Si concentration in the vicinity of the interface between the substrate and the non-doped GaN film is less than 1 × 10 16 cm −3 , and the oxygen concentration is In the epitaxial region, it was less than 1 × 10 17 cm −3 . Moreover, according to the CV measurement, the carrier was less than 1 × 10 15 cm −3 . That is, the non-doped GaN film is semi-insulating.

実験Ｂ：導電性ＧａＮ基板上に形成されたＨＥＭＴ構造
導電性ＧａＮ基板（キャリア濃度１×１０１８ｃｍ−３）を準備した。このＧａＮ基板をＯＭＶＰＥ炉に投入した後、炉内にてＧａＮ基板の表面のサーマルクリーニングの熱処理を行った。この熱処理の条件は、アンモニア雰囲気、摂氏９５０度、圧力２００ｔｏｒｒ、ＮＨ３流量１５ｓｌｍ、Ｈ２流量５ｓｌｍであった。この熱処理の後に、導電性ＧａＮ基板上にノンドープＧａＮエピタキシャル膜を成長した。このＧａＮ膜の厚さは、２μｍであった。次いで、ＧａＮ膜上に、ノンドープＡｌ０．２５Ｇａ０．７５Ｎエピタキシャル膜を成長した。このＡｌＧａＮ膜の厚さは、３０ｎｍであった。ＳＩＭＳ分析によれば、基板とノンドープＧａＮ膜との界面近傍におけるＳｉ濃度は、１×１０２０ｃｍ−３未満であり、界面にＳｉのパイルアップが観測された。ＣＶ測定によれば、キャリアは５×１０１８ｃｍ−３程度であった。 Experiment B: A HEMT structure conductive GaN substrate (carrier concentration 1 × 10 18 cm −3 ) formed on a conductive GaN substrate was prepared. After the GaN substrate was put into an OMVPE furnace, a heat treatment for thermal cleaning of the surface of the GaN substrate was performed in the furnace. The heat treatment conditions were ammonia atmosphere, 950 degrees Celsius, pressure 200 torr, NH 3 flow rate 15 slm, and H 2 flow rate 5 slm. After this heat treatment, a non-doped GaN epitaxial film was grown on the conductive GaN substrate. The thickness of this GaN film was 2 μm. Next, a non-doped Al 0.25 Ga 0.75 N epitaxial film was grown on the GaN film. The thickness of this AlGaN film was 30 nm. According to SIMS analysis, the Si concentration in the vicinity of the interface between the substrate and the non-doped GaN film was less than 1 × 10 20 cm −3 , and Si pileup was observed at the interface. According to the CV measurement, the carrier was about 5 × 10 18 cm −3 .

実験Ｃ：半絶縁性ＧａＮ基板上に直接に形成されたＨＥＭＴ構造
半絶縁性ＧａＮ基板（キャリア濃度１×１０１５ｃｍ−３以下）を準備した。このＧａＮ基板をＯＭＶＰＥ炉に投入した後、実験Ｂと同様に、炉内にてＧａＮ基板の表面のサーマルクリーニングの熱処理を行った。この熱処理の後に、半絶縁性ＧａＮ基板上にノンドープＧａＮエピタキシャル膜を成長した。このＧａＮ膜の厚さは、２μｍであった。次いで、ＧａＮ膜上に、ノンドープＡｌ０．２５Ｇａ０．７５Ｎエピタキシャル膜を成長した。このＡｌＧａＮ膜の厚さは、３０ｎｍであった。ＳＩＭＳ分析によれば、基板とノンドープＧａＮ膜との界面近傍におけるＳｉ濃度は、１×１０２０ｃｍ−３未満であり、界面にＳｉのパイルアップが観測された。界面のＳｉは活性化されており、ＣＶ測定によればキャリアは５×１０１８ｃｍ−３程度であった。 Experiment C: A HEMT structure semi-insulating GaN substrate (carrier concentration of 1 × 10 15 cm −3 or less) formed directly on a semi-insulating GaN substrate was prepared. After the GaN substrate was put into the OMVPE furnace, the surface of the GaN substrate was heat-treated in the furnace in the same manner as in Experiment B. After this heat treatment, a non-doped GaN epitaxial film was grown on the semi-insulating GaN substrate. The thickness of this GaN film was 2 μm. Next, a non-doped Al 0.25 Ga 0.75 N epitaxial film was grown on the GaN film. The thickness of this AlGaN film was 30 nm. According to SIMS analysis, the Si concentration in the vicinity of the interface between the substrate and the non-doped GaN film was less than 1 × 10 20 cm −3 , and Si pileup was observed at the interface. The Si at the interface was activated, and the carrier was about 5 × 10 18 cm −3 according to CV measurement.

実験Ｄ：半絶縁性ＧａＮ基板のフッ酸過水処理後に形成されたＨＥＭＴ構造
半絶縁性ＧａＮ基板（キャリア濃度１×１０１５ｃｍ−３以下）を準備した。このＧａＮ基板をＯＭＶＰＥ炉に投入する前に、半絶縁性ＧａＮ基板の表面にフッ酸過水処理（摂氏８０度で２０分間）を行った。また、この処理後に、純水を用いて基板を処理した。処理後に速やかに、このＧａＮ基板をＯＭＶＰＥ炉に投入した。実験Ｂと同様に、炉内にてＧａＮ基板の表面のサーマルクリーニングの熱処理を行った。この熱処理の後に、半絶縁性ＧａＮ基板上にノンドープＧａＮエピタキシャル膜を成長した。このＧａＮ膜の厚さは、２μｍであった。次いで、ＧａＮ膜上に、ノンドープＡｌ０．２５Ｇａ０．７５Ｎエピタキシャル膜を成長した。このＡｌＧａＮ膜の厚さは、３０ｎｍであった。ＳＩＭＳ分析によれば、基板とノンドープＧａＮ膜との界面近傍におけるＳｉ濃度は、１×１０１８ｃｍ−３未満であり、界面におけるＳｉのパイルアップが上記の処理により低減された。界面のＳｉは活性化されていたけれども、ＣＶ測定によればキャリアは５×１０１６ｃｍ−３程度であり、良好な結果を得た。 Experiment D: A HEMT structure semi-insulating GaN substrate (carrier concentration of 1 × 10 15 cm −3 or less) formed after hydrofluoric acid overwater treatment of a semi-insulating GaN substrate was prepared. Before the GaN substrate was put into the OMVPE furnace, the surface of the semi-insulating GaN substrate was subjected to hydrofluoric acid overwater treatment (80 degrees Celsius for 20 minutes). Further, after this treatment, the substrate was treated with pure water. Immediately after the treatment, this GaN substrate was put into an OMVPE furnace. As in Experiment B, heat treatment for thermal cleaning of the surface of the GaN substrate was performed in the furnace. After this heat treatment, a non-doped GaN epitaxial film was grown on the semi-insulating GaN substrate. The thickness of this GaN film was 2 μm. Next, a non-doped Al 0.25 Ga 0.75 N epitaxial film was grown on the GaN film. The thickness of this AlGaN film was 30 nm. According to SIMS analysis, the Si concentration in the vicinity of the interface between the substrate and the non-doped GaN film was less than 1 × 10 18 cm −3 , and Si pileup at the interface was reduced by the above treatment. Although Si at the interface was activated, the carrier was about 5 × 10 16 cm −3 according to the CV measurement, and good results were obtained.

半絶縁性基板のためのフッ酸過水処理の一例を示す：
（１）アセトン洗浄：１０分
（２）超純水リンス：５分
（３）ＨＦ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：１０の溶液、１０分、（摂氏４０度）
（４）超純水リンス：５分
（５）ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：５の溶液、１０分、（摂氏４０度）
（６）超純水リンス：５分
（７）Ｎ２ブロー：２０秒
クリーンルームであっても空気中に放置するだけで、ＧａＮ基板表面にＳｉが付着する。このため、Ｎ２ブロー後に直ちに、基板をウエハトレーに入れた後に、このトレイを窒素で満たされた密閉容器に移す。この密閉容器内においても、Ｓｉの付着量が増加する。導電性ＧａＮ基板を用いる光デバイスや縦型電子デバイスでは、界面におけるＳｉのパイルアップの影響は表れない。半絶縁性基板の洗浄工程から結晶成長工程までの時間（大気に曝されている時間）を短くすることにより、上記界面でのＳｉのパイルアップを低下できる。しかしながら、このように配慮した工程を含む作製フローでも、本実施の形態での電子デバイスの構造、その作製方法および積層体ウエハは、Ｓｉの影響を除くために有効である。 An example of hydrofluoric acid overwater treatment for a semi-insulating substrate is shown:
(1) Acetone washing: 10 minutes (2) Ultrapure water rinse: 5 minutes (3) HF: H 2 O 2 : H 2 O = 1: 1: 10 solution, 10 minutes, (40 degrees Celsius)
(4) Ultrapure water rinse: 5 minutes (5) NH 4 OH: H 2 O 2 : H 2 O = 1: 1: 5 solution, 10 minutes (40 degrees Celsius)
(6) Ultrapure water rinse: 5 minutes (7) N 2 blow: 20 seconds Even in a clean room, Si is attached to the surface of the GaN substrate simply by leaving it in the air. For this reason, immediately after N 2 blowing, the substrate is placed in a wafer tray and then transferred to a sealed container filled with nitrogen. Even in this sealed container, the amount of deposited Si increases. In an optical device or a vertical electronic device using a conductive GaN substrate, the influence of Si pileup at the interface does not appear. By shortening the time from the cleaning process of the semi-insulating substrate to the crystal growth process (time exposed to the atmosphere), the pile-up of Si at the interface can be reduced. However, even in a manufacturing flow including the steps considered in this way, the structure of the electronic device, the manufacturing method thereof, and the laminated wafer in this embodiment are effective for removing the influence of Si.

実験Ｅ：半絶縁性ＧａＮ基板を化学処理せずに、ドープ層を含むＨＥＭＴ構造を形成
半絶縁性ＧａＮ基板（キャリア濃度１×１０１５ｃｍ−３以下）を準備した。このＧａＮ基板をＯＭＶＰＥ炉に投入した後に、実験Ｂと同様に、炉内にてＧａＮ基板の表面のサーマルクリーニングの熱処理を行った。この熱処理の後に、半絶縁性ＧａＮ基板上に、１×１０１９ｃｍ−３のＭｇ濃度を有するＧａＮ層を成長した。このＧａＮ膜の厚さは、０．１μｍであった。ノンドープＧａＮエピタキシャル膜を成長した。このＧａＮ膜の厚さは、１．９μｍであった。次いで、ＧａＮ膜上に、ノンドープＡｌ０．２５Ｇａ０．７５Ｎエピタキシャル膜を成長した。このＡｌＧａＮ膜の厚さは、３０ｎｍであった。ＳＩＭＳ分析によれば、基板とノンドープＧａＮ膜との界面近傍におけるＳｉ濃度は、１×１０２０ｃｍ−３未満であり、界面にＳｉのパイルアップが観測された。界面のＳｉは活性化されていたけれども、ＣＶ測定によればキャリアは５×１０１６ｃｍ−３程度であり、良好な結果を得た。 Experiment E: A semi-insulating GaN substrate (with a carrier concentration of 1 × 10 15 cm −3 or less) was prepared without forming a HEMT structure including a doped layer without chemically treating the semi-insulating GaN substrate. After the GaN substrate was put into the OMVPE furnace, the surface of the GaN substrate was heat-treated in the furnace as in Experiment B. After this heat treatment, a GaN layer having an Mg concentration of 1 × 10 19 cm −3 was grown on the semi-insulating GaN substrate. The thickness of this GaN film was 0.1 μm. A non-doped GaN epitaxial film was grown. The thickness of this GaN film was 1.9 μm. Next, a non-doped Al 0.25 Ga 0.75 N epitaxial film was grown on the GaN film. The thickness of this AlGaN film was 30 nm. According to SIMS analysis, the Si concentration in the vicinity of the interface between the substrate and the non-doped GaN film was less than 1 × 10 20 cm −3 , and Si pileup was observed at the interface. Although Si at the interface was activated, the carrier was about 5 × 10 16 cm −3 according to the CV measurement, and good results were obtained.

実験Ｆ：半絶縁性ＧａＮ基板を化学処理せずに、ＬＴ−ＡｌＮ層を含むＨＥＭＴ構造を形成
半絶縁性ＧａＮ基板（キャリア濃度１×１０１５ｃｍ−３以下）を準備した。このＧａＮ基板をＯＭＶＰＥ炉に投入した後に、実験Ｂと同様に、炉内にてＧａＮ基板の表面のサーマルクリーニングの熱処理を行った。この熱処理の後に、半絶縁性ＧａＮ基板上に、摂氏５５０度でＡｌＮ層を成長した。このＡｌＮ層の厚さは、１０ｎｍであった。次いで、ノンドープＧａＮエピタキシャル膜を成長した。このＧａＮ膜の厚さは、２．０μｍであった。次いで、このＧａＮ膜上に、ノンドープＡｌ０．２５Ｇａ０．７５Ｎエピタキシャル膜を成長した。このＡｌＧａＮ膜の厚さは、３０ｎｍであった。ＳＩＭＳ分析によれば、基板とノンドープＧａＮ膜との界面近傍におけるＳｉ濃度は、１×１０２０ｃｍ−３未満であり、界面にＳｉのパイルアップが観測された。界面のＳｉは活性化されていたけれども、ＣＶ測定によればキャリアは５×１０１６ｃｍ−３程度であり、良好な結果を得た。 Experiment F: A semi-insulating GaN substrate (carrier concentration 1 × 10 15 cm −3 or less) was prepared without forming a semi-insulating GaN substrate and forming a HEMT structure including an LT-AlN layer. After the GaN substrate was put into the OMVPE furnace, the surface of the GaN substrate was heat-treated in the furnace as in Experiment B. After this heat treatment, an AlN layer was grown at 550 degrees Celsius on the semi-insulating GaN substrate. The thickness of this AlN layer was 10 nm. Next, a non-doped GaN epitaxial film was grown. The thickness of this GaN film was 2.0 μm. Next, a non-doped Al 0.25 Ga 0.75 N epitaxial film was grown on the GaN film. The thickness of this AlGaN film was 30 nm. According to SIMS analysis, the Si concentration in the vicinity of the interface between the substrate and the non-doped GaN film was less than 1 × 10 20 cm −3 , and Si pileup was observed at the interface. Although Si at the interface was activated, the carrier was about 5 × 10 16 cm −3 according to the CV measurement, and good results were obtained.

上記の実験Ａ−ＥによりＨＥＭＴ構造を含む積層体ウエハを準備した後、トランジスタのためのドレイン（Ｄ）電極・ソース（Ｓ）電極・ゲート（Ｇ）電極を積層体ウエハ上に形成して、ＨＥＭＴデバイスを作製した。ドレイン・ソース電極はオーミック電極であり、ゲート電極はショットキー電極である。図５は、本実施の形態に係るトランジスタの一例としてＨＥＭＴ構造を示す図面である。本実験例では、ドレイン電極とドレイン電極の間の距離Ｌは１２μｍであり、そのちょうど中間に２μｍ幅のゲート電極を配置した。基板の表面と積層体の上面との距離（積層体の厚さ）Ｔは、距離Ｌよりも小さい。実験Ｄ、実験Ｅおよび実験Ｆにより作製されたトランジスタは、それぞれ、図５（ａ）、図５（ｂ）および図５（ｃ）に示される構造を有する。   After preparing a multilayer wafer including a HEMT structure by the above-mentioned experiment AE, a drain (D) electrode, a source (S) electrode, and a gate (G) electrode for a transistor are formed on the multilayer wafer. A HEMT device was fabricated. The drain / source electrode is an ohmic electrode, and the gate electrode is a Schottky electrode. FIG. 5 illustrates a HEMT structure as an example of a transistor according to this embodiment. In this experimental example, the distance L between the drain electrode and the drain electrode is 12 μm, and a gate electrode having a width of 2 μm is arranged just in the middle. A distance T (thickness of the laminated body) T between the surface of the substrate and the upper surface of the laminated body is smaller than the distance L. Transistors fabricated by Experiment D, Experiment E, and Experiment F have the structures shown in FIGS. 5A, 5B, and 5C, respectively.

−５ボルトの電圧をゲートに印加すると共に、ドレイン−ソース間に−５ボルトの逆バイアスを印加して、リーク電流を測定した。−１００ボルトの逆バイアスを印加した際にリーク電流も測定した。さらに大きな逆バイアスを印加して、素子のブレークダウン電圧も測定した。ブレークダウン電圧の定義は、素子が破壊されるときの電圧とした。以下のとおりであった。   While applying a voltage of -5 volts to the gate and applying a reverse bias of -5 volts between the drain and the source, the leakage current was measured. The leakage current was also measured when a reverse bias of −100 volts was applied. The breakdown voltage of the device was also measured by applying a larger reverse bias. The breakdown voltage was defined as the voltage at which the device was destroyed. It was as follows.

リーク電流は単位（Ａ／ｍｍ）で表される。
実験 リーク電流（−５Ｖ） リーク電流（−１００Ｖ） 破壊電圧
実験Ａ １．２×１０−３Ａ／ｍｍ ６．４×１０−３Ａ／ｍｍ ２３２Ｖ
実験Ｂ ２．０×１０−８Ａ／ｍｍ １．８×１０−１Ａ／ｍｍ １０８Ｖ
実験Ｃ １．４×１０−８Ａ／ｍｍ ６．２×１０−２Ａ／ｍｍ １５６Ｖ
実験Ｄ １．１×１０−８Ａ／ｍｍ ３．２×１０−６Ａ／ｍｍ ２８５Ｖ
実験Ｅ ２．６×１０−８Ａ／ｍｍ ８．４×１０−６Ａ／ｍｍ ２７９Ｖ
実験Ｆ ６．９×１０−８Ａ／ｍｍ ３．５×１０−６Ａ／ｍｍ ２６６Ｖ Leakage current is expressed in units (A / mm).
Experiment Leakage current (−5V) Leakage current (−100V) Breakdown voltage experiment A 1.2 × 10 −3 A / mm 6.4 × 10 −3 A / mm 232V
Experiment B 2.0 × 10 −8 A / mm 1.8 × 10 −1 A / mm 108V
Experiment C 1.4 × 10 −8 A / mm 6.2 × 10 −2 A / mm 156V
Experiment D 1.1 × 10 −8 A / mm 3.2 × 10 −6 A / mm 285V
Experiment E 2.6 × 10 −8 A / mm 8.4 × 10 −6 A / mm 279V
Experiment F 6.9 × 10 −8 A / mm 3.5 × 10 −6 A / mm 266V

実験Ｄでは、フッ酸過水処理を用いたが、硫酸過水処理、リン酸洗浄処理やＫＯＨ過水処理等でも同様の効果があった。実験Ｅでは、添加元素Ｍｇを用いたが、鉄や炭素でも同様の効果があった。実験ＦではＬＴ−ＡｌＮを用いたが、ＬＴ−ＧａＮやＬＴ−ＡｌＧａＮ等でも同様の効果があった。また、実験Ｅや実験Ｆにおいて、積層体を成長する直前に、実験Ｄのようにフッ酸洗浄などを行うことによって基板表面のＳｉ濃度を低減できた。この組み合わせにより、より低いリーク電流・破壊電圧を実現することができた。これらの実験から理解されるように、実験Ｄ、Ｅ、Ｆに適用した技術の組み合わせによってさらなる特性の向上が可能である。   In Experiment D, hydrofluoric acid overwater treatment was used, but similar effects were also obtained in sulfuric acid overwater treatment, phosphoric acid washing treatment, KOH overwater treatment, and the like. In Experiment E, the additive element Mg was used, but iron and carbon had the same effect. In Experiment F, LT-AlN was used, but LT-GaN, LT-AlGaN, and the like had the same effect. Further, in Experiment E and Experiment F, the Si concentration on the substrate surface could be reduced by performing hydrofluoric acid cleaning or the like as in Experiment D immediately before growing the laminate. By this combination, a lower leakage current / breakdown voltage could be realized. As can be understood from these experiments, the characteristics can be further improved by a combination of techniques applied to Experiments D, E, and F.

図５を参照しながら、ＨＥＭＴといった電子デバイスの構造を説明するが、本実施の形態から理解されるように、電子デバイスはＭＩＳ型電界効果トランジスタ、ＭＥＳ型電界効果トランジスタ等でもよい。III族窒化物電子デバイスの一例としてトランジスタ（ＨＥＭＴ）３１、４１、５１は、半絶縁性III族窒化物基板（以下、「半絶縁性基板」と記す）３２と、III族窒化物積層体（以下「積層体」と記す）３４とを備える。積層体３４は、半絶縁性基板３２上に設けられている。積層体３４は、一または複数のエピタキシャル層３５、３６を含む。半絶縁性基板３２と積層体３４との界面３３におけるＳｉ濃度のプロファイルのピーク値が、１×１０２０ｃｍ−３未満である。基板３２と積層体３４との界面におけるキャリア密度が５×１０１６ｃｍ−３以下である。積層体３４には、電極Ｓ、Ｇ、Ｄが形成されている。このIII族窒化物電子デバイス３１、４１、５１によれば、半絶縁性基板３２と積層体３４との界面３３におけるキャリア濃度が上記の値以下であるので、素子のブレークダウン電圧は電極と半絶縁性基板との間の距離によって決まることはない。 The structure of an electronic device such as a HEMT will be described with reference to FIG. 5, but as will be understood from the present embodiment, the electronic device may be a MIS field effect transistor, a MES type field effect transistor, or the like. As an example of a group III nitride electronic device, transistors (HEMTs) 31, 41, 51 include a semi-insulating group III nitride substrate (hereinafter referred to as “semi-insulating substrate”) 32, a group III nitride laminate ( (Hereinafter referred to as “laminate”) 34. The stacked body 34 is provided on the semi-insulating substrate 32. The stacked body 34 includes one or a plurality of epitaxial layers 35 and 36. The peak value of the Si concentration profile at the interface 33 between the semi-insulating substrate 32 and the stacked body 34 is less than 1 × 10 20 cm −3 . The carrier density at the interface between the substrate 32 and the stacked body 34 is 5 × 10 16 cm −3 or less. In the stacked body 34, electrodes S, G, and D are formed. According to the group III nitride electronic devices 31, 41, 51, since the carrier concentration at the interface 33 between the semi-insulating substrate 32 and the laminate 34 is equal to or less than the above value, the breakdown voltage of the element is less than that of the electrode and the half. It is not determined by the distance between the insulating substrate.

電子デバイス３１では、積層体３４は、エピタキシャル層３５、３６と基板３２との間に設けられた窒化ガリウム系半導体層３７を含む。界面３３は、窒化ガリウム系半導体層３７と半絶縁性基板３２とにより形成される。窒化ガリウム系半導体層３７は、Ｓｉ濃度のピーク値の１／１０以上である濃度のＦｅ、Ｍｇ、Ｃの少なくともいずれかを含む。この電子デバイス３１によれば、窒化ガリウム系半導体層３７に含まれるＦｅ、Ｍｇ、Ｃが、界面にパイルアップしたＳｉからキャリアを低減する。   In the electronic device 31, the stacked body 34 includes a gallium nitride based semiconductor layer 37 provided between the epitaxial layers 35 and 36 and the substrate 32. The interface 33 is formed by the gallium nitride based semiconductor layer 37 and the semi-insulating substrate 32. The gallium nitride based semiconductor layer 37 contains at least one of Fe, Mg, and C at a concentration that is 1/10 or more of the peak value of the Si concentration. According to this electronic device 31, Fe, Mg, and C contained in the gallium nitride based semiconductor layer 37 reduce carriers from Si piled up at the interface.

電子デバイス４１は、積層体３４に替えてIII族窒化物積層体（以下「積層体」と記す）４４を有する。積層体４４は、エピタキシャル層３５、３６と半絶縁性基板３２との間に設けられた緩衝層４７を含む。緩衝層４７は、ＧａＮ、ＡｌＧａＮ、ＡｌＮ等からなることができ、好ましくはＬＴ−ＧａＮ、ＬＴ−ＡｌＧａＮ、ＬＴ−ＡｌＮ等からなる。緩衝層４７の厚さはエピタキシャル層３５の厚さより薄い。界面４３は、緩衝層と半絶縁性基板３３とにより形成される。この緩衝層４７に含まれる準位が、界面４３にパイルアップしたＳｉからキャリアをトラップするので、界面４３におけるキャリアの濃度が低減される。   The electronic device 41 includes a group III nitride laminate (hereinafter referred to as “laminate”) 44 instead of the laminate 34. The stacked body 44 includes a buffer layer 47 provided between the epitaxial layers 35 and 36 and the semi-insulating substrate 32. The buffer layer 47 can be made of GaN, AlGaN, AlN or the like, and is preferably made of LT-GaN, LT-AlGaN, LT-AlN or the like. The buffer layer 47 is thinner than the epitaxial layer 35. The interface 43 is formed by the buffer layer and the semi-insulating substrate 33. The levels contained in the buffer layer 47 trap carriers from Si piled up on the interface 43, so that the carrier concentration at the interface 43 is reduced.

電子デバイス５１は、積層体３４に替えてIII族窒化物積層体（以下「積層体」と記す）５４を有する。積層体５４は、エピタキシャル層３５、３６を含み、エピタキシャル層３５は半絶縁性基板３２上に直接に形成される。この形成の前に、半絶縁性基板３２の表面３２ａに、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびＫＯＨ過水処理のいずれかの処理を施している。この処理により、その表面３２ａ上に成長されたエピタキシャル層３５と半絶縁性基板３２との界面５３において、Ｓｉ濃度のプロファイルピーク値が１×１０１８ｃｍ−３未満にできる。 The electronic device 51 includes a group III nitride laminate (hereinafter referred to as “laminate”) 54 instead of the laminate 34. The stacked body 54 includes epitaxial layers 35 and 36, and the epitaxial layer 35 is formed directly on the semi-insulating substrate 32. Prior to this formation, the surface 32a of the semi-insulating substrate 32 is subjected to any one of hydrofluoric acid overwater treatment, sulfuric acid overwater treatment, phosphoric acid cleaning treatment, and KOH overwater treatment. By this treatment, the profile peak value of the Si concentration can be made less than 1 × 10 18 cm −3 at the interface 53 between the epitaxial layer 35 and the semi-insulating substrate 32 grown on the surface 32a.

以上説明したように、半絶縁性基板３２と積層体３４、４４、５４との界面３３、４３、５３におけるキャリア密度が上記の値以下であるので、素子のブレークダウン電圧は電極（Ｓ、Ｇ、Ｄ）と半絶縁性基板３２との間の距離によって決まらない。   As described above, since the carrier density at the interfaces 33, 43, 53 between the semi-insulating substrate 32 and the laminates 34, 44, 54 is equal to or less than the above value, the breakdown voltage of the element is the electrode (S, G D) and the distance between the semi-insulating substrate 32 and the like.

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。   While the principles of the invention have been illustrated and described in the preferred embodiments, it will be appreciated by those skilled in the art that the invention can be modified in arrangement and detail without departing from such principles. The present invention is not limited to the specific configuration disclosed in the present embodiment. We therefore claim all modifications and changes that come within the scope and spirit of the following claims.

図１は、本実施の形態に係るIII族窒化物電子デバイスを作製する方法の主要な工程のフローを示す図面である。FIG. 1 is a drawing showing a flow of main steps of a method for producing a group III nitride electronic device according to the present embodiment. 図２は、本実施の形態に係るIII族窒化物電子デバイスを作製する方法の主要な工程を示す図面である。FIG. 2 is a drawing showing the main steps of a method for producing a group III nitride electronic device according to the present embodiment. 図３は、本実施の形態に係る、III族窒化物電子デバイスを作製する別の方法の主要な工程のフローを示す図面である。FIG. 3 is a drawing showing the flow of the main steps of another method for producing a group III nitride electronic device according to the present embodiment. 図４は、本実施の形態に係る、III族窒化物電子デバイスを作製する更なる別の方法の主要な工程のフローを示す図面である。FIG. 4 is a drawing showing a flow of main steps of still another method for manufacturing a group III nitride electronic device according to the present embodiment. 図５は、本実施の形態に係るトランジスタの一例としてＨＥＭＴ構造を示す図面である。FIG. 5 illustrates a HEMT structure as an example of a transistor according to this embodiment.

符号の説明Explanation of symbols

１１…半絶縁性III族窒化物基板（半絶縁性基板）、１１ａ…半絶縁性ＧａＮ基板主面、１３…III族窒化物半導体層、１５…第１の半絶縁性III族窒化物エピタキシャル層（第１のエピタキシャル層）、１７…第２の半絶縁性III族窒化物エピタキシャル層（第２のエピタキシャル層）、１９…III族窒化物積層体（積層体）、Ｌ…ドレイン電極とドレイン電極の間の距離、Ｔ…基板の表面と積層体の上面との距離（積層体の厚さ）、３１、４１、５１…トランジスタ、３２…半絶縁性III族窒化物基板（半絶縁性基板）、３２ａ…半絶縁性基板表面、３３…界面、３４…III族窒化物積層体（積層体）、３５、３６…エピタキシャル層、３７…窒化ガリウム系半導体層、４３…界面、４４…III族窒化物積層体（積層体）、４７…緩衝層、５３…界面、５４…III族窒化物積層体（積層体）、Ｓ、Ｇ、Ｄ…電極 DESCRIPTION OF SYMBOLS 11 ... Semi-insulating group III nitride substrate (semi-insulating substrate), 11a ... Semi-insulating GaN substrate main surface, 13 ... Group III nitride semiconductor layer, 15 ... First semi-insulating group III nitride epitaxial layer (First epitaxial layer), 17 ... second semi-insulating group III nitride epitaxial layer (second epitaxial layer), 19 ... group III nitride laminated body (laminated body), L ... drain electrode and drain electrode , T: distance between the surface of the substrate and the top surface of the laminate (thickness of the laminate), 31, 41, 51 ... transistor, 32 ... semi-insulating group III nitride substrate (semi-insulating substrate) 32a ... semi-insulating substrate surface, 33 ... interface, 34 ... group III nitride laminate (stack), 35, 36 ... epitaxial layer, 37 ... gallium nitride based semiconductor layer, 43 ... interface, 44 ... group III nitride Structure laminate (laminated body), 47 ... buffer layer, 53 ... interface, 5 ... III nitride laminate (), S, G, D ... electrode

Claims (5)

III族窒化物電子デバイスであって、
半絶縁性III族窒化物基板と、
前記半絶縁性III族窒化物基板上に設けられたIII族窒化物積層体と、
前記III族窒化物積層体の表面上に設けられたソース電極、ゲート電極およびドレイン電極と、
を備え、
前記III族窒化物積層体は、一または複数の半絶縁性III族窒化物エピタキシャル層を含み、
前記半絶縁性III族窒化物基板と前記III族窒化物積層体との界面におけるシリコン濃度のプロファイルのピーク値が、１×１０２０ｃｍ−３未満であり、
前記半絶縁性III族窒化物基板と前記III族窒化物積層体との界面におけるキャリア密度が、５×１０１６ｃｍ−３以下であり、
前記III族窒化物積層体は、前記半絶縁性III族窒化物エピタキシャル層と前記半絶縁性III族窒化物基板との間に設けられた窒化ガリウム系半導体層を含み、
前記界面は、前記窒化ガリウム系半導体層と前記半絶縁性III族窒化物基板とにより形成され、
前記窒化ガリウム系半導体層は、前記シリコン濃度の前記ピーク値の１／１０以上である濃度の鉄を含み、
前記窒化ガリウム系半導体層は、前記半絶縁性III族窒化物エピタキシャル層より低温で成長された緩衝層であり、
前記緩衝層の厚さは、前記半絶縁性III族窒化物エピタキシャル層の厚さより薄く、
前記半絶縁性III族窒化物基板は、１×１０ １７ ｃｍ −３ 以上の鉄を添加したＧａＮからなり、
前記ソース電極と前記ドレイン電極との間隔は、前記III族窒化物積層体の厚さよりも大きい、
ことを特徴とするIII族窒化物電子デバイス。 A group III nitride electronic device comprising:
A semi-insulating group III nitride substrate;
The group III nitride stack provided in a semi-insulating Group III nitride substrate,
A source electrode, a gate electrode and a drain electrode provided on the surface of the group III nitride laminate,
With
The group III nitride laminate includes one or more semi-insulating group III nitride epitaxial layers,
The peak value of the profile of the silicon concentration at the interface between the semi-insulating group III nitride substrate and the group III nitride laminate is less than 1 × 10 20 cm −3 ,
The carrier density at the interface between the semi-insulating Group III nitride substrate the group III nitride stack state, and are 5 × 10 16 cm -3,
The group III nitride laminate includes a gallium nitride based semiconductor layer provided between the semi-insulating group III nitride epitaxial layer and the semi-insulating group III nitride substrate,
The interface is formed by the gallium nitride based semiconductor layer and the semi-insulating group III nitride substrate,
The gallium nitride based semiconductor layer includes iron at a concentration that is 1/10 or more of the peak value of the silicon concentration,
The gallium nitride based semiconductor layer is a buffer layer grown at a lower temperature than the semi-insulating group III nitride epitaxial layer,
The buffer layer is thinner than the semi-insulating group III nitride epitaxial layer,
The semi-insulating group III nitride substrate is made of GaN added with iron of 1 × 10 17 cm −3 or more,
The distance between the source electrode and the drain electrode is greater than the thickness of the group III nitride stack,
A group III nitride electronic device characterized by the above. 前記緩衝層の成長温度は摂氏４５０度以上であり、また摂氏１０００度以下である、ことを特徴する請求項１に記載されたIII族窒化物電子デバイス。 The III-nitride electronic device according to claim 1, wherein the growth temperature of the buffer layer is 450 degrees Celsius or higher and 1000 degrees Celsius or lower . 前記緩衝層は低温成長ＧａＮ緩衝層であり、The buffer layer is a low temperature growth GaN buffer layer;
前記界面は、前記ＧａＮ緩衝層と前記半絶縁性III族窒化物基板とにより形成される、ことを特徴する請求項１又は請求項２に記載されたIII族窒化物電子デバイス。The group III nitride electronic device according to claim 1, wherein the interface is formed by the GaN buffer layer and the semi-insulating group III nitride substrate. 前記緩衝層は低温成長ＡｌＮ緩衝層であり、The buffer layer is a low temperature growth AlN buffer layer;
前記界面は、前記ＡｌＮ緩衝層と前記半絶縁性III族窒化物基板とにより形成される、ことを特徴する請求項１又は請求項２に記載されたIII族窒化物電子デバイス。The group III nitride electronic device according to claim 1, wherein the interface is formed by the AlN buffer layer and the semi-insulating group III nitride substrate. 前記緩衝層は低温成長ＡｌＧａＮ緩衝層であり、The buffer layer is a low temperature growth AlGaN buffer layer;
前記界面は、前記ＡｌＧａＮ緩衝層と前記半絶縁性III族窒化物基板とにより形成される、ことを特徴する請求項１又は請求項２に記載されたIII族窒化物電子デバイス。The group III nitride electronic device according to claim 1, wherein the interface is formed by the AlGaN buffer layer and the semi-insulating group III nitride substrate.
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