JP2009021362A - Group iii nitride electronic device, laminate wafer for group iii nitride electronic device, and method of manufacturing group iii nitride electronic device - Google Patents
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Abstract
Description
本発明は、III族窒化物電子デバイス、III族窒化物電子デバイスのための積層体ウエハ、およびIII族窒化物電子デバイスを作製する方法に関する。 The present invention relates to a group III nitride electronic device, a laminate wafer for a group III nitride electronic device, and a method of making a group III nitride electronic device.
特許文献1には、ショットキ電極からのリーク電流が低減されるIII族窒化物半導体素子が記載されている。高電子移動度トランジスタといったIII族窒化物半導体素子では、GaNエピタキシャル層は、窒化ガリウム支持基体とAlYGa1−YNエピタキシャル層(0<Y≦1)との間に設けられる。AlYGa1−YNエピタキシャル層は、150sec以下である(0002)面XRDの半値全幅を有する。ショットキ電極は、AlYGa1−YNエピタキシャル層上に設けられる。ショットキ電極は、高電子移動度トランジスタのゲート電極である。ソース電極およびドレイン電極は、窒化ガリウムエピタキシャル層上に設けられる。
特許文献1に記載された高電子移動度トランジスタでは、−5ボルト印加時点のリーク電流は大幅に低減される。さらなる大きな電圧を印加したとき、サファイア基板上に成長された高電子移動度トランジスタのブレークダウン電圧は、導電性GaN基板上に成長された高電子移動度トランジスタよりも優る。高電子移動度トランジスタの耐圧は、例えばドレイン-ソースの距離に比例することが期待される。導電性GaN基板上に作製された高電子移動度トランジスタの大部分では、電極と基板との距離はドレイン−ソースの距離よりも短いので、電極と基板との間に電界が強まる。これ故に、素子のブレークダウン電圧は電極と基板との間の距離によって決まり、素子のブレークダウン電圧が、期待された値より低下する。 In the high electron mobility transistor described in Patent Document 1, the leakage current when -5 volts is applied is greatly reduced. When an even larger voltage is applied, the breakdown voltage of the high electron mobility transistor grown on the sapphire substrate is superior to the high electron mobility transistor grown on the conductive GaN substrate. The breakdown voltage of the high electron mobility transistor is expected to be proportional to, for example, the drain-source distance. In most high electron mobility transistors fabricated on a conductive GaN substrate, the distance between the electrode and the substrate is shorter than the drain-source distance, so the electric field is strengthened between the electrode and the substrate. Therefore, the breakdown voltage of the device is determined by the distance between the electrode and the substrate, and the breakdown voltage of the device is lower than expected.
一方、導電性GaN基板に替えて半絶縁性GaN基板に作製された高電子移動度トランジスタにおいても、発明者らの実験によれば素子のブレークダウン電圧が、期待された値より低い。発明者らの検討によれば、半絶縁性GaN基板では、その基板/エピタキシャル膜との界面に高濃度のシリコンのパイルアップが存在する。このため、素子のブレークダウン電圧は電極と基板との間の距離によって決まり、素子のブレークダウン電圧が、期待された値より低下する。 On the other hand, even in a high electron mobility transistor fabricated on a semi-insulating GaN substrate instead of the conductive GaN substrate, the breakdown voltage of the device is lower than expected according to the experiments by the inventors. According to the study by the inventors, a semi-insulating GaN substrate has a high concentration of silicon pileup at the substrate / epitaxial film interface. For this reason, the breakdown voltage of the element is determined by the distance between the electrode and the substrate, and the breakdown voltage of the element falls below an expected value.
本発明は、このような事情を鑑みてなされたものであり、ブレークダウン電圧が向上されたIII族窒化物電子デバイスを提供することを目的とし、またこのIII族窒化物電子デバイスのための積層体ウエハを提供することを目的とし、さらにIII族窒化物電子デバイスを作製する方法を提供することを目的とする。 The present invention has been made in view of such circumstances, and an object of the present invention is to provide a group III nitride electronic device having an improved breakdown voltage, and a laminate for the group III nitride electronic device. An object of the present invention is to provide a body wafer, and further to provide a method of manufacturing a group III nitride electronic device.
本発明の一側面によれば、III族窒化物電子デバイスは、(a)半絶縁性III族窒化物基板(以下「半絶縁性基板」と記す)と、(b)半絶縁性基板上に設けられたIII族窒化物積層体(以下「積層体」と記す)とを備え、積層体は、一または複数の半絶縁性III族窒化物エピタキシャル層(以下「半絶縁性エピタキシャル層」と記す)を含み、半絶縁性基板と積層体との界面におけるSi濃度のプロファイルのピーク値が、1×1020cm−3未満であり、半絶縁性基板と積層体との界面におけるキャリア密度が、5×1016cm−3以下である。 According to one aspect of the present invention, a group III nitride electronic device includes: (a) a semi-insulating group III nitride substrate (hereinafter referred to as “semi-insulating substrate”), and (b) a semi-insulating substrate. Provided with a group III nitride laminated body (hereinafter referred to as “laminated body”), and the laminated body is referred to as one or a plurality of semi-insulating group III nitride epitaxial layers (hereinafter referred to as “semi-insulating epitaxial layers”). ), The peak value of the Si concentration profile at the interface between the semi-insulating substrate and the laminate is less than 1 × 10 20 cm −3 , and the carrier density at the interface between the semi-insulating substrate and the laminate is 5 × 10 16 cm −3 or less.
このIII族窒化物電子デバイスによれば、半絶縁性基板と積層体との界面におけるキャリア濃度が上記の値以下であるので、素子のブレークダウン電圧は電極と基板との間の距離によって決まることはない。 According to this group III nitride electronic device, since the carrier concentration at the interface between the semi-insulating substrate and the laminate is not more than the above value, the breakdown voltage of the element is determined by the distance between the electrode and the substrate. There is no.
本発明に係るIII族窒化物電子デバイスでは、積層体は、半絶縁性エピタキシャル層と半絶縁性基板との間に設けられた窒化ガリウム系半導体層を含み、界面は、窒化ガリウム系半導体層と半絶縁性基板とにより形成される。例えば、窒化ガリウム系半導体層は、Si濃度のピーク値の1/10以上である濃度の鉄(Fe)を含むことが好ましい。このIII族窒化物電子デバイスによれば、窒化ガリウム系半導体層に含まれる鉄による準位が、界面にパイルアップしたSiからキャリアをトラップするので、界面におけるキャリアの濃度が低減される。或いは、窒化ガリウム系半導体層は、Si濃度のピーク値の1/10以上である濃度のマグネシウム(Mg)を含むことが好ましい。このIII族窒化物電子デバイスでは、窒化ガリウム系半導体層に含まれるMgが、界面にパイルアップしたSiからキャリアを補償するので、キャリア濃度が低減される。或いは、窒化ガリウム系半導体層は、Si濃度のピーク値の1/10以上である濃度の炭素を含むことが好ましい。このIII族窒化物電子デバイスによれば、窒化ガリウム系半導体層に含まれる炭素が、界面にパイルアップしたSiからキャリアの濃度を下げる。 In the group III nitride electronic device according to the present invention, the stacked body includes a gallium nitride based semiconductor layer provided between the semi-insulating epitaxial layer and the semi-insulating substrate, and the interface includes the gallium nitride based semiconductor layer. And a semi-insulating substrate. For example, the gallium nitride based semiconductor layer preferably contains iron (Fe) at a concentration that is 1/10 or more of the peak value of the Si concentration. According to this group III nitride electronic device, the level of iron contained in the gallium nitride based semiconductor layer traps carriers from Si piled up at the interface, so that the carrier concentration at the interface is reduced. Alternatively, the gallium nitride based semiconductor layer preferably contains magnesium (Mg) at a concentration that is 1/10 or more of the peak value of the Si concentration. In this group III nitride electronic device, Mg contained in the gallium nitride based semiconductor layer compensates carriers from Si piled up at the interface, so that the carrier concentration is reduced. Alternatively, the gallium nitride based semiconductor layer preferably contains carbon having a concentration that is 1/10 or more of the peak value of the Si concentration. According to this group III nitride electronic device, the carbon contained in the gallium nitride based semiconductor layer lowers the carrier concentration from Si piled up at the interface.
本発明に係るIII族窒化物電子デバイスでは、積層体は、半絶縁性エピタキシャル層と半絶縁性基板との間に設けられた緩衝層を含む。例えば、緩衝層は、GaN緩衝層であり、GaN緩衝層の厚さは、半絶縁性エピタキシャル層の厚さより薄く、界面は、GaN緩衝層と半絶縁性基板とにより形成される。このIII族窒化物電子デバイスでは、上記界面はGaN緩衝層と半絶縁性基板とにより形成されているので、この緩衝層は、低温成長されるLT−GaN層である。このGaN緩衝層に含まれる準位が、界面にパイルアップしたSiからキャリアをトラップするので、界面におけるキャリアの濃度が低減される。 In the group III nitride electronic device according to the present invention, the stacked body includes a buffer layer provided between the semi-insulating epitaxial layer and the semi-insulating substrate. For example, the buffer layer is a GaN buffer layer, the thickness of the GaN buffer layer is thinner than the thickness of the semi-insulating epitaxial layer, and the interface is formed by the GaN buffer layer and the semi-insulating substrate. In this group III nitride electronic device, since the interface is formed by the GaN buffer layer and the semi-insulating substrate, the buffer layer is an LT-GaN layer grown at a low temperature. The levels contained in the GaN buffer layer trap carriers from Si piled up at the interface, so that the carrier concentration at the interface is reduced.
また、緩衝層はAlN緩衝層であり、AlN緩衝層の厚さは、半絶縁性エピタキシャル層の厚さより薄く、界面は、AlN緩衝層と半絶縁性基板とにより形成される。このIII族窒化物電子デバイスでは、上記界面はAlN緩衝層と半絶縁性基板とにより形成されており、この緩衝層は、低温成長されるLT−AlN層である。このAlN緩衝層に含まれる準位が、界面にパイルアップしたSiからキャリアをトラップするので、界面におけるキャリアの濃度が低減される。 The buffer layer is an AlN buffer layer, and the thickness of the AlN buffer layer is thinner than the thickness of the semi-insulating epitaxial layer, and the interface is formed by the AlN buffer layer and the semi-insulating substrate. In this group III nitride electronic device, the interface is formed by an AlN buffer layer and a semi-insulating substrate, and this buffer layer is an LT-AlN layer grown at a low temperature. The levels contained in the AlN buffer layer trap carriers from Si piled up at the interface, so that the carrier concentration at the interface is reduced.
さらに、緩衝層はAlGaN緩衝層であり、AlGaN緩衝層の厚さは、半絶縁性エピタキシャル層の厚さより薄く、界面は、AlGaN緩衝層と半絶縁性基板とにより形成される。このIII族窒化物電子デバイスでは、上記界面はAlGaN緩衝層と半絶縁性基板とにより形成されており、この緩衝層は、低温成長されるLT−AlGaN層である。このAlGaN緩衝層に含まれる準位が、界面にパイルアップしたSiからキャリアをトラップするので、界面におけるキャリアの濃度が低減される。 Further, the buffer layer is an AlGaN buffer layer, and the thickness of the AlGaN buffer layer is thinner than the thickness of the semi-insulating epitaxial layer, and the interface is formed by the AlGaN buffer layer and the semi-insulating substrate. In this group III nitride electronic device, the interface is formed by an AlGaN buffer layer and a semi-insulating substrate, and this buffer layer is an LT-AlGaN layer grown at a low temperature. The levels contained in the AlGaN buffer layer trap carriers from Si piled up at the interface, so that the carrier concentration at the interface is reduced.
本発明に係るIII族窒化物電子デバイスでは、半絶縁性基板がGaNからなることができる。また、本発明に係るIII族窒化物電子デバイスでは、半絶縁性基板がAlGaNからなることができる。さらに、本発明に係るIII族窒化物電子デバイスでは、半絶縁性基板がAlNからなることができる。本発明に係るIII族窒化物電子デバイスは、半絶縁性基板は、1×1017cm−3以上の鉄を添加したGaNからなることが好ましい。 In the group III nitride electronic device according to the present invention, the semi-insulating substrate can be made of GaN. In the group III nitride electronic device according to the present invention, the semi-insulating substrate can be made of AlGaN. Furthermore, in the group III nitride electronic device according to the present invention, the semi-insulating substrate can be made of AlN. In the group III nitride electronic device according to the present invention, the semi-insulating substrate is preferably made of GaN to which iron of 1 × 10 17 cm −3 or more is added.
本発明に係るIII族窒化物電子デバイスでは、Si濃度のプロファイルのピーク値が1×1018cm−3未満であり、界面は、半絶縁性基板と半絶縁性エピタキシャル層とにより形成される。このIII族窒化物電子デバイスによれば、半絶縁性基板と積層体との界面におけるキャリア密度が5×1016cm−3程度以下であるので、素子のブレークダウン電圧は電極と基板との間の距離によって決まることはない。 In the group III nitride electronic device according to the present invention, the peak value of the Si concentration profile is less than 1 × 10 18 cm −3 , and the interface is formed by the semi-insulating substrate and the semi-insulating epitaxial layer. According to this group III nitride electronic device, since the carrier density at the interface between the semi-insulating substrate and the laminate is about 5 × 10 16 cm −3 or less, the breakdown voltage of the element is between the electrode and the substrate. It is not determined by the distance.
例えば、半絶縁性基板の表面に、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびKOH過水処理のいずれかの処理を施すとき、その表面上に成長された半絶縁性エピタキシャル層と半絶縁性基板との界面において、Si濃度のプロファイルのピーク値が1×1018cm−3未満にできる。このため、半絶縁性基板と積層体との界面におけるキャリア密度が5×1016cm−3程度以下であるので、素子のブレークダウン電圧は電極と基板との間の距離によって決まらない。 For example, when the surface of a semi-insulating substrate is subjected to any one of hydrofluoric acid over-water treatment, sulfuric acid over-water treatment, phosphoric acid cleaning treatment, and KOH over-water treatment, the semi-insulating epitaxial grown on the surface The peak value of the Si concentration profile can be made less than 1 × 10 18 cm −3 at the interface between the layer and the semi-insulating substrate. For this reason, since the carrier density at the interface between the semi-insulating substrate and the laminate is about 5 × 10 16 cm −3 or less, the breakdown voltage of the element is not determined by the distance between the electrode and the substrate.
本発明に係るIII族窒化物電子デバイスは、積層体の表面上に設けられたソース電極、ゲート電極およびドレイン電極を更に含み、ソース電極とドレイン電極との間隔は積層体の厚さより大きい。この電子デバイスによれば、半絶縁性基板の界面におけるSi濃度のプロファイルのピーク値が低減されて、電子デバイスのブレークダウン電圧が電極と基板との間の距離によって決まらない。 The group III nitride electronic device according to the present invention further includes a source electrode, a gate electrode, and a drain electrode provided on the surface of the multilayer body, and the distance between the source electrode and the drain electrode is larger than the thickness of the multilayer body. According to this electronic device, the peak value of the Si concentration profile at the interface of the semi-insulating substrate is reduced, and the breakdown voltage of the electronic device is not determined by the distance between the electrode and the substrate.
本発明の別の側面は、III族窒化物電子デバイスのための積層体ウエハである。この積層体ウエハは、(a)半絶縁性基板と、(b)半絶縁性基板上に設けられた積層体とを備え、積層体は、一または複数の半絶縁性エピタキシャル層を含み、半絶縁性基板と積層体との界面におけるSi濃度のプロファイルのピーク値が、1×1020cm−3未満であり、半絶縁性基板と積層体との界面におけるキャリア密度が、5×1016cm−3以下である。また、本発明に係る積層体ウエハでは、積層体は、半絶縁性エピタキシャル層と半絶縁性基板との間に設けられたIII族窒化物半導体層を更に備えることができる。III族窒化物半導体層の厚さは半絶縁性エピタキシャル層の厚さより薄く、III族窒化物半導体層は、鉄ドープ窒化ガリウム系材料、Mgドープ窒化ガリウム系材料、炭素ドープ窒化ガリウム系材料、低温成長GaN、低温成長AlGaN、および低温成長AlNのいずれかである。この積層体ウエハによれば、ブレークダウン電圧が向上されたIII族窒化物電子デバイスのための積層体ウエハが提供される。 Another aspect of the present invention is a laminate wafer for a III-nitride electronic device. The laminate wafer includes (a) a semi-insulating substrate and (b) a laminate provided on the semi-insulating substrate, the laminate including one or a plurality of semi-insulating epitaxial layers, The peak value of the Si concentration profile at the interface between the insulating substrate and the laminate is less than 1 × 10 20 cm −3 , and the carrier density at the interface between the semi-insulating substrate and the laminate is 5 × 10 16 cm. -3 or less. In the multilayer wafer according to the present invention, the multilayer body can further include a group III nitride semiconductor layer provided between the semi-insulating epitaxial layer and the semi-insulating substrate. The thickness of the group III nitride semiconductor layer is thinner than the thickness of the semi-insulating epitaxial layer. The group III nitride semiconductor layer is composed of iron-doped gallium nitride material, Mg-doped gallium nitride material, carbon-doped gallium nitride material, low temperature Any of growth GaN, low temperature growth AlGaN, and low temperature growth AlN. According to this laminated wafer, a laminated wafer for a group III nitride electronic device having an improved breakdown voltage is provided.
本発明の更なる別の側面は、III族窒化物電子デバイスを作製する方法である。該方法は、(a)III族窒化物半導体層を半絶縁性基板の主面上に成長炉で成長する工程と、(b)III族窒化物半導体層上に半絶縁性エピタキシャル層を成長炉で成長する工程とを備え、III族窒化物半導体層の厚さは半絶縁性エピタキシャル層の厚さより薄い。 Yet another aspect of the invention is a method of making a III-nitride electronic device. The method includes (a) a step of growing a group III nitride semiconductor layer on a main surface of a semi-insulating substrate in a growth furnace, and (b) a step of growing a semi-insulating epitaxial layer on the group III nitride semiconductor layer. The group III nitride semiconductor layer is thinner than the semi-insulating epitaxial layer.
本発明に係る方法では、III族窒化物半導体層は窒化ガリウム系材料からなり、半絶縁性基板とIII族窒化物半導体層との界面におけるSi濃度のプロファイルのピーク値が、1×1020cm−3未満であり、III族窒化物半導体層には、鉄、Mgおよび炭素の少なくともいずれかが添加されており、その添加量は、Si濃度のピーク値の1/10以上である濃度である。この方法によれば、鉄、Mgおよび炭素の少なくともいずれかが添加されたIII族窒化物半導体層を半絶縁性基板上に直接に成長するので、界面におけるキャリア濃度を低減できる。 In the method according to the present invention, the group III nitride semiconductor layer is made of a gallium nitride material, and the peak value of the Si concentration profile at the interface between the semi-insulating substrate and the group III nitride semiconductor layer is 1 × 10 20 cm. Is less than −3 , and at least one of iron, Mg, and carbon is added to the group III nitride semiconductor layer, and the addition amount is a concentration that is 1/10 or more of the peak value of the Si concentration. . According to this method, since the group III nitride semiconductor layer to which at least one of iron, Mg, and carbon is added is directly grown on the semi-insulating substrate, the carrier concentration at the interface can be reduced.
或いは、本発明に係る方法では、III族窒化物半導体層の成長温度は半絶縁性エピタキシャル層の成長温度よりも低く、III族窒化物半導体層は、低温成長GaN、低温成長AlGaN、および低温成長AlNのいずれかであり、半絶縁性基板とIII族窒化物半導体層との界面におけるSi濃度のプロファイルのピーク値が、1×1020cm−3未満である。この方法によれば、低温成長GaN、低温成長AlGaN、および低温成長AlNのいずれかであるIII族窒化物半導体層を半絶縁性基板上に直接に成長するので、界面におけるSiからのキャリアが、III族窒化物半導体層内の準位にトラップされ、界面におけるキャリア濃度を低減できる。 Alternatively, in the method according to the present invention, the growth temperature of the group III nitride semiconductor layer is lower than the growth temperature of the semi-insulating epitaxial layer, and the group III nitride semiconductor layer includes low temperature growth GaN, low temperature growth AlGaN, and low temperature growth. The peak value of the Si concentration profile at the interface between the semi-insulating substrate and the group III nitride semiconductor layer is less than 1 × 10 20 cm −3 . According to this method, since a group III nitride semiconductor layer that is one of low-temperature grown GaN, low-temperature grown AlGaN, and low-temperature grown AlN is directly grown on the semi-insulating substrate, carriers from Si at the interface are It is trapped at a level in the group III nitride semiconductor layer, and the carrier concentration at the interface can be reduced.
本発明に係る方法は、III族窒化物電子デバイスを作製する方法であって、(a)半絶縁性基板の主面の処理を行う工程と、(b)半絶縁性基板の主面を処理した後に、半絶縁性基板を成長炉にセットする工程と、(c)半絶縁性基板の主面上に半絶縁性エピタキシャル層を成長炉で成長する工程とを備え、処理は、フッ酸過水処理、硫酸過水処理およびKOH過水処理のいずれかであり、半絶縁性基板と半絶縁性エピタキシャル層との界面におけるSi濃度のプロファイルのピーク値が、1×1018cm−3未満である。 The method according to the present invention is a method of manufacturing a group III nitride electronic device, comprising: (a) a step of processing a main surface of a semi-insulating substrate; and (b) processing a main surface of a semi-insulating substrate. And (c) a step of growing a semi-insulating epitaxial layer on the main surface of the semi-insulating substrate in the growth furnace. The peak value of the Si concentration profile at the interface between the semi-insulating substrate and the semi-insulating epitaxial layer is less than 1 × 10 18 cm −3 . is there.
この方法によれば、半絶縁性エピタキシャル層を成長炉で成長する前に、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびKOH過水処理を半絶縁性基板の主面に行うので、界面におけるSi濃度のプロファイルのピーク値を低減できる。 According to this method, before the semi-insulating epitaxial layer is grown in the growth furnace, hydrofluoric acid overwater treatment, sulfuric acid overwater treatment, phosphoric acid cleaning treatment and KOH overwater treatment are performed on the main surface of the semi-insulating substrate. Therefore, the peak value of the Si concentration profile at the interface can be reduced.
本発明に係る方法は、半絶縁性エピタキシャル層の成長の前に、半絶縁性基板の主面上にIII族窒化物半導体層を成長炉で成長する工程を更に備えことができる。III族窒化物半導体層の厚さは半絶縁性エピタキシャル層の厚さより薄く、III族窒化物半導体層は、鉄ドープ窒化ガリウム系材料、Mgドープ窒化ガリウム系材料、炭素ドープ窒化ガリウム系材料、低温成長GaN、低温成長AlGaN、および低温成長AlNのいずれかであり、低温成長GaN、低温成長AlGaN、および低温成長AlNの成長温度は半絶縁性エピタキシャル層の成長温度よりも低い。 The method according to the present invention may further comprise a step of growing a group III nitride semiconductor layer on the main surface of the semi-insulating substrate in a growth furnace before the growth of the semi-insulating epitaxial layer. The thickness of the group III nitride semiconductor layer is thinner than the thickness of the semi-insulating epitaxial layer. The group III nitride semiconductor layer is composed of iron-doped gallium nitride material, Mg-doped gallium nitride material, carbon-doped gallium nitride material, low temperature One of the growth GaN, the low temperature growth AlGaN, and the low temperature growth AlN. The growth temperature of the low temperature growth GaN, the low temperature growth AlGaN, and the low temperature growth AlN is lower than the growth temperature of the semi-insulating epitaxial layer.
この方法によれば、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびKOH過水処理といった処理に加えて、上記の材料からなるIII族窒化物半導体層を形成すれば、界面におけるキャリア濃度を低減できる。 According to this method, in addition to treatments such as hydrofluoric acid overwater treatment, sulfuric acid overwater treatment, phosphoric acid cleaning treatment, and KOH overwater treatment, if a group III nitride semiconductor layer made of the above material is formed, the interface The carrier concentration can be reduced.
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。 The above and other objects, features, and advantages of the present invention will become more readily apparent from the following detailed description of preferred embodiments of the present invention, which proceeds with reference to the accompanying drawings.
以上説明したように、本発明によれば、ブレークダウン電圧が向上されたIII族窒化物電子デバイスが提供される。また、本発明によれば、このIII族窒化物電子デバイスのための積層体ウエハが提供され、さらに、III族窒化物電子デバイスを作製する方法が提供される。 As described above, according to the present invention, a group III nitride electronic device having an improved breakdown voltage is provided. In addition, according to the present invention, a laminate wafer for the group III nitride electronic device is provided, and a method for producing the group III nitride electronic device is further provided.
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のIII族窒化物電子デバイス、III族窒化物電子デバイスのための積層体ウエハ、およびIII族窒化物電子デバイスを作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。 The knowledge of the present invention can be easily understood by considering the following detailed description with reference to the accompanying drawings shown as examples. Subsequently, referring to the attached drawings, embodiments of the group III nitride electronic device, the laminated wafer for the group III nitride electronic device, and the method of manufacturing the group III nitride electronic device of the present invention will be described. explain. Where possible, the same parts are denoted by the same reference numerals.
図1は、本実施の形態に係るIII族窒化物電子デバイスを作製する方法の主要な工程のフローを示す図面である。図2は、本実施の形態に係るIII族窒化物電子デバイスを作製する方法の主要な工程を示す図面である。 FIG. 1 is a drawing showing a flow of main steps of a method for producing a group III nitride electronic device according to the present embodiment. FIG. 2 is a drawing showing the main steps of a method for producing a group III nitride electronic device according to the present embodiment.
III族窒化物電子デバイスを作製する方法の主要な工程フロー100aの工程S101において、図2(a)に示されるように、半絶縁性III族窒化物基板(以下「半絶縁性基板」と記す)11を準備する。半絶縁性基板11としては、例えば半絶縁性GaN、半絶縁性AlGaNまたは半絶縁性AlNからなることができる。これらの半絶縁性は、例えば鉄(Fe)等の金属を添加することにより実現される。一例では、1×1017cm−3以上の鉄を添加したGaN基板のキャリア濃度は、例えば1×1015cm−3未満であり、この基板は半絶縁性を示す。引き続く説明では、理解を容易にするために、半絶縁性GaN基板11を参照しながら説明する。
In step S101 of the
工程S102では、半絶縁性GaN基板11上にIII族窒化物積層体(以下「積層体」と記す)19を形成する。この工程内の工程S103において、積層体の形成は、例えば有機金属気相成長(OMVPE)法を用いて行われる。半絶縁性GaN基板11を成長炉にセットして、半絶縁性GaN基板11の主面11aのサーマルクリーニングをアンモニア(NH3)雰囲気中で行う。この後に、工程S103において、半絶縁性GaN基板11の主面11a上にIII族窒化物半導体層13を成長炉で成長する。III族窒化物半導体層13は、例えばGaN、AlGaNといった窒化ガリウム系材料であることが好ましく、またIII族窒化物半導体層13には、Fe、MgおよびCの少なくともいずれか一種の元素が添加される。
In step S <b> 102, a group III nitride stacked body (hereinafter referred to as “laminated body”) 19 is formed on the
成長炉にセットされ成長直前の半絶縁性GaN基板11の主面11aには、1×1020cm−3未満ではあるが高濃度Siコンタミネーションが存在する。この主面11a上にIII族窒化物半導体層13が成長される。このため、半絶縁性GaN基板11とIII族窒化物半導体層13との界面には、上記と同様の1×1020cm−3未満ではあるがSi濃度のプロファイルのピーク値が存在する。
High concentration Si contamination is present on the
図2(b)に示されるように、III族窒化物半導体層13には、Si濃度のピーク値の1/10以上の濃度で所望の元素(Fe、MgおよびCの少なくともいずれか一種の元素)が添加されているので、界面におけるSiからのキャリアを低減される。Fe添加では、GaN中の鉄が形成する準位にキャリアがトラップされる。このため、Siはn型ドーパントとして活性化されているけれども、界面におけるキャリア濃度は、例えば5×1016cm−3程度まで低減される。Fe添加は、例えばフェロセン等を用いることができる。Fe濃度の範囲は、例えば5×1016cm−3以上であり、例えば1×1020cm−3以下である。
As shown in FIG. 2B, the group III
Mg添加では、界面近傍には、コンタミネーションのSiとドーパントのMgの両方が存在するので、GaN中の活性化MgはSiからの電子を補償する。このため、Siはn型ドーパントとして活性化されているけれども、界面におけるキャリア濃度は、例えば5×1016cm−3程度まで低減される。Mg添加は、例えばCp2Mg等を用いることができる。Mg濃度の範囲は、例えば5×1016cm−3以上であり、例えば1×1020cm−3以下である。 When Mg is added, both contamination Si and dopant Mg are present in the vicinity of the interface, so activated Mg in GaN compensates for electrons from Si. For this reason, although Si is activated as an n-type dopant, the carrier concentration at the interface is reduced to, for example, about 5 × 10 16 cm −3 . For example, Cp 2 Mg can be used for adding Mg. The range of Mg concentration is, for example, 5 × 10 16 cm −3 or more, for example, 1 × 10 20 cm −3 or less.
C添加では、界面近傍には、コンタミネーションのSiとドーパントのCの両方が存在するのでGaN中のカーボン(C)はSiからの電子を補償する。故に、Siはn型ドーパントとして活性化されているけれども、界面におけるキャリア濃度は、例えば1016cm−3程度まで低減される。C添加は、例えばエピタキシャル成長を行うときの成長条件等によって制御されることができる。C濃度の範囲は、例えば5×1016cm−3以上であり、例えば1×1020cm−3以下である。 When C is added, both contamination Si and dopant C exist in the vicinity of the interface, so that carbon (C) in GaN compensates for electrons from Si. Therefore, although Si is activated as an n-type dopant, the carrier concentration at the interface is reduced to, for example, about 10 16 cm −3 . C addition can be controlled by, for example, growth conditions when epitaxial growth is performed. The range of C concentration is, for example, 5 × 10 16 cm −3 or more, for example, 1 × 10 20 cm −3 or less.
Siコンタミネーションの影響を低減するためには、III族窒化物半導体層13の厚さは、例えば1nm以上であり、また例えば200nm以下であることが好ましい。引き続く説明から理解されるように、III族窒化物半導体層13の厚さはエピタキシャル層15、17の厚さより薄い。
In order to reduce the influence of Si contamination, the thickness of the group III
工程S104では、第1の半絶縁性III族窒化物エピタキシャル層(以下、「第1のエピタキシャル層」と記す)15がIII族窒化物半導体層13上に形成される。このエピタキシャル層15は、例えば窒化ガリウム系半導体からなることができ、具体的には(n型およびp型ドーパントを意図的に供給せずに成長された)ノンドープGaNからなることができる。また、工程S105では、第2の半絶縁性III族窒化物エピタキシャル層(以下「第2のエピタキシャル層」と記す)17が第1のエピタキシャル層15上に形成される。この半絶縁性GaN系半導体層17は、例えば窒化ガリウム系半導体からなることができ、具体的には(n型およびp型ドーパントを意図的に供給せずに成長された)ノンドープAlGaNからなることができる。本実施例では、図2(c)に示されるように、半絶縁性GaN基板11上に形成された積層体19は、III族窒化物半導体層(例えばFeドープGaN)13、第1のエピタキシャル層(例えばi−GaN)および第2のエピタキシャル層(例えばi−AlGaN)17を含む。しかしながら、積層体19は、この具体例に限定されることはなく、半絶縁性基板を用いるIII族窒化物からなる横型電子デバイスのために必要なIII族窒化物層を含むことができる。
In step S <b> 104, a first semi-insulating group III nitride epitaxial layer (hereinafter referred to as “first epitaxial layer”) 15 is formed on group III
必要な場合には、積層体19をエッチング等により加工することができる。工程106では、積層体19上に、電子デバイスのための電極を形成する。電子デバイスがダイオードであれば、アノードおよびカソードが形成される。電子デバイスがトランジスタであれば、ソース、ドレインおよびゲートが形成される。電子デバイスのための電極のうち第1の電極は、積層体19へのショットキ電極であり、残りの電極は積層体19へのオーミック電極である。
If necessary, the laminate 19 can be processed by etching or the like. In step 106, an electrode for an electronic device is formed on the
図2(c)に示される、III族窒化物電子デバイス用積層体ウエハEは、半絶縁性基板11と、一または複数のエピタキシャル層15、17を含む積層体19とを備えている。積層体19は、エピタキシャル層15、17と半絶縁性基板11との間に設けられたIII族窒化物半導体層13を備えることができる。半絶縁性基板11と積層体19との界面におけるSi濃度のプロファイルのピーク値が、1×1020cm−3未満であり、半絶縁性基板11と積層体19との界面におけるキャリア密度が、5×1016cm−3以下である。この方法によれば、ブレークダウン電圧が向上されたIII族窒化物電子デバイスのための積層体ウエハEが提供される。電子デバイスが、例えば高電子移動度トランジスタ(HEMT)であれば、積層体ウエハEは、HEMTのためのエピタキシャル構造を有する。
The laminated wafer E for group III nitride electronic device shown in FIG. 2C includes a
図3は、本実施の形態に係る、III族窒化物電子デバイスを作製する別の方法の主要な工程のフローを示す図面である。III族窒化物電子デバイスを作製する方法の主要な工程フロー100bの工程S101において、図2(a)に示されるように、半絶縁性基板11を準備する。
FIG. 3 is a drawing showing the flow of the main steps of another method for producing a group III nitride electronic device according to the present embodiment. In step S101 of the
工程S102aでは、半絶縁性GaN基板11上に積層体を形成する。この工程内の工程S102aにおいて、積層体19の形成は、例えばOMVPE法を用いて行われる。半絶縁性GaN基板11を成長炉にセットして、半絶縁性GaN基板11の主面11aのサーマルクリーニングをアンモニア(NH3)雰囲気中で行う。この後に、工程S107では半絶縁性GaN基板11の主面11a上にIII族窒化物半導体層13を成長炉で成長する。III族窒化物半導体層13は、例えば低温成長GaN、低温成長AlGaN、低温成長AlNといったIII族窒化物であることが好ましい。引き続く説明では、低温成長のGaN、AlGaN、AlNは、LT−GaN、LT−AlGaN、LT−AlNとして参照される。
In step S102a, a stacked body is formed on the
成長炉にセットされた成長直前の半絶縁性GaN基板11の主面11aには、1×1020cm−3未満ではあるが高濃度のSiコンタミネーションが存在する。この主面11a上にIII族窒化物半導体層13が成長される。このため、半絶縁性GaN基板11とIII族窒化物半導体層13との界面には、上記と同様の1×1020cm−3未満ではあるがSi濃度のプロファイルのピーク値が存在する。
The
LT−GaN、LT−AlGaN、LT−AlNのいずれかであるIII族窒化物半導体層13を半絶縁性GaN基板上に直接に成長するので、界面におけるSiからのキャリアが、III族窒化物半導体層13内の準位にトラップされる。このため、Siはn型ドーパントとして活性化されているけれども、界面におけるキャリア濃度は、例えば5×1016cm−3程度まで低減される。
Since the group III
低温成長のIII族窒化物半導体層13の厚さは、Siコンタミネーションの影響を低減するためには、例えば1nm以上であり、また例えば200nm以下であることが好ましい。引き続く説明から理解されるように、III族窒化物半導体層13の厚さはエピタキシャル層15、17の厚さより薄い。また、LT−GaN、LT−AlGaN、LT−AlNの成長温度は、エピタキシャル層15、17の成長温度よりも低い。低温成長のIII族窒化物半導体層13の成長温度は、Siコンタミネーションの影響を低減するためには、例えば摂氏450度以上であり、また摂氏1000度以下であることが好ましい。
The thickness of the low-temperature group III
工程フロー100aと同様に、工程S104では、第1のエピタキシャル層15がIII族窒化物半導体層13上に形成される。また、工程S105では、第2のエピタキシャル層17が第1のエピタキシャル層15上に形成される。必要な場合には、積層体19をエッチング等により加工することができる。工程106では、積層体19上に、電子デバイスのための電極を形成する。
Similar to the
本実施例では、図2(c)に示されるように、III族窒化物電子デバイス用積層体ウエハEは、半絶縁性GaN基板11と、一または複数のエピタキシャル層15、17を含む積層体19を含み、また積層体19は、III族窒化物半導体層(例えばLT−GaN)13、第1のエピタキシャル層15(例えばi−GaN)および第2のエピタキシャル層(例えばi−AlGaN)17を有する。しかしながら、積層体19は、この具体例に限定されることはなく、半絶縁性基板を用いIII族窒化物から成る横型電子デバイスのために必要なIII族窒化物層を含むことができる。
In this example, as shown in FIG. 2C, the multilayer wafer E for group III nitride electronic device includes a
図4は、本実施の形態に係る、III族窒化物電子デバイスを作製する更なる別の方法の主要な工程のフローを示す図面である。III族窒化物電子デバイスを作製する方法の主要な工程フロー100cの工程S101において、図2(a)に示されるように、半絶縁性基板11を準備する。
FIG. 4 is a drawing showing a flow of main steps of still another method for manufacturing a group III nitride electronic device according to the present embodiment. In step S101 of the
積層体ウエハを作製するための工程S108では、半絶縁性GaN基板11上に積層体19を形成する前に、工程109において、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびKOH過水処理のいずれかの処理を半絶縁性基板11の主面11aに施す。この処理により、半絶縁性基板11と積層体19との界面におけるSi濃度のプロファイルのピーク値が、1×1018cm−3未満にまで低下する。この処理の後に、処理された半絶縁性基板を成長炉にセットする。
In step S108 for producing a laminated wafer, before forming the
この工程S108内の工程S102bにおける積層体19の形成は、例えばOMVPE法を用いて行われる。半絶縁性GaN基板11を成長炉にセットして、半絶縁性GaN基板11の主面11aのサーマルクリーニングをアンモニア(NH3)雰囲気中で行う。工程S104では、工程フロー100と同様に、第1のエピタキシャル層15が半絶縁性GaN基板11の主面11a上に形成される。
The formation of the stacked
必要な場合には、第1のエピタキシャル層15の形成の前に、III族窒化物半導体層13を成長することができる。III族窒化物半導体層13は、LT−GaN、LT−AlGaN、LT−AlN、Feドープ窒化ガリウム系材料、Mgドープ窒化ガリウム系材料、およびCドープ窒化ガリウム系材料であることができる。この方法によれば、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびKOH過水処理といった処理に加えて、上記の材料からなるIII族窒化物半導体層を形成すれば、界面におけるキャリア濃度を低減できる。
If necessary, the group III
また、工程S105では、第2のエピタキシャル層17がIII族半絶縁性GaN系半導体層15上に形成される。必要な場合には、積層体19をエッチング等により加工することができる。工程106では、積層体19上に、電子デバイスのための電極を形成する。
In step S <b> 105, the
本実施例では、図2(c)に示されるように、III族窒化物電子デバイス用積層体ウエハEは、半絶縁性GaN基板11と、一または複数のエピタキシャル層15、17を含む積層体19を含む。第1のエピタキシャル層15は、半絶縁性GaN基板11上に直接に形成されている。積層体19は、第1のエピタキシャル層15(例えばi−GaN)および第2のエピタキシャル層(例えばi−AlGaN)17を有する。しかしながら、積層体19は、この具体例に限定されることはなく、半絶縁性基板を用いるIII族窒化物横型電子デバイスのために必要なIII族窒化物層を含むことができる。
In this example, as shown in FIG. 2C, the multilayer wafer E for group III nitride electronic device includes a
成長炉にセットされ成長直前の半絶縁性GaN基板11の主面11aにおけるSiコンタミネーションは、上記の処理により1×1018cm−3未満にまで低減された。この主面11a上にエピタキシャル層13が成長される。このため、半絶縁性GaN基板11とエピタキシャル層13との界面には、活性化されたSi濃度は非常に少ない。
Si contamination in the
引き続き、本発明の実施の形態の実施例を説明する。
(実施例)
実験A: サファイア基板上に形成されたHEMT構造
C面サファイア基板を準備した。このサファイア基板をOMVPE炉に投入した後、この炉内にて水素雰囲気中でサーマルクリーニングのための熱処理を行う。この後に、摂氏550度で低温AlNバッファ層を形成した。この後に、温度を上昇して、基板上にノンドープGaNエピタキシャル膜を成長した。このGaN膜の厚さは、2μmであった。次いで、GaN膜上にノンドープAl0.25Ga0.75Nエピタキシャル膜を成長した。このAlGaN膜の厚さは、30nmであった。このエピタキシャル基板の二次イオン放出質量(SIMS)分析により、基板とノンドープGaN膜との界面近傍におけるSi濃度は、1×1016cm−3未満であり、酸素濃度は、基板に到達する前のエピタキシャル領域では、1×1017cm−3未満であった。また、CV測定によればキャリアは1×1015cm−3未満であった。つまり、ノンドープGaN膜は半絶縁性である。
Next, examples of the embodiment of the present invention will be described.
(Example)
Experiment A: A HEMT structure C-plane sapphire substrate formed on a sapphire substrate was prepared. After the sapphire substrate is put into an OMVPE furnace, heat treatment for thermal cleaning is performed in a hydrogen atmosphere in the furnace. After this, a low temperature AlN buffer layer was formed at 550 degrees Celsius. Thereafter, the temperature was raised to grow a non-doped GaN epitaxial film on the substrate. The thickness of this GaN film was 2 μm. Next, a non-doped Al 0.25 Ga 0.75 N epitaxial film was grown on the GaN film. The thickness of this AlGaN film was 30 nm. From the secondary ion emission mass (SIMS) analysis of the epitaxial substrate, the Si concentration in the vicinity of the interface between the substrate and the non-doped GaN film is less than 1 × 10 16 cm −3 , and the oxygen concentration is In the epitaxial region, it was less than 1 × 10 17 cm −3 . Moreover, according to the CV measurement, the carrier was less than 1 × 10 15 cm −3 . That is, the non-doped GaN film is semi-insulating.
実験B:導電性GaN基板上に形成されたHEMT構造
導電性GaN基板(キャリア濃度1×1018cm−3)を準備した。このGaN基板をOMVPE炉に投入した後、炉内にてGaN基板の表面のサーマルクリーニングの熱処理を行った。この熱処理の条件は、アンモニア雰囲気、摂氏950度、圧力200torr、NH3流量15slm、H2流量5slmであった。この熱処理の後に、導電性GaN基板上にノンドープGaNエピタキシャル膜を成長した。このGaN膜の厚さは、2μmであった。次いで、GaN膜上に、ノンドープAl0.25Ga0.75Nエピタキシャル膜を成長した。このAlGaN膜の厚さは、30nmであった。SIMS分析によれば、基板とノンドープGaN膜との界面近傍におけるSi濃度は、1×1020cm−3未満であり、界面にSiのパイルアップが観測された。CV測定によれば、キャリアは5×1018cm−3程度であった。
Experiment B: A HEMT structure conductive GaN substrate (carrier concentration 1 × 10 18 cm −3 ) formed on a conductive GaN substrate was prepared. After the GaN substrate was put into an OMVPE furnace, a heat treatment for thermal cleaning of the surface of the GaN substrate was performed in the furnace. The heat treatment conditions were ammonia atmosphere, 950 degrees Celsius, pressure 200 torr, NH 3 flow rate 15 slm, and H 2 flow rate 5 slm. After this heat treatment, a non-doped GaN epitaxial film was grown on the conductive GaN substrate. The thickness of this GaN film was 2 μm. Next, a non-doped Al 0.25 Ga 0.75 N epitaxial film was grown on the GaN film. The thickness of this AlGaN film was 30 nm. According to SIMS analysis, the Si concentration in the vicinity of the interface between the substrate and the non-doped GaN film was less than 1 × 10 20 cm −3 , and Si pileup was observed at the interface. According to the CV measurement, the carrier was about 5 × 10 18 cm −3 .
実験C:半絶縁性GaN基板上に直接に形成されたHEMT構造
半絶縁性GaN基板(キャリア濃度1×1015cm−3以下)を準備した。このGaN基板をOMVPE炉に投入した後、実験Bと同様に、炉内にてGaN基板の表面のサーマルクリーニングの熱処理を行った。この熱処理の後に、半絶縁性GaN基板上にノンドープGaNエピタキシャル膜を成長した。このGaN膜の厚さは、2μmであった。次いで、GaN膜上に、ノンドープAl0.25Ga0.75Nエピタキシャル膜を成長した。このAlGaN膜の厚さは、30nmであった。SIMS分析によれば、基板とノンドープGaN膜との界面近傍におけるSi濃度は、1×1020cm−3未満であり、界面にSiのパイルアップが観測された。界面のSiは活性化されており、CV測定によればキャリアは5×1018cm−3程度であった。
Experiment C: A HEMT structure semi-insulating GaN substrate (carrier concentration of 1 × 10 15 cm −3 or less) formed directly on a semi-insulating GaN substrate was prepared. After the GaN substrate was put into the OMVPE furnace, the surface of the GaN substrate was heat-treated in the furnace in the same manner as in Experiment B. After this heat treatment, a non-doped GaN epitaxial film was grown on the semi-insulating GaN substrate. The thickness of this GaN film was 2 μm. Next, a non-doped Al 0.25 Ga 0.75 N epitaxial film was grown on the GaN film. The thickness of this AlGaN film was 30 nm. According to SIMS analysis, the Si concentration in the vicinity of the interface between the substrate and the non-doped GaN film was less than 1 × 10 20 cm −3 , and Si pileup was observed at the interface. The Si at the interface was activated, and the carrier was about 5 × 10 18 cm −3 according to CV measurement.
実験D:半絶縁性GaN基板のフッ酸過水処理後に形成されたHEMT構造
半絶縁性GaN基板(キャリア濃度1×1015cm−3以下)を準備した。このGaN基板をOMVPE炉に投入する前に、半絶縁性GaN基板の表面にフッ酸過水処理(摂氏80度で20分間)を行った。また、この処理後に、純水を用いて基板を処理した。処理後に速やかに、このGaN基板をOMVPE炉に投入した。実験Bと同様に、炉内にてGaN基板の表面のサーマルクリーニングの熱処理を行った。この熱処理の後に、半絶縁性GaN基板上にノンドープGaNエピタキシャル膜を成長した。このGaN膜の厚さは、2μmであった。次いで、GaN膜上に、ノンドープAl0.25Ga0.75Nエピタキシャル膜を成長した。このAlGaN膜の厚さは、30nmであった。SIMS分析によれば、基板とノンドープGaN膜との界面近傍におけるSi濃度は、1×1018cm−3未満であり、界面におけるSiのパイルアップが上記の処理により低減された。界面のSiは活性化されていたけれども、CV測定によればキャリアは5×1016cm−3程度であり、良好な結果を得た。
Experiment D: A HEMT structure semi-insulating GaN substrate (carrier concentration of 1 × 10 15 cm −3 or less) formed after hydrofluoric acid overwater treatment of a semi-insulating GaN substrate was prepared. Before the GaN substrate was put into the OMVPE furnace, the surface of the semi-insulating GaN substrate was subjected to hydrofluoric acid overwater treatment (80 degrees Celsius for 20 minutes). Further, after this treatment, the substrate was treated with pure water. Immediately after the treatment, this GaN substrate was put into an OMVPE furnace. As in Experiment B, heat treatment for thermal cleaning of the surface of the GaN substrate was performed in the furnace. After this heat treatment, a non-doped GaN epitaxial film was grown on the semi-insulating GaN substrate. The thickness of this GaN film was 2 μm. Next, a non-doped Al 0.25 Ga 0.75 N epitaxial film was grown on the GaN film. The thickness of this AlGaN film was 30 nm. According to SIMS analysis, the Si concentration in the vicinity of the interface between the substrate and the non-doped GaN film was less than 1 × 10 18 cm −3 , and Si pileup at the interface was reduced by the above treatment. Although Si at the interface was activated, the carrier was about 5 × 10 16 cm −3 according to the CV measurement, and good results were obtained.
半絶縁性基板のためのフッ酸過水処理の一例を示す:
(1)アセトン洗浄:10分
(2)超純水リンス:5分
(3)HF:H2O2:H2O=1:1:10の溶液、10分、(摂氏40度)
(4)超純水リンス:5分
(5)NH4OH:H2O2:H2O=1:1:5の溶液、10分、(摂氏40度)
(6)超純水リンス:5分
(7)N2ブロー:20秒
クリーンルームであっても空気中に放置するだけで、GaN基板表面にSiが付着する。このため、N2ブロー後に直ちに、基板をウエハトレーに入れた後に、このトレイを窒素で満たされた密閉容器に移す。この密閉容器内においても、Siの付着量が増加する。導電性GaN基板を用いる光デバイスや縦型電子デバイスでは、界面におけるSiのパイルアップの影響は表れない。半絶縁性基板の洗浄工程から結晶成長工程までの時間(大気に曝されている時間)を短くすることにより、上記界面でのSiのパイルアップを低下できる。しかしながら、このように配慮した工程を含む作製フローでも、本実施の形態での電子デバイスの構造、その作製方法および積層体ウエハは、Siの影響を除くために有効である。
An example of hydrofluoric acid overwater treatment for a semi-insulating substrate is shown:
(1) Acetone washing: 10 minutes (2) Ultrapure water rinse: 5 minutes (3) HF: H 2 O 2 : H 2 O = 1: 1: 10 solution, 10 minutes, (40 degrees Celsius)
(4) Ultrapure water rinse: 5 minutes (5) NH 4 OH: H 2 O 2 : H 2 O = 1: 1: 5 solution, 10 minutes (40 degrees Celsius)
(6) Ultrapure water rinse: 5 minutes (7) N 2 blow: 20 seconds Even in a clean room, Si is attached to the surface of the GaN substrate simply by leaving it in the air. For this reason, immediately after N 2 blowing, the substrate is placed in a wafer tray and then transferred to a sealed container filled with nitrogen. Even in this sealed container, the amount of deposited Si increases. In an optical device or a vertical electronic device using a conductive GaN substrate, the influence of Si pileup at the interface does not appear. By shortening the time from the cleaning process of the semi-insulating substrate to the crystal growth process (time exposed to the atmosphere), the pile-up of Si at the interface can be reduced. However, even in a manufacturing flow including the steps considered in this way, the structure of the electronic device, the manufacturing method thereof, and the laminated wafer in this embodiment are effective for removing the influence of Si.
実験E:半絶縁性GaN基板を化学処理せずに、ドープ層を含むHEMT構造を形成
半絶縁性GaN基板(キャリア濃度1×1015cm−3以下)を準備した。このGaN基板をOMVPE炉に投入した後に、実験Bと同様に、炉内にてGaN基板の表面のサーマルクリーニングの熱処理を行った。この熱処理の後に、半絶縁性GaN基板上に、1×1019cm−3のMg濃度を有するGaN層を成長した。このGaN膜の厚さは、0.1μmであった。ノンドープGaNエピタキシャル膜を成長した。このGaN膜の厚さは、1.9μmであった。次いで、GaN膜上に、ノンドープAl0.25Ga0.75Nエピタキシャル膜を成長した。このAlGaN膜の厚さは、30nmであった。SIMS分析によれば、基板とノンドープGaN膜との界面近傍におけるSi濃度は、1×1020cm−3未満であり、界面にSiのパイルアップが観測された。界面のSiは活性化されていたけれども、CV測定によればキャリアは5×1016cm−3程度であり、良好な結果を得た。
Experiment E: A semi-insulating GaN substrate (with a carrier concentration of 1 × 10 15 cm −3 or less) was prepared without forming a HEMT structure including a doped layer without chemically treating the semi-insulating GaN substrate. After the GaN substrate was put into the OMVPE furnace, the surface of the GaN substrate was heat-treated in the furnace as in Experiment B. After this heat treatment, a GaN layer having an Mg concentration of 1 × 10 19 cm −3 was grown on the semi-insulating GaN substrate. The thickness of this GaN film was 0.1 μm. A non-doped GaN epitaxial film was grown. The thickness of this GaN film was 1.9 μm. Next, a non-doped Al 0.25 Ga 0.75 N epitaxial film was grown on the GaN film. The thickness of this AlGaN film was 30 nm. According to SIMS analysis, the Si concentration in the vicinity of the interface between the substrate and the non-doped GaN film was less than 1 × 10 20 cm −3 , and Si pileup was observed at the interface. Although Si at the interface was activated, the carrier was about 5 × 10 16 cm −3 according to the CV measurement, and good results were obtained.
実験F:半絶縁性GaN基板を化学処理せずに、LT−AlN層を含むHEMT構造を形成
半絶縁性GaN基板(キャリア濃度1×1015cm−3以下)を準備した。このGaN基板をOMVPE炉に投入した後に、実験Bと同様に、炉内にてGaN基板の表面のサーマルクリーニングの熱処理を行った。この熱処理の後に、半絶縁性GaN基板上に、摂氏550度でAlN層を成長した。このGaN膜の厚さは、10nmであった。次いで、ノンドープGaNエピタキシャル膜を成長した。このGaN膜の厚さは、2.0μmであった。次いで、このGaN膜上に、ノンドープAl0.25Ga0.75Nエピタキシャル膜を成長した。このAlGaN膜の厚さは、30nmであった。SIMS分析によれば、基板とノンドープGaN膜との界面近傍におけるSi濃度は、1×1020cm−3未満であり、界面にSiのパイルアップが観測された。界面のSiは活性化されていたけれども、CV測定によればキャリアは5×1016cm−3程度であり、良好な結果を得た。
Experiment F: A semi-insulating GaN substrate (carrier concentration 1 × 10 15 cm −3 or less) was prepared without forming a semi-insulating GaN substrate and forming a HEMT structure including an LT-AlN layer. After the GaN substrate was put into the OMVPE furnace, the surface of the GaN substrate was heat-treated in the furnace as in Experiment B. After this heat treatment, an AlN layer was grown at 550 degrees Celsius on the semi-insulating GaN substrate. The thickness of this GaN film was 10 nm. Next, a non-doped GaN epitaxial film was grown. The thickness of this GaN film was 2.0 μm. Next, a non-doped Al 0.25 Ga 0.75 N epitaxial film was grown on the GaN film. The thickness of this AlGaN film was 30 nm. According to SIMS analysis, the Si concentration in the vicinity of the interface between the substrate and the non-doped GaN film was less than 1 × 10 20 cm −3 , and Si pileup was observed at the interface. Although Si at the interface was activated, the carrier was about 5 × 10 16 cm −3 according to the CV measurement, and good results were obtained.
上記の実験A−EによりHEMT構造を含む積層体ウエハを準備した後、トランジスタのためのドレイン(D)電極・ソース(S)電極・ゲート(G)電極を積層体ウエハ上に形成して、HEMTデバイスを作製した。ドレイン・ソース電極はオーミック電極であり、ゲート電極はショットキー電極である。図5は、本実施の形態に係るトランジスタの一例としてHEMT構造を示す図面である。本実験例では、ドレイン電極とドレイン電極の間の距離Lは12μmであり、そのちょうど中間に2μm幅のゲート電極を配置した。基板の表面と積層体の上面との距離(積層体の厚さ)Tは、距離Lよりも小さい。実験D、実験Eおよび実験Fにより作製されたトランジスタは、それぞれ、図5(a)、図5(b)および図5(c)に示される構造を有する。 After preparing a multilayer wafer including a HEMT structure by the above-mentioned experiment AE, a drain (D) electrode, a source (S) electrode, and a gate (G) electrode for a transistor are formed on the multilayer wafer. A HEMT device was fabricated. The drain / source electrode is an ohmic electrode, and the gate electrode is a Schottky electrode. FIG. 5 illustrates a HEMT structure as an example of a transistor according to this embodiment. In this experimental example, the distance L between the drain electrode and the drain electrode is 12 μm, and a gate electrode having a width of 2 μm is arranged just in the middle. A distance T (thickness of the laminated body) T between the surface of the substrate and the upper surface of the laminated body is smaller than the distance L. Transistors fabricated by Experiment D, Experiment E, and Experiment F have the structures shown in FIGS. 5A, 5B, and 5C, respectively.
−5ボルトの電圧をゲートに印加すると共に、ドレイン−ソース間に−5ボルトの逆バイアスを印加して、リーク電流を測定した。−100ボルトの逆バイアスを印加した際にリーク電流も測定した。さらに大きな逆バイアスを印加して、素子のブレークダウン電圧も測定した。ブレークダウン電圧の定義は、素子が破壊されるときの電圧とした。以下のとおりであった。 While applying a voltage of -5 volts to the gate and applying a reverse bias of -5 volts between the drain and the source, the leakage current was measured. The leakage current was also measured when a reverse bias of −100 volts was applied. The breakdown voltage of the device was also measured by applying a larger reverse bias. The breakdown voltage was defined as the voltage at which the device was destroyed. It was as follows.
リーク電流は単位(A/mm)で表される。
実験 リーク電流(−5V) リーク電流(−100V) 破壊電圧
実験A 1.2×10−3A/mm 6.4×10−3A/mm 232V
実験B 2.0×10−8A/mm 1.8×10−1A/mm 108V
実験C 1.4×10−8A/mm 6.2×10−2A/mm 156V
実験D 1.1×10−8A/mm 3.2×10−6A/mm 285V
実験E 2.6×10−8A/mm 8.4×10−6A/mm 279V
実験F 6.9×10−8A/mm 3.5×10−6A/mm 266V
Leakage current is expressed in units (A / mm).
Experiment Leakage current (−5V) Leakage current (−100V) Breakdown voltage experiment A 1.2 × 10 −3 A / mm 6.4 × 10 −3 A / mm 232V
Experiment B 2.0 × 10 −8 A / mm 1.8 × 10 −1 A / mm 108V
Experiment C 1.4 × 10 −8 A / mm 6.2 × 10 −2 A / mm 156V
Experiment D 1.1 × 10 −8 A / mm 3.2 × 10 −6 A / mm 285V
Experiment E 2.6 × 10 −8 A / mm 8.4 × 10 −6 A / mm 279V
Experiment F 6.9 × 10 −8 A / mm 3.5 × 10 −6 A / mm 266V
実験Dでは、フッ酸過水処理を用いたが、硫酸過水処理、リン酸洗浄処理やKOH過水処理等でも同様の効果があった。実験Eでは、添加元素Mgを用いたが、鉄や炭素でも同様の効果があった。実験FではLT−AlNを用いたが、LT−GaNやLT−AlGaN等でも同様の効果があった。また、実験Eや実験Fにおいて、積層体を成長する直前に、実験Dのようにフッ酸洗浄などを行うことによって基板表面のSi濃度を低減できた。この組み合わせにより、より低いリーク電流・破壊電圧を実現することができた。これらの実験から理解されるように、実験D、E、Fに適用した技術の組み合わせによってさらなる特性の向上が可能である。 In Experiment D, hydrofluoric acid overwater treatment was used, but similar effects were also obtained in sulfuric acid overwater treatment, phosphoric acid washing treatment, KOH overwater treatment, and the like. In Experiment E, the additive element Mg was used, but iron and carbon had the same effect. In Experiment F, LT-AlN was used, but LT-GaN, LT-AlGaN, and the like had the same effect. Further, in Experiment E and Experiment F, the Si concentration on the substrate surface could be reduced by performing hydrofluoric acid cleaning or the like as in Experiment D immediately before growing the laminate. By this combination, a lower leakage current / breakdown voltage could be realized. As can be understood from these experiments, the characteristics can be further improved by a combination of techniques applied to Experiments D, E, and F.
図5を参照しながら、HEMTといった電子デバイスの構造を説明するが、本実施の形態から理解されるように、電子デバイスはMIS型電界効果トランジスタ、MES型電界効果トランジスタ等でもよい。III族窒化物電子デバイスの一例としてトランジスタ(HEMT)31、41、51は、半絶縁性III族窒化物基板(以下、「半絶縁性基板」と記す)32と、III族窒化物積層体(以下「積層体」と記す)34とを備える。積層体34は、半絶縁性基板32上に設けられている。積層体34は、一または複数のエピタキシャル層35、36を含む。半絶縁性基板32と積層体34との界面33におけるSi濃度のプロファイルのピーク値が、1×1020cm−3未満である。基板32と積層体34との界面におけるキャリア密度が5×1016cm−3以下である。積層体34には、電極S、G、Dが形成されている。このIII族窒化物電子デバイス31、41、51によれば、半絶縁性基板32と積層体34との界面33におけるキャリア濃度が上記の値以下であるので、素子のブレークダウン電圧は電極と半絶縁性基板との間の距離によって決まることはない。
The structure of an electronic device such as a HEMT will be described with reference to FIG. 5, but as will be understood from the present embodiment, the electronic device may be a MIS field effect transistor, a MES type field effect transistor, or the like. As an example of a group III nitride electronic device, transistors (HEMTs) 31, 41, 51 include a semi-insulating group III nitride substrate (hereinafter referred to as “semi-insulating substrate”) 32, a group III nitride laminate ( (Hereinafter referred to as “laminate”) 34. The
電子デバイス31では、積層体34は、エピタキシャル層35、36と基板32との間に設けられた窒化ガリウム系半導体層37を含む。界面33は、窒化ガリウム系半導体層37と半絶縁性基板32とにより形成される。窒化ガリウム系半導体層37は、Si濃度のピーク値の1/10以上である濃度のFe、Mg、Cの少なくともいずれかを含む。この電子デバイス31によれば、窒化ガリウム系半導体層37に含まれるFe、Mg、Cが、界面にパイルアップしたSiからキャリアを低減する。
In the
電子デバイス41は、積層体34に替えてIII族窒化物積層体(以下「積層体」と記す)44を有する。積層体44は、エピタキシャル層35、36と半絶縁性基板32との間に設けられた緩衝層47を含む。緩衝層47は、GaN、AlGaN、AlN等からなることができ、好ましくはLT−GaN、LT−AlGaN、LT−AlN等からなる。緩衝層47の厚さはエピタキシャル層35の厚さより薄い。界面43は、緩衝層と半絶縁性基板33とにより形成される。この緩衝層47に含まれる準位が、界面43にパイルアップしたSiからキャリアをトラップするので、界面43におけるキャリアの濃度が低減される。
The
電子デバイス51は、積層体34に替えてIII族窒化物積層体(以下「積層体」と記す)54を有する。積層体54は、エピタキシャル層35、36を含み、エピタキシャル層35は半絶縁性基板32上に直接に形成される。この形成の前に、半絶縁性基板32の表面32aに、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびKOH過水処理のいずれかの処理を施している。この処理により、その表面32a上に成長されたエピタキシャル層35と半絶縁性基板32との界面53において、Si濃度のプロファイルピーク値が1×1018cm−3未満にできる。
The
以上説明したように、半絶縁性基板32と積層体34、44、54との界面33、43、53におけるキャリア密度が上記の値以下であるので、素子のブレークダウン電圧は電極(S、G、D)と半絶縁性基板32との間の距離によって決まらない。
As described above, since the carrier density at the
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。 While the principles of the invention have been illustrated and described in the preferred embodiments, it will be appreciated by those skilled in the art that the invention can be modified in arrangement and detail without departing from such principles. The present invention is not limited to the specific configuration disclosed in the present embodiment. We therefore claim all modifications and changes that come within the scope and spirit of the following claims.
11…半絶縁性III族窒化物基板(半絶縁性基板)、11a…半絶縁性GaN基板主面、13…III族窒化物半導体層、15…第1の半絶縁性III族窒化物エピタキシャル層(第1のエピタキシャル層)、17…第2の半絶縁性III族窒化物エピタキシャル層(第2のエピタキシャル層)、19…III族窒化物積層体(積層体)、L…ドレイン電極とドレイン電極の間の距離、T…基板の表面と積層体の上面との距離(積層体の厚さ)、31、41、51…トランジスタ、32…半絶縁性III族窒化物基板(半絶縁性基板)、32a…半絶縁性基板表面、33…界面、34…III族窒化物積層体(積層体)、35、36…エピタキシャル層、37…窒化ガリウム系半導体層、43…界面、44…III族窒化物積層体(積層体)、47…緩衝層、53…界面、54…III族窒化物積層体(積層体)、S、G、D…電極
DESCRIPTION OF
Claims (20)
半絶縁性III族窒化物基板と、
前記半絶縁性III族窒化物基板上に設けられたIII族窒化物積層体と
を備え、
前記III族窒化物積層体は、一または複数の半絶縁性III族窒化物エピタキシャル層を含み、
前記半絶縁性III族窒化物基板と前記III族窒化物積層体との界面におけるシリコン濃度のプロファイルのピーク値が、1×1020cm−3未満であり、
前記半絶縁性III族窒化物基板と前記III族窒化物積層体との界面におけるキャリア密度が、5×1016cm−3以下である、ことを特徴とするIII族窒化物電子デバイス。 A group III nitride electronic device comprising:
A semi-insulating group III nitride substrate;
A group III nitride laminate provided on the semi-insulating group III nitride substrate,
The group III nitride laminate includes one or more semi-insulating group III nitride epitaxial layers,
The peak value of the profile of the silicon concentration at the interface between the semi-insulating group III nitride substrate and the group III nitride laminate is less than 1 × 10 20 cm −3 ,
A group III nitride electronic device, wherein a carrier density at an interface between the semi-insulating group III nitride substrate and the group III nitride laminate is 5 × 10 16 cm −3 or less.
前記界面は、前記窒化ガリウム系半導体層と前記半絶縁性III族窒化物基板とにより形成され、
前記窒化ガリウム系半導体層は、前記シリコン濃度の前記ピーク値の1/10以上である濃度の鉄を含む、ことを特徴する請求項1に記載されたIII族窒化物電子デバイス。 The group III nitride laminate includes a gallium nitride based semiconductor layer provided between the semi-insulating group III nitride epitaxial layer and the semi-insulating group III nitride substrate,
The interface is formed by the gallium nitride based semiconductor layer and the semi-insulating group III nitride substrate,
2. The group III nitride electronic device according to claim 1, wherein the gallium nitride based semiconductor layer contains iron at a concentration that is 1/10 or more of the peak value of the silicon concentration.
前記界面は、前記窒化ガリウム系半導体層と前記半絶縁性III族窒化物基板とにより形成され、
前記窒化ガリウム系半導体層は、前記シリコン濃度の前記ピーク値の1/10以上である濃度のマグネシウムを含む、ことを特徴する請求項1に記載されたIII族窒化物電子デバイス。 The group III nitride laminate includes a gallium nitride based semiconductor layer provided between the semi-insulating group III nitride epitaxial layer and the semi-insulating group III nitride substrate,
The interface is formed by the gallium nitride based semiconductor layer and the semi-insulating group III nitride substrate,
2. The group III nitride electronic device according to claim 1, wherein the gallium nitride based semiconductor layer contains magnesium at a concentration that is 1/10 or more of the peak value of the silicon concentration.
前記界面は、前記窒化ガリウム系半導体層と前記半絶縁性III族窒化物基板とにより形成され、
前記窒化ガリウム系半導体層は、前記シリコン濃度の前記ピーク値の1/10以上である濃度の炭素を含む、ことを特徴する請求項1に記載されたIII族窒化物電子デバイス。 The group III nitride laminate includes a gallium nitride based semiconductor layer provided between the semi-insulating group III nitride epitaxial layer and the semi-insulating group III nitride substrate,
The interface is formed by the gallium nitride based semiconductor layer and the semi-insulating group III nitride substrate,
2. The group III nitride electronic device according to claim 1, wherein the gallium nitride based semiconductor layer includes carbon having a concentration that is 1/10 or more of the peak value of the silicon concentration.
前記GaN緩衝層の厚さは、前記半絶縁性III族窒化物エピタキシャル層の厚さより薄く、
前記界面は、前記GaN緩衝層と前記半絶縁性III族窒化物基板とにより形成される、ことを特徴する請求項1に記載されたIII族窒化物電子デバイス。 The group III nitride laminate includes a GaN buffer layer provided between the semi-insulating group III nitride epitaxial layer and the semi-insulating group III nitride substrate,
The thickness of the GaN buffer layer is thinner than the thickness of the semi-insulating group III nitride epitaxial layer,
The group III nitride electronic device according to claim 1, wherein the interface is formed by the GaN buffer layer and the semi-insulating group III nitride substrate.
前記AlN緩衝層の厚さは、前記半絶縁性III族窒化物エピタキシャル層の厚さより薄く、
前記界面は、前記AlN緩衝層と前記半絶縁性III族窒化物基板とにより形成される、ことを特徴する請求項1に記載されたIII族窒化物電子デバイス。 The group III nitride laminate includes an AlN buffer layer provided between the semi-insulating group III nitride epitaxial layer and the semi-insulating group III nitride substrate,
The thickness of the AlN buffer layer is thinner than the thickness of the semi-insulating group III nitride epitaxial layer,
The group III nitride electronic device according to claim 1, wherein the interface is formed by the AlN buffer layer and the semi-insulating group III nitride substrate.
前記AlGaN緩衝層の厚さは、前記半絶縁性III族窒化物エピタキシャル層の厚さより薄く、
前記界面は、前記AlGaN緩衝層と前記半絶縁性III族窒化物基板とにより形成される、ことを特徴する請求項1に記載されたIII族窒化物電子デバイス。 The group III nitride laminate includes an AlGaN buffer layer provided between the semi-insulating group III nitride epitaxial layer and the semi-insulating group III nitride substrate,
The thickness of the AlGaN buffer layer is thinner than the thickness of the semi-insulating group III nitride epitaxial layer,
The III-nitride electronic device according to claim 1, wherein the interface is formed by the AlGaN buffer layer and the semi-insulating III-nitride substrate.
前記界面は、前記半絶縁性III族窒化物基板と前記半絶縁性III族窒化物エピタキシャル層とにより形成される、ことを特徴とする請求項1に記載されたIII族窒化物電子デバイス。 The peak value of the profile of the silicon concentration is less than 1 × 10 18 cm −3 ;
The group III nitride electronic device according to claim 1, wherein the interface is formed by the semi-insulating group III nitride substrate and the semi-insulating group III nitride epitaxial layer.
前記ソース電極と前記ドレイン電極との間隔は、前記III族窒化物積層体の厚さよりも大きい、ことを特徴とする請求項1〜請求項13のいずれか一項に記載されたIII族窒化物電子デバイス。 Further comprising a source electrode, a gate electrode and a drain electrode provided on the surface of the group III nitride stack,
The group III nitride according to any one of claims 1 to 13, wherein a distance between the source electrode and the drain electrode is larger than a thickness of the group III nitride laminate. Electronic devices.
III族窒化物半導体層を半絶縁性III族窒化物基板の主面上に成長炉で成長する工程と、
前記III族窒化物半導体層上に半絶縁性III族窒化物エピタキシャル層を前記成長炉で成長する工程と
を含み、
前記III族窒化物半導体層の厚さは前記半絶縁性III族窒化物エピタキシャル層の厚さより薄く、
前記III族窒化物半導体層は窒化ガリウム系材料からなり、
前記半絶縁性III族窒化物基板と前記III族窒化物半導体層との界面におけるシリコン濃度のプロファイルのピーク値が、1×1020cm−3未満であり、
前記III族窒化物半導体層には、鉄、マグネシウムおよび炭素の少なくともいずれかが添加されており、その添加量は、前記シリコン濃度の前記ピーク値の1/10以上である濃度である、ことを特徴とする方法。 A method of fabricating a group III nitride electronic device comprising:
A step of growing a group III nitride semiconductor layer on a main surface of a semi-insulating group III nitride substrate in a growth furnace;
Growing a semi-insulating group III nitride epitaxial layer on the group III nitride semiconductor layer in the growth furnace,
The thickness of the group III nitride semiconductor layer is smaller than the thickness of the semi-insulating group III nitride epitaxial layer,
The group III nitride semiconductor layer is made of a gallium nitride material,
The peak value of the profile of the silicon concentration at the interface between the semi-insulating group III nitride substrate and the group III nitride semiconductor layer is less than 1 × 10 20 cm −3 ;
The group III nitride semiconductor layer is doped with at least one of iron, magnesium, and carbon, and the amount added is a concentration that is 1/10 or more of the peak value of the silicon concentration. Feature method.
半絶縁性III族窒化物基板の主面上にIII族窒化物半導体層を成長炉で成長する工程と、
前記III族窒化物半導体層上に半絶縁性III族窒化物エピタキシャル層を前記成長炉で成長する工程と
を含み、
前記III族窒化物半導体層の厚さは前記半絶縁性III族窒化物エピタキシャル層の厚さより薄く、
前記III族窒化物半導体層の成長温度は前記半絶縁性III族窒化物エピタキシャル層の成長温度よりも低く、前記III族窒化物半導体層は、低温成長GaN、低温成長AlGaN、および低温成長AlNのいずれかであり、
前記半絶縁性III族窒化物基板と前記III族窒化物半導体層との界面におけるシリコン濃度のプロファイルのピーク値が、1×1020cm−3未満である、ことを特徴とする方法。 A method of fabricating a group III nitride electronic device comprising:
A step of growing a group III nitride semiconductor layer on a main surface of a semi-insulating group III nitride substrate in a growth furnace;
Growing a semi-insulating group III nitride epitaxial layer on the group III nitride semiconductor layer in the growth furnace,
The thickness of the group III nitride semiconductor layer is smaller than the thickness of the semi-insulating group III nitride epitaxial layer,
The growth temperature of the group III nitride semiconductor layer is lower than the growth temperature of the semi-insulating group III nitride epitaxial layer, and the group III nitride semiconductor layer is made of low temperature growth GaN, low temperature growth AlGaN, and low temperature growth AlN. Either
The peak value of the silicon concentration profile at the interface between the semi-insulating group III nitride substrate and the group III nitride semiconductor layer is less than 1 × 10 20 cm −3 .
前記半絶縁性III族窒化物基板の主面の処理を行う工程と、
前記半絶縁性III族窒化物基板の前記主面を処理した後に、前記半絶縁性III族窒化物基板を成長炉にセットする工程と、
前記半絶縁性III族窒化物基板の前記主面上に半絶縁性III族窒化物エピタキシャル層を前記成長炉で成長する工程と
を備え、
前記処理は、フッ酸過水処理、硫酸過水処理、リン酸洗浄処理およびKOH過水処理のいずれかであり、
前記半絶縁性III族窒化物基板と前記半絶縁性III族窒化物エピタキシャル層との界面におけるシリコン濃度のプロファイルのピーク値が、1×1018cm−3未満である、ことを特徴とする方法。 A method of fabricating a group III nitride electronic device comprising:
Processing the main surface of the semi-insulating III-nitride substrate;
Setting the semi-insulating III-nitride substrate in a growth furnace after treating the main surface of the semi-insulating III-nitride substrate;
Growing a semi-insulating group III nitride epitaxial layer on the main surface of the semi-insulating group III nitride substrate in the growth furnace,
The treatment is any one of hydrofluoric acid overwater treatment, sulfuric acid overwater treatment, phosphoric acid washing treatment and KOH overwater treatment,
The peak value of the profile of silicon concentration at the interface between the semi-insulating group III nitride substrate and the semi-insulating group III nitride epitaxial layer is less than 1 × 10 18 cm −3. .
前記III族窒化物半導体層の厚さは前記半絶縁性III族窒化物エピタキシャル層の厚さより薄く、
前記III族窒化物半導体層は、鉄ドープ窒化ガリウム系材料、マグネシウムドープ窒化ガリウム系材料、炭素ドープ窒化ガリウム系材料、低温成長GaN、低温成長AlGaN、および低温成長AlNのいずれかであり、前記低温成長GaN、前記低温成長AlGaN、および前記低温成長AlNの成長温度は前記半絶縁性III族窒化物エピタキシャル層の成長温度よりも低い、ことを特徴とする請求項17に記載された方法。 Prior to the growth of the semi-insulating group III nitride epitaxial layer, further comprising the step of growing a group III nitride semiconductor layer on the main surface of the semi-insulating group III nitride substrate in the growth furnace,
The thickness of the group III nitride semiconductor layer is smaller than the thickness of the semi-insulating group III nitride epitaxial layer,
The group III nitride semiconductor layer is any one of iron-doped gallium nitride material, magnesium-doped gallium nitride material, carbon-doped gallium nitride material, low-temperature growth GaN, low-temperature growth AlGaN, and low-temperature growth AlN. 18. The method of claim 17, wherein the growth temperature of growth GaN, the low temperature growth AlGaN, and the low temperature growth AlN is lower than the growth temperature of the semi-insulating group III nitride epitaxial layer.
半絶縁性III族窒化物基板と、
前記半絶縁性III族窒化物基板上に設けられたIII族窒化物積層体と
を備え、
前記III族窒化物積層体は、一または複数の半絶縁性III族窒化物エピタキシャル層を含み、
前記半絶縁性III族窒化物基板と前記III族窒化物積層体との界面におけるシリコン濃度のプロファイルのピーク値が、1×1020cm−3未満であり、
前記半絶縁性III族窒化物基板と前記III族窒化物積層体との界面でのキャリア密度が5×1016cm−3以下である、ことを特徴とする積層体ウエハ。 A laminated wafer for a group III nitride electronic device comprising:
A semi-insulating group III nitride substrate;
A group III nitride laminate provided on the semi-insulating group III nitride substrate,
The group III nitride laminate includes one or more semi-insulating group III nitride epitaxial layers,
The peak value of the profile of the silicon concentration at the interface between the semi-insulating group III nitride substrate and the group III nitride laminate is less than 1 × 10 20 cm −3 ,
A laminate wafer, wherein a carrier density at an interface between the semi-insulating group III nitride substrate and the group III nitride laminate is 5 × 10 16 cm −3 or less.
前記III族窒化物半導体層の厚さは前記半絶縁性III族窒化物エピタキシャル層の厚さより薄く、
前記III族窒化物半導体層は、鉄ドープ窒化ガリウム系材料、マグネシウムドープ窒化ガリウム系材料、炭素ドープ窒化ガリウム系材料、低温成長GaN、低温成長AlGaN、および低温成長AlNのいずれかである、ことを特徴とする請求項19に記載された積層体ウエハ。
The group III nitride laminate further comprises a group III nitride semiconductor layer provided between the semi-insulating group III nitride epitaxial layer and the semi-insulating group III nitride substrate,
The thickness of the group III nitride semiconductor layer is smaller than the thickness of the semi-insulating group III nitride epitaxial layer,
The group III nitride semiconductor layer is any one of iron-doped gallium nitride material, magnesium-doped gallium nitride material, carbon-doped gallium nitride material, low-temperature grown GaN, low-temperature grown AlGaN, and low-temperature grown AlN. The laminated wafer according to claim 19, wherein the laminated wafer is a laminated wafer.
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