JP5275773B2 - Field effect transistor - Google Patents
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Abstract
Description
本発明は、窒化物系化合物半導体からなる電界効果トランジスタに関するものである。 The present invention relates to a field effect transistor made of a nitride compound semiconductor.
化学式ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）で表される窒化物系化合物半導体を用いた半導体デバイスは、その材料が本質的に有する特性により、高温動作、ハイパワー、高速のデバイスとして有望である。特に、ＧａＮ系半導体デバイスは、大電流において動作可能なことから、電源デバイスとしての応用が期待されている。 Formula Al x In y Ga 1-xy As u P v N 1-uv ( although, 0 ≦ x ≦ 1,0 ≦ y ≦ 1, x + y ≦ 1,0 ≦ u ≦ 1,0 ≦ v ≦ 1, u + v < The semiconductor device using the nitride-based compound semiconductor represented by 1) is promising as a high-temperature operation, high-power, high-speed device due to the inherent characteristics of the material. In particular, GaN-based semiconductor devices are expected to be applied as power supply devices because they can operate at a large current.
従来、ＡｌＧａＮ等からなるキャリア供給層をゲート部分においてキャリア走行層に到るまでエッチオフしてリセス部を形成して、このリセス部に酸化絶縁層を形成してＭＯＳ構造とすることによって、高耐圧と低オン抵抗とを両立したノーマリオフ型の電界効果トランジスタが開示されている（特許文献１参照）。 Conventionally, a carrier supply layer made of AlGaN or the like is etched off until reaching the carrier traveling layer in the gate portion to form a recess portion, and an oxide insulating layer is formed in the recess portion to form a MOS structure. A normally-off type field effect transistor that has both breakdown voltage and low on-resistance is disclosed (see Patent Document 1).
一方、窒化物系化合物半導体からなる電界効果トランジスタにおいて、ゲート−ドレイン電極間に、電界集中の緩和を目的としたリサーフ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ、ＲＥＳＵＲＦ）層と呼ばれる不純物層を形成し、デバイスの耐圧性を高める技術が開示されている（たとえば非特許文献１参照）。 On the other hand, in a field effect transistor made of a nitride compound semiconductor, an impurity layer called a RESURF (RESURF) layer for the purpose of relaxing electric field concentration is formed between a gate and a drain electrode, so that the breakdown voltage of the device is increased. Has been disclosed (for example, see Non-Patent Document 1).
しかしながら、従来の電界効果トランジスタにおいて、オフ動作時における耐圧を十分に高くしたものであっても、オン動作時に破壊する場合があるという問題があった。 However, the conventional field effect transistor has a problem that even if the withstand voltage during the off operation is sufficiently high, the field effect transistor may be broken during the on operation.
本発明は、上記に鑑みてなされたものであって、オン動作時における耐圧性が高い電界効果トランジスタを提供することを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to provide a field effect transistor having high withstand voltage during on-operation.
上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタは、窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成されたキャリア走行層と、前記キャリア走行層上に形成され、前記キャリア走行層とは反対の導電型を有し、前記キャリア走行層に到る深さまで形成されたリセス部によって分離したキャリア供給層と、前記分離した各キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、前記分離した各キャリア供給層上にわたって前記リセス部内における前記キャリア走行層の表面を覆うように形成されたゲート絶縁膜と、前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、を備え、前記ソース電極側のキャリア供給層は、該ソース電極直下に位置するソースコンタクト領域と、前記ゲート電極の下方に位置し、前記ソースコンタクト領域よりもキャリア濃度が低いソース電界緩和領域とを有する。 In order to solve the above-described problems and achieve the object, a field effect transistor according to the present invention is a field effect transistor made of a nitride compound semiconductor, and includes a carrier traveling layer formed on a substrate, and the carrier A carrier supply layer formed on the traveling layer and having a conductivity type opposite to that of the carrier traveling layer and separated by a recess formed to a depth reaching the carrier traveling layer, and each separated carrier supply layer A source electrode and a drain electrode formed on both sides of the recess portion; a gate insulating film formed on the separated carrier supply layer so as to cover a surface of the carrier traveling layer in the recess portion; A gate electrode formed on the gate insulating film in the recess portion, and the carrier supply layer on the source electrode side includes the source electrode A source contact region located immediately below the pole, located below the gate electrode, and a said source contact region the source field relaxation region carrier concentration is lower than.
また、本発明に係る電界効果トランジスタは、上記の発明において、前記ソース電界緩和領域のキャリア濃度が１×１０１６ｃｍ−３〜１×１０２０ｃｍ−３であることを特徴とする。 In the field effect transistor according to the present invention as set forth in the invention described above, the carrier concentration in the source field relaxation region is 1 × 10 16 cm −3 to 1 × 10 20 cm −3 .
また、本発明に係る電界効果トランジスタは、上記の発明において、前記ドレイン電極側のキャリア供給層は、該ドレイン電極直下に位置するドレインコンタクト領域と、前記ゲート電極の下方に位置し、前記ドレインコンタクト領域よりもキャリア濃度が低いドレイン電界緩和領域とを有することを特徴とする。 In the field effect transistor according to the present invention, the carrier supply layer on the drain electrode side is located in a drain contact region located immediately below the drain electrode and below the gate electrode. And a drain electric field relaxation region having a carrier concentration lower than that of the region.
また、本発明に係る電界効果トランジスタは、上記の発明において、前記キャリア走行層および前記キャリア供給層はＧａＮからなることを特徴とする。 In the field effect transistor according to the present invention as set forth in the invention described above, the carrier travel layer and the carrier supply layer are made of GaN.
また、本発明に係る電界効果トランジスタは、上記の発明において、前記ゲート絶縁膜は、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＧａＯ、ＡｌＮ、Ｈｆ２Ｏ３からなる群から選ばれた少なくとも１種からなることを特徴とする。 In the field effect transistor according to the present invention, in the above invention, the gate insulating film is at least one selected from the group consisting of SiO 2 , SiN, Al 2 O 3 , GaO, AlN, and Hf 2 O 3. It is characterized by comprising.
本発明によれば、ソース−ゲート間における局所的な電界集中を防止できるので、オン動作時における耐圧性が高い電界効果トランジスタを実現できるという効果を奏する。 According to the present invention, since local electric field concentration between the source and the gate can be prevented, there is an effect that it is possible to realize a field effect transistor having high withstand voltage during the on-operation.
以下に、図面を参照して本発明に係る電界効果トランジスタの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、以下では、ＭＯＳ型電界効果トランジスタをＭＯＳＦＥＴと記載する。 Embodiments of a field effect transistor according to the present invention will be described below in detail with reference to the drawings. Note that the present invention is not limited to the embodiments. Hereinafter, the MOS field effect transistor is referred to as a MOSFET.
（実施の形態）
図１は、本発明の実施の形態に係るＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ１００は、サファイア、ＳｉＣ、Ｓｉなどからなる基板１０１上に、ＡｌＮ層とアンドープのＧａＮ層とを交互に積層して形成したバッファ層１０２を介して形成された、ｐ−ＧａＮからなるキャリア走行層１０３を備えている。バッファ層１０２は、たとえば厚さ２００ｎｍ／２０ｎｍのＧａＮ／ＡｌＮ複合層を８層だけ積層したものである。また、キャリア走行層１０３は、その厚さが６００ｎｍ程度のものである。また、キャリア走行層１０３が含有するｐ型不純物はたとえばマグネシウム（Ｍｇ）であり、キャリア濃度はたとえば１×１０１６ｃｍ−３程度である。
(Embodiment)
FIG. 1 is a schematic cross-sectional view of a MOSFET according to an embodiment of the present invention. This MOSFET 100 is a carrier running made of p-GaN formed through a buffer layer 102 formed by alternately laminating AlN layers and undoped GaN layers on a substrate 101 made of sapphire, SiC, Si or the like. A layer 103 is provided. The buffer layer 102 is formed by stacking, for example, eight GaN / AlN composite layers having a thickness of 200 nm / 20 nm. The carrier traveling layer 103 has a thickness of about 600 nm. Further, the p-type impurity contained in the carrier traveling layer 103 is, for example, magnesium (Mg), and the carrier concentration is, for example, about 1 × 10 16 cm −3 .
また、ＭＯＳＦＥＴ１００は、キャリア走行層１０３上に形成されたキャリア供給層１０４、１０５を備えている。これらのキャリア供給層１０４、１０５は、キャリア走行層１０３とは反対の導電型を有するｎ−ＧａＮからなり、厚さが１００ｎｍであるが、たとえば１０〜３００ｎｍとできる。また、キャリア供給層１０４、１０５が含有するｎ型不純物はたとえばＳｉである。また、これらのキャリア供給層１０４、１０５は、キャリア走行層１０３に到る深さまで形成されたリセス部１０６によって分離している。リセス部１０６の幅は、たとえば４μｍ程度である。また、リセス部１０６のキャリア供給層１０４、１０５上面からの深さＤは、（キャリア供給層１０４、１０５の層厚）＋１５０ｎｍ程度とされている。また、リセス部１０６の側壁は、キャリア供給層１０４、１０５の表面に対して略垂直またはやや傾斜している。このＭＯＳＦＥＴ１００は、リセス部１０６がキャリア走行層１０３に到る深さまで形成されているので、特許文献１に記載のＭＯＳＦＥＴと同様にノーマリオフ動作をする。 The MOSFET 100 includes carrier supply layers 104 and 105 formed on the carrier traveling layer 103. These carrier supply layers 104 and 105 are made of n-GaN having a conductivity type opposite to that of the carrier traveling layer 103 and have a thickness of 100 nm, but can be, for example, 10 to 300 nm. Further, the n-type impurity contained in the carrier supply layers 104 and 105 is, for example, Si. The carrier supply layers 104 and 105 are separated by a recess 106 formed to a depth reaching the carrier traveling layer 103. The width of the recess 106 is, for example, about 4 μm. The depth D of the recess 106 from the upper surface of the carrier supply layers 104 and 105 is about (layer thickness of the carrier supply layers 104 and 105) +150 nm. Further, the side wall of the recess portion 106 is substantially perpendicular or slightly inclined with respect to the surfaces of the carrier supply layers 104 and 105. The MOSFET 100 is formed to a depth at which the recess 106 reaches the carrier traveling layer 103, and thus performs a normally-off operation in the same manner as the MOSFET described in Patent Document 1.
さらに、ＭＯＳＦＥＴ１００は、キャリア供給層１０４、１０５上に、リセス部１０６を挟んで形成されたソース電極１０７およびドレイン電極１０８を備えている。さらに、ＭＯＳＦＥＴ１００は、キャリア供給層１０４、１０５上にわたって、リセス部１０６内におけるキャリア走行層１０３の表面を覆うように形成された、ＳｉＯ２からなるゲート絶縁膜１０９を備えるとともに、リセス部１０６においてゲート絶縁膜１０９上に形成されたゲート電極１１０を備えており、ＭＯＳ構造を構成している。なお、ゲート絶縁膜１０９の厚さは６０ｎｍであるが、たとえば２０〜２００ｎｍとできる。また、ソース電極１０７とドレイン電極１０８間の間隔はたとえば４６μｍ程度である。 Further, the MOSFET 100 includes a source electrode 107 and a drain electrode 108 formed on the carrier supply layers 104 and 105 with a recess 106 interposed therebetween. Further, MOSFET 100 includes a gate insulating film 109 made of SiO 2 and formed on the carrier supply layers 104 and 105 so as to cover the surface of the carrier traveling layer 103 in the recess 106, and the gate is formed in the recess 106. A gate electrode 110 formed on the insulating film 109 is provided and constitutes a MOS structure. Although the thickness of the gate insulating film 109 is 60 nm, it can be, for example, 20 to 200 nm. The distance between the source electrode 107 and the drain electrode 108 is, for example, about 46 μm.
ここで、このＭＯＳＦＥＴ１００においては、ドレイン電極１０８側のキャリア供給層１０４が、ドレインコンタクト領域１０４ａと、ドレイン電界緩和領域１０４ｂとを有している。ドレインコンタクト領域１０４ａは、ドレイン電極１０８の直下に位置している。また、ドレインコンタクト領域１０４ａは、キャリア濃度が高くたとえば１×１０２０ｃｍ−３であり、ドレイン電極１０８との接触抵抗が低くなっている。ドレイン電界緩和領域１０４ｂは、いわゆるリサーフ領域であり、ゲート電極１１０の下方にドレインコンタクト領域１０４ａと隣接して位置している。このドレイン電界緩和領域１０４ｂは、キャリア濃度が２〜３×１０１７ｃｍ−３とドレインコンタクト領域１０４ａのキャリア濃度より低く、高抵抗であるため、ゲート−ドレイン間の電界集中が緩和され、特にオフ動作時の耐圧性を高める機能を有する。 Here, in this MOSFET 100, the carrier supply layer 104 on the drain electrode 108 side has a drain contact region 104a and a drain electric field relaxation region 104b. The drain contact region 104 a is located immediately below the drain electrode 108. Further, the drain contact region 104a has a high carrier concentration, for example, 1 × 10 20 cm −3 , and the contact resistance with the drain electrode 108 is low. The drain electric field relaxation region 104b is a so-called RESURF region, and is located below the gate electrode 110 and adjacent to the drain contact region 104a. Since the drain electric field relaxation region 104b has a carrier concentration of 2 to 3 × 10 17 cm −3 and lower than that of the drain contact region 104a and has a high resistance, the electric field concentration between the gate and the drain is alleviated. It has a function to increase pressure resistance during operation.
一方、ソース電極１０７側のキャリア供給層１０５は、ソースコンタクト領域１０５ａと、ソース電界緩和領域１０５ｂとを有している。ソースコンタクト領域１０５ａは、ソース電極１０７の直下に位置している。また、ソースコンタクト領域１０５ａは、キャリア濃度が高くたとえば１×１０２０ｃｍ−３であり、ソース電極１０７との接触抵抗が低くなっている。一方、ソース電界緩和領域１０５ｂは、ゲート電極１１０の下方にソースコンタクト領域１０５ａと隣接して位置している。このソース電界緩和領域１０５ｂは、キャリア濃度が２〜３×１０１７ｃｍ−３とソースコンタクト領域１０５ａのキャリア濃度より低く、高抵抗であるため、ゲート−ソース間の電界集中が緩和され、特にオン動作時の耐圧性を高める機能を有する。 On the other hand, the carrier supply layer 105 on the source electrode 107 side includes a source contact region 105a and a source electric field relaxation region 105b. The source contact region 105 a is located immediately below the source electrode 107. The source contact region 105 a has a high carrier concentration, for example, 1 × 10 20 cm −3 and has a low contact resistance with the source electrode 107. On the other hand, the source electric field relaxation region 105b is located below the gate electrode 110 and adjacent to the source contact region 105a. Since the source electric field relaxation region 105b has a carrier concentration of 2-3 × 10 17 cm −3 and lower than the carrier concentration of the source contact region 105a and has a high resistance, the electric field concentration between the gate and the source is reduced, and particularly the on-state It has a function to increase pressure resistance during operation.
すなわち、このＭＯＳＦＥＴ１００は、ゲート電極１１０の下方に、ソースコンタクト領域１０５ａよりもキャリア濃度が低く高抵抗のソース電界緩和領域１０５ｂを有しているので、特にオン動作時の耐圧性が高くなる。 That is, this MOSFET 100 has a source electric field relaxation region 105b having a carrier concentration lower than that of the source contact region 105a and a high resistance below the gate electrode 110, so that the withstand voltage particularly during an ON operation is increased.
以下、具体的に説明する。上述したように、従来のＭＯＳＦＥＴにおいて、リサーフ層などによってオフ動作時における耐圧を十分に高くしたものであっても、オン動作時に破壊する場合があるという問題があったが、破壊後のデバイスからその原因を特定することは困難であった。 This will be specifically described below. As described above, in the conventional MOSFET, even if the withstand voltage during the off operation is sufficiently increased by the RESURF layer or the like, there is a problem that the device may be destroyed during the on operation. It was difficult to identify the cause.
そこで、本発明者らが破壊の原因を鋭意検討したところ、オン動作において、ゲート−ソース間に２０Ｖ程度の電圧が印加する場合、電界の局所的集中は問題にならないと考えられていたところ、リセス構造を有するＭＯＳＦＥＴにおいては、ゲート電極下方のソース電極側のキャリア供給層における角の部分において、ゲート絶縁膜に電界が集中し、デバイスの破壊の原因になることを見出した。 Therefore, the present inventors diligently investigated the cause of the breakdown, and when the voltage of about 20 V was applied between the gate and the source in the on operation, it was thought that local concentration of the electric field would not be a problem. In the MOSFET having the recess structure, it has been found that the electric field concentrates on the gate insulating film at the corner portion of the carrier supply layer on the source electrode side below the gate electrode, causing breakdown of the device.
本発明者らは、この見出した知見に基づき、ゲート電極下方のソース電極側のキャリア供給層に高抵抗の領域を設けることにより、ゲート−ソース間におけるゲート絶縁膜への電界集中を緩和し、オン動作時のデバイスの耐圧を高めることに想到し、本発明を完成させたものである。 Based on this finding, the present inventors alleviate electric field concentration on the gate insulating film between the gate and the source by providing a high resistance region in the carrier supply layer on the source electrode side below the gate electrode, The present invention has been completed by conceiving to increase the breakdown voltage of the device during the on-operation.
つぎに、シミュレーション計算結果を参照して、本発明をさらに具体的に説明する。図２は、比較に用いたＭＯＳＦＥＴの模式的な断面図である。このＭＯＳＦＥＴ２００は、図１に示すＭＯＳＦＥＴ１００において、キャリア供給層１０５をキャリア供給層２０５に置き換えた点がＭＯＳＦＥＴ１００とは異なり、その他の点については同一の構造であり、各層の層厚等のサイズ、不純物濃度等も同じである。このキャリア供給層２０５は、キャリア供給層１０５と同様にｎ型不純物としてＳｉを含有したｎ−ＧａＮからなり、その厚さもキャリア供給層１０５と同じである。しかしながら、このキャリア供給層２０５は、そのキャリア濃度が、ゲート電極１１０の下方に到るまでほぼ一様であり、キャリア供給層１０５のソースコンタクト領域１０５ａと同一の１×１０２０ｃｍ−３である点が異なる。 Next, the present invention will be described more specifically with reference to simulation calculation results. FIG. 2 is a schematic cross-sectional view of a MOSFET used for comparison. This MOSFET 200 is different from the MOSFET 100 in that the carrier supply layer 105 is replaced with the carrier supply layer 205 in the MOSFET 100 shown in FIG. 1, and the other structure is the same. The concentration is the same. The carrier supply layer 205 is made of n-GaN containing Si as an n-type impurity in the same manner as the carrier supply layer 105 and has the same thickness as the carrier supply layer 105. However, this carrier supply layer 205 is substantially uniform until the carrier concentration reaches below the gate electrode 110, and is the same 1 × 10 20 cm −3 as the source contact region 105a of the carrier supply layer 105. The point is different.
つぎに、このＭＯＳＦＥＴ２００を計算モデルとし、このＭＯＳＦＥＴのソース電位を０Ｖとして、ドレイン電圧を２０Ｖに固定しながら、ゲート電圧を増加させる計算を行なった。なお、計算に用いたシミュレーションソフトはシノプシス(ＳＹＮＯＰＳＹＳ)社のＴＣＡＤである。また、計算の際には、ゲート電極はその厚さをほぼ０とし、境界条件を与えるのみに用いた。その結果、閾値電圧は３Ｖであった。つぎに、ゲート電圧をさらに２０Ｖまで増加させた。 Next, the MOSFET 200 was used as a calculation model, and the calculation was performed to increase the gate voltage while fixing the drain voltage to 20 V with the source potential of the MOSFET set to 0 V. The simulation software used for the calculation is TCAD of SYNOPSYS. In the calculation, the thickness of the gate electrode was set to almost zero, and the gate electrode was used only to give a boundary condition. As a result, the threshold voltage was 3V. Next, the gate voltage was further increased to 20V.
図３は、図２に示すＭＯＳＦＥＴ２００を計算モデルとしたＭＯＳＦＥＴ内の電界分布の計算結果を示す図である。なお、図３はゲート電圧が２０Ｖの場合を示している。また、図３は、ＭＯＳＦＥＴ２００のキャリア供給層２０５のゲート電極１１０側近傍を拡大して示しており、横軸、縦軸はサイズをμｍで示してある。図３において、電界強度の大きさは色の濃さで示されており、色の濃い部分は、半導体層であるキャリア走行層１０３およびキャリア供給層２０５、または金属であるゲート電極１１０である。キャリア走行層１０３およびキャリア供給層２０５内は電界分布がほとんど無く、ゲート電極１１０内は電界分布が強くなっている。 FIG. 3 is a diagram showing a calculation result of the electric field distribution in the MOSFET using the MOSFET 200 shown in FIG. 2 as a calculation model. FIG. 3 shows a case where the gate voltage is 20V. FIG. 3 is an enlarged view of the vicinity of the carrier supply layer 205 of the MOSFET 200 on the gate electrode 110 side, and the horizontal axis and the vertical axis indicate the size in μm. In FIG. 3, the magnitude of the electric field strength is shown by the color intensity, and the dark color portions are the carrier traveling layer 103 and the carrier supply layer 205 which are semiconductor layers, or the gate electrode 110 which is a metal. The carrier traveling layer 103 and the carrier supply layer 205 have almost no electric field distribution, and the gate electrode 110 has a strong electric field distribution.
ここで、図３において、ゲート絶縁膜１０９内の電界強度は、平均で３．３ＭＶ／ｃｍであったが、角部Ｃ１、Ｃ２においては電界強度が高く、最大で６．３ＭＶ／ｃｍときわめて高かった。 In FIG. 3, the electric field strength in the gate insulating film 109 is 3.3 MV / cm on average, but the electric field strength is high at the corners C1 and C2 and is extremely high at 6.3 MV / cm. it was high.
つぎに、図１に示すＭＯＳＦＥＴ１００を計算モデルとし、このＭＯＳＦＥＴのソース電位を０Ｖとして、上記と同様にドレイン電圧を２０Ｖに固定しながら、ゲート電圧を増加させる計算を行なった。その結果、閾値電圧は３Ｖであった。つぎに、ゲート電圧をさらに２０Ｖまで増加させた。 Next, using the MOSFET 100 shown in FIG. 1 as a calculation model, the source potential of this MOSFET was set to 0V, and the gate voltage was increased while the drain voltage was fixed to 20V as described above. As a result, the threshold voltage was 3V. Next, the gate voltage was further increased to 20V.
図４は、図１に示すＭＯＳＦＥＴ１００を計算モデルとしたＭＯＳＦＥＴ内の電界分布の計算結果を示す図である。なお、図４はゲート電圧が２０Ｖの場合を示している。また、図４は、ＭＯＳＦＥＴ１００のキャリア供給層１０５のゲート電極１１０側のソース電界緩和領域１０５ｂ近傍を拡大して示しており、横軸、縦軸はサイズをμｍで示してある。図４において、色の濃い部分は、半導体層であるキャリア走行層１０３およびソース電界緩和領域１０５ｂ、または金属であるゲート電極１１０である。図３の場合と同様に、キャリア走行層１０３およびソース電界緩和領域１０５ｂ内は電界分布がほとんど無く、ゲート電極１１０内は電界分布が強くなっている。しかしながら、図４においては、ゲート絶縁膜１０９内の電界強度は、平均で２．５ＭＶ／ｃｍであり、角部Ｃ３、Ｃ４において最大で４．１ＭＶ／ｃｍであった。すなわち、ソース電界緩和領域１０５ｂを備えた図４の場合は、図３の場合と比較して、ゲート絶縁膜１０９内へ電界集中が平均的に緩和されるとともに、角部Ｃ３、Ｃ４への電界集中が緩和されていた。 FIG. 4 is a diagram showing a calculation result of the electric field distribution in the MOSFET using the MOSFET 100 shown in FIG. 1 as a calculation model. FIG. 4 shows a case where the gate voltage is 20V. FIG. 4 is an enlarged view of the vicinity of the source electric field relaxation region 105b on the gate electrode 110 side of the carrier supply layer 105 of the MOSFET 100, and the horizontal axis and the vertical axis indicate the size in μm. In FIG. 4, the darker portions are the carrier traveling layer 103 and the source electric field relaxation region 105b which are semiconductor layers, or the gate electrode 110 which is a metal. As in the case of FIG. 3, there is almost no electric field distribution in the carrier traveling layer 103 and the source electric field relaxation region 105b, and the electric field distribution is strong in the gate electrode 110. However, in FIG. 4, the electric field strength in the gate insulating film 109 is 2.5 MV / cm on average, and is 4.1 MV / cm at the corners C3 and C4 at the maximum. That is, in the case of FIG. 4 provided with the source electric field relaxation region 105b, the electric field concentration is moderated in the gate insulating film 109 on the average, and the electric fields on the corners C3 and C4 are compared with the case of FIG. Concentration was relaxed.
以上説明したように、本実施の形態に係るＭＯＳＦＥＴ１００は、ゲート絶縁膜１０９への電界集中が緩和されるので、特にオン動作時の耐圧性が高くなる。 As described above, MOSFET 100 according to the present embodiment has a high withstand voltage particularly during an on-operation because the electric field concentration on gate insulating film 109 is alleviated.
つぎに、このＭＯＳＦＥＴ１００の製造方法について説明する。図５〜７は、ＭＯＳＦＥＴ１００の製造方法の一例を説明する説明図である。なお、以下では、有機金属気相成長（ＭＯＣＶＤ）法を用いた場合について説明するが、特に限定はされない。 Next, a method for manufacturing the MOSFET 100 will be described. 5 to 7 are explanatory diagrams for explaining an example of a method for manufacturing the MOSFET 100. In the following, the case where the metal organic chemical vapor deposition (MOCVD) method is used will be described, but there is no particular limitation.
はじめに、図５に示すように、たとえば（１１１）面を主表面とするＳｉからなる基板１０１上に、バッファ層１０２、キャリア走行層１０３を順次エピタキシャル成長させる。さらに、キャリア走行層１０３上に、キャリア供給層１０４、１０５を形成するためｎ−ＧａＮ層１１１を、所望の厚さでエピタキシャル成長させる。なお、ｎ−ＧａＮ層１１１のキャリア濃度は、所望のドレインコンタクト領域１０４ａ、ソースコンタクト領域１０５ａのキャリア濃度と同じになるようにする。 First, as shown in FIG. 5, for example, a buffer layer 102 and a carrier traveling layer 103 are sequentially epitaxially grown on a substrate 101 made of Si having a (111) plane as a main surface. Further, the n-GaN layer 111 is epitaxially grown at a desired thickness in order to form the carrier supply layers 104 and 105 on the carrier traveling layer 103. The carrier concentration of the n-GaN layer 111 is set to be the same as the carrier concentration of the desired drain contact region 104a and source contact region 105a.
つぎに、図６に示すように、プラズマ化学気相成長（ＰＣＶＤ）法等を用いて、ｎ−ＧａＮ層１１１上に厚さ２μｍのＳｉＯ２層を形成し、その後にフォトリソグラフィとエッチングとを用いてＳｉＯ２層の一部を除去して、ドレインコンタクト領域１０４ａ、ソースコンタクト領域１０５ａを形成すべき位置にマスクＭ１、Ｍ２を形成する。つぎに、ｐ型不純物のイオン、たとえばＭｇイオンのイオン注入を行なう。すると、ｎ−ＧａＮ層１１１のマスクＭ１、Ｍ２の無い領域にＭｇイオンが注入される。その後、注入したＭｇイオンを活性化するために、たとえば窒素ガスを流しながら、１１５０℃、４分のアニール処理を行なうことによって、ドレインコンタクト領域１０４ａと、ソースコンタクト領域１０５ａと、ドレイン電界緩和領域１０４ｂおよびソース電界緩和領域１０５ｂを形成するためのキャリア濃度が低いｎ−ＧａＮ層１１２とが形成される。その後、マスクＭ１、Ｍ２を除去する。 Next, as shown in FIG. 6, a 2 μm-thick SiO 2 layer is formed on the n-GaN layer 111 by using a plasma enhanced chemical vapor deposition (PCVD) method or the like, and then photolithography and etching are performed. Using this, a part of the SiO 2 layer is removed, and masks M1 and M2 are formed at positions where the drain contact region 104a and the source contact region 105a are to be formed. Next, ions of p-type impurities such as Mg ions are implanted. Then, Mg ions are implanted into the region of the n-GaN layer 111 where the masks M1 and M2 are not present. Thereafter, in order to activate the implanted Mg ions, for example, by performing an annealing process at 1150 ° C. for 4 minutes while flowing nitrogen gas, the drain contact region 104a, the source contact region 105a, and the drain electric field relaxation region 104b In addition, an n-GaN layer 112 having a low carrier concentration for forming the source electric field relaxation region 105b is formed. Thereafter, the masks M1 and M2 are removed.
つぎに、図７に示すように、たとえばＰＣＶＤ法を用いて、全面にＳｉＯ２層を厚さ５００ｎｍで形成し、その後にフォトリソグラフィとエッチングとを用いて、ＳｉＯ２層のうちリセス部１０６を形成すべき領域を除去して、マスクＭ３、Ｍ４を形成する。その後、マスクＭ３、Ｍ４をマスクとして、ドライエッチング法を用いて、マスクＭ３、Ｍ４の開口部に対応するｎ−ＧａＮ層１１２の領域を、深さＤだけエッチング除去し、リセス部１０６と、ドレイン電界緩和領域１０４ｂとソース電界緩和領域１０５ｂを形成する。その後、マスクＭ３、Ｍ４を除去する。 Next, as shown in FIG. 7, for example, a PCVD method is used to form a SiO 2 layer with a thickness of 500 nm on the entire surface, and then the recess 106 in the SiO 2 layer is formed using photolithography and etching. The regions to be formed are removed, and masks M3 and M4 are formed. Thereafter, using the masks M3 and M4 as a mask, the region of the n-GaN layer 112 corresponding to the openings of the masks M3 and M4 is etched away by a depth D using a dry etching method, and the recess 106 and the drain An electric field relaxation region 104b and a source electric field relaxation region 105b are formed. Thereafter, the masks M3 and M4 are removed.
つぎに、ＳｉＨ４とＮ２Ｏを原料ガスとしたＰＣＶＤ法を用いて、キャリア供給層１０４、１０５上にわたって、リセス部１０６内におけるキャリア走行層１０３の表面を覆うように、ＳｉＯ２からなる厚さ６０ｎｍのゲート絶縁膜１０９を形成する。つぎに、ゲート絶縁膜１０９の一部をフッ酸で除去し、リフトオフ法を用いてキャリア供給層１０４、１０５上にそれぞれドレイン電極１０８、ソース電極１０７を形成する。なお、ドレイン電極１０８、ソース電極１０７は、キャリア供給層１０４、１０５とオーミック接触するものとし、たとえば厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造とする。また、電極とすべき金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、ソース電極１０７、ドレイン電極１０８を形成後、６００℃、１０分のアニールを行なう。 Next, a thickness of SiO 2 is used so as to cover the surface of the carrier traveling layer 103 in the recess 106 over the carrier supply layers 104 and 105 by using a PCVD method using SiH 4 and N 2 O as source gases. A gate insulating film 109 having a thickness of 60 nm is formed. Next, part of the gate insulating film 109 is removed with hydrofluoric acid, and a drain electrode 108 and a source electrode 107 are formed on the carrier supply layers 104 and 105, respectively, using a lift-off method. The drain electrode 108 and the source electrode 107 are in ohmic contact with the carrier supply layers 104 and 105, for example, have a Ti / Al structure with a thickness of 25 nm / 300 nm. The metal film to be used as an electrode can be formed by using a sputtering method or a vacuum evaporation method. Then, after forming the source electrode 107 and the drain electrode 108, annealing is performed at 600 ° C. for 10 minutes.
つぎに、リフトオフ法を用いて、リセス部１０６にＴｉ／Ａｕ／Ｔｉ構造のゲート電極１１０を形成し、図１に示すＭＯＳＦＥＴ１００が完成する。 Next, the gate electrode 110 having a Ti / Au / Ti structure is formed in the recess portion 106 by using a lift-off method, and the MOSFET 100 shown in FIG. 1 is completed.
なお、上記製造方法では、イオン注入法を用いてｐ型不純物を注入しているが、熱拡散法等を用いてもよい。また、上記製造方法において、マスクＭ１、Ｍ２を形成した後に、ｎ−ＧａＮ層１１１のマスクＭ１、Ｍ２の無い領域をエッチング除去し、つぎにマスクＭ１、Ｍ２を成長マスクとして、ドレイン電界緩和領域１０４ｂとソース電界緩和領域１０５ｂとを形成するためのキャリア濃度が低いｎ−ＧａＮ層を成長させてもよい。 In the above manufacturing method, the p-type impurity is implanted using the ion implantation method, but a thermal diffusion method or the like may be used. In the above manufacturing method, after the masks M1 and M2 are formed, the regions of the n-GaN layer 111 without the masks M1 and M2 are removed by etching, and then the drain electric field relaxation regions 104b are formed using the masks M1 and M2 as a growth mask. And an n-GaN layer having a low carrier concentration for forming the source electric field relaxation region 105b.
また、上記実施の形態に係るＭＯＳＦＥＴ１００では、ソース電界緩和領域１０５ｂのキャリア濃度は３×１０１７ｃｍ−３であるが、ソースコンタクト領域１０５ａのキャリア濃度より低ければよい。たとえば、ソースコンタクト領域１０５ａのキャリア濃度を１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３として、ソース電界緩和領域１０５ｂのキャリア濃度を１×１０１６ｃｍ−３〜１×１０２０ｃｍ−３とできる。 In MOSFET 100 according to the above embodiment, the carrier concentration of source electric field relaxation region 105b is 3 × 10 17 cm −3 , but it may be lower than the carrier concentration of source contact region 105a. For example, the carrier concentration of the source contact region 105a is set to 1 × 10 19 cm −3 to 1 × 10 20 cm −3 , and the carrier concentration of the source electric field relaxation region 105b is set to 1 × 10 16 cm −3 to 1 × 10 20 cm −. Can be 3 .
また、上記実施の形態に係るＭＯＳＦＥＴ１００では、ソース電界緩和領域１０５ｂがほぼ一様のキャリア濃度を有するようにしているが、ソース側からゲート側に向かって、キャリア濃度が低くなるようにキャリア濃度を分布させるようにしてもよい。また、ソースコンタクト領域１０５ａとソース電界緩和領域１０５ｂとの間に中間的なキャリア濃度を有する中間領域を設けてもよい。 In the MOSFET 100 according to the above embodiment, the source electric field relaxation region 105b has a substantially uniform carrier concentration, but the carrier concentration is decreased so that the carrier concentration decreases from the source side to the gate side. You may make it distribute. Further, an intermediate region having an intermediate carrier concentration may be provided between the source contact region 105a and the source electric field relaxation region 105b.
また、上記実施の形態に係るＭＯＳＦＥＴ１００では、ドレイン側のキャリア供給層１０４がリサーフ領域としてドレイン電界緩和領域１０４ｂを有している。しかしながら、本発明はこれに限られない。すなわち、ドレイン側のキャリア供給層のドレイン電界緩和領域の有無にかかわらず、ソース電極側のキャリア供給層がソース電界緩和領域を有するＭＯＳＦＥＴであれば、ゲート−ソース間におけるゲート絶縁膜への電界集中が緩和されるので、オン動作時の耐圧性が高くなる。 In the MOSFET 100 according to the above embodiment, the carrier supply layer 104 on the drain side has the drain electric field relaxation region 104b as the RESURF region. However, the present invention is not limited to this. That is, if the carrier supply layer on the source electrode side is a MOSFET having a source electric field relaxation region regardless of the presence or absence of the drain electric field relaxation region of the carrier supply layer on the drain side, the electric field concentration on the gate insulating film between the gate and the source Is alleviated, so that the withstand voltage during on-operation is increased.
また、上記実施の形態に係るＭＯＳＦＥＴ１００では、ゲート絶縁膜１０９がＳｉＯ２からなるものであったが、たとえば、所望の誘電率と膜厚とを実現するために、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＧａＯ、ＡｌＮ、Ｈｆ２Ｏ３からなる群から選ばれた１種からなる誘電体膜、または複数種からなる複合誘電体膜としてもよい。 In the MOSFET 100 according to the above embodiment, the gate insulating film 109 is made of SiO 2. For example, in order to realize a desired dielectric constant and film thickness, SiO 2 , SiN, Al 2 O 3 , a dielectric film made of one kind selected from the group consisting of GaO, AlN, and Hf 2 O 3 , or a composite dielectric film made of a plurality of kinds.
また、上記実施の形態に係るＭＯＳＦＥＴ１００では、窒化物系化合物半導体としてＧａＮを用いたが、本発明はＩｎＧａＮ、ＡｌＮ等の他の窒化物系化合物半導体を用いた電界効果トランジスタにも適用できる。 In MOSFET 100 according to the above-described embodiment, GaN is used as the nitride-based compound semiconductor. However, the present invention can also be applied to field effect transistors using other nitride-based compound semiconductors such as InGaN and AlN.
また、上記実施の形態に係るＭＯＳＦＥＴ１００は、ｎ型のＭＯＳＦＥＴであるが、ｐ型のＭＯＳＦＥＴとしてもよい。 The MOSFET 100 according to the above embodiment is an n-type MOSFET, but may be a p-type MOSFET.
１００ ＭＯＳＦＥＴ
１０１ 基板
１０２ バッファ層
１０３ キャリア走行層
１０４、１０５ キャリア供給層
１０４ａ ドレインコンタクト領域
１０４ｂ ドレイン電界緩和領域
１０５ａ ソースコンタクト領域
１０５ｂ ソース電界緩和領域
１０６ リセス部
１０７ ソース電極
１０８ ドレイン電極
１０９ ゲート絶縁膜
１１０ ゲート電極
１１１ ｎ−ＧａＮ層
１１２ ｎ−ＧａＮ層
Ｃ１〜Ｃ４ 角部
Ｍ１〜Ｍ４ マスク
100 MOSFET
DESCRIPTION OF SYMBOLS 101 Substrate 102 Buffer layer 103 Carrier traveling layer 104, 105 Carrier supply layer 104a Drain contact region 104b Drain electric field relaxation region 105a Source contact region 105b Source electric field relaxation region 106 Recessed portion 107 Source electrode 108 Drain electrode 109 Gate insulating film 110 Gate electrode 111 n-GaN layer 112 n-GaN layer C1-C4 corner M1-M4 mask
Claims (4)
基板上に形成されたＧａＮからなるキャリア走行層と、
前記キャリア走行層上に形成され、前記キャリア走行層とは反対の導電型を有し、前記キャリア走行層に到る深さまで形成されたリセス部によって分離したＧａＮからなるキャリア供給層と、
前記分離した各キャリア供給層上に前記リセス部を挟んで形成されたソース電極およびドレイン電極と、
前記分離した各キャリア供給層上にわたって前記リセス部内における前記キャリア走行層の表面を覆うように形成されたゲート絶縁膜と、
前記リセス部において前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、前記ソース電極側のキャリア供給層は、該ソース電極直下に位置するソースコンタクト領域と、前記ゲート電極の下方に位置し、前記ソースコンタクト領域よりもキャリア濃度が低いソース電界緩和領域とを有することを特徴とする電界効果トランジスタ。 A field effect transistor made of a nitride compound semiconductor,
A carrier traveling layer made of GaN formed on a substrate;
A carrier supply layer formed of GaN formed on the carrier travel layer, having a conductivity type opposite to that of the carrier travel layer, and separated by a recess formed to a depth reaching the carrier travel layer;
A source electrode and a drain electrode formed on each of the separated carrier supply layers with the recess interposed therebetween;
A gate insulating film formed so as to cover the surface of the carrier traveling layer in the recess portion over the separated carrier supply layers;
A gate electrode formed on the gate insulating film in the recess,
The carrier supply layer on the source electrode side includes a source contact region located immediately below the source electrode, and a source electric field relaxation region located below the gate electrode and having a carrier concentration lower than that of the source contact region. A field-effect transistor comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008317448A JP5275773B2 (en) | 2008-12-12 | 2008-12-12 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008317448A JP5275773B2 (en) | 2008-12-12 | 2008-12-12 | Field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010141205A JP2010141205A (en) | 2010-06-24 |
| JP5275773B2 true JP5275773B2 (en) | 2013-08-28 |
Family
ID=42351061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008317448A Active JP5275773B2 (en) | 2008-12-12 | 2008-12-12 | Field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5275773B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6220188B2 (en) * | 2013-08-15 | 2017-10-25 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003071607A1 (en) * | 2002-02-21 | 2003-08-28 | The Furukawa Electric Co., Ltd. | GaN FIELD-EFFECT TRANSISTOR |
| JP4776162B2 (en) * | 2003-12-19 | 2011-09-21 | 古河電気工業株式会社 | High electron mobility transistor and method of manufacturing high electron mobility transistor |
| JP5179023B2 (en) * | 2006-05-31 | 2013-04-10 | パナソニック株式会社 | Field effect transistor |
| JP5217157B2 (en) * | 2006-12-04 | 2013-06-19 | 日本電気株式会社 | Field effect transistor and manufacturing method thereof |
| JP2008147593A (en) * | 2006-12-13 | 2008-06-26 | Toyota Central R&D Labs Inc | Hemt having mis structure within |
| JP2008235613A (en) * | 2007-03-22 | 2008-10-02 | Eudyna Devices Inc | Semiconductor device |
| JP5144326B2 (en) * | 2008-03-21 | 2013-02-13 | 古河電気工業株式会社 | Field effect transistor |
-
2008
- 2008-12-12 JP JP2008317448A patent/JP5275773B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010141205A (en) | 2010-06-24 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R151 | Written notification of patent or utility model registration |
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|
| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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