KR102067596B1 - Nitride semiconductor and method thereof - Google Patents

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Abstract

본 명세서는, 순차적으로 적층된 GaN 층, AlGaN 층, p-GaN 층 및 상기 p-GaN층이 일부 산화되어 형성된 게이트 절연막(또는 산화막)을 포함하는 질화물 반도체 소자 및 그 제조방법을 제공한다.
이를 위하여, 일 실시예에 따른 반도체 소자는, GaN 층; 상기 GaN 층 상에 형성되는 AlGaN 층; 상기 AlGaN 층 상에 형성되는 p-GaN 층; 상기 p-GaN 층 상에 형성되는 게이트 산화막층; 상기 게이트 산화막층 상에 형성되는 게이트 전극; 및 상기 AlGaN 층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극을 포함할 수 있다.
The present specification provides a nitride semiconductor device including a GaN layer, an AlGaN layer, a p-GaN layer, and a gate insulating film (or oxide film) formed by partially oxidizing the p-GaN layer, which are sequentially stacked, and a method of manufacturing the same.
To this end, the semiconductor device according to the embodiment includes a GaN layer; An AlGaN layer formed on the GaN layer; A p-GaN layer formed on the AlGaN layer; A gate oxide layer formed on the p-GaN layer; A gate electrode formed on the gate oxide layer; And a source electrode and a drain electrode formed on a portion of the AlGaN layer.

Description

질화물 반도체 소자 및 그 제조 방법{Nitride semiconductor and method thereof}Nitride semiconductor device and method for manufacturing same

본 명세서는 p-GaN층을 근거로 노멀리-오프 특성이 구현되는 반도체 소자에 있어서, 광전기화학을 이용해 상기 p-GaN층을 일부 산화시켜 게이트 절연막(또는 산화막)을 형성시킴으로써 게이트 누설 전류가 획기적으로 감소될 수 있는 질화물 반도체 소자 및 그 제조방법에 관한 것이다.In the present specification, in a semiconductor device in which normally-off characteristics are realized based on a p-GaN layer, a gate leakage current is remarkably reduced by partially oxidizing the p-GaN layer using photoelectrochemistry to form a gate insulating film (or an oxide film). It relates to a nitride semiconductor device that can be reduced to and a method for manufacturing the same.

질화물 반도체는 실리콘에 비해 높은 임계 전계, 낮은 on저항, 고온, 고주파 동작 특성이 주목되어, 차세대 반도체 소자의 재료로 선행 연구되고 있다.Nitride semiconductors have been focused on high critical electric fields, low on-resistance, high temperature, and high frequency operating characteristics compared to silicon, and have been previously studied as materials for next-generation semiconductor devices.

고출력 전력 소자에는 최근에 주류로, 크게 MOSFET와 IGBT가 있으며, GaN 계열로도 HEMT, HFET 및 MOSFET등의 소자가 연구되어 지고 있다. In recent years, high output power devices are mainly mainstream, MOSFETs and IGBTs, and GaN-based devices such as HEMTs, HFETs and MOSFETs have been studied.

HEMT의 경우, 높은 전자의 이동도를 이용하여, 고주파 특성의 통신소자 등에 이용되어 지고 있다.In the case of HEMT, the high electron mobility is used for communication devices having high frequency characteristics.

또한, HEMT는 전력용 반도체 및 고주파 특성의 통신소자 등에 이용되어 지고 있다. 최근에는 하이브리드/연료 전지 자동차의 개발이 진행되고 있으며, 국외 여러 기업에서 하이브리드 자동차를 출시하고 있다. 하이브리드 자동차내 모터와 발전기(generator)를 연결하는 voltage booster converter 및 inverter내 반도체 스위치는 엔진에서 발생하는 열로 인하여 고온에서 신뢰적인 동작을 요구한다. GaN는 와이드 밴드갭으로 인하여 신뢰적인 고온 동작이 가능하며, 하이브리드 자동차내 차세대 반도체 스위치로 적합하다. HEMT is also used in power semiconductors and communication devices having high frequency characteristics. Recently, the development of hybrid / fuel cell vehicles is underway, and a variety of companies are launching hybrid vehicles. Voltage booster converters that connect motors and generators in hybrid vehicles and semiconductor switches in inverters require reliable operation at high temperatures due to heat generated by the engine. GaN enables reliable high temperature operation due to its wide bandgap, making it suitable for next-generation semiconductor switches in hybrid vehicles.

그 중 일본 Furukawa Electric이 AlGaN/GaN 고전자 이동도 트랜지스터 (high-electron-mobility transistor, HEMT) discrete를 발표하였으며, 750 V의 높은 항복 전압과 6.3 mΩ-cm2의 낮은 온-저항을 가져 기존 Si MOSFET, Si superjunction MOSFET 및 SiC MESFET에 비하여 우수한 특성을 가짐을 증명하였다. 또한 발표된 GaN discrete는 225℃의 고온에서도 안정적인 스위칭 동작을 하였다.Among them, Japan's Furukawa Electric announced AlGaN / GaN high-electron-mobility transistor (HEMT) discrete, which has a high breakdown voltage of 750 V and low on-resistance of 6.3 mΩ-cm2. , Si superjunction MOSFETs and SiC MESFETs have excellent characteristics. Also announced GaN discrete has stable switching operation even at high temperature of 225 ℃.

도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.1 is an exemplary view showing a general structure of a heterojunction field effect transistor (HFET).

도 1을 참조하면, 일반적인 HFET는 드레인 전극에서 소스 전극으로 흐르는 2DEG 전류를 쇼트키(schottky) 게이트 전극을 통해 스위칭(switching) 동작을 할 수 있다.Referring to FIG. 1, a typical HFET may switch 2DEG current flowing from a drain electrode to a source electrode through a schottky gate electrode.

일반적인 HFET(10)는 기판(미도시), 상기 기판상에 형성된 제 1 GaN층(11), 상기 제 1 GaN층 상에 형성되는 AlGaN층(12), 상기 AlGaN층 상에 형성되는 제 2 GaN층(13), 상기 제 2 GaN층 상에 형성되는 게이트 전극(14), 소스 전극(15) 및 드레인 전극(16)을 포함할 수 있다.The general HFET 10 includes a substrate (not shown), a first GaN layer 11 formed on the substrate, an AlGaN layer 12 formed on the first GaN layer, and a second GaN formed on the AlGaN layer. The layer 13 may include a gate electrode 14, a source electrode 15, and a drain electrode 16 formed on the second GaN layer.

이러한 종류의 HFET 소자는 전압, 전류 특성에서 우수하여 고출력 전력 소자로 사용하기 위해 많은 시도가 이루어지고 있으나, MOSFET 및 IGBT 등 다른 소자와는 달리 노멀리 온(Normally-on) 형태를 가지는 단점이 있을 수 있다. This type of HFET device is excellent in voltage and current characteristics, and many attempts have been made to use it as a high output power device. However, unlike other devices such as MOSFET and IGBT, it has a disadvantage of having a normally-on shape. Can be.

노멀리 온 소자의 경우 회로를 구성하는데에 있어 복잡도가 높아져 만들기 어렵기 때문에, 문턱전압을 높이기 위한 방안으로 플라즈마 처리, p-GaN 성장 및 게이트 리세스 등의 방안이 연구되고 있다.In the case of the normally-on device, since the complexity of the circuit is difficult to make, the method of increasing the threshold voltage has been studied such as plasma treatment, p-GaN growth, and gate recess.

각 기술에는 장단점이 존재하는데 특히 p-type gate를 이용한 기술의 경우, 2DEG의 감소 없이 normally-off상태를 유지할 수 있다는 점에서 그 장점이 부각되고 있다.Each technology has advantages and disadvantages, especially in the case of the p-type gate technology, which can be maintained in the normally off state without reducing the 2DEG.

하지만, p-type gate HEMT소자는 epitaxial layer 성장기술의 고도화가 필요하고, 필연적으로 형성되는 pn junction이 누설전류를 제어하기 어렵게 만든다는 단점이 있을 수 있다.However, a p-type gate HEMT device may require an advanced epitaxial layer growth technology, and may have disadvantages in that a pn junction formed inevitably makes leakage current difficult to control.

본 명세서는 p-GaN층을 근거로 노멀리-오프 특성이 구현되는 반도체 소자에 있어서, 광전기화학을 이용해 상기 p-GaN층을 일부 산화시켜 게이트 절연막(또는 산화막)을 형성시킴으로써 게이트 누설 전류가 획기적으로 감소될 수 있는 질화물 반도체 소자 및 그 제조방법을 제공하는 데 그 목적이 있다.In the present specification, in a semiconductor device in which normally-off characteristics are realized based on a p-GaN layer, a gate leakage current is remarkably reduced by partially oxidizing the p-GaN layer using photoelectrochemistry to form a gate insulating film (or an oxide film). It is an object of the present invention to provide a nitride semiconductor device and a method of manufacturing the same that can be reduced.

상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자는, GaN 층; 상기 GaN 층 상에 형성되는 AlGaN 층; 상기 AlGaN 층 상에 형성되는 p-GaN 층; 상기 p-GaN 층 상에 형성되는 게이트 산화막층; 상기 게이트 산화막층 상에 형성되는 게이트 전극; 및 상기 AlGaN 층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극을 포함할 수 있다.A semiconductor device according to the present specification for achieving the above objects, GaN layer; An AlGaN layer formed on the GaN layer; A p-GaN layer formed on the AlGaN layer; A gate oxide layer formed on the p-GaN layer; A gate electrode formed on the gate oxide layer; And a source electrode and a drain electrode formed on a portion of the AlGaN layer.

본 명세서와 관련된 일 예로서, 상기 게이트 산화막층은, 상기 p-GaN층의 일부가 산화되어 형성되는 것일 수 있다.As an example related to the present specification, the gate oxide layer may be formed by oxidizing a part of the p-GaN layer.

본 명세서와 관련된 일 예로서, 상기 게이트 산화막층은, 상기 p-GaN층이 광전기화학(PEC, photoelectrochemical) 방법을 근거로 산화되어 형성되는 것일 수 있다.As an example related to the present specification, the gate oxide layer may be formed by oxidizing the p-GaN layer based on a photoelectrochemical (PEC) method.

본 명세서와 관련된 일 예로서, 상기 게이트 산화막층은, GaOx로 이루어지고, 상기 x는 0.1 ~ 2.0인 것일 수 있다.As an example related to the present specification, the gate oxide layer may be formed of GaO x , and x may be 0.1 to 2.0.

본 명세서와 관련된 일 예로서, 상기 게이트 산화막층은, Ga2O3로 이루어진 것일 수 있다.As an example related to the present specification, the gate oxide layer may be formed of Ga 2 O 3 .

본 명세서와 관련된 일 예로서, 상기 게이트 산화막층의 두께는, 0.1 nm ~ 2 um인 것일 수 있다.As an example related to the present specification, the gate oxide layer may have a thickness of about 0.1 nm to about 2 μm.

본 명세서와 관련된 일 예로서, 상기 게이트 산화막층은, 상기 p-GaN층의 상부 및 양 측면을 둘러싸도록 형성되는 것일 수 있다.As an example related to the present specification, the gate oxide layer may be formed to surround the top and both side surfaces of the p-GaN layer.

본 명세서와 관련된 일 예로서, 상기 p-GaN 층은, p형 도펀트로 도핑되어 형성되되, 상기 p형 도펀트는, Mg 및 Zn 중 적어도 하나인 것일 수 있다.As an example related to the present specification, the p-GaN layer is formed by being doped with a p-type dopant, and the p-type dopant may be at least one of Mg and Zn.

본 명세서와 관련된 일 예로서, 상기 p형 도펀트의 농도는, 1e12/cm3 ~ 1e21/cm3 인 것일 수 있다.As an example related to the present specification, the concentration of the p-type dopant may be 1e 12 / cm 3 ~ 1e 21 / cm 3 .

본 명세서와 관련된 일 예로서, 상기 p-GaN 층의 두께는, 1 nm ~ 1 um인 것일 수 있다.As an example related to the present specification, the thickness of the p-GaN layer may be 1 nm to 1 um.

본 명세서와 관련된 일 예로서, 상기 GaN층의 두께는, 0.5um ~ 7um인 것일 수 있다.As an example related to the present specification, the GaN layer may have a thickness of about 0.5 μm to about 7 μm.

본 명세서와 관련된 일 예로서, 상기 GaN층은, Mg, C 및 Fe 중 적어도 하나의 도펀트로 도핑되고, 상기 적어도 하나의 도펀트 농도는, 1e16/cm3 ~ 5e20/cm3인 것일 수 있다.As an example related to the present specification, the GaN layer may be doped with at least one dopant of Mg, C, and Fe, and the at least one dopant concentration may be 1e16 / cm 3 to 5e20 / cm 3.

본 명세서와 관련된 일 예로서, 상기 AlGaN층의 두께는, 2nm ~ 100nm인 것일 수 있다.As an example related to the present specification, the thickness of the AlGaN layer may be 2 nm to 100 nm.

본 명세서와 관련된 일 예로서, 상기 반조체 소자는 상기 AlGaN층 상에 형성되는 GaN 캡층을 더 포함할 수 있다.As an example related to the present specification, the semi-structured device may further include a GaN cap layer formed on the AlGaN layer.

본 명세서와 관련된 일 예로서, 상기 GaN 캡층의 두께는, 2nm ~ 10nm인 것일 수 있다.As an example related to the present specification, the thickness of the GaN cap layer may be 2 nm to 10 nm.

본 명세서와 관련된 일 예로서, 상기 GaN층은, 버퍼층 상에 형성되는 것일 수 있다.As an example related to the present specification, the GaN layer may be formed on a buffer layer.

본 명세서와 관련된 일 예로서, 상기 버퍼층은, AlN, AlGaN 및 초격자(superlattice) 구조 중 적어도 하나로 이루어지는 것일 수 있다.As an example related to the present specification, the buffer layer may be formed of at least one of AlN, AlGaN, and a superlattice structure.

본 명세서와 관련된 일 예로서, 상기 버퍼층은, 기판 상에 형성되는 것일 수 있다.As an example related to the present specification, the buffer layer may be formed on a substrate.

본 명세서와 관련된 일 예로서, 상기 기판은, Si, SiC, Sapphire 및 GaN 중 적어도 하나로 이루어지는 것일 수 있다.As an example related to the present specification, the substrate may be formed of at least one of Si, SiC, Sapphire, and GaN.

상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자의 제조방법은, 기판 상에 버퍼층을 형성시키는 단계; 상기 버퍼층 상에 GaN층을 형성시키는 단계; 상기 GaN 층 상에 AlGaN 층을 형성시키는 단계; 상기 AlGaN 층 상에 p-GaN 층을 형성시키는 단계; 상기 p-GaN 층의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극 및 드레인 전극을 형성시키는 단계; 상기 p-GaN 층의 일부 영역을 산화시켜 게이트 산화막층을 형성시키는 단계; 및 상기 게이트 산화막층 상에 게이트 전극을 형성시키는 단계를 포함할 수 있다.A method of manufacturing a semiconductor device according to the present specification for achieving the above objects comprises the steps of forming a buffer layer on a substrate; Forming a GaN layer on the buffer layer; Forming an AlGaN layer on the GaN layer; Forming a p-GaN layer on the AlGaN layer; Etching a portion of the p-GaN layer to form a source electrode and a drain electrode separated from each other on the open AlGaN layer; Oxidizing a portion of the p-GaN layer to form a gate oxide layer; And forming a gate electrode on the gate oxide layer.

본 명세서와 관련된 일 예로서, 상기 버퍼층, 상기 GaN층, 상기 AlGaN층 및 p-GaN층 중적어도 하나는, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.As an example related to the present specification, at least one of the buffer layer, the GaN layer, the AlGaN layer, and the p-GaN layer may be an organic metal vapor deposition method (MOCVD), a molecular beam epitaxial growth method (MBE), or a helide vapor deposition method. (HVPE), plasma-enhanced chemical vapor deposition (PECVD), sputtering, and at least one of atomic layer deposition (ALD).

또한, 상기 목적들을 달성하기 위한 본 명세서에 따른 반도체 소자의 제조방법은, 기판 상에 버퍼층을 형성시키는 단계; 상기 버퍼층 상에 GaN층을 형성시키는 단계; 상기 GaN 층 상에 AlGaN 층을 형성시키는 단계; 상기 AlGaN 층 상에 p-GaN 층을 형성시키는 단계; 상기 p-GaN 층의 상부 영역을 산화시켜 게이트 산화막층을 형성시키는 단계; 상기 게이트 산화막층 및 상기 p-GaN 층의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극 및 드레인 전극을 형성시키는 단계; 및 상기 게이트 산화막층 상에 게이트 전극을 형성시키는 단계를 포함할 수 있다.In addition, a method of manufacturing a semiconductor device according to the present disclosure for achieving the above object, forming a buffer layer on a substrate; Forming a GaN layer on the buffer layer; Forming an AlGaN layer on the GaN layer; Forming a p-GaN layer on the AlGaN layer; Oxidizing an upper region of the p-GaN layer to form a gate oxide layer; Etching a portion of the gate oxide layer and the p-GaN layer to form a source electrode and a drain electrode separated from each other on the open AlGaN layer; And forming a gate electrode on the gate oxide layer.

본 명세서에 개시된 일 실시예에 따르면, 순차적으로 적층된 GaN 층, AlGaN 층, p-GaN 층 및 상기 p-GaN층이 일부 산화되어 형성된 게이트 절연막(또는 산화막)을 포함하는 질화물 반도체 소자 및 그 제조방법을 제공한다.According to an embodiment disclosed in the present specification, a nitride semiconductor device including a GaN layer, an AlGaN layer, a p-GaN layer, and a gate insulating layer (or an oxide layer) formed by partially oxidizing the p-GaN layer, which are sequentially stacked, and a fabrication thereof Provide a method.

특히, 본 명세서에 개시된 반도체 소자에 따르면, p-GaN층을 근거로 노멀리-온 상태를 구현하되, 광전기화학 방식을 근거로 상기 p-GaN층의 일부를 산화시켜 게이트 절연막을 형성함으로써 게이트 누설 전류가 획기적으로 감소될 수 있는 질화물 반도체 소자 및 이의 제조방법을 제공할 수 있는 이점이 있다.In particular, according to the semiconductor device disclosed in the present disclosure, a normally-on state is realized based on a p-GaN layer, but a gate leakage is formed by oxidizing a portion of the p-GaN layer based on a photoelectrochemical method to form a gate insulating layer. There is an advantage that can provide a nitride semiconductor device and a method of manufacturing the same that can significantly reduce the current.

도 1은 이종접합 전계 효과 트랜지스터(HFET)의 일반적인 구조를 나타내는 예시도이다.
도 2는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.
도 3은 본 명세서에 개시된 일 실시예에 따른 게이트 산화막층을 형성시키기 위한 광전기화학법을 보여주는 예시도이다.
도 4는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 5는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
도 6은 본 명세서에 개시된 또 다른 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.
도 7은 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.
1 is an exemplary view showing a general structure of a heterojunction field effect transistor (HFET).
2 is an exemplary view illustrating a structure of a semiconductor device according to an exemplary embodiment disclosed herein.
3 is an exemplary view showing a photoelectrochemical method for forming a gate oxide layer according to an embodiment disclosed herein.
4 is a flowchart illustrating a method of manufacturing a semiconductor device according to one embodiment disclosed herein.
5 is an exemplary view illustrating a method of manufacturing a semiconductor device according to one embodiment disclosed herein.
6 is a flowchart illustrating a method of manufacturing a semiconductor device according to another exemplary embodiment disclosed herein.
7 is an exemplary view illustrating a method of manufacturing a semiconductor device according to one embodiment disclosed herein.

본 명세서에 개시된 기술은 이종접합 전계효과 트랜지스터 및 그 제조방법에 적용될 수 있다. 그러나 본 명세서에 개시된 기술은 이에 한정되지 않고, 상기 기술의 기술적 사상이 적용될 수 있는 모든 질화물계 반도체 소자 및 그 제조방법에 적용될 수 있다.The technique disclosed herein can be applied to a heterojunction field effect transistor and a method of manufacturing the same. However, the technology disclosed in the present specification is not limited thereto, and may be applied to all nitride-based semiconductor devices to which the technical spirit of the technology may be applied and methods of manufacturing the same.

본 명세서에 개시된 기술은 순차적으로 적층된 GaN 층, AlGaN 층, p-GaN 층 및 상기 p-GaN층이 일부 산화되어 형성된 게이트 절연막(또는 게이트 산화막)을 포함하는 질화물 반도체 소자 및 그 제조방법에 관한 것이다.The technology disclosed herein relates to a nitride semiconductor device including a GaN layer, an AlGaN layer, a p-GaN layer, and a gate insulating film (or gate oxide film) formed by partially oxidizing the p-GaN layer, which are sequentially stacked, and a method of manufacturing the same. will be.

특히, 본 명세서에 개시된 기술은 p-GaN층을 근거로 노멀리-온 상태를 구현하되, 광전기화학 방식을 근거로 상기 p-GaN층의 일부를 산화시켜 게이트 절연막(또는 산화막)을 형성함으로써 게이트 누설 전류가 획기적으로 감소될 수 있는 질화물 반도체 소자 및 이의 제조방법에 관한 것이다. In particular, the technique disclosed herein implements a normally-on state based on a p-GaN layer, but forms a gate insulating film (or oxide film) by oxidizing a portion of the p-GaN layer based on a photoelectrochemical method. The present invention relates to a nitride semiconductor device and a method of manufacturing the same, in which leakage current can be significantly reduced.

p-type gate HEMT 소자는 2DEG density의 감소 없이 normally-off특성을 유지할 수 있다는 장점이 있지만, pn junction의 on-state에서 흐르는 전류, 즉 Ig (게이트 전류)를 조절할 수 없다는 단점이 있을 수 있다.The p-type gate HEMT device has the advantage of maintaining the normally-off characteristic without reducing the 2DEG density, but may have the disadvantage that it cannot control the current flowing in the on-state of the pn junction, that is, Ig (gate current).

pn junction의 depletion을 이용하여 normally-off특성을 유지하지만, pn-junction barrier를 넘는 게이트 전압이 가해졌을 때는 순방향 전류가 발생할 수 있다. The depletion of the pn junction is used to maintain the normally-off characteristic, but forward current can occur when a gate voltage is applied across the pn-junction barrier.

게이트 전류가 증가한다는 것은 원치않는 손실이 발생한다는 뜻이기 때문에 소자의 효율을 떨어뜨릴 수 있다. 이를 극복하기 위해 본 명세서에 개시된 기술은 p-type gate와 gate metal 사이의 게이트 전류를 차단할 수 있는 절연막을 제시한다.Increasing the gate current means unwanted losses, which can reduce the device's efficiency. In order to overcome this, the technology disclosed herein provides an insulating film capable of blocking the gate current between the p-type gate and the gate metal.

일반적인 metal-insulator-semiconductor (MIS)구조의 경우, 게이트 전극과 반도체 사이에 삽입된 절연체로 인해 게이트 전류는 매우 낮다. 그러나 normally-off 특성을 위해 recess라는 공정이 삽입되므로, on-state에서 흐르는 전류에 대한 손해를 보는 단점이 있다. 또한, 절연체와 반도체 계면사이에 결함에 의한 소자특성의 저하로 신뢰성 떨어지는 단점도 있다. In a typical metal-insulator-semiconductor (MIS) structure, the gate current is very low due to the insulator inserted between the gate electrode and semiconductor. However, since the recess is inserted for the normally-off characteristic, there is a disadvantage in that the current flows in the on-state. In addition, there is a disadvantage in that reliability is deteriorated due to a decrease in device characteristics due to defects between the insulator and the semiconductor interface.

본 명세서에 개시된 기술은 p-type gate HEMT의 장점을 최대한 살리면서, 필연적으로 나타나는 게이트 전류를 감소시키기 위해서 p-type gate MIS HEMT를 제안한다. The technique disclosed herein proposes a p-type gate MIS HEMT in order to reduce the inevitable gate current while taking full advantage of the p-type gate HEMT.

특히, 일 실시예에 따르면, 고품질의 절연체를 형성시키기 위해 광전기화학 산화법 (photo-electrochemical oxidation method)을 이용하여 소자특성을 향상시켰다.In particular, according to an embodiment, the device characteristics are improved by using a photo-electrochemical oxidation method to form a high quality insulator.

본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 명세서에 개시된 기술의 사상을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 명세서에 개시된 기술이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 명세서에 개시된 기술의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 명세서에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다. It is to be noted that the technical terms used herein are merely used to describe particular embodiments, and are not intended to limit the spirit of the technology disclosed herein. In addition, the technical terms used herein should be interpreted as meanings generally understood by those skilled in the art to which the technology disclosed herein belongs, unless defined otherwise in this specification. It should not be interpreted in a comprehensive sense, or in an overly reduced sense. In addition, when the technical terms used herein are incorrect technical terms that do not accurately express the spirit of the technology disclosed herein, it will be replaced with technical terms that can be understood correctly by those skilled in the art. In addition, the general terms used herein should be interpreted as defined in the dictionary, or according to the context before and after, and should not be interpreted in an excessively reduced sense.

또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. Also, the singular forms used herein include the plural forms unless the context clearly indicates otherwise. In this specification, terms such as “consisting of” or “comprising” should not be construed as necessarily including all of the various components or steps described in the specification, and some of the components or some steps It should be construed that it may not be included or may further include additional components or steps.

또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. In addition, terms including ordinal numbers, such as first and second, as used herein may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예들을 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments disclosed herein will be described in detail with reference to the accompanying drawings, and the same or similar components will be given the same reference numerals regardless of the reference numerals, and redundant description thereof will be omitted.

또한, 본 명세서에 개시된 기술을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 기술의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 기술의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 그 기술의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다. In addition, in describing the technology disclosed herein, if it is determined that the detailed description of the related known technology may obscure the gist of the technology disclosed herein, the detailed description thereof will be omitted. In addition, it is to be noted that the accompanying drawings are only for easily understanding the spirit of the technology disclosed in this specification, and the spirit of the technology should not be construed as being limited by the accompanying drawings.

노멀리Normally -- 오프off 특성을 형성시키는 방법들에 대한 설명 Description of the methods for forming the property

질화물 반도체는 높은 임계 전계와 높은 포화전자 이동도를 갖기 때문에, 이를 이용해 제작되는 반도체 소자는 높은 항복 전압과 큰 전류 특성을 나타낼 수 있다.Since nitride semiconductors have high critical electric fields and high saturated electron mobility, semiconductor devices fabricated using them can exhibit high breakdown voltage and large current characteristics.

이의 예로는 AlGaN/GaN의 이종접합 구조를 바탕으로 제작되는 HFET 소자를 들 수 있다.An example thereof is an HFET device fabricated based on a heterojunction structure of AlGaN / GaN.

HFET 소자는 전압, 전류 특성에서 우수하여 고출력 전력 소자로 사용하기 위해 많은 시도가 이루어지고 있으나, MOSFET 및 IGBT 등 다른 소자와는 달리 노멀리 온(Normally-on) 형태를 가지는 단점이 있을 수 있다. HFET devices are excellent in voltage and current characteristics, and many attempts have been made to use them as high output power devices. However, unlike other devices such as MOSFETs and IGBTs, HFET devices may have a disadvantage of having a normally-on shape.

일 실시예에 따르면, 노멀리-오프(Normally-off) HEMT소자를 제작하기 위한 방법으로 gate recess, fluorine treatment(또는 플라즈마 처리), p-type gate등이 있을 수 있다.According to an embodiment, a method of manufacturing a normally-off HEMT device may include a gate recess, a fluorine treatment, or a p-type gate.

gate recess 방법은 에칭(etching)을 통해 2DEG의 일부를 절단하고 Schottky gate를 도입하여 off특성을 유지하는 방법일 수 있다. 이는 2DEG 손실에 대한 단점이 있을 수 있다.The gate recess method may be a method of cutting off a part of the 2DEG through etching and maintaining an off characteristic by introducing a schottky gate. This may be a disadvantage for 2DEG losses.

fluorine treatement 방법은 F이온의 plasma treatment를 이용해 전자를 공핍시켜 off 특성을 유지하는 방법일 수 있다. 이는 원치않는 plasma damage등의 단점이 있을 수 있다.The fluorine treatement method may be a method of maintaining off characteristics by depleting electrons using plasma treatment of F ions. This may have disadvantages such as unwanted plasma damage.

마지막으로 p-type gate의 경우 pn접합의 depletion을 이용해 off 특성을 유지하는 방법일 수 있다.Finally, the p-type gate may be a method of maintaining off characteristics by using depletion of a pn junction.

다만, junction barrier를 넘는 바이어스가 인가되었을 때는 누설전류가 흐르는 단점이 있을 수 있다. 그러나, p-type gate는 2DEG에 영향을 미치지 않고 off특성을 유지한다는 특별한 장점이 있다.However, when a bias over the junction barrier is applied, a leakage current may flow. However, the p-type gate has a special advantage of maintaining off characteristics without affecting the 2DEG.

일 실시예에 따르면, p-type 게이트 방식에는 질화물 반도체 소자의 우수한 전류 특성을 유지하면서 동시에 노멀리 오프 스위칭을 할 수 있는 기술로써 p-GaN 게이트 방식이 있을 수 있다. According to an embodiment, the p-type gate method may include a p-GaN gate method as a technique capable of normally off switching while maintaining excellent current characteristics of the nitride semiconductor device.

게이트 전극 아래에 p-GaN 층을 형성시킬 경우, p-GaN 층과 그 아래에 있는 AlGaN/GaN 구조가 p-n 접합을 이루게 되고, 공핍 현상이 발생하게 될 수 있다.When the p-GaN layer is formed under the gate electrode, the p-GaN layer and the AlGaN / GaN structure beneath it form a p-n junction, and depletion may occur.

따라서 게이트 하단에는 2DEG층이 사라지게 되고, 결국 게이트가 접지되어 있을 경우 소스와 드레인간은 전류가 흐르지 않게 될 수 있다.As a result, the 2DEG layer disappears at the bottom of the gate, and if the gate is grounded, current may not flow between the source and the drain.

하지만, 게이트에 (+) 부호를 갖는 문턱전압을 인가할 경우 사라졌던 게이트 하단 2DEG층이 다시 나타나며 전류가 흐르게 되고 이를 통하여 스위칭 동작을 할 수 있게 된다. However, when the threshold voltage having a positive sign is applied to the gate, the lower 2DEG layer disappears again and a current flows to enable the switching operation.

즉 p-GaN 게이트를 이용하면, 질화물 반도체 소자를 노멀리 오프 구동할 수 있으며 동시에 높은 전류 특성을 유지할 수 있다는 장점이 있다.  In other words, by using the p-GaN gate, the nitride semiconductor device can be normally driven off and at the same time maintain a high current characteristic.

이러한 p-GaN 게이트 기술은 AlGaN/GaN 이종접합 구조 위에 p형 도핑되어 있는 GaN를 성장시키고, 그 위해 게이트 전극을 형성시키는 기술일 수 있다.The p-GaN gate technology may be a technique of growing a p-type doped GaN on an AlGaN / GaN heterojunction structure and forming a gate electrode therefor.

상기 형성된 p-GaN 층은 AlGaN과 GaN 사이 계면에 존재하는 2차원 자유 전자가스(2DEG)를 공핍시키는 역할을 할 수 있다.The formed p-GaN layer may serve to deplete a two-dimensional free electron gas (2DEG) present at an interface between AlGaN and GaN.

본 명세서에 개시된 기술은 GaN를 이용한 질화물 반도체 전력 소자 및 그 제조 방법에 관한 것이다. The technology disclosed herein relates to a nitride semiconductor power device using GaN and a method of manufacturing the same.

일 실시예에 따르면, p-GaN/AlGaN/GaN 구조의 epitaxial구조를 이용하여 2DEG의 감소 없이 normally-off상태의 소자를 제작하고, pn junction으로 인해 발생하는 누설전류를 감소시키기 위해 metal gate와 p-GaN gate사이에 절연막(또는 산화막)이 형성될 수 있다.According to an embodiment, an epitaxial structure of p-GaN / AlGaN / GaN is used to fabricate a device in a normally-off state without reducing 2DEG, and to reduce the leakage current generated by the pn junction to reduce the leakage current generated by the pn junction. An insulating film (or oxide film) may be formed between the GaN gates.

상기 절연막은 고순도의 특성을 유지하기 위해 광전기화학 산화법 (photo-electrochemical oxidation method)을 이용하여 생성될 수 있다.The insulating film may be generated using a photo-electrochemical oxidation method to maintain high purity characteristics.

위의 방법으로 제작된 소자의 경우 고순도의 절연막/보호막으로 인해 누설전류 최소화와 고신뢰성이 확보될 수 있는 장점이 있다.The device manufactured by the above method has the advantage of minimizing leakage current and high reliability due to high purity insulating film / protective film.

이는 특히 2DEG의 캐리어 농도 수나 전자 이동도가 감소하는 것을 방지하면서도 ,고전압에서 작동될 소자의 안정성을 높여줄 수 있다.This can increase the stability of the device to be operated at high voltages, especially while preventing the carrier concentration number and electron mobility of the 2DEG from decreasing.

이하에서는 도 2 내지 도 3을 참조하여 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조에 대해 설명한다.Hereinafter, a structure of a semiconductor device according to an exemplary embodiment disclosed herein will be described with reference to FIGS. 2 to 3.

본 명세서에 개시된 일 Work disclosed herein 실시예에Example 따른 반도체 소자에 대한 설명 Description of semiconductor devices according to

본 명세서에 개시된 일 실시예에 따른 반도체 소자는, GaN 층, 상기 GaN 층 상에 형성되는 AlGaN 층, 상기 AlGaN 층 상에 형성되는 p-GaN 층, 상기 p-GaN 층 상에 형성되는 게이트 산화막층, 상기 게이트 산화막(또는 절연막) 층 상에 형성되는 게이트 전극 및 상기 AlGaN 층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극을 포함할 수 있다.A semiconductor device according to an embodiment disclosed in the present specification includes a GaN layer, an AlGaN layer formed on the GaN layer, a p-GaN layer formed on the AlGaN layer, and a gate oxide layer formed on the p-GaN layer. The gate electrode may include a gate electrode formed on the gate oxide (or insulating layer) layer, and a source electrode and a drain electrode formed on a portion of the AlGaN layer.

일 실시예에 따르면, 상기 게이트 산화막층은, 상기 p-GaN층의 일부가 산화되어 형성되는 것일 수 있다.In example embodiments, the gate oxide layer may be formed by oxidizing a portion of the p-GaN layer.

또한, 일 실시예에 따르면, 상기 게이트 산화막층은, 상기 p-GaN층이 광전기화학(PEC, photoelectrochemical) 방법을 근거로 산화되어 형성되는 것일 수 있다.In addition, the gate oxide layer may be formed by oxidizing the p-GaN layer based on a photoelectrochemical (PEC) method.

또한, 일 실시예에 따르면, 상기 게이트 산화막층은, GaOx로 이루어지고, 상기 x는 0.1 ~ 2.0인 것일 수 있다.In addition, according to an embodiment, the gate oxide layer may be formed of GaO x , and x may be 0.1 to 2.0.

또한, 일 실시예에 따르면, 상기 게이트 산화막층은, Ga2O3로 이루어진 것일 수 있다.In addition, according to an embodiment, the gate oxide layer may be formed of Ga 2 O 3 .

또한, 일 실시예에 따르면, 상기 게이트 산화막층의 두께는, 0.1 nm ~ 2 um인 것일 수 있다.In addition, according to an embodiment, the thickness of the gate oxide layer may be 0.1 nm to 2 um.

또한, 일 실시예에 따르면, 상기 게이트 산화막층은, 상기 p-GaN층의 상부 및 양 측면을 둘러싸도록 형성되는 것일 수 있다.In addition, according to an embodiment, the gate oxide layer may be formed to surround the upper side and both side surfaces of the p-GaN layer.

또한, 일 실시예에 따르면, 상기 p-GaN 층은, p형 도펀트로 도핑되어 형성되되, 상기 p형 도펀트는, Mg 및 Zn 중 적어도 하나인 것일 수 있다.In addition, according to an embodiment, the p-GaN layer is formed by being doped with a p-type dopant, the p-type dopant may be at least one of Mg and Zn.

또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 1e12/cm3 ~ 1e21/cm3 인 것일 수 있다.In addition, according to an embodiment, the concentration of the p-type dopant may be 1e 12 / cm 3 ~ 1e 21 / cm 3 .

또한, 일 실시예에 따르면, 상기 p-GaN 층의 두께는, 1 nm ~ 1 um인 것일 수 있다.In addition, according to an embodiment, the thickness of the p-GaN layer may be 1 nm to 1 um.

또한, 일 실시예에 따르면, 상기 GaN층의 두께는, 0.5um ~ 7um인 것일 수 있다.In addition, according to one embodiment, the thickness of the GaN layer may be 0.5um ~ 7um.

또한, 일 실시예에 따르면, 상기 GaN층은, Mg, C 및 Fe 중 적어도 하나의 도펀트로 도핑되고, 상기 적어도 하나의 도펀트 농도는, 1e16/cm3 ~ 5e20/cm3인 것일 수 있다.According to an embodiment, the GaN layer may be doped with at least one dopant of Mg, C, and Fe, and the at least one dopant concentration may be 1e16 / cm 3 to 5e20 / cm 3.

또한, 일 실시예에 따르면, 상기 AlGaN층의 두께는, 2nm ~ 100nm인 것일 수 있다.In addition, according to one embodiment, the thickness of the AlGaN layer may be 2nm ~ 100nm.

또한, 일 실시예에 따르면, 상기 반도체 소자는 상기 AlGaN층 상에 형성되는 GaN 캡층을 더 포함할 수 있다.In addition, according to an embodiment, the semiconductor device may further include a GaN cap layer formed on the AlGaN layer.

또한, 일 실시예에 따르면, 상기 GaN 캡층의 두께는, 2nm ~ 10nm인 것일 수 있다.In addition, according to one embodiment, the thickness of the GaN cap layer may be 2nm ~ 10nm.

또한, 일 실시예에 따르면, 상기 GaN층은, 버퍼층 상에 형성되는 것일 수 있다.In addition, according to an embodiment, the GaN layer may be formed on a buffer layer.

또한, 일 실시예에 따르면, 상기 버퍼층은, AlN, AlGaN 및 초격자(superlattice) 구조 중 적어도 하나로 이루어지는 것일 수 있다.In addition, according to an embodiment, the buffer layer may be formed of at least one of AlN, AlGaN, and a superlattice structure.

또한, 일 실시예에 따르면, 상기 버퍼층은, 기판 상에 형성되는 것일 수 있다.In addition, according to an embodiment, the buffer layer may be formed on a substrate.

또한, 일 실시예에 따르면, 상기 기판은, Si, SiC, Sapphire 및 GaN 중 적어도 하나로 이루어지는 것일 수 있다.In addition, according to one embodiment, the substrate may be made of at least one of Si, SiC, Sapphire and GaN.

도 2는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 구조를 나타내는 예시도이다.2 is an exemplary view illustrating a structure of a semiconductor device according to an exemplary embodiment disclosed herein.

도 2를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 GaN 층(110), AlGaN 층(120), p-GaN층(130), 게이트 산화막층(140), 게이트 전극(150), 소스 전극(160), 및 드레인 전극(170)을 포함할 수 있다.Referring to FIG. 2, a semiconductor device 100 according to an exemplary embodiment of the present disclosure may include a GaN layer 110, an AlGaN layer 120, a p-GaN layer 130, a gate oxide layer 140, and a gate electrode. 150, a source electrode 160, and a drain electrode 170 may be included.

또한, 일 실시예에 따르면, 상기 반도체 소자는(100)는 상기 GaN층(110)의 하부에 위치하는 버퍼층(미도시)을 더 포함할 수 있다.In addition, according to an embodiment, the semiconductor device 100 may further include a buffer layer (not shown) disposed under the GaN layer 110.

또한, 일 실시예에 따르면, 상기 반도체 소자는(100)는 GaN 캡층(미도시)을 더 포함할 수 있다.In addition, according to an embodiment, the semiconductor device 100 may further include a GaN cap layer (not shown).

본 명세서에 개시된 일 실시예에 따른 반도체 소자(100)는 상기 드레인 전극(170)에서 소스 전극(160)으로 흐르는 2DEG 전류를 쇼트키(schottky) 게이트 전극(700)을 통해 스위칭(switching) 동작을 할 수 있다.The semiconductor device 100 according to an exemplary embodiment of the present disclosure performs a switching operation of a 2DEG current flowing from the drain electrode 170 to the source electrode 160 through a schottky gate electrode 700. can do.

상기 버퍼층은 기판(미도시) 상에 형성되는 것일 수 있다. The buffer layer may be formed on a substrate (not shown).

일 실시예에 따르면, 상기 기판은 n형이 될 수도 있고, p형이 될 수도 있으며, 다양한 종류의 물질로 이루어질 수 있다. 예를 들어, 상기 기판은 절연성 기판, 사파이어 기판, GaN 기판, SiC 기판 및 Si 기판 중 적어도 하나인 것일 수 있다. 이외에도 다양한 종류의 기판이 본 명세서에 개시된 반도체 소자에 적용될 수 있음이 본 기술분야의 당업자에게 자명하다.According to an embodiment, the substrate may be n-type, p-type, or made of various kinds of materials. For example, the substrate may be at least one of an insulating substrate, a sapphire substrate, a GaN substrate, a SiC substrate, and a Si substrate. In addition, it will be apparent to those skilled in the art that various kinds of substrates may be applied to the semiconductor devices disclosed herein.

또한, 상기 기판은 상기 반도체 소자(100)의 제작 후에 제거될 수 있다. 따라서, 최종적인 상기 반도체 소자(100)의 구조는 상기 기판이 없는 구조일 수 있다.In addition, the substrate may be removed after fabrication of the semiconductor device 100. Therefore, the final structure of the semiconductor device 100 may be a structure without the substrate.

상기 버퍼층은, 다양한 물질로 이루어질 수 있다. 예를 들어, 상기 버퍼층은 AlN 및 AlGaN 중 적어도 하나로 이루어지는 것일 수 있다.The buffer layer may be made of various materials. For example, the buffer layer may be formed of at least one of AlN and AlGaN.

또한, 일 실시예에 따르면, 상기 버퍼층은 초격자 버퍼 구조(또는 초격자층)을 포함할 수 있다.In addition, according to an embodiment, the buffer layer may include a superlattice buffer structure (or superlattice layer).

일 실시예에 따르면, 상기 버퍼층이 AlN으로 이루어진 경우, 상기 버퍼층은 다양한 조건에서 성장될 수 있다. 예를 들어, 상기 버퍼층은, 저온으로 성장된 제 1 AlN층 및 상기 제 1 AlN층 상에 형성되고, 고온으로 성장된 제 2 AlN층을 포함할 수 있다.According to an embodiment, when the buffer layer is made of AlN, the buffer layer may be grown under various conditions. For example, the buffer layer may include a first AlN layer grown at a low temperature and a second AlN layer grown at a high temperature on the first AlN layer.

또 다른 일 실시예에 따르면, 상기 버퍼층이 AlGaN으로 이루어진 경우, Al의 조성비가 적층 방향을 변화될 수 있다. 예를 들어, 상기 버퍼층은, 적층 방향으로 Al의 조성이 점층적으로 감소 되는 AlGaN으로 이루어지는 것일 수 있다.According to another embodiment, when the buffer layer is made of AlGaN, the composition ratio of Al may change the stacking direction. For example, the buffer layer may be made of AlGaN in which the composition of Al gradually decreases in the stacking direction.

즉, AlGaN 층의 Al 조성은 AlxGa1 - xN(0≤x≤1)으로 표현될 수 있다. 예를 들어, 상기 Al의 조성은 연속적이고, 점층적으로 감소하는 것일 수 있다. 또한, 예를 들어, 상기 Al의 조성은 계단식(또는 단계식)으로 점층적으로 감소되는 것일 수 있다.That is, the Al composition of the AlGaN layer may be represented by Al x Ga 1 - x N (0 ≦ x ≦ 1). For example, the composition of Al may be continuous and gradually decreasing. In addition, for example, the composition of Al may be gradually reduced stepwise (or stepwise).

이외에도 다양한 물질, 조성비 및 성장 조건을 근거로 상기 버퍼층이 형성될 수 있음이 본 기술분야의 당업자에게 자명하다.In addition, it will be apparent to those skilled in the art that the buffer layer may be formed based on various materials, composition ratios, and growth conditions.

상기 버퍼층은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 버퍼층은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 버퍼층의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.The buffer layer may be formed in various ways (or methods). For example, the buffer layer may be formed through a method of selectively growing nitride semiconductor crystals, wherein at least one of organometallic vapor deposition (MOCVD), molecular beam epitaxial growth (MBE), and helide vapor deposition (HVPE) may be used. It may be formed based on one. However, in consideration of the crystallinity of the buffer layer, it may be common to use the MOCVD method for manufacturing the device.

상기 버퍼층이 초격자층(미도시)을 포함하는 경우, 상기 초격자층은, 서로 다른 2개의 박막층이 적층된 초격자 박막층이 복수개 적층되어 형성되는 것일 수 있다.When the buffer layer includes a superlattice layer (not shown), the superlattice layer may be formed by stacking a plurality of superlattice thin film layers in which two different thin film layers are stacked.

다른 말로 표현하면, 상기 초격자층은 서로 다른 2개의 박막층이 교번하여 적층되어 형성되는 것일 수 있다.In other words, the superlattice layer may be formed by alternately stacking two different thin film layers.

상기 초격자 박막층은 다양한 물질로 이루어질 수 있다. 예를 들어, 상기 초격자 박막층은, AlN/GaN, AlN/AlGaN 및 AlGaN/GaN 중 적어도 하나인 것일 수 있다. 즉, 이는 서로 다른 2개의 박막층 각각이 AlN/GaN, AlN/AlGaN 및 AlGaN/GaN 중 적어도 하나의 조합으로 이루어진 것을 의미할 수 있다. 이외에도 다양한 물질로 상기 초격자 박막층이 이루어질 수 있음이 본 기술분야의 당업자에게 자명하다.The superlattice thin film layer may be made of various materials. For example, the superlattice thin film layer may be at least one of AlN / GaN, AlN / AlGaN, and AlGaN / GaN. That is, this may mean that each of the two different thin film layers is formed of at least one combination of AlN / GaN, AlN / AlGaN, and AlGaN / GaN. In addition, it is apparent to those skilled in the art that the superlattice thin film layer may be made of various materials.

일 실시예에 따르면, 상기 AlGaN의 Al 조성은 AlxGa1 - xN(0≤x≤1)으로 표현될 수 있고, Al의 조성은 적층 방향에 따라 변화할 수 있다. 예를 들어, 상기 Al의 조성은 연속적이고, 점층적으로 감소하는 것일 수 있다. 또한, 예를 들어, 상기 Al의 조성은 계단식(또는 단계식)으로 점층적으로 감소되는 것일 수 있다.According to an embodiment, the Al composition of AlGaN may be represented by Al x Ga 1 - x N (0 ≦ x ≦ 1), and the composition of Al may vary according to the stacking direction. For example, the composition of Al may be continuous and gradually decreasing. In addition, for example, the composition of Al may be gradually reduced stepwise (or stepwise).

일 실시예에 따르면, 상기 서로 다른 2개의 박막층 각각의 두께는, 1 nm ~ 100 nm인 것일 수 있다. 특히, 상기 서로 다른 2개의 박막층 각각의 두께는 5nm ~ 35nm일 수 있다.According to an embodiment, the thickness of each of the two different thin film layers may be 1 nm to 100 nm. In particular, the thicknesses of the two different thin film layers may be 5 nm to 35 nm.

또한, 일 실시예에 따르면, 상기 초격자층은, 3 ~ 500 개의 초격자 박막층을 포함하는 것일 수 있다. 다른 의미로는, 상기 초격자층은 3 ~ 500 페어(pair)의 상기 서로 다른 2개의 박막층을 구비하는 것일 수 있다. 또 다른 의미로는, 상기 초격자층은 상기 서로 다른 2개의 박막층이 5 ~ 999 회 교번하여 적층되어 형성되는 것일 수 있다.In addition, according to an embodiment, the superlattice layer may include 3 to 500 superlattice thin film layers. In other words, the superlattice layer may be provided with two different thin film layers of 3 to 500 pairs. In another meaning, the superlattice layer may be formed by alternately stacking two different thin film layers 5 to 999 times.

상기 초격자층은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 초격자층은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 초격자층의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.The superlattice layer may be formed in various ways (or methods). For example, the superlattice layer may be formed through a method of selectively growing nitride semiconductor crystals, such as organic metal vapor deposition (MOCVD), molecular beam epitaxial growth (MBE), and helide vapor phase growth (HVPE). It may be formed based on at least one of. However, in consideration of the crystallinity of the superlattice layer, it may be common to use the MOCVD method for manufacturing the device.

본 명세서에 개시된 일 실시예에 따르면, 상기 초격자 버퍼 구조(또는 초격자층)는 특정 도펀트가 도핑되어 형성되는 것일 수 있다. According to one embodiment disclosed herein, the superlattice buffer structure (or superlattice layer) may be formed by doping a specific dopant.

일 실시예에 따르면, 상기 특정 도펀트는 p형 도펀트일 수 있다. 예를 들어, 상기 p형 도펀트는 Mg, C 및 Fe 중 적어도 하나인 것일 수 있다.According to one embodiment, the specific dopant may be a p-type dopant. For example, the p-type dopant may be at least one of Mg, C, and Fe.

본 명세서에 개시된 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 1e16/cm3 ~ 5e20/cm3인 것일 수 있다. 특히, 상기 p형 도펀트의 농도는, 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.According to one embodiment disclosed herein, the concentration of the p-type dopant may be 1e 16 / cm 3 ~ 5e 20 / cm 3 . In particular, the concentration of the p-type dopant may be 3e 17 / cm 3 ~ 1e 20 / cm 3 .

또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 상기 초격자층의 적층 방향으로 점층적으로 감소되는 것일 수 있다. 예를 들어, 상기 p형 도펀트의 농도는 연속적이고, 점층적으로 감소하는 것일 수 있다. 또한, 예를 들어, 상기 p형 도펀트의 농도는 계단식으로 점층적으로 감소되는 것일 수 있다.In addition, according to an embodiment, the concentration of the p-type dopant may be gradually reduced in the stacking direction of the superlattice layer. For example, the concentration of the p-type dopant may be continuous and gradually decreasing. Also, for example, the concentration of the p-type dopant may be gradually reduced stepwise.

상기 GaN층(110)의 두께는 0.1um ~ 100 um일 수 있다. 특히, 상기 GaN층(300)의 두께는 0.5um ~ 7um인 것일 수 있다.The GaN layer 110 may have a thickness of about 0.1 μm to about 100 μm. In particular, the thickness of the GaN layer 300 may be 0.5um ~ 7um.

상기 GaN층(110)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 GaN층(110)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 GaN(110)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.The GaN layer 110 may be formed in various ways (or methods). For example, the GaN layer 110 may be formed through a method of selectively growing nitride semiconductor crystals, including organic metal vapor deposition (MOCVD), molecular beam epitaxial growth (MBE), and helide vapor deposition ( HVPE) may be formed based on at least one. However, considering the crystallinity of the GaN (110), it may be common to use the MOCVD method for manufacturing the device.

일 실시예에 따르면, 상기 반도체 소자(100)는 상기 GaN층(110) 상에 C, Fe 및 Mg 도펀트 중 적어도 하나의 도펀트를 주입하여 형성된 GaN 채널의 semi-insulating 특성을 나타내기 위한 고-저항 GaN층(미도시)을 더 포함할 수 있다. 여기서, 상기 적어도 하나의 도펀트의 농도는 Mg, C 및 Fe 중 적어도 하나일 수 있다. 또한, 상기 적어도 하나의 도펀트의 농도는, 1e16/cm3 ~ 5e20/cm3인 것일 수 있다. 특히, 상기 적어도 하나의 도펀트의 농도는 3e17/cm3 ~ 1e20/cm3인 것일 수 있다.According to one embodiment, the semiconductor device 100 is a high-resistance to exhibit the semi-insulating properties of the GaN channel formed by implanting at least one of the C, Fe and Mg dopant on the GaN layer 110 It may further include a GaN layer (not shown). Here, the concentration of the at least one dopant may be at least one of Mg, C and Fe. In addition, the concentration of the at least one dopant may be 1e 16 / cm 3 ~ 5e 20 / cm 3 . In particular, the concentration of the at least one dopant may be 3e 17 / cm 3 ~ 1e 20 / cm 3 .

상기 AlGaN층(120)은 상기 GaN층(110) 상에 형성될 수 있다. 상기 AlGaN층(120)은 활성층의 역할을 할 수 있다.The AlGaN layer 120 may be formed on the GaN layer 110. The AlGaN layer 120 may serve as an active layer.

일 실시예에 따르면, 상기 AlGaN층(120)의 두께는, 0nm ~ 100nm 범위, 특히, 상기 AlGaN층(400)의 두께는 10nm ~ 30nm인 것일 수 있다.According to one embodiment, the thickness of the AlGaN layer 120, 0nm ~ 100nm range, in particular, the thickness of the AlGaN layer 400 may be 10nm ~ 30nm.

상기 AlGaN층(120)은 다양한 물질과 조성으로 이루어질 수 있다. 예를 들어, 상기 AlGaN층(120)는 AlxGa1 - xN으로 이루어진 것일 수 있다. 여기서, x는 0.01 ~ 1일 수 있다. 이외에도 다양한 물질 또는 조성비로써 상기 AlGaN층(120)이 이루어질 수 있음이 본 기술분야의 당업자에게 자명하다.The AlGaN layer 120 may be formed of various materials and compositions. For example, the AlGaN layer 120 may be made of Al x Ga 1 - x N. Here, x may be 0.01 to 1. In addition, it is apparent to those skilled in the art that the AlGaN layer 120 may be formed by various materials or composition ratios.

상기 AlGaN층(120)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 AlGaN층(120)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 AlGaN층(120)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.The AlGaN layer 120 may be formed in various ways (or methods). For example, the AlGaN layer 120 may be formed through a method of selectively growing nitride semiconductor crystals, including organic metal vapor deposition (MOCVD), molecular beam epitaxial growth (MBE), and helide vapor deposition ( HVPE) may be formed based on at least one. However, considering the crystallinity of the AlGaN layer 120, it may be common to use the MOCVD method for manufacturing the device.

상기 GaN 캡층은 상기 AlGaN층(120) 상에 형성되고, GaN을 얇게 성장시킴으로써 형성될 수 있다.The GaN cap layer may be formed on the AlGaN layer 120, and may be formed by thinly growing GaN.

일 실시예에 따르면, 상기 GaN 캡층의 두께는 0nm ~ 100nm 범위, 특히, 2nm ~ 10nm인 것일 수 있다. 상기 GaN 캡층은 표면 누설 전류를 막는 역할을 할 수 있다.According to one embodiment, the thickness of the GaN cap layer may be in the range of 0nm ~ 100nm, in particular, 2nm ~ 10nm. The GaN cap layer may serve to prevent surface leakage current.

상기 소스 전극(160) 및 상기 드레인 전극(170)은 상기 AlGaN층(120)의 일부 영역 상에 형성되는 것일 수 있다. 또한, 상기 반도체 소자(100)가 상기 GaN 캡층을 더 포함하는 경우, 상기 GaN 캡층의 일부 영역 상에 형성될 수 있다.The source electrode 160 and the drain electrode 170 may be formed on a portion of the AlGaN layer 120. In addition, when the semiconductor device 100 further includes the GaN cap layer, the semiconductor device 100 may be formed on a portion of the GaN cap layer.

상기 p-GaN층(130)은 상기 AlGaN층(120) 상에 형성될 수 있다.The p-GaN layer 130 may be formed on the AlGaN layer 120.

상기 p-GaN 층(130)은, p형 도펀트로 도핑되어 형성되되, 상기 p형 도펀트는, Mg 및 Zn 중 적어도 하나인 것일 수 있다.The p-GaN layer 130 is doped with a p-type dopant, and the p-type dopant may be at least one of Mg and Zn.

일 실시예에 따르면, 상기 p형 도펀트의 농도는, 1e12/cm3 ~ 1e21/cm3 인 것일 수 있다.According to an embodiment, the concentration of the p-type dopant may be 1e 12 / cm 3 ~ 1e 21 / cm 3 .

또한, 일 실시예에 따르면, 상기 p-GaN층(130)의 두께는, 1 nm ~ 1 um인 것일 수 있다.In addition, according to an embodiment, the thickness of the p-GaN layer 130 may be 1 nm to 1 um.

상기 p-GaN층(130)은 다양한 방식(또는 방법)으로 형성될 수 있다. 예를 들어, 상기 p-GaN층(130)은 질화물 반도체 결정을 선택적으로 성장시키는 방법을 통하여 형성될 수 있는데, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE) 및 힐라이드 기상 성장법(HVPE) 중 적어도 하나를 근거로 형성되는 것일 수 있다. 다만, 상기 p-GaN층(130)의 결정성을 고려하면, 디바이스 제작에는 MOCVD법이 사용되는 것이 일반적일 수 있다.The p-GaN layer 130 may be formed in various ways (or methods). For example, the p-GaN layer 130 may be formed through a method of selectively growing nitride semiconductor crystals, including organic metal vapor deposition (MOCVD), molecular beam epitaxial growth (MBE), and helide vapor phase growth. It may be formed based on at least one of the method (HVPE). However, considering the crystallinity of the p-GaN layer 130, it may be common to use the MOCVD method for manufacturing the device.

상기 p-GaN층(130)이 성장(또는 에피 성장)된 이후에는 p-GaN의 activation과정을 거쳐 p-GaN 내에 hole이 형성될 수 있도록 할 수 있다. 여기서, activation 온도는 800 ~ 1100℃에서 진행될 수 있다.After the p-GaN layer 130 is grown (or epitaxially grown), holes may be formed in p-GaN through p-GaN activation. Here, the activation temperature may be performed at 800 ~ 1100 ℃.

상기 게이트 산화막층(140)은 상기 p-GaN층(130) 상에 형성되는 것일 수 있다.The gate oxide layer 140 may be formed on the p-GaN layer 130.

상기 게이트 산화막(140)층은, 상기 p-GaN층(130)의 일부가 산화되어 형성되는 것일 수 있다.The gate oxide layer 140 may be formed by oxidizing a part of the p-GaN layer 130.

일 실시예에 따르면, 상기 게이트 산화막층(140)은, 상기 p-GaN층(130)이 광전기화학(PEC, photoelectrochemical) 방법을 근거로 산화되어 형성되는 것일 수 있다.According to an embodiment, the gate oxide layer 140 may be formed by oxidizing the p-GaN layer 130 based on a photoelectrochemical (PEC) method.

또한, 일 실시예에 따르면, 상기 게이트 산화막층(140)은, GaOx로 이루어지고, 상기 x는 0.1 ~ 2.0인 것일 수 있다. 예를 들어, 상기 게이트 산화막층(140)은, Ga2O3로 이루어진 것일 수 있다.In addition, according to an embodiment, the gate oxide layer 140 may be formed of GaO x , and x may be 0.1 to 2.0. For example, the gate oxide layer 140 may be formed of Ga 2 O 3 .

또한, 일 실시예에 따르면, 상기 게이트 산화막층(140)의 두께는, 0.1 nm ~ 2 um인 것일 수 있다.In addition, according to an embodiment, the gate oxide layer 140 may have a thickness of about 0.1 nm to about 2 μm.

또한, 도 2에 도시된 바와 같이, 상기 게이트 산화막층(140)은, 상기 p-GaN층(130)의 상부 및 양 측면을 둘러싸도록 형성되는 것일 수 있다.In addition, as shown in FIG. 2, the gate oxide layer 140 may be formed to surround the top and both side surfaces of the p-GaN layer 130.

상기 게이트 전극(150)은 상기 게이트 산화막층(140) 상에 형성될 수 있다. The gate electrode 150 may be formed on the gate oxide layer 140.

전술한 바와 같이, 상기 드레인 전극(170)에서 소스 전극(160)으로 흐르는 2DEG 전류가 게이트 전극(150)의 제어를 통해 발생할 수 있다.As described above, a 2DEG current flowing from the drain electrode 170 to the source electrode 160 may be generated through the control of the gate electrode 150.

이하에서는 광전기화학 방식을 이용하여 상기 게이트 산화막층(140)을 형성시키는 방법을 도 3을 참조하여 자세히 설명한다.Hereinafter, a method of forming the gate oxide layer 140 using a photoelectrochemical method will be described in detail with reference to FIG. 3.

도 3은 본 명세서에 개시된 일 실시예에 따른 게이트 산화막층을 형성시키기 위한 광전기화학법을 보여주는 예시도이다.3 is an exemplary view showing a photoelectrochemical method for forming a gate oxide layer according to an embodiment disclosed herein.

도 3을 참조하면, 전술된 바와 같이 상기 기술된 방법으로 제작된 에피층에 인핸스먼트형 반도체 소자 구성을 위해 게이트, 소스, 드레인 전극을 형성하되, p-GaN층 및 게이트 사이의 게이트 절연막(또는 산화막) 층은 광전기화학을 이용하여 형성시킬 수 있다.Referring to FIG. 3, a gate, a source, and a drain electrode are formed in an epitaxial layer fabricated by the above-described method as described above for an enhancement type semiconductor device, and a gate insulating film between the p-GaN layer and the gate (or Oxide layer) can be formed using photoelectrochemistry.

게이트 절연막을 형성시키지 않고자 하는 부분을 p-GaN 혹은 AlGaN의 밴드갭에 해당하는 광원을 가릴 수 있도록 처리를 한 후에 그림 3과 같이 광전기화학 방법을 이용하여 p-GaN층을 산화시킬 수 있다.After processing the part not to form the gate insulating film to cover the light source corresponding to the band gap of p-GaN or AlGaN, the p-GaN layer can be oxidized by using a photoelectrochemical method as shown in FIG.

상기 게이트 절연막을 형성시키지 않고자 하는 부분의 처리는 상기 게이트 절연막을 형성시키지 않고자 하는 부분에 반도체 표면에 도포하는 감광성(感光性) 저항 물질인 포토레지스터(PR, photoresistor)를 도포함에 의해 이루어질 수 있다.The processing of the portion not to form the gate insulating film may be performed by applying a photoresist (PR), which is a photosensitive resistor material, applied to the surface of the semiconductor to the portion not to form the gate insulating film. have.

먼저, 산화시키고자 하는 시료(또는 질화물 반도체, 28)에 제 1 전극(32')을 형성시켜 수용액에 담근다. 예를 들어, 상기 수용액은 물(H2O) 또는 PEC용 수용액일 수 있다.First, a first electrode 32 'is formed on a sample (or nitride semiconductor) 28 to be oxidized and soaked in an aqueous solution. For example, the aqueous solution may be an aqueous solution for water (H 2 O) or PEC.

또한 상기 시료(28)에 전기적 포텐셜 차이를 주기 위한 제 2 전극(32'')을 상기 제 1 전극(32')과 분리시켜 수용액에 담근다. In addition, the second electrode 32 '' for giving an electrical potential difference to the sample 28 is separated from the first electrode 32 'and immersed in an aqueous solution.

그리고 이 두 전극(32', 32'')을 잇는 전선 사이에 전원을 공급할 수 있는 전원 공급 장치(34)를 연결한다. Then, a power supply device 34 capable of supplying power is connected between the wires connecting the two electrodes 32 'and 32' '.

이후 상기 시료(28)에 양 전압을 인가하고 p-GaN의 밴드갭에 해당하는 에너지를 갖는 빛을 포함하는 광원(또는 UV 광원, 26)을 상기 시료(28)에 조사할 경우, 아래의 화학식에 의하여 상기 p-GaN층(130)은 산화되게 될 수 있다.Then, when applying a positive voltage to the sample 28 and irradiating the sample 28 with a light source (or UV light source, 26) containing light having energy corresponding to the band gap of p-GaN, the following formula By this, the p-GaN layer 130 may be oxidized.

Figure 112013039420051-pat00001
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Figure 112013039420051-pat00002
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Figure 112013039420051-pat00003
Figure 112013039420051-pat00003

또한, 상기 광전기화학을 이용하여 형성시킨 게이트 산화막층(140, 또는 게이트 절연막)상에 gate metal공정을 진행하여 게이트 전극(150)을 형성시키고, 소스(160), 드레인(170) 전극을 형성하여 인핸스먼트형 질화물 반도체 이종접합 반도체소자를 최종적으로 완성할 수 있다.In addition, a gate metal process is performed on the gate oxide layer 140 or the gate insulating layer formed using the photoelectrochemistry to form the gate electrode 150, and the source 160 and drain 170 electrodes are formed. An enhancement type nitride semiconductor heterojunction semiconductor device can be finally completed.

이외에도 다양한 방식의 광전기화학 방식으로 상기 게이트 산화막층(140)이 형성될 수 있음이 본 기술분야의 당업자에게 자명하며, 도 3에 개시된 광전기화학법으로 본 발명의 범위가 한정되지 아니하고, 본 발명은 본 발명의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선된 광전기화학법이 적용될 수 있다.In addition, it will be apparent to those skilled in the art that the gate oxide layer 140 may be formed by various photoelectrochemical methods, and the scope of the present invention is not limited to the photoelectrochemical method disclosed in FIG. 3. Modified, altered, or improved photoelectrochemical techniques can be applied in various forms within the scope of the spirit and claims of the present invention.

본 명세서에 개시된 일 Work disclosed herein 실시예에Example 따른 반도체 소자의 제조방법에 대한 설명 Description of manufacturing method of semiconductor device according to

본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은, 상술된 실시예들이 포함하고 있는 구성 또는 단계의 일부 또는 조합으로 구현되거나 실시예들의 조합으로 구현될 수 있으며, 이하에서는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법의 명확한 표현을 위해 중복되는 부분을 생략할 수 있다.The method of manufacturing a semiconductor device according to an embodiment disclosed herein may be implemented by some or a combination of the structures or steps included in the above-described embodiments, or may be implemented by a combination of the embodiments, which are disclosed herein In order to clearly express a method of manufacturing a semiconductor device according to an exemplary embodiment, overlapping portions may be omitted.

본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은, 기판 상에 버퍼층을 형성시키는 단계, 상기 버퍼층 상에 GaN층을 형성시키는 단계, 상기 GaN 층 상에 AlGaN 층을 형성시키는 단계, 상기 AlGaN 층 상에 p-GaN 층을 형성시키는 단계, 상기 p-GaN 층의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극 및 드레인 전극을 형성시키는 단계, 상기 p-GaN 층의 일부 영역을 산화시켜 게이트 산화막층을 형성시키는 단계 및 상기 게이트 산화막층 상에 게이트 전극을 형성시키는 단계를 포함할 수 있다.According to one or more exemplary embodiments, a method of manufacturing a semiconductor device includes: forming a buffer layer on a substrate, forming a GaN layer on the buffer layer, forming an AlGaN layer on the GaN layer, and forming the AlGaN layer. Forming a p-GaN layer on the layer, etching a portion of the p-GaN layer to form source and drain electrodes separated from each other on the open AlGaN layer, and removing a portion of the p-GaN layer. Oxidizing to form a gate oxide layer and forming a gate electrode on the gate oxide layer.

본 명세서에 개시된 또 다른 일 실시예에 따른 반도체 소자의 제조방법은, 기판 상에 버퍼층을 형성시키는 단계, 상기 버퍼층 상에 GaN층을 형성시키는 단계, 상기 GaN 층 상에 AlGaN 층을 형성시키는 단계, 상기 AlGaN 층 상에 p-GaN 층을 형성시키는 단계, 상기 p-GaN 층의 상부 영역을 산화시켜 게이트 산화막층을 형성시키는 단계, 상기 게이트 산화막층 및 상기 p-GaN 층의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극 및 드레인 전극을 형성시키는 단계 및 상기 게이트 산화막층 상에 게이트 전극을 형성시키는 단계를 포함할 수 있다.According to another aspect of the present disclosure, a method of manufacturing a semiconductor device includes: forming a buffer layer on a substrate, forming a GaN layer on the buffer layer, forming an AlGaN layer on the GaN layer, Forming a p-GaN layer on the AlGaN layer, oxidizing an upper region of the p-GaN layer to form a gate oxide layer, and etching the gate oxide layer and a portion of the p-GaN layer to open The method may include forming a source electrode and a drain electrode separated from each other on the AlGaN layer, and forming a gate electrode on the gate oxide layer.

전술된 2 가지 제조방법의 차이점은, 전자의 경우, 상술된 방법으로 제작된 에피층(GaN/AlGaN/p-GaN)에 pGaN의 패턴을 형성할 수 있는 photo공정을 진행하고 pGaN의 식각 공정을 진행한 후, S/D(소스.드레인 전극)을 형성시킨 후 게이트 절연막(예를 들어, Ga2O3 gate insulator)를 형성하는 제조방법이다.The difference between the two manufacturing methods described above is that, in the former case, a photo process for forming a pattern of pGaN on the epi layer (GaN / AlGaN / p-GaN) manufactured by the method described above is performed, and the etching process of pGaN is performed. After proceeding, a S / D (source / drain electrode) is formed and a gate insulating film (for example, Ga 2 O 3 gate insulator) is formed.

또한, 전자의 경우, 도 5에 도시된 바와 같이, 상기 게이트 산화막층은, 상기 p-GaN층의 상부 및 양 측면을 둘러싸도록 형성될 수 있다.In addition, in the former case, as shown in FIG. 5, the gate oxide layer may be formed to surround the top and both sides of the p-GaN layer.

후자의 경우, 먼저, p-GaN 층의 상부 영역을 산화시켜 게이트 산화막층을 형성한 후, photo공정을 진행하여 p-GaN/게이트 절연막에 대한 식각 공정을 진행한 후, S/D(소스.드레인 전극)를 형성시키는 제조방법이다.In the latter case, first, the upper region of the p-GaN layer is oxidized to form a gate oxide layer, followed by a photo process to perform an etching process on the p-GaN / gate insulating film, and then S / D (source. Drain electrode).

또한, 후자의 경우, 도 7에 도시된 바와 같이, 상기 게이트 산화막층은, 상기 p-GaN층의 상부에 위치되는 형태를 가질 수 있다.In the latter case, as illustrated in FIG. 7, the gate oxide layer may have a form located on the p-GaN layer.

일 실시예에 따르면, 상기 게이트 산화막층은, 상기 p-GaN 층이 광전기화학(PEC, photoelectrochemical) 방법을 근거로 산화되어 형성되는 것일 수 있다.In example embodiments, the gate oxide layer may be formed by oxidizing the p-GaN layer based on a photoelectrochemical (PEC) method.

또한, 일 실시예에 따르면, 상기 게이트 산화막층은, 상기 p-GaN 층이 광전기화학(PEC, photoelectrochemical) 방법을 근거로 산화되어 형성되는 것일 수 있다.According to an embodiment, the gate oxide layer may be formed by oxidizing the p-GaN layer based on a photoelectrochemical (PEC) method.

또한, 일 실시예에 따르면, 상기 게이트 산화막층은, Ga2O3로 이루어지는 것일 수 있다.In addition, according to an embodiment, the gate oxide layer may be formed of Ga 2 O 3 .

또한, 일 실시예에 따르면, 상기 게이트 산화막층의 두께는, 0.1 nm ~ 2 um인 것일 수 있다.In addition, according to an embodiment, the thickness of the gate oxide layer may be 0.1 nm to 2 um.

또한, 일 실시예에 따르면, 상기 게이트 산화막층은, 상기 p-GaN층의 상부 및 양 측면을 둘러싸도록 형성되는 것일 수 있다.In addition, according to an embodiment, the gate oxide layer may be formed to surround the upper side and both side surfaces of the p-GaN layer.

또한, 일 실시예에 따르면, 상기 p-GaN 층은, p형 도펀트로 도핑되어 형성되되, 상기 p형 도펀트는, Mg 및 Zn 중 적어도 하나인 것일 수 있다.In addition, according to an embodiment, the p-GaN layer is formed by being doped with a p-type dopant, the p-type dopant may be at least one of Mg and Zn.

또한, 일 실시예에 따르면, 상기 p형 도펀트의 농도는, 1e12/cm3 ~ 1e21/cm3 인 것일 수 있다.In addition, according to an embodiment, the concentration of the p-type dopant may be 1e 12 / cm 3 ~ 1e 21 / cm 3 .

또한, 일 실시예에 따르면, 상기 p-GaN 층의 두께는, 1 nm ~ 1 um인 것일 수 있다.In addition, according to an embodiment, the thickness of the p-GaN layer may be 1 nm to 1 um.

또한, 일 실시예에 따르면, 상기 버퍼층, 상기 GaN층, 상기 AlGaN층 및 p-GaN층 중적어도 하나는, 유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것일 수 있다.According to an embodiment, at least one of the buffer layer, the GaN layer, the AlGaN layer, and the p-GaN layer may be organic metal vapor deposition (MOCVD), molecular beam epitaxial growth (MBE), or helide vapor deposition. (HVPE), plasma-enhanced chemical vapor deposition (PECVD), sputtering, and at least one of atomic layer deposition (ALD).

도 4는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.4 is a flowchart illustrating a method of manufacturing a semiconductor device according to one embodiment disclosed herein.

도 4를 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 다음과 같은 단계로 이루어질 수 있다.Referring to FIG. 4, a method of manufacturing a semiconductor device according to an exemplary embodiment disclosed herein may be performed by the following steps.

먼저, 기판 상에 버퍼층을 형성시킬 수 있다(S110).First, a buffer layer may be formed on a substrate (S110).

다음으로, 상기 버퍼층 상에 GaN층을 형성시킬 수 있다(S120).Next, a GaN layer may be formed on the buffer layer (S120).

다음으로, 상기 GaN 층 상에 AlGaN 층을 형성시킬 수 있다(S130).Next, an AlGaN layer may be formed on the GaN layer (S130).

다음으로, 상기 AlGaN 층 상에 형성되는 p-GaN 층을 형성시킬 수 있다(S140).Next, a p-GaN layer formed on the AlGaN layer may be formed (S140).

다음으로, 상기 p-GaN 층의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극 및 드레인 전극을 형성시킬 수 있다(S150).Next, a portion of the p-GaN layer may be etched to form source and drain electrodes separated from each other on the open AlGaN layer (S150).

다음으로, 상기 p-GaN 층의 상부 영역을 산화시켜 게이트 산화막층을 형성시킬 수 있다(S160).Next, an upper region of the p-GaN layer may be oxidized to form a gate oxide layer (S160).

다음으로, 상기 게이트 산화막층 상에 게이트 전극을 형성시킬 수 있다(S170).Next, a gate electrode may be formed on the gate oxide layer (S170).

도 5는 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.5 is an exemplary view illustrating a method of manufacturing a semiconductor device according to one embodiment disclosed herein.

도 5를 참조하면, 기판(101) 상에 차례로 버퍼층(102), GaN층(110), AlGaN층(120) 및 p-GaN층(130)을 형성시킨 후(도 5(a)), p-GaN 층(130)의 일부 영역에 대해 선택적 식각(또는 에칭)을 할 수 있다.Referring to FIG. 5, after the buffer layer 102, the GaN layer 110, the AlGaN layer 120, and the p-GaN layer 130 are sequentially formed on the substrate 101 (FIG. 5A), p Selective etching (or etching) may be performed on a portion of the GaN layer 130.

상기 선택적 식각이 이루어지는 상기 p-GaN 층(130)의 일부 영역은 소스 전극(160) 및 드레인 전극(170)이 형성되는 영역일 수 있다.A portion of the p-GaN layer 130 where the selective etching is performed may be a region where the source electrode 160 and the drain electrode 170 are formed.

즉, 상기 p-GaN 층(130)의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극(160) 및 드레인 전극(170)을 형성시킬 수 있다(도 5(b)).That is, a portion of the p-GaN layer 130 may be etched to form a source electrode 160 and a drain electrode 170 separated from each other on the opened AlGaN layer (FIG. 5B).

다음으로, 상기 p-GaN 층(130)의 일부 영역을 산화시켜 게이트 산화막층(140)을 형성시킬 수 있다(도 5(c)). 이 경우, 도 5(c)에 도시된 바와 같이, 상기 게이트 산화막층(140)은, 상기 p-GaN층(130)의 상부 및 양 측면을 둘러싸도록 형성되는 것일 수 있다.Next, a portion of the p-GaN layer 130 may be oxidized to form the gate oxide layer 140 (FIG. 5C). In this case, as shown in FIG. 5C, the gate oxide layer 140 may be formed to surround the top and both side surfaces of the p-GaN layer 130.

여기서, 상기 게이트 산화막층(140)은, 상기 p-GaN 층(130)이 광전기화학(PEC, photoelectrochemical) 방법을 근거로 산화되어 형성되는 것일 수 있다.Here, the gate oxide layer 140 may be formed by oxidizing the p-GaN layer 130 based on a photoelectrochemical (PEC) method.

상기 광전기화학 방법은 도 3에 개시된 바와 유사하므로 자세한 설명은 생략하기로 한다.Since the photoelectrochemical method is similar to that disclosed in FIG. 3, a detailed description thereof will be omitted.

다음으로, 상기 게이트 산화막층(140) 상에 게이트 전극(150)을 형성(또는 증착)시킬 수 있다(도 5(d)).Next, the gate electrode 150 may be formed (or deposited) on the gate oxide layer 140 (FIG. 5D).

도 6은 본 명세서에 개시된 또 다른 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 순서도이다.6 is a flowchart illustrating a method of manufacturing a semiconductor device according to another exemplary embodiment disclosed herein.

도 6을 참조하면, 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법은 다음과 같은 단계로 이루어질 수 있다.Referring to FIG. 6, a method of manufacturing a semiconductor device according to an exemplary embodiment disclosed herein may be performed by the following steps.

먼저, 기판 상에 버퍼층을 형성시킬 수 있다(S110).First, a buffer layer may be formed on a substrate (S110).

다음으로, 상기 버퍼층 상에 GaN층을 형성시킬 수 있다(S120).Next, a GaN layer may be formed on the buffer layer (S120).

다음으로, 상기 GaN 층 상에 AlGaN 층을 형성시킬 수 있다(S130).Next, an AlGaN layer may be formed on the GaN layer (S130).

다음으로, 상기 AlGaN 층 상에 형성되는 p-GaN 층을 형성시킬 수 있다(S140).Next, a p-GaN layer formed on the AlGaN layer may be formed (S140).

다음으로, 상기 p-GaN 층의 상부 영역을 산화시켜 게이트 산화막층을 형성시킬 수 있다(S210).Next, an upper region of the p-GaN layer may be oxidized to form a gate oxide layer (S210).

다음으로, 상기 게이트 산화막층 및 상기 p-GaN 층의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극 및 드레인 전극을 형성시킬 수 있다(S220).Next, a portion of the gate oxide layer and the p-GaN layer may be etched to form a source electrode and a drain electrode separated from each other on the open AlGaN layer (S220).

다음으로, 상기 게이트 산화막층 상에 게이트 전극을 형성시킬 수 있다(S170).Next, a gate electrode may be formed on the gate oxide layer (S170).

도 7은 본 명세서에 개시된 일 실시예에 따른 반도체 소자의 제조방법을 나타내는 예시도이다.7 is an exemplary view illustrating a method of manufacturing a semiconductor device according to one embodiment disclosed herein.

도 7을 참조하면, 기판(101) 상에 차례로, 버퍼층(102), GaN층(110), AlGaN층(120) 및 p-GaN층(130)을 형성시킨 후(도 7(a)), 상기 p-GaN 층(130)의 상부 영역을 산화시켜 게이트 산화막층(140)을 형성시킬 수 있다(도 7(b)).Referring to FIG. 7, after the buffer layer 102, the GaN layer 110, the AlGaN layer 120, and the p-GaN layer 130 are sequentially formed on the substrate 101 (FIG. 7A), An upper region of the p-GaN layer 130 may be oxidized to form a gate oxide layer 140 (FIG. 7B).

여기서, 상기 게이트 산화막층(140)은, 상기 p-GaN 층(130)이 광전기화학(PEC, photoelectrochemical) 방법을 근거로 산화되어 형성되는 것일 수 있다.Here, the gate oxide layer 140 may be formed by oxidizing the p-GaN layer 130 based on a photoelectrochemical (PEC) method.

상기 광전기화학 방법은 도 3에 개시된 바와 유사하므로 자세한 설명은 생략하기로 한다.Since the photoelectrochemical method is similar to that disclosed in FIG. 3, a detailed description thereof will be omitted.

다음으로, 상기 게이트 산화막층(140) 및 상기 p-GaN 층(130)의 일부 영역에 대해 선택적 식각(또는 에칭)을 할 수 있다.Next, selective etching (or etching) may be performed on a portion of the gate oxide layer 140 and the p-GaN layer 130.

다음으로, 상기 게이트 산화막층(140) 및 상기 p-GaN 층(130)의 일부를 식각하여 오픈된 AlGaN층(120) 상에 서로 분리된 소스 전극(160) 및 드레인 전극(170)을 형성시킬 수 있다(도 7(c)).Next, a portion of the gate oxide layer 140 and the p-GaN layer 130 are etched to form a source electrode 160 and a drain electrode 170 separated from each other on the open AlGaN layer 120. (FIG. 7 (c)).

다음으로, 상기 게이트 산화막층(140) 상에 게이트 전극(150)을 형성(또는 증착)시킬 수 있다(도 7(d)).Next, the gate electrode 150 may be formed (or deposited) on the gate oxide layer 140 (FIG. 7D).

상술된 바와 같이, 본 명세서에 개시된 일 실시예에 따르면, 순차적으로 적층된 GaN 층, AlGaN 층, p-GaN 층 및 상기 p-GaN층이 일부 산화되어 형성된 게이트 절연막(또는 산화막)을 포함하는 질화물 반도체 소자 및 그 제조방법이 제공된다.As described above, according to the exemplary embodiment disclosed herein, a nitride including a GaN layer, an AlGaN layer, a p-GaN layer, and a gate insulating layer (or oxide film) formed by partially oxidizing the p-GaN layer sequentially stacked. A semiconductor device and a method of manufacturing the same are provided.

특히, 본 명세서에 개시된 반도체 소자에 따르면, p-GaN층을 근거로 노멀리-온 상태를 구현하되, 광전기화학 방식을 근거로 상기 p-GaN층의 일부를 산화시켜 게이트 절연막을 형성함으로써 게이트 누설 전류가 획기적으로 감소될 수 있는 질화물 반도체 소자 및 이의 제조방법이 제공될 수 있는 이점이 있다.In particular, according to the semiconductor device disclosed in the present disclosure, a normally-on state is realized based on a p-GaN layer, but a gate leakage is formed by oxidizing a portion of the p-GaN layer based on a photoelectrochemical method to form a gate insulating layer. There is an advantage that a nitride semiconductor device and a method of manufacturing the same can be provided in which the current can be significantly reduced.

구체적으로, 본 명세서에 개시된 기술은 p-type의 gate를 가지는 AlGaN/GaN HEMT 소자의 제작 방법에 관한 것으로, 광전기화학 산화법 (photo-electrochemical oxidation method)을 이용한 Ga2O3형성을 통해 고신뢰성의 소자를 만드는 방법에 관한 것이다. Specifically, the technology disclosed herein relates to a method of fabricating an AlGaN / GaN HEMT device having a p-type gate, and has high reliability through Ga 2 O 3 formation using a photo-electrochemical oxidation method. It relates to a method of making a device.

기존의 AlGaN/GaN소자에 비해 p-type gate를 가지는 AlGaN/GaN HEMT 소자는 동작 전압을 조절하기 용이하고, 2DEG density의 감소없이 normally-off 특성이 구현될 수 있다.Compared to the existing AlGaN / GaN devices, AlGaN / GaN HEMT devices having a p-type gate can be easily adjusted to an operating voltage and can be normally-off without reducing the 2DEG density.

하지만, p-type gate구조는 pn junction이 발생할 수 있고(p-type의 gate와 n-type의 AlGaN 또는 GaN과의 접합), 따라서 pn junction에 의한 순방향 bias current를 조절할 수 없는 단점이 있을 수 있다.However, a p-type gate structure may have a pn junction (junction of a p-type gate and an n-type AlGaN or GaN), and thus may not be able to control the forward bias current caused by the pn junction. .

본 명세서에 개시된 기술은, on-state에서 pn junction에 의한 누설전류를 더욱 감소시키기 위한 방법으로 p-GaN 을 산화시켜 절연막을 형성하여 소자의 기본적인 특성을 유지하면서 게이트 전류(Ig)를 감소시키는 방법이 제시된다.The technique disclosed herein is a method for further reducing the leakage current caused by a pn junction in on-state to form an insulating film by oxidizing p-GaN to reduce the gate current (Ig) while maintaining the basic characteristics of the device. This is presented.

특히, 본 명세서에 개시된 기술은 광전기화학 산화법 (photo-electrochemical oxidation method)을 사용하여 p-GaN을 산화시켜 신뢰성이 높은 Ga2O3 절연막이 형성되는 것이 장점일 수 있다.In particular, the technique disclosed herein may be advantageous in that a highly reliable Ga 2 O 3 insulating film is formed by oxidizing p-GaN using a photo-electrochemical oxidation method.

이렇게 형성된 소자를 이용할 경우, 게이트로 흐르는 누설전류를 대폭 감소시켜 소자의 신뢰성이 향상될 수 있는 이점이 있다.When using the device thus formed, there is an advantage that the reliability of the device can be improved by greatly reducing the leakage current flowing to the gate.

본 발명의 범위는 본 명세서에 개시된 실시 예들로 한정되지 아니하고, 본 발명은 본 발명의 사상 및 특허청구범위에 기재된 범주 내에서 다양한 형태로 수정, 변경, 또는 개선될 수 있다.The scope of the present invention is not limited to the embodiments disclosed herein, and the present invention can be modified, changed, or improved in various forms within the scope of the spirit and claims of the present invention.

100: 반도체 소자 110: GaN층
120: AlGaN층 130: p-GaN
140: 게이트 산화막 층 150: 게이트 전극
160: 소스 전극 170: 드레인 전극
100: semiconductor device 110: GaN layer
120: AlGaN layer 130: p-GaN
140: gate oxide layer 150: gate electrode
160: source electrode 170: drain electrode

Claims (29)

GaN 층;
상기 GaN 층 상에 형성되는 AlGaN 층;
상기 AlGaN 층 상에 형성되는 p-GaN 층;
상기 p-GaN 층 상에 형성되는 게이트 산화막층;
상기 게이트 산화막층 상에 형성되는 게이트 전극; 및
상기 AlGaN 층의 일부 영역 상에 형성되는 소스 전극, 드레인 전극을 포함하고,
상기 게이트 산화막층은,
상기 p-GaN층의 일부가 산화되어 형성되는 것을 특징으로 하는 반도체 소자.
GaN layer;
An AlGaN layer formed on the GaN layer;
A p-GaN layer formed on the AlGaN layer;
A gate oxide layer formed on the p-GaN layer;
A gate electrode formed on the gate oxide layer; And
A source electrode and a drain electrode formed on a portion of the AlGaN layer,
The gate oxide layer is,
A portion of the p-GaN layer is formed by oxidizing a semiconductor device.
삭제delete 제1항에 있어서, 상기 게이트 산화막층은,
상기 p-GaN층이 광전기화학(PEC, photoelectrochemical) 방법을 근거로 산화되어 형성되는 것인 반도체 소자.
The method of claim 1, wherein the gate oxide layer,
The p-GaN layer is formed by oxidizing based on a photoelectrochemical (PEC, photoelectrochemical) method.
제1항에 있어서, 상기 게이트 산화막층은,
GaOx로 이루어지고,
상기 x는 0.1 ~ 2.0인 것을 특징으로 하는 반도체 소자.
The method of claim 1, wherein the gate oxide layer,
GaO x ,
X is 0.1 to 2.0, characterized in that the semiconductor device.
제4항에 있어서, 상기 게이트 산화막층은,
Ga2O3로 이루어진 것인 반도체 소자.
The method of claim 4, wherein the gate oxide layer,
A semiconductor device consisting of Ga 2 O 3 .
제1항에 있어서, 상기 게이트 산화막층의 두께는,
0.1 nm ~ 2 um인 것인 반도체소자.
The thickness of the gate oxide film layer,
0.1 nm to 2 um of a semiconductor device.
제1항에 있어서, 상기 게이트 산화막층은,
상기 p-GaN층의 상부 및 양 측면을 둘러싸도록 형성되는 것인 반도체 소자.
The method of claim 1, wherein the gate oxide layer,
The semiconductor device is formed to surround the upper and both sides of the p-GaN layer.
제1항에 있어서, 상기 p-GaN 층은,
p형 도펀트로 도핑되어 형성되되,
상기 p형 도펀트는,
Mg 및 Zn 중 적어도 하나인 것인 반도체 소자.
The method of claim 1, wherein the p-GaN layer,
doped with p-type dopant,
The p-type dopant,
At least one of Mg and Zn.
제8항에 있어서, 상기 p형 도펀트의 농도는,
1e12/cm3 ~ 1e21/cm3 인 것인 반도체 소자.
The method of claim 8, wherein the concentration of the p-type dopant,
A semiconductor device of 1e 12 / cm 3 ~ 1e 21 / cm 3 .
제1항에 있어서, 상기 p-GaN 층의 두께는,
1 nm ~ 1 um인 것인 반도체 소자.
The thickness of the p-GaN layer,
1 nm to 1 um of a semiconductor device.
제1항에 있어서, 상기 GaN층의 두께는,
0.5um ~ 7um인 것인 반도체 소자.
The method of claim 1, wherein the thickness of the GaN layer,
A semiconductor device of 0.5um to 7um.
제1항에 있어서, 상기 GaN층은,
Mg, C 및 Fe 중 적어도 하나의 도펀트로 도핑되고,
상기 적어도 하나의 도펀트 농도는,
1e16/cm3 ~ 5e20/cm3인 것인 반도체 소자.
The method of claim 1, wherein the GaN layer,
Doped with at least one dopant of Mg, C and Fe,
The at least one dopant concentration is,
1e16 / cm 3 ~ 5e20 / cm 3 It is a semiconductor device.
제1항에 있어서, 상기 AlGaN층의 두께는,
2nm ~ 100nm인 것인 반도체 소자.
The method of claim 1, wherein the thickness of the AlGaN layer,
2nm to 100nm semiconductor device.
제1항에 있어서,
상기 AlGaN층 상에 형성되는 GaN 캡층을 더 포함하는 것을 특징으로 하는 반도체 소자.
The method of claim 1,
And a GaN cap layer formed on the AlGaN layer.
제14항에 있어서, 상기 GaN 캡층의 두께는,
2nm ~ 10nm인 것인 반도체 소자.
The method of claim 14, wherein the thickness of the GaN cap layer,
A semiconductor device of 2 nm to 10 nm.
제1항에 있어서, 상기 GaN층은,
버퍼층 상에 형성되는 것인 반도체 소자.
The method of claim 1, wherein the GaN layer,
The semiconductor device is formed on the buffer layer.
제16항에 있어서, 상기 버퍼층은,
AlN, AlGaN 및 초격자(superlattice) 구조 중 적어도 하나로 이루어지는 것인 반도체 소자.
The method of claim 16, wherein the buffer layer,
A semiconductor device comprising at least one of AlN, AlGaN and superlattice structure.
제16항에 있어서, 상기 버퍼층은,
기판 상에 형성되는 것인 반도체 소자.
The method of claim 16, wherein the buffer layer,
The semiconductor device is formed on a substrate.
제18항에 있어서, 상기 기판은,
Si, SiC, Sapphire 및 GaN 중 적어도 하나로 이루어지는 것인 반도체 소자.
The method of claim 18, wherein the substrate,
A semiconductor device comprising at least one of Si, SiC, Sapphire and GaN.
기판 상에 버퍼층을 형성시키는 단계;
상기 버퍼층 상에 GaN층을 형성시키는 단계;
상기 GaN 층 상에 AlGaN 층을 형성시키는 단계;
상기 AlGaN 층 상에 p-GaN 층을 형성시키는 단계;
상기 p-GaN 층의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극 및 드레인 전극을 형성시키는 단계;
상기 p-GaN 층의 일부 영역을 산화시켜 게이트 산화막층을 형성시키는 단계; 및
상기 게이트 산화막층 상에 게이트 전극을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
Forming a buffer layer on the substrate;
Forming a GaN layer on the buffer layer;
Forming an AlGaN layer on the GaN layer;
Forming a p-GaN layer on the AlGaN layer;
Etching a portion of the p-GaN layer to form a source electrode and a drain electrode separated from each other on the open AlGaN layer;
Oxidizing a portion of the p-GaN layer to form a gate oxide layer; And
Forming a gate electrode on the gate oxide layer.
제20항에 있어서, 상기 게이트 산화막층은,
상기 p-GaN 층이 광전기화학(PEC, photoelectrochemical) 방법을 근거로 산화되어 형성되는 것인 반도체 소자의 제조방법.
The method of claim 20, wherein the gate oxide layer,
The p-GaN layer is formed by oxidizing based on a photoelectrochemical (PEC, photoelectrochemical) method.
제20항에 있어서, 상기 게이트 산화막층은,
Ga2O3로 이루어지는 것인 반도체 소자의 제조방법.
The method of claim 20, wherein the gate oxide layer,
A method for manufacturing a semiconductor device comprising Ga 2 O 3 .
제20항에 있어서, 상기 게이트 산화막층의 두께는,
0.1 nm ~ 2 um인 것인 반도체 소자의 제조방법.
The method of claim 20, wherein the thickness of the gate oxide film layer,
0.1 nm ~ 2 um method of manufacturing a semiconductor device.
제20항에 있어서, 상기 게이트 산화막층은,
상기 p-GaN층의 상부 및 양 측면을 둘러싸도록 형성되는 것인 반도체 소자의 제조방법.
The method of claim 20, wherein the gate oxide layer,
Method of manufacturing a semiconductor device is formed to surround the upper side and both sides of the p-GaN layer.
제20항에 있어서, 상기 p-GaN 층은,
p형 도펀트로 도핑되어 형성되되,
상기 p형 도펀트는,
Mg 및 Zn 중 적어도 하나인 것인 반도체 소자의 제조방법.
The method of claim 20, wherein the p-GaN layer,
doped with p-type dopant,
The p-type dopant,
Method of manufacturing a semiconductor device that is at least one of Mg and Zn.
제25항에 있어서, 상기 p형 도펀트의 농도는,
1e12/cm3 ~ 1e21/cm3 인 것인 반도체 소자의 제조방법.
The method of claim 25, wherein the concentration of the p-type dopant,
1e 12 / cm 3 ~ 1e 21 / cm 3 The method of manufacturing a semiconductor device.
제20항에 있어서, 상기 p-GaN 층의 두께는,
1 nm ~ 1 um인 것인 반도체 소자의 제조방법.
The method of claim 20, wherein the thickness of the p-GaN layer,
1 nm ~ 1 um method of manufacturing a semiconductor device.
제20항에 있어서, 상기 버퍼층, 상기 GaN층, 상기 AlGaN층 및 p-GaN층 중적어도 하나는,
유기 금속 기상 성장법(MOCVD), 분자선 에피성장법(MBE), 힐라이드 기상 성장법(HVPE), PECVD (Plasma-enhanced chemical vapor deposition), 스퍼터링(Sputtering) 및 ALD(atomic layer deposition) 중 적어도 하나를 근거로 형성되는 것인 반도체 소자의 제조방법.
The method of claim 20, wherein at least one of the buffer layer, the GaN layer, the AlGaN layer, and the p-GaN layer is
At least one of organic metal vapor deposition (MOCVD), molecular beam epitaxial growth (MBE), helide vapor deposition (HVPE), plasma-enhanced chemical vapor deposition (PECVD), sputtering, and atomic layer deposition (ALD) Method for manufacturing a semiconductor device that is formed based on.
기판 상에 버퍼층을 형성시키는 단계;
상기 버퍼층 상에 GaN층을 형성시키는 단계;
상기 GaN 층 상에 AlGaN 층을 형성시키는 단계;
상기 AlGaN 층 상에 p-GaN 층을 형성시키는 단계;
상기 p-GaN 층의 상부 영역을 산화시켜 게이트 산화막층을 형성시키는 단계;
상기 게이트 산화막층 및 상기 p-GaN 층의 일부를 식각하여 오픈된 AlGaN층 상에 서로 분리된 소스 전극 및 드레인 전극을 형성시키는 단계; 및
상기 게이트 산화막층 상에 게이트 전극을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
Forming a buffer layer on the substrate;
Forming a GaN layer on the buffer layer;
Forming an AlGaN layer on the GaN layer;
Forming a p-GaN layer on the AlGaN layer;
Oxidizing an upper region of the p-GaN layer to form a gate oxide layer;
Etching a portion of the gate oxide layer and the p-GaN layer to form a source electrode and a drain electrode separated from each other on an open AlGaN layer; And
Forming a gate electrode on the gate oxide layer.
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