JP4776162B2 - High electron mobility transistor and method of manufacturing high electron mobility transistor - Google Patents

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Description

本発明は、窒化物系化合物半導体からなる高電子移動度トランジスタに関するものである。   The present invention relates to a high electron mobility transistor made of a nitride compound semiconductor.

ＧａＮ，ＩｎＧａＮ，ＡｌＧａＮ，ＡｌＩｎＧａＮなどの窒化物系化合物半導体材料は、ＧａＡｓ系の材料に比べてそのバンドギャップエネルギーが大きいので、これを用いた電子デバイスは耐熱温度が高く高温動作に優れている。そして特にＧａＮを用いたＦＥＴ等の電子デバイスを電源デバイスとして応用することが期待されている。   Nitride-based compound semiconductor materials such as GaN, InGaN, AlGaN, and AlInGaN have a larger band gap energy than GaAs-based materials, and thus electronic devices using these have high heat resistance and excellent high-temperature operation. In particular, it is expected that electronic devices such as FETs using GaN will be applied as power supply devices.

ここで、ＦＥＴを電源デバイスとして用いることを考える。既存の回路を用いてコンバータやインバータといった電源回路を構成する場合には、そのＦＥＴはノーマリーオフの特性を示すことが必要とされている。図６に従来技術に係るＧａＮを用いたＦＥＴの一である高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｏｒｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）を示した。この高電子移動度トランジスタにおいては、例えばサファイア基板のような基板１の上に、ＧａＮからなるバッファ層２、アンドープＧａＮからなる電子走行層３、および前記電子走行層３に比べて薄いアンドープＡｌＧａＮからなる電子供給層４を順次積層してなる層構造（ヘテロ接合構造）が形成されている。そして、電子供給層４の上には、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄが平面配置されている（特許文献１の従来技術の記載を参照）。   Here, consider using an FET as a power supply device. When a power supply circuit such as a converter or an inverter is configured using an existing circuit, the FET is required to exhibit normally-off characteristics. FIG. 6 shows a high electron mobility transistor (HEMT) which is one of FETs using GaN according to the prior art. In this high electron mobility transistor, for example, on a substrate 1 such as a sapphire substrate, a buffer layer 2 made of GaN, an electron transit layer 3 made of undoped GaN, and an undoped AlGaN that is thinner than the electron transit layer 3. A layer structure (heterojunction structure) is formed by sequentially stacking the electron supply layers 4. On the electron supply layer 4, a source electrode S, a gate electrode G, and a drain electrode D are arranged in a plane (see the description of the prior art in Patent Document 1).

特開２００３−１７９０８２JP 2003-179082 A

図６で示した高電子移動度トランジスタの場合、アンドープＧａＮからなる電子走行層３のバンドギャップエネルギーはアンドープＡｌＧａＮからなる電子供給層４のバンドギャップエネルギーよりも小さい。そして、アンドープＧａＮは二元結晶であるが、アンドープＡｌＧａＮはＡｌＮとＧａＮの混晶になっている。そのため、電子走行層３と電子供給層４のヘテロ接合界面においては、結晶歪みに基づくピエゾ圧電効果でピエゾ電界が発生し、両者の接合界面の直下に２次元電子ガス層６が形成される。   In the case of the high electron mobility transistor shown in FIG. 6, the band gap energy of the electron transit layer 3 made of undoped GaN is smaller than the band gap energy of the electron supply layer 4 made of undoped AlGaN. Undoped GaN is a binary crystal, but undoped AlGaN is a mixed crystal of AlN and GaN. Therefore, a piezo electric field is generated at the heterojunction interface between the electron transit layer 3 and the electron supply layer 4 due to a piezoelectric effect based on crystal distortion, and a two-dimensional electron gas layer 6 is formed immediately below the junction interface between the two.

この高電子移動度トランジスタにおいて、電子供給層４は電子走行層３へ電子を供給する層として機能する。そして、ソース電極Ｓとドレイン電極Ｄを作動すると、電子走行層３に供給された電子は２次元電子ガス層６中で高速移動する。このとき、ゲート電極Ｇに電圧を加えて、当該ゲート電極Ｇの直下に所望の厚さの空乏層を発生させることにより、ソース電極Ｓとドレイン電極Ｄ間を走行する電子の制御を行なっている。   In this high electron mobility transistor, the electron supply layer 4 functions as a layer for supplying electrons to the electron transit layer 3. When the source electrode S and the drain electrode D are operated, the electrons supplied to the electron transit layer 3 move at high speed in the two-dimensional electron gas layer 6. At this time, a voltage is applied to the gate electrode G to generate a depletion layer having a desired thickness immediately below the gate electrode G, thereby controlling electrons traveling between the source electrode S and the drain electrode D. .

既に説明したように、電子走行層３と電子供給層４のヘテロ接合構造の接合界面の電子走行層３側においては、ピエゾ電界の作用により常時２次元電子ガス層６が形成される。 そのため、このヘテロ接合構造を有する高電子移動度トランジスタは、ゲート電極Ｇに電圧を加えない状態では、ソース電極Ｓとドレイン電極Ｄ間に電流が流れ続けるいわゆるノーマリーオンの動作をし、ゲート電極Ｇに電圧を加えない状態で、ソース電極Ｓとドレイン電極Ｄ間に電流が流れないいわゆるノーマリーオフの動作は実現できないという問題がある。   As already described, the two-dimensional electron gas layer 6 is always formed on the electron transit layer 3 side of the junction interface of the heterojunction structure of the electron transit layer 3 and the electron supply layer 4 by the action of the piezoelectric field. Therefore, the high electron mobility transistor having the heterojunction structure performs a so-called normally-on operation in which a current continues to flow between the source electrode S and the drain electrode D when no voltage is applied to the gate electrode G. There is a problem that a normally-off operation in which no current flows between the source electrode S and the drain electrode D in a state where no voltage is applied to G cannot be realized.

請求項１に係る発明は、窒化物系化合物半導体からなる電子走行層と、電子走行層とヘテロ接合する電子供給層と、ピンチオフ電圧が０Ｖ以上になるように、電子供給層の、ゲート直下に相当する部分の厚さを、ソース電極およびドレイン電極の下に形成された部分の厚さより薄くするべく、電子供給層のゲート直下に相当する部分を厚さ方向に酸化して形成された酸化層と、酸化層上に形成されたゲート電極と、を備える高電子移動度トランジスタを提供する。 According to the first aspect of the present invention, an electron transit layer made of a nitride compound semiconductor , an electron supply layer heterojunction with the electron transit layer, and an electron supply layer directly below the gate so that a pinch-off voltage is 0 V or more. An oxide layer formed by oxidizing the portion corresponding to the portion immediately below the gate of the electron supply layer in the thickness direction so that the thickness of the corresponding portion is thinner than the thickness of the portion formed under the source electrode and the drain electrode. And a gate electrode formed on the oxide layer .

請求項２に係る発明は、電子走行層と電子供給層との間に形成されたＡｌＮからなる中間層を更に備え、電子供給層はＡｌ ｘ Ｇａ １−ｘ Ｎ（０＜ｘ＜１）からなり、電子走行層はＧａＮからなる高電子移動度トランジスタを提供する。 The invention according to claim 2 further includes an intermediate layer made of AlN formed between the electron transit layer and the electron supply layer, and the electron supply layer is made of Al x Ga 1-x N (0 <x <1). Thus, the electron transit layer provides a high electron mobility transistor made of GaN .

請求項３に係る発明は、酸化層が、電子供給層を構成する窒化物系半導体を熱酸化して形成された高電子移動度トランジスタを提供する。 The invention according to claim 3 provides a high electron mobility transistor in which the oxide layer is formed by thermally oxidizing a nitride semiconductor constituting the electron supply layer .

請求項４に係る発明は、ゲート直下に相当する部分の電子供給層と酸化層との界面における面内高低差が４．０ｎｍ以下である高電子移動度トランジスタを提供する。 According to a fourth aspect of the present invention, there is provided a high electron mobility transistor having an in-plane height difference of 4.0 nm or less at an interface between the electron supply layer and the oxide layer corresponding to a portion immediately below the gate.

請求項５に係る発明は、ゲート直下に相当する部分の電子供給層の厚さは１ｎｍ〜２０ｎｍである高電子移動度トランジスタを提供する。 The invention according to claim 5 provides the high electron mobility transistor in which the thickness of the electron supply layer corresponding to the portion immediately below the gate is 1 nm to 20 nm .

請求項６に係る発明は、ゲート直下に相当する部分の電子供給層以外の電子供給層の厚さは１〜１０ｎｍである高電子移動度トランジスタを提供する。 The invention according to claim 6 provides the high electron mobility transistor in which the thickness of the electron supply layer other than the electron supply layer corresponding to the portion immediately below the gate is 1 to 10 nm .

請求項７に係る発明は、窒化物系化合物半導体からなる電子走行層を成膜する電子走行層成膜工程と、電子走行層上に電子供給層を成膜する電子供給層成膜工程と、電子供給層の一部を厚さ方向に酸化して酸化層を形成する酸化工程と、酸化層上にゲート電極を形成するゲート電極形成工程と、を備え、ゲート直下に相当する部分の電子供給層の厚さが、ピンチオフ電圧が０Ｖ以上になるように、ソース電極およびドレイン電極の下に形成された電子供給層の厚さより薄くなっている高電子移動度トランジスタの製造方法を提供する。 The invention according to claim 7 is an electron transit layer film forming step for forming an electron transit layer made of a nitride compound semiconductor, an electron supply layer film forming step for forming an electron supply layer on the electron transit layer, A portion of the electron supply layer is oxidized in the thickness direction to form an oxide layer, and a gate electrode formation step is formed to form a gate electrode on the oxide layer. Provided is a method for manufacturing a high electron mobility transistor in which the thickness of the layer is smaller than the thickness of an electron supply layer formed under a source electrode and a drain electrode so that a pinch-off voltage is 0 V or more .

請求項８に係る発明は、電子供給層はＡｌ ｘ Ｇａ １−ｘ Ｎ（０＜ｘ＜１）からなり、電子走行層はＧａＮからなり、電子走行層成膜工程と、電子供給層成膜工程との間に、電子走行層上にＡｌＮからなる中間層を形成する中間層形成工程を備える高電子移動度トランジスタの製造方法を提供する。 In the invention according to claim 8, the electron supply layer is made of Al x Ga 1-x N (0 <x <1), the electron transit layer is made of GaN, the electron transit layer deposition step, and the electron supply layer deposition A method of manufacturing a high electron mobility transistor comprising an intermediate layer forming step of forming an intermediate layer made of AlN on an electron transit layer between the steps is provided .

請求項９に係る発明は、酸化層は、酸化工程で、酸素又は水により窒化物系化合物半導体が熱酸化されて形成された高電子移動度トランジスタの製造方法を提供する。 The invention according to claim 9 provides a method of manufacturing a high electron mobility transistor in which the oxide layer is formed by thermally oxidizing a nitride compound semiconductor with oxygen or water in the oxidation step .

請求項１０に係る発明は、酸化層は、酸化工程で、窒化物系化合物半導体からなる電子供給層の一部を厚さ方向に、８００℃〜１０００℃の範囲の温度で、熱酸化されて形成された高電子移動度トランジスタの製造方法を提供する。 In the invention according to claim 10, the oxide layer is thermally oxidized at a temperature in the range of 800 ° C. to 1000 ° C. in the thickness direction in a part of the electron supply layer made of a nitride compound semiconductor in the oxidation step. A method for manufacturing a formed high electron mobility transistor is provided .

高電子移動度トランジスタの製造方法において、酸化層は、酸素又は水により窒化物系化合物半導体が熱酸化されて形成されてもよい。
The method of manufacturing a high electron mobility transistor, oxidation layer, nitride-based compound semiconductor may be formed by thermal oxidation by oxygen or water.

本発明に係る高電子移動度トランジスタ及び本発明に係る高電子移動度トランジスタの製造方法により製造された高電子移動度トランジスタは、ゲート電極Ｇに電圧を加えていない状態では、ソース電極Ｓとドレイン電極Ｄ間に電流が流れない、いわゆるノーマリーオフの動作の実現が可能である。   The high electron mobility transistor according to the present invention and the high electron mobility transistor manufactured by the method for manufacturing the high electron mobility transistor according to the present invention have a source electrode S and a drain in a state where no voltage is applied to the gate electrode G. It is possible to realize a so-called normally-off operation in which no current flows between the electrodes D.

以下、図面に基づいて本発明の実施の形態を詳細に説明する。図１は、本発明に係る高電子移動度トランジスタの一実施形態の断面図である。
例えばサファイア基板のような基板１の上にバッファ層２が形成され、電子走行層３とその電子走行層３に比べて薄い電子供給層４を順次積層したヘテロ接合構造がバッファ層２上に形成されている。そして、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄが平面配置されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a cross-sectional view of an embodiment of a high electron mobility transistor according to the present invention.
For example, a buffer layer 2 is formed on a substrate 1 such as a sapphire substrate, and a heterojunction structure in which an electron transit layer 3 and an electron supply layer 4 that is thinner than the electron transit layer 3 are sequentially laminated is formed on the buffer layer 2. Has been. A source electrode S, a gate electrode G, and a drain electrode D are arranged in a plane.

ここで、バッファ層２、電子走行層３、電子供給層４は窒化物系化合物半導体から構成され、電子供給層４を構成する窒化物系化合物半導体のバンドギャップエネルギーは、電子供走行層３を構成する窒化物系化合物半導体のバンドギャップエネルギーよりも大きい。   Here, the buffer layer 2, the electron transit layer 3, and the electron supply layer 4 are made of a nitride compound semiconductor, and the band gap energy of the nitride compound semiconductor constituting the electron supply layer 4 is It is larger than the band gap energy of the nitride-based compound semiconductor to be formed.

バンドギャップエネルギーが互いに異なる窒化物系化合物半導体は、それぞれ格子定数が異なる。そのため、電子走行層３と電子供給層４両層のヘテロ接合界面においては、結晶歪みに基づくピエゾ圧電効果でピエゾ電界が発生し、両者の接合界面の直下に２次元電子ガス層６が形成される。   Nitride-based compound semiconductors having different band gap energies have different lattice constants. Therefore, at the heterojunction interface between the electron transit layer 3 and the electron supply layer 4, a piezo electric field is generated by a piezoelectric effect based on crystal distortion, and a two-dimensional electron gas layer 6 is formed immediately below the junction interface between the two. The

２次元電子ガス層６の働きにより、ソース電極Ｓとドレイン電極Ｄを作動すると、電子走行層３に供給された電子が２次元電子ガス層６中で高速移動する。このとき、ゲート電極Ｇに加える電圧を変化させると、当該ゲート電極Ｇの直下の空乏層の厚さが変化するので、ソース電極Ｓとドレイン電極Ｄ間を走行する電子の制御を行なうことができる。   When the source electrode S and the drain electrode D are operated by the function of the two-dimensional electron gas layer 6, the electrons supplied to the electron transit layer 3 move at a high speed in the two-dimensional electron gas layer 6. At this time, if the voltage applied to the gate electrode G is changed, the thickness of the depletion layer immediately below the gate electrode G changes, so that the electrons traveling between the source electrode S and the drain electrode D can be controlled. .

また、ソース電極Ｓ、ドレイン電極Ｄはコンタクト抵抗を低くして動作時のオン抵抗を下げて大電流動作を実現させるため、電子供給層４の表面のうち、これらの電極を形成する領域に例えばｎ型不純物がドーピングされてなる窒化物系化合物半導体のコンタクト層５を形成してある。   Further, the source electrode S and the drain electrode D have a low contact resistance and a low on-resistance during operation to realize a large current operation. For example, in the surface of the electron supply layer 4 in the region where these electrodes are formed. A nitride compound semiconductor contact layer 5 doped with an n-type impurity is formed.

ここで本発明に係る高電子移動度トランジスタは、電子供給層４を構成する半導体層の厚さは一様ではなく、厚さの薄い部分がある。すなわち、その半導体層の厚さの薄い部分は、少なくともゲート直下に相当する部分８となっており、また、当該少なくともゲート直下に相当する部分８以外の電子供給層４を構成する半導体層の厚さよりも薄い。さらに、言い換えると、図２において、凹部７が形成された電子供給層４の凹部７の底平面が、当該少なくともゲート直下に相当する部分８の電子供給層を構成する半導体層の上面に相当することを意味している。   Here, in the high electron mobility transistor according to the present invention, the thickness of the semiconductor layer constituting the electron supply layer 4 is not uniform, and there is a portion with a small thickness. That is, the thin portion of the semiconductor layer is a portion 8 corresponding to at least the portion immediately below the gate, and the thickness of the semiconductor layer constituting the electron supply layer 4 other than the portion 8 corresponding to at least the portion immediately below the gate. Thinner than that. Furthermore, in other words, in FIG. 2, the bottom plane of the recess 7 of the electron supply layer 4 in which the recess 7 is formed corresponds to the upper surface of the semiconductor layer constituting the electron supply layer of the portion 8 at least corresponding to the portion immediately below the gate. It means that.

ゲート直下に相当する部分８の電子供給層４を構成する半導体層の厚さを薄くすることで、その部分のピンチオフ電圧ＶTが上昇する。そのため、ゲート電極に電圧を加えていない状態においては、その部分の２次元電子ガス層６が消失して空乏化する。これにより、ゲート電極Ｇに電圧を加えない状態では、ソース電極Ｓとドレイン電極Ｄ間に電流が流れないいわゆるノーマリーオフの動作をする高電子移動度トランジスタの実現が可能となる。 By reducing the thickness of the semiconductor layer that constitutes the electron supply layer 4 in the portion 8 corresponding to just below the gate, the pinch-off voltage V T of that portion increases. Therefore, in a state where no voltage is applied to the gate electrode, the two-dimensional electron gas layer 6 in that portion disappears and is depleted. As a result, in a state where no voltage is applied to the gate electrode G, it is possible to realize a high electron mobility transistor that performs a so-called normally-off operation in which no current flows between the source electrode S and the drain electrode D.

なお、ピンチオフ電圧ＶTは以下の式から求められ、この電圧が０Ｖ以上になるように少なくともゲート直下に相当する部分８の電子供給層４を構成する半導体層の厚さを当該少なくともゲート直下に相当する部分８以外の電子供給層４を構成する半導体層の厚さよりも薄くする。なお、少なくともゲート直下に相当する部分８の電子供給層４の厚さを薄くするとは、ゲート直下に相当する部分の電子供給層４の厚さを薄くするだけでなく、図１のように、ゲート直下に相当する部分の電子供給層４以外の電子供給層４の厚さを薄くすることを含むとも解釈して良い。 The pinch-off voltage V T is obtained from the following equation, and the thickness of the semiconductor layer constituting the electron supply layer 4 of at least the portion 8 corresponding to the portion immediately below the gate is set at least immediately below the gate so that this voltage becomes 0 V or more. The thickness of the semiconductor layer constituting the electron supply layer 4 other than the corresponding portion 8 is made thinner. Note that reducing the thickness of the electron supply layer 4 at least in the portion 8 directly below the gate not only reduces the thickness of the electron supply layer 4 in the portion corresponding to just below the gate, but also as shown in FIG. It may be construed to include reducing the thickness of the electron supply layer 4 other than the electron supply layer 4 corresponding to the portion immediately below the gate.

Figure 0004776162
Figure 0004776162

（ΦBはゲート電極Ｇを構成する金属と電子供給層を構成する半導体との接合におけるショットキーバリア高さ、ΔＥCは、電子供給層と電子走行層界面の伝導帯のバンドオフセット、Ｎｄは２次元電子ガス層の電子ガスの濃度、ｄはゲート直下に相当する部分８の電子供給層を構成する半導体層の厚さである。） (Φ B is the Schottky barrier height at the junction between the metal constituting the gate electrode G and the semiconductor constituting the electron supply layer, ΔE C is the band offset of the conduction band at the interface between the electron supply layer and the electron transit layer, N d Is the concentration of the electron gas in the two-dimensional electron gas layer, and d is the thickness of the semiconductor layer constituting the electron supply layer of the portion 8 corresponding to the portion immediately below the gate.)

具体的なものとして、ゲート直下に相当する部分８の電子供給層４の厚さｄは、電子供給層４がＡｌxＧａ1-xＮ（０＜ｘ≦１）、電子走行層３がＧａＮの場合は、上記式よりｄ＝１〜２０ｎｍの範囲であることが望ましい。さらにこの場合、図２に示したように（図１と共通する符号の説明は既に行っている）ＡｌxＧａ1-xＮからなる電子供給層４とＧａＮからなる電子走行層３の間にＡｌＮからなる中間層９を挿入してもよい（この場合、電子供給層４はＡｌxＧａ1-xＮ（０＜ｘ＜１）となる。）。ＡｌＮからなる中間層９を挿入することにより、ゲート直下に相当する部分８以外の電子供給層４と電子走行層３の界面における２次元電子ガス層６の電子ガスの濃度を高めることができる。 Specifically, the thickness d of the electron supply layer 4 in the portion 8 corresponding to immediately below the gate is such that the electron supply layer 4 is Al x Ga 1-x N (0 <x ≦ 1), and the electron transit layer 3 is GaN. In this case, it is desirable that d = 1 to 20 nm in accordance with the above formula. Further, in this case, as shown in FIG. 2 (the explanation of the reference numerals common to FIG. 1 has already been made), between the electron supply layer 4 made of Al x Ga 1-x N and the electron transit layer 3 made of GaN. An intermediate layer 9 made of AlN may be inserted (in this case, the electron supply layer 4 is Al x Ga 1-x N (0 <x <1)). By inserting the intermediate layer 9 made of AlN, it is possible to increase the concentration of the electron gas in the two-dimensional electron gas layer 6 at the interface between the electron supply layer 4 and the electron transit layer 3 other than the portion 8 corresponding to just below the gate.

本発明に係る高電子移動度トランジスタにおいて、ゲート直下に相当する部分８の電子供給層４を構成する半導体層の厚さをゲート直下に相当する部分８以外の電子供給層４を構成する半導体層の厚さよりも薄くする際、その制御にはｎｍオーダーの微妙な精度が要求される。すなわち、上記式の積分項における積分範囲の変数は、ゲート直下に相当する部分８の電子供給層４を構成する半導体層の厚さｄであるので、電子供給層４に設けられた凹部７の底平面に４．０ｎｍ以上の高低差さらに場合によっては、２．０ｎｍ以上の高低差があると、ゲート直下に相当する部分、およびその部分以外のゲート直下に相当する部分８において２次元電子ガス層が発生する場合もある。そのため、電子供給層４に設けられた凹部７の底平面は、４．０ｎｍ以下の高低差、好ましくは、２．０ｎｍ以下の高低差であることが望ましい。   In the high electron mobility transistor according to the present invention, the semiconductor layer constituting the electron supply layer 4 other than the portion 8 corresponding to the portion immediately below the gate is defined as the thickness of the semiconductor layer constituting the electron supply layer 4 in the portion 8 corresponding to the portion immediately below the gate. When the thickness is made thinner than the thickness of the film, a fine accuracy on the order of nm is required for the control. That is, the variable of the integration range in the integral term of the above formula is the thickness d of the semiconductor layer constituting the electron supply layer 4 of the portion 8 corresponding to the portion immediately below the gate, so that the concave portion 7 provided in the electron supply layer 4 If there is a height difference of 4.0 nm or more on the bottom plane and, in some cases, a height difference of 2.0 nm or more, the two-dimensional electron gas in a portion corresponding to the portion immediately below the gate and a portion 8 corresponding to the portion directly below the gate other than that portion. Layers may also occur. Therefore, it is desirable that the bottom plane of the recess 7 provided in the electron supply layer 4 has a height difference of 4.0 nm or less, preferably a height difference of 2.0 nm or less.

このような高低差の底平面を有する凹部７をエッチングにより形成することを考える。エッチングには主としてエッチング液を用いたウエットエッチング（例えばＫＯＨ溶液のアルカリエッチャントを用いてＵＶを照射する条件でエッチング）、塩素系、塩化物系又はメタン系のエッチングガスを用いたドライエッチング装置を用いたドライエッチングの手法がある。ウエットエッチングではエッチングに選択性がないため、エッチングの面内均一性に乏しく、４．０ｎｍ以下の高低差または２．０ｎｍ以下の高低差でエッチングするのは困難である。さらに、エッチング面内におけるスループットも悪い。一方、ドライエッチングでは、エッチングされた底平面の高低差を少なくすることができるが、エッチングされた底平面にはエッチングガスが叩きつけられているのでその面にダメージが生ずるという問題がある。   Consider the formation of the recess 7 having such a level difference bottom plane by etching. Etching is mainly performed by wet etching using an etchant (for example, etching using an alkaline etchant in a KOH solution under UV irradiation conditions), or a dry etching apparatus using a chlorine-based, chloride-based or methane-based etching gas. There is a dry etching technique. In wet etching, since etching is not selective, in-plane uniformity of etching is poor, and it is difficult to perform etching with a height difference of 4.0 nm or less or a height difference of 2.0 nm or less. Furthermore, the throughput in the etching plane is also poor. On the other hand, in the dry etching, the difference in height of the etched bottom plane can be reduced, but there is a problem in that the etched bottom plane is damaged because the etching gas is struck against the etched bottom plane.

そのため、窒化物系化合物半導体からなる半導体層の一部の層を厚さ方向に酸化して酸化層を形成し、しかる後、その酸化層をエッチング等の手法により除去した残余の半導体層からなる層の最上面を電子供給層４の凹部７の底平面とする。そして、酸化層を除去した残余の半導体層をゲート直下に相当する部分８の電子供給層４を構成する半導体層としてもよい。
このようにすることで、電子供給層４に設けられた凹部７の底平面を、４．０ｎｍ以下の高低差または２．０ｎｍ以下の高低差にすることができる。しかも、この手法を用いることで、酸化した層のみを選択的にエッチングすることができ、エッチングによるダメージも発生しない。したがって、良好なピンチオフの特性を得ることができ、またウェハ面内の均一性も良好になる。 Therefore, a part of the semiconductor layer made of a nitride compound semiconductor is oxidized in the thickness direction to form an oxide layer, and then the remaining semiconductor layer is removed by etching or other techniques. The top surface of the layer is the bottom plane of the recess 7 of the electron supply layer 4. Then, the remaining semiconductor layer from which the oxide layer has been removed may be used as a semiconductor layer constituting the electron supply layer 4 of the portion 8 corresponding to immediately below the gate.
By doing in this way, the bottom plane of the recessed part 7 provided in the electron supply layer 4 can be made into a height difference of 4.0 nm or less or a height difference of 2.0 nm or less. In addition, by using this method, only the oxidized layer can be selectively etched, and no damage due to etching occurs. Therefore, good pinch-off characteristics can be obtained, and uniformity within the wafer surface is also improved.

なお、底平面の高低差は例えばＡＦＭ（Ａｔｏｍｏｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）等を用いて測定することができ、４．０ｎｍ以下の高低差とは、測定した電子供給層４の凹部７の底平面の最高地点（電子供給層４の凹部７における最も厚い箇所）と最低地点（電子供給層４の凹部７における最も薄い箇所）の差が４．０ｎｍ以下であるということを意味する。   The height difference of the bottom plane can be measured using, for example, an AFM (Atomic Force Microscope) or the like, and the height difference of 4.0 nm or less is the highest point of the bottom plane of the recess 7 of the measured electron supply layer 4. It means that the difference between (the thickest portion in the concave portion 7 of the electron supply layer 4) and the lowest point (the thinnest portion in the concave portion 7 of the electron supply layer 4) is 4.0 nm or less.

また、電子供給層４を構成する半導体層において、ゲート直下に相当する部分８の電子供給層４を構成する窒化物系化合物半導体の層の一部を厚さ方向に酸化して酸化層を形成することにより、そのゲート直下に相当する部分８の半導体層の厚さを酸化前の半導体層よりも薄くしてもよい。これにより、その部分８の半導体層の厚さは、その部分８以外の電子供給層４を構成する半導体層の厚さよりも薄くなる。この場合は、酸化させた層と酸化されていない半導体層との界面が、電子供給層４の凹部７の底平面となる。   Further, in the semiconductor layer constituting the electron supply layer 4, a part of the nitride-based compound semiconductor layer constituting the electron supply layer 4 in the portion 8 corresponding to immediately below the gate is oxidized in the thickness direction to form an oxide layer. By doing so, the thickness of the semiconductor layer of the portion 8 corresponding to the portion immediately below the gate may be made thinner than the semiconductor layer before oxidation. Thereby, the thickness of the semiconductor layer in the portion 8 becomes thinner than the thickness of the semiconductor layer constituting the electron supply layer 4 other than the portion 8. In this case, the interface between the oxidized layer and the non-oxidized semiconductor layer becomes the bottom plane of the recess 7 of the electron supply layer 4.

この形態の場合、図５に示したように、ゲート直下に相当する部分８の電子供給層４とゲート電極Ｇの間に酸化層１１が介在することになる。また、ゲート直下に相当する部分８の電子供給層４を構成する窒化物系化合物半導体の層の一部が厚さ方向に酸化されているので、ゲート直下に相当する部分８以外の電子供給層４の厚さをも薄くすることができる。すなわち、ゲート直下に相当する部分８の電子供給層４を構成する半導体層の厚さを単純に薄くする形態では、高電子移動度トランジスタを駆動した場合にゲート電極Ｇ−ソース電極Ｓ間のリーク電流が大きくなる。そのため、半導体を酸化させた酸化層１１をゲート直下に相当する部分８の半導体層の上に形成することでリーク電流を減らしつつ、ピンチオフ電圧ＶTを高くすることが可能である。特に酸化層１１は半導体が酸化された緻密な層であるため、ゲート直下に相当する部分８の電子供給層４を構成する半導体層との密着性が良くなるのでリーク電流を一層小さくすることができる。 In the case of this embodiment, as shown in FIG. 5, the oxide layer 11 is interposed between the electron supply layer 4 and the gate electrode G in the portion 8 corresponding to immediately below the gate. In addition, since a part of the nitride-based compound semiconductor layer constituting the electron supply layer 4 of the portion 8 corresponding to the portion immediately below the gate is oxidized in the thickness direction, the electron supply layer other than the portion 8 corresponding to the portion immediately below the gate is oxidized. The thickness of 4 can also be reduced. That is, in the form in which the thickness of the semiconductor layer constituting the electron supply layer 4 of the portion 8 corresponding to immediately below the gate is simply reduced, the leakage between the gate electrode G and the source electrode S when the high electron mobility transistor is driven. The current increases. Therefore, it is possible to increase the pinch-off voltage V T while reducing the leakage current by forming the oxide layer 11 in which the semiconductor is oxidized on the semiconductor layer of the portion 8 corresponding to the portion immediately below the gate. In particular, since the oxide layer 11 is a dense layer in which the semiconductor is oxidized, the adhesion with the semiconductor layer constituting the electron supply layer 4 in the portion 8 corresponding to immediately below the gate is improved, so that the leakage current can be further reduced. it can.

ゲート直下に相当する部分８の電子供給層４以外の電子供給層の厚さの具体的な例として、電子供給層４にＡｌxＧａ1-xＮ（０＜ｘ＜１）、電子走行層３にＧａＮ、電子走行層３と電子供給層４の間にＡｌＮからなる中間層９を挿入した場合には、ゲート直下に相当する部分８の電子供給層４以外の電子供給層４の厚さを１〜１０ｎｍとすることができる。 As a specific example of the thickness of the electron supply layer other than the electron supply layer 4 in the portion 8 corresponding to just below the gate, the electron supply layer 4 includes Al x Ga 1-x N (0 <x <1), an electron transit layer. In the case where an intermediate layer 9 made of AlN is inserted between GaN and the electron transit layer 3 and the electron supply layer 4, the thickness of the electron supply layer 4 other than the electron supply layer 4 in the portion 8 just below the gate Can be 1 to 10 nm.

なお、窒化物系化合物半導体からなる半導体層の一部の層を酸化させて酸化層を形成する際は、酸素を用いても良いし、また、水を用いてもよい。酸化は８００〜１０００℃の範囲の温度（望ましくは９００℃程度）で熱酸化を行う。なお、この温度は、基板上に成長される窒化物系半導体の成長温度以下であることが望ましい。
半導体層を酸化させて酸化層を形成する方法として熱酸化以外に、酸素プラズマやオゾンプラズマ等を用いて半導体層を酸化させる方法も考えられる。しかし、これらの方法では酸化された半導体層にプラズマによるダメージが誘起されるので、電流値が劣化し、また一度に酸化できる厚さが１ｎｍ以下と薄く、所望の厚さの酸化層を得るためには酸化工程とエッチングの工程を何回も繰り返さなければならないため、実用的ではない。 Note that oxygen may be used or water may be used when an oxide layer is formed by oxidizing a part of a semiconductor layer made of a nitride compound semiconductor. Oxidation is performed at a temperature in the range of 800 to 1000 ° C. (preferably about 900 ° C.). This temperature is desirably lower than the growth temperature of the nitride-based semiconductor grown on the substrate.
In addition to thermal oxidation, a method of oxidizing the semiconductor layer using oxygen plasma, ozone plasma, or the like is also conceivable as a method for forming the oxide layer by oxidizing the semiconductor layer. However, in these methods, plasma damage is induced in the oxidized semiconductor layer, so that the current value is deteriorated and the thickness that can be oxidized at one time is as thin as 1 nm or less, and an oxide layer having a desired thickness is obtained. This is not practical because the oxidation process and the etching process must be repeated many times.

実施例１に係る高電子移動度トランジスタを図２に示した。サファイア基板のような基板１の上に厚さ５０ｎｍのＧａＮからなるバッファ層２が形成され、厚さ４００ｎｍのＧａＮからなる電子走行層３、厚さ３０ｎｍのアンドープＡｌ0.2Ｇａ0.8Ｎからなる電子供給層４を順次積層したヘテロ接合構造がバッファ層２上に形成されている。そして、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄが平面配置されている。 The high electron mobility transistor according to Example 1 is shown in FIG. A buffer layer 2 made of GaN having a thickness of 50 nm is formed on a substrate 1 such as a sapphire substrate, an electron transit layer 3 made of GaN having a thickness of 400 nm, and an electron supply made of undoped Al 0.2 Ga 0.8 N having a thickness of 30 nm. A heterojunction structure in which the layers 4 are sequentially stacked is formed on the buffer layer 2. A source electrode S, a gate electrode G, and a drain electrode D are arranged in a plane.

また、ＧａＮからなる電子走行層３とＡｌ0.2Ｇａ0.8Ｎからなる電子供給層４の間には、厚さ１ｎｍのＡｌＮからなる中間層９が挿入されている。ここで、電子走行層３と電子供給層４両層のヘテロ接合界面においては、結晶歪みに基づくピエゾ圧電効果でピエゾ電界が発生し、両者の接合界面の直下に２次元電子ガス層６が形成されようとする。さらに本実施例において、ＡｌＮからなる中間層９が挿入されているので、中間層９と電子走行層３の結晶歪みの差が一層大きくなるので、２次元電子ガス層６の電子ガスの濃度が一層高くなる。 An intermediate layer 9 made of AlN having a thickness of 1 nm is inserted between the electron transit layer 3 made of GaN and the electron supply layer 4 made of Al 0.2 Ga 0.8 N. Here, at the heterojunction interface between the electron transit layer 3 and the electron supply layer 4, a piezoelectric field is generated by the piezoelectric effect based on crystal distortion, and a two-dimensional electron gas layer 6 is formed immediately below the junction interface between the two. Try to be. Furthermore, in the present embodiment, since the intermediate layer 9 made of AlN is inserted, the difference in crystal distortion between the intermediate layer 9 and the electron transit layer 3 is further increased, so that the concentration of the electron gas in the two-dimensional electron gas layer 6 is increased. It gets even higher.

本実施例に係る高電子移動度トランジスタは、図２に示したようにゲート直下に相当する部分８の電子供給層４を構成する半導体層の厚さがゲート直下に相当する部分８以外の電子供給層４を構成する半導体層の厚さである３０ｎｍよりも薄く、５ｎｍとなっている。   In the high electron mobility transistor according to this example, as shown in FIG. 2, the thickness of the semiconductor layer constituting the electron supply layer 4 of the portion 8 corresponding to the portion immediately below the gate is an electron other than the portion 8 corresponding to the portion immediately below the gate. The thickness of the semiconductor layer constituting the supply layer 4 is less than 30 nm, which is 5 nm.

ここで、ゲート電極Ｇの金属材料はＰｔ／Ａｕなので、ＰｔとＧａＮとのショットキー接合におけるショットキーバリア高さは、ΦB＝１．２ｅＶとなる。また、ＧａＮからなる電子走行層３とＡｌ0.2Ｇａ0.8Ｎからなる電子供給層４との界面のバンドオフセットはΔＥC＝０．９ｅＶ（中間層９は非常に薄いので、バンドオフセットに与える影響を無視する。）、２次元電子ガス層６の電子ガスの濃度はＮｄ＝１×１０20 ／ｃｍ3、ゲート直下に相当する部分８の電子供給層４を構成する半導体層の厚さはｄ＝５ｎｍ、そして、ゲート電極Ｇの面積は８００μｍ2なので、上記式を用いてＶT＝０．１Ｖと計算される。そのため、ゲート電極Ｇに電圧を加えていない状態では、ゲート直下に相当する部分８の電子供給層４は空乏化し、２次元電子ガス層６が存在しない。 Here, since the metal material of the gate electrode G is Pt / Au, the Schottky barrier height in the Schottky junction between Pt and GaN is Φ B = 1.2 eV. Further, the band offset at the interface between the electron transit layer 3 made of GaN and the electron supply layer 4 made of Al 0.2 Ga 0.8 N is ΔE C = 0.9 eV (the intermediate layer 9 is very thin, and thus has an influence on the band offset. Ignored.) The concentration of the electron gas in the two-dimensional electron gas layer 6 is N d = 1 × 10 20 / cm 3 , and the thickness of the semiconductor layer constituting the electron supply layer 4 in the portion 8 corresponding to immediately below the gate is d Since the area of the gate electrode G is 800 μm 2 , V T = 0.1 V is calculated using the above formula. Therefore, in the state where no voltage is applied to the gate electrode G, the electron supply layer 4 in the portion 8 corresponding to immediately below the gate is depleted, and the two-dimensional electron gas layer 6 does not exist.

図２で示した本実施例に係る高電子移動度トランジスタ（Ａ）を以下のようにして製造した。
成長装置はＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置を用い、基板はサファイア基板１を用いた。
まず、サファイア基板１をＭＯＣＶＤ装置内に導入し、ターボポンプでＭＯＣＶＤ装置内の真空度を１×１０-6ｈＰａ以下になるまで真空引きした後、真空度を１００ｈＰａとし基板を１１００℃に昇温した。温度が安定したところで、基板１を９００ｒｐｍで回転させ、原料となるトリメチルガリウム（ＴＭＧ）を１００ｃｍ3／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で基板１の表面に導入しＧａＮからなるバッファ層２の成長を行った。成長時間は４ｍｉｎでバッファ層２の膜厚は５０ｎｍ程度である。 The high electron mobility transistor (A) according to this example shown in FIG. 2 was manufactured as follows.
The growth apparatus was a MOCVD (Metal Organic Chemical Deposition) apparatus, and the substrate was a sapphire substrate 1.
First, the sapphire substrate 1 is introduced into the MOCVD apparatus, and after evacuating the MOCVD apparatus with a turbo pump until the vacuum degree becomes 1 × 10 −6 hPa or less, the vacuum degree is set to 100 hPa and the substrate is heated to 1100 ° C. did. When the temperature is stabilized, the substrate 1 is rotated at 900 rpm, trimethylgallium (TMG) as a raw material is introduced into the surface of the substrate 1 at a flow rate of 100 cm 3 / min, and ammonia is supplied at a flow rate of 12 liter / min, and a buffer layer 2 made of GaN. Made growth. The growth time is 4 min and the thickness of the buffer layer 2 is about 50 nm.

その後、トリメチルガリウム（ＴＭＧ）を１００ｃｍ3／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量でバッファ層３の上に導入してＧａＮからなる電子走行層３の成長を行った。成長時間は１０００ｓｅｃで、電子走行層３の膜厚は４００ｎｍであった。
次に、トリメチルアルミニウム（ＴＭＡ）を５０ｃｍ3／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で導入し、アンドープのＡｌＮからなる中間層９を成長し、トリメチルアルミニウム（ＴＭＡ）を５０ｃｍ3／ｍｉｎ、トリメチルガリウム（ＴＭＧ）を１００ｃｍ3／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で導入し、Ａｌ0.2Ｇａ0.8Ｎからなる電子供給層４の成長を行った。成長時間は４０ｓｅｃで、電子供給層４の膜厚は２０ｎｍである。このようにして、図３（ａ）に示した層構造Ａ0が完成する。 Thereafter, trimethylgallium (TMG) was introduced onto the buffer layer 3 at a flow rate of 100 cm 3 / min and ammonia at a flow rate of 12 liters / min to grow the electron transit layer 3 made of GaN. The growth time was 1000 sec, and the film thickness of the electron transit layer 3 was 400 nm.
Next, trimethylaluminum (TMA) was introduced at a flow rate of 50 cm 3 / min and ammonia at a flow rate of 12 liters / min to grow an intermediate layer 9 made of undoped AlN, and trimethylaluminum (TMA) was 50 cm 3 / min, trimethyl. Gallium (TMG) was introduced at a flow rate of 100 cm 3 / min and ammonia at a flow rate of 12 liters / min, and the electron supply layer 4 made of Al 0.2 Ga 0.8 N was grown. The growth time is 40 sec, and the thickness of the electron supply layer 4 is 20 nm. In this way, the layer structure A 0 shown in FIG. 3A is completed.

層構造Ａ0のエピタキシャル成長が終了した後、Ａ0の全面にＳｉＯ2膜１０を形成し、ゲート直下に相当する部分８に相当する電子供給層４にＳｉＯ2膜１０の開口を設け、その部分の電子供給層４を露出させる。そして、常圧において、酸素流量５リットル／ｍｉｎの流量下９００℃の温度で、厚さが３０ｎｍからなる電子供給層４のうち、その表面から２５ｎｍの深さまでを酸化して酸化層１１を形成する（図３（ｂ）の層構造Ａ1を参照）。 After the epitaxial growth of the layer structure A 0 is completed, the SiO 2 film 10 is formed on the entire surface of A 0 , and the opening of the SiO 2 film 10 is provided in the electron supply layer 4 corresponding to the portion 8 corresponding to the portion immediately below the gate. The electron supply layer 4 is exposed. Then, under normal pressure, at an oxygen flow rate of 5 liters / min and at a temperature of 900 ° C., the oxide layer 11 is formed by oxidizing the surface of the electron supply layer 4 having a thickness of 30 nm from the surface to a depth of 25 nm. (See the layer structure A 1 in FIG. 3B).

これにより、ゲート直下に相当する部分８の電子供給層４の半導体層の厚さが５ｎｍとなり、ゲート直下に相当する部分８以外の電子供給層４を構成する半導体層の厚さよりも薄くなる。これにより、電子供給層４に凹部７が形成される。そして、図３（ｃ）の層構造Ａ2に示したように、酸化層１１が形成されている部分の電子走行層３では２次元電子ガス層６が消失する。 As a result, the thickness of the semiconductor layer of the electron supply layer 4 in the portion 8 corresponding to immediately below the gate is 5 nm, which is thinner than the thickness of the semiconductor layer constituting the electron supply layer 4 other than the portion 8 corresponding to immediately below the gate. Thereby, the recess 7 is formed in the electron supply layer 4. Then, as shown in the layer structure A 2 in FIG. 3C, the two-dimensional electron gas layer 6 disappears in the electron transit layer 3 where the oxide layer 11 is formed.

そして、燐酸系、塩酸系、フッ酸系若しくは硝酸系のエッチャントを用いて、酸化層１１のウエットエッチングを行う。そしてエッチングにより形成された電子供給層４の凹部７の底平面の高低差をＡＦＭで測定した。その結果、最高地点と最低地点の差が１．０ｎｍ以下であることが確認された。   Then, wet etching of the oxide layer 11 is performed using a phosphoric acid based, hydrochloric acid based, hydrofluoric acid based or nitric acid based etchant. Then, the height difference of the bottom plane of the recess 7 of the electron supply layer 4 formed by etching was measured by AFM. As a result, it was confirmed that the difference between the highest point and the lowest point was 1.0 nm or less.

エッチング終了後、ＥＢ蒸着法により、ソース電極Ｓとドレイン電極Ｄ、ソース電極Ｓ（Ａｌ／Ｔｉ／Ａｕ，厚さは１００ｎｍ／１００ｎｍ／２００ｎｍ）とドレイン電極Ｄの間にゲート電極Ｇ（Ｐｔ／Ａｕ，厚さは１００ｎｍ／２００ｎｍ）を形成することにより、図２で示した高電子移動度トランジスタが得られる。   After the etching is completed, the gate electrode G (Pt / Au) is formed between the source electrode S and the drain electrode D, and between the source electrode S (Al / Ti / Au, thickness is 100 nm / 100 nm / 200 nm) and the drain electrode D by EB vapor deposition. , The thickness is 100 nm / 200 nm), the high electron mobility transistor shown in FIG. 2 is obtained.

実施例２に係る高電子移動度トランジスタを図４に示した。サファイア基板のような基板１の上に厚さ５０ｎｍのＧａＮからなるバッファ層２が形成され、厚さ４００ｎｍのＧａＮからなる電子走行層３、厚さ３０ｎｍのアンドープＡｌ0.2Ｇａ0.8Ｎからなる電子供給層４を順次積層したヘテロ接合構造がバッファ層２上に形成されている。そして、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄが平面配置されている。 A high electron mobility transistor according to Example 2 is shown in FIG. A buffer layer 2 made of GaN having a thickness of 50 nm is formed on a substrate 1 such as a sapphire substrate, an electron transit layer 3 made of GaN having a thickness of 400 nm, and an electron supply made of undoped Al 0.2 Ga 0.8 N having a thickness of 30 nm. A heterojunction structure in which the layers 4 are sequentially stacked is formed on the buffer layer 2. A source electrode S, a gate electrode G, and a drain electrode D are arranged in a plane.

また、ＧａＮからなる電子走行層３とＡｌ0.2Ｇａ0.8Ｎからなる電子供給層４の間には、厚さ１ｎｍのＡｌＮからなる中間層９が挿入されている。ここで、電子走行層３と電子供給層４両層のヘテロ接合界面においては、結晶歪みに基づくピエゾ圧電効果でピエゾ電界が発生し、両者の接合界面の直下に２次元電子ガス層６が形成されようとする。さらに本実施例において、ＡｌＮからなる中間層９が挿入されているので、中間層９と電子走行層３の結晶歪みの差が一層大きくなるので、両者の接合界面の直下に２次元電子ガス層６の濃度が一層高くなる。 An intermediate layer 9 made of AlN having a thickness of 1 nm is inserted between the electron transit layer 3 made of GaN and the electron supply layer 4 made of Al 0.2 Ga 0.8 N. Here, at the heterojunction interface between the electron transit layer 3 and the electron supply layer 4, a piezoelectric field is generated by the piezoelectric effect based on crystal distortion, and a two-dimensional electron gas layer 6 is formed immediately below the junction interface between the two. Try to be. Further, in the present embodiment, since the intermediate layer 9 made of AlN is inserted, the difference in crystal strain between the intermediate layer 9 and the electron transit layer 3 is further increased, so that the two-dimensional electron gas layer is directly below the junction interface between the two. The concentration of 6 becomes higher.

また、ソース電極Ｓ、ドレイン電極Ｄはコンタクト抵抗を低くして動作時のオン抵抗を下げて大電流動作を実現させるため、電子供給層４の表面のうち、これらの電極を形成する領域にｎ型不純物が高濃度にドーピングされた窒化物系化合物半導体のｎ−ＧａＮからなるコンタクト層５を形成してある。   Further, the source electrode S and the drain electrode D have a low contact resistance and a low on-resistance during operation so as to realize a large current operation. Therefore, in the surface of the electron supply layer 4, n is formed in a region where these electrodes are formed. A contact layer 5 made of a nitride compound semiconductor n-GaN doped with a high concentration of type impurities is formed.

本実施例に係る高電子移動度トランジスタは、図４に示したようにゲート直下に相当する部分８の電子供給層４を構成する半導体層の厚さがゲート直下に相当する部分８以外の電子供給層４を構成する半導体層の厚さよりも薄く、５ｎｍとなっている。   In the high electron mobility transistor according to this example, as shown in FIG. 4, the thickness of the semiconductor layer constituting the electron supply layer 4 of the portion 8 corresponding to the portion immediately below the gate is an electron other than the portion 8 corresponding to the portion immediately below the gate. The thickness of the semiconductor layer constituting the supply layer 4 is 5 nm, which is smaller than the thickness of the semiconductor layer.

ここで、ゲート電極Ｇの金属材料はＰｔ／Ａｕなので、ＰｔとＧａＮとのショットキー接合におけるショットキーバリア高さは、ΦB＝１．２ｅＶとなる。また、ＧａＮからなる電子走行層３とＡｌ0.2Ｇａ0.8Ｎからなる電子供給層４との界面のバンドオフセットはΔＥC＝０．９ｅＶ（中間層９は非常に薄いので、バンドオフセットに与える影響を無視する。）、２次元電子ガス層６の電子ガスの濃度はＮｄ＝１×１０20 ／ｃｍ3 、ゲート直下に相当する部分８の電子供給層４を構成する半導体層の厚さはｄ＝５ｎｍ、そして、ゲート電極Ｇの面積は８００μｍ2なので、上記式を用いてＶT＝０．１Ｖと計算される。そのため、ゲート電極Ｇに電圧を加えていない状態では、ゲート直下に相当する部分８の電子供給層４は空乏化し、２次元電子ガス層６が存在しない。 Here, since the metal material of the gate electrode G is Pt / Au, the Schottky barrier height in the Schottky junction between Pt and GaN is Φ B = 1.2 eV. Further, the band offset at the interface between the electron transit layer 3 made of GaN and the electron supply layer 4 made of Al 0.2 Ga 0.8 N is ΔE C = 0.9 eV (the intermediate layer 9 is very thin, and thus has an influence on the band offset. Ignored.) The concentration of the electron gas in the two-dimensional electron gas layer 6 is N d = 1 × 10 20 / cm 3 , and the thickness of the semiconductor layer constituting the electron supply layer 4 in the portion 8 corresponding to immediately below the gate is d Since the area of the gate electrode G is 800 μm 2 , V T = 0.1 V is calculated using the above formula. Therefore, in the state where no voltage is applied to the gate electrode G, the electron supply layer 4 in the portion 8 corresponding to immediately below the gate is depleted, and the two-dimensional electron gas layer 6 does not exist.

図４で示した本実施例に係る高電子移動度トランジスタ（Ａ）を以下のようにして製造した。まず、実施例１に係る高電子移動度トランジスタと同様にして、図３（ａ）に示した層構造Ａ0をエピタキシャル成長した。 The high electron mobility transistor (A) according to this example shown in FIG. 4 was manufactured as follows. First, in the same manner as the high electron mobility transistor according to Example 1, the layer structure A 0 shown in FIG.

層構造Ａ0のエピタキシャル成長が終了した後、Ａ0の全面にＳｉＯ2膜１０を形成し、ゲート直下に相当する部分８に相当する電子供給層４にＳｉＯ2膜１０の開口を設け、その部分の電子供給層４を露出させる。そして、常圧において、酸素流量５リットル／ｍｉｎの流量下９００℃の温度で、厚さが３０ｎｍからなる電子供給層４のうち、その表面から２５ｎｍの深さまでを酸化して酸化層１１を形成する（図３（ｂ）の層構造Ａ1を参照）。 After the epitaxial growth of the layer structure A 0 is completed, the SiO 2 film 10 is formed on the entire surface of A 0 , and the opening of the SiO 2 film 10 is provided in the electron supply layer 4 corresponding to the portion 8 corresponding to the portion immediately below the gate. The electron supply layer 4 is exposed. Then, under normal pressure, at an oxygen flow rate of 5 liters / min and at a temperature of 900 ° C., the oxide layer 11 is formed by oxidizing the surface of the electron supply layer 4 having a thickness of 30 nm from the surface to a depth of 25 nm. (See the layer structure A 1 in FIG. 3B).

これにより、ゲート直下に相当する部分８の電子供給層４の半導体層の厚さが５ｎｍとなり、ゲート直下に相当する部分８以外の電子供給層４を構成する半導体層の厚さよりも薄くなる。このとき、電子供給層４に凹部７が形成される。そして、図３（ｃ）の層構造Ａ2に示したように、エッチングされた部分の電子走行層３には２次元電子ガス層６が消失する。
そして、燐酸系、塩酸系、フッ酸系若しくは硝酸系のエッチャントを用いて、酸化層１１のウエットエッチングを行う。そしてエッチングにより形成された電子供給層４の凹部７の底平面の高低差をＡＦＭで測定した。その結果、最高地点と最低地点の差が１．０ｎｍ以下であることが確認された。 As a result, the thickness of the semiconductor layer of the electron supply layer 4 in the portion 8 corresponding to immediately below the gate is 5 nm, which is thinner than the thickness of the semiconductor layer constituting the electron supply layer 4 other than the portion 8 corresponding to immediately below the gate. At this time, a recess 7 is formed in the electron supply layer 4. Then, as shown in the layer structure A 2 in FIG. 3C, the two-dimensional electron gas layer 6 disappears in the etched portion of the electron transit layer 3.
Then, wet etching of the oxide layer 11 is performed using a phosphoric acid based, hydrochloric acid based, hydrofluoric acid based or nitric acid based etchant. Then, the height difference of the bottom plane of the recess 7 of the electron supply layer 4 formed by etching was measured by AFM. As a result, it was confirmed that the difference between the highest point and the lowest point was 1.0 nm or less.

エッチング終了後、再び層構造Ａ2の全面にＳｉＯ2膜を形成し、ソース電極Ｓとドレイン電極Ｄが形成される領域に相当する部分のＳｉＯ2膜を除去する。そして、ＭＯＣＶＤ法により、ＴＭＧａ（１００ｃｍ3／ｍｉｎ）、アンモニア（１２リットル／ｍｉｎ）、ｎ型不純物としてのＳｉＨ4（１０ｃｍ3／ｍｉｎ）を用い、成長温度１０５０℃でＳｉが高濃度でドーピングされてなるｎ−ＧａＮのコンタクト層５を形成した。コンタクト層２の膜厚は５０ｎｍ程度、キャリア濃度は１×１０19 ／ｃｍ3以上である。 After the etching is completed, an SiO 2 film is formed again on the entire surface of the layer structure A 2 , and a portion of the SiO 2 film corresponding to a region where the source electrode S and the drain electrode D are formed is removed. Then, by MOCVD, TMGa (100 cm 3 / min), ammonia (12 liters / min), SiH 4 (10 cm 3 / min) as an n-type impurity are used, and Si is doped at a high concentration at a growth temperature of 1050 ° C. An n-GaN contact layer 5 was formed. The contact layer 2 has a thickness of about 50 nm and a carrier concentration of 1 × 10 19 / cm 3 or more.

最後にＥＢ蒸着法により、コンタクト層５上にソース電極Ｓとドレイン電極Ｄ、ソース電極Ｓ（Ａｌ／Ｔｉ／Ａｕ，厚さは１００ｎｍ／１００ｎｍ／２００ｎｍ）とドレイン電極Ｄの間にゲート電極Ｇ（Ｐｔ／Ａｕ，厚さは１００ｎｍ／２００ｎｍ）を形成することにより、図４で示した高電子移動度トランジスタが得られる。   Finally, the source electrode S and the drain electrode D on the contact layer 5 and the gate electrode G (between the source electrode S (Al / Ti / Au, thickness is 100 nm / 100 nm / 200 nm)) and the drain electrode D by the EB vapor deposition method. (Pt / Au, thickness is 100 nm / 200 nm), the high electron mobility transistor shown in FIG. 4 is obtained.

実施例３に係る高電子移動度トランジスタを図５に示した。本実施例に係る高電子移動度トランジスタは、ゲート直下に相当する部分８の電子供給層４の箇所が異なるのみで他は実施例１に係る高電子移動度トランジスタと共通するので、共通する部分については説明を省略する。   A high electron mobility transistor according to Example 3 is shown in FIG. The high electron mobility transistor according to the present embodiment is common to the high electron mobility transistor according to the first embodiment except that the portion of the electron supply layer 4 corresponding to the portion 8 immediately below the gate is different from that of the high electron mobility transistor according to the first embodiment. Description of is omitted.

実施例３に係る高電子移動度トランジスタと実施例１に係る高電子移動度トランジスタとの相違点は、ゲート直下に相当する部分８の電子供給層４とゲート電極Ｇの間にＡｌ0.2Ｇａ0.8Ｎを酸化させた酸化層１１が介在し形成されていることである。
本実施例の場合では、ゲート直下に相当する部分８の電子供給層４を構成する半導体層の厚さがゲート直下に相当する部分８以外の電子供給層４を構成する厚さ１０ｎｍの半導体層よりも薄く、５ｎｍとなっており、酸化層１１の厚さは５ｎｍである。酸化層１１とその直下の半導体からなる電子供給層４の最上面は、電子供給層４の凹部７の底平面となっている。 The difference between the high electron mobility transistor according to the third embodiment and the high electron mobility transistor according to the first embodiment is that an Al 0.2 Ga 0.8 layer is interposed between the electron supply layer 4 and the gate electrode G in the portion 8 corresponding to the region immediately below the gate. That is, an oxide layer 11 in which N is oxidized is interposed.
In the case of the present embodiment, the semiconductor layer constituting the electron supply layer 4 in the portion 8 corresponding to the portion immediately below the gate has a thickness of 10 nm constituting the electron supply layer 4 other than the portion 8 corresponding to the portion immediately below the gate. The thickness of the oxide layer 11 is 5 nm. The uppermost surface of the electron supply layer 4 made of the oxide layer 11 and the semiconductor immediately below the oxide layer 11 is the bottom plane of the recess 7 of the electron supply layer 4.

このような場合であっても、ゲート直下に相当する部分８の電子供給層４を構成する半導体層を、ゲート直下に相当する部分８以外の電子供給層４を構成する厚さ１０ｎｍの半導体層よりも薄くすることができる。本実施例では、ゲート直下に相当する部分８の電子供給層４を構成する半導体層の厚さはｄ＝５ｎｍなので（他の条件は実施例１と同じ）、上記の式よりＶT＝０．１Ｖと計算される。そのため、ゲート電極Ｇに電圧を加えていない状態では、ゲート直下に相当する部分８の電子供給層４は空乏化し、２次元電子ガス層６が消失している。 Even in such a case, the semiconductor layer constituting the electron supply layer 4 of the portion 8 corresponding to immediately below the gate is replaced with the semiconductor layer having a thickness of 10 nm constituting the electron supply layer 4 other than the portion 8 corresponding to immediately below the gate. Can be made thinner. In this embodiment, since the thickness of the semiconductor layer constituting the electron supply layer 4 of the portion 8 corresponding to immediately below the gate is d = 5 nm (other conditions are the same as those in the first embodiment), V T = 0 from the above formula. Calculated as 1V. Therefore, in a state where no voltage is applied to the gate electrode G, the electron supply layer 4 in the portion 8 corresponding to immediately below the gate is depleted, and the two-dimensional electron gas layer 6 disappears.

図５で示した本実施例に係る高電子移動度トランジスタを以下のようにして製造した。
まず、実施例１に係る高電子移動度トランジスタと同様にして、図３（ａ）に示した層構造Ａ0をエピタキシャル成長した。 The high electron mobility transistor according to this example shown in FIG. 5 was manufactured as follows.
First, in the same manner as the high electron mobility transistor according to Example 1, the layer structure A 0 shown in FIG.

そして、Ａ0の全面にＳｉＯ2膜１０を形成し、ゲート直下に相当する部分８に相当する電子供給層４にＳｉＯ2膜１０の開口を設け、その部分の電子供給層４を露出させる。そして、常圧において、酸素流量５リットル／ｍｉｎの流量下９００℃の温度で、厚さが１０ｎｍの電子供給層４のうち、その表面から５ｎｍの深さまでを酸化して酸化層１１を形成する（図３（ｂ）の層構造Ａ1を参照）。 Then, the SiO 2 film 10 is formed on the entire surface of A 0 , the opening of the SiO 2 film 10 is provided in the electron supply layer 4 corresponding to the portion 8 corresponding to just below the gate, and the electron supply layer 4 in that portion is exposed. Then, at normal pressure, at an oxygen flow rate of 5 liters / min and at a temperature of 900 ° C., the 10 nm thick electron supply layer 4 is oxidized from its surface to a depth of 5 nm to form an oxide layer 11. (See layer structure A 1 in FIG. 3B).

次にＥＢ蒸着法により、ソース電極Ｓとドレイン電極Ｄ（Ａｌ／Ｔｉ／Ａｕ，厚さは１００ｎｍ／１００ｎｍ／２００ｎｍ）を形成し、そしてドレイン電極Ｄ間の酸化層１１の表面にゲート電極Ｇ（Ｐｔ／Ａｕ，厚さは１００ｎｍ／２００ｎｍ）を形成することにより、図５で示した高電子移動度トランジスタが得られる。   Next, a source electrode S and a drain electrode D (Al / Ti / Au, thickness is 100 nm / 100 nm / 200 nm) are formed by EB vapor deposition, and a gate electrode G (on the surface of the oxide layer 11 between the drain electrodes D is formed. By forming Pt / Au (having a thickness of 100 nm / 200 nm), the high electron mobility transistor shown in FIG. 5 can be obtained.

本実施例３の場合では、ソース電極Ｓ，ドレイン電極Ｄを電子供給層４上に直接形成していたが、図４で示した実施例２の場合のように、コンタクト層５を介して形成しても良い。すなわち、図３（ｂ）の層構造Ａ1において、ＳｉＯ2膜１０を除去した後、再び層構造Ａ1の全面にＳｉＯ2膜を形成し、ソース電極Ｓとドレイン電極Ｄが形成される領域に相当する部分のＳｉＯ2膜を除去する。そして、ＭＯＣＶＤ法により、トリメチルガリウム（ＴＭＧ）を１００ｃｍ3／ｍｉｎ、アンモニアを１２リットル／ｍｉｎ、ｎ型不純物としてＳｉＨ4を１０ｃｍ3／ｍｉｎの流量で導入し、Ｓｉが高濃度でドーピングされたＧａＮからなるコンタクト層５の成長を行った。バッファ層２の成長を行った。成長温度は１０５０℃でコンタクト層２の膜厚は５０ｎｍ程度、キャリア濃度は１×１０19 ／ｃｍ3以上である。 In the case of the third embodiment, the source electrode S and the drain electrode D are formed directly on the electron supply layer 4. However, as in the case of the second embodiment shown in FIG. You may do it. That is, in the layer structure A 1 of FIG. 3B, after the SiO 2 film 10 is removed, the SiO 2 film is formed again on the entire surface of the layer structure A 1 , and the source electrode S and the drain electrode D are formed. The SiO 2 film corresponding to is removed. Then, by MOCVD, trimethylgallium (TMG) is introduced at a flow rate of 100 cm 3 / min, ammonia is 12 liters / min, Si-H 4 as an n-type impurity at a flow rate of 10 cm 3 / min, and Si is doped at a high concentration. The contact layer 5 made of was grown. The buffer layer 2 was grown. The growth temperature is 1050 ° C., the thickness of the contact layer 2 is about 50 nm, and the carrier concentration is 1 × 10 19 / cm 3 or more.

以上のようにして製造された実施例１、実施例２及び実施例３の高電子移動度トランジスタは、ゲート電極Ｇに電圧を加えていない状態では、ソース電極Ｓとドレイン電極Ｄ間に電流が流れない、いわゆるノーマリーオフの動作が確認された。   In the high electron mobility transistors of Examples 1, 2 and 3 manufactured as described above, current is applied between the source electrode S and the drain electrode D when no voltage is applied to the gate electrode G. A so-called normally-off operation that did not flow was confirmed.

本発明に係る高電子移動度トランジスタの実施の形態を示す断面図である。It is sectional drawing which shows embodiment of the high electron mobility transistor based on this invention. 本発明に係る高電子移動度トランジスタの実施例１（Ａ）を示す断面図である。It is sectional drawing which shows Example 1 (A) of the high electron mobility transistor which concerns on this invention. 本発明に係る高電子移動度トランジスタを製造中の層構造であり、（ａ）はＡ0、（ｂ）はＡ1、（ｃ）はＡ2の断面図である。1 is a layer structure during manufacturing of a high electron mobility transistor according to the present invention, (a) is A 0 , (b) is A 1 , and (c) is a cross-sectional view of A 2 . 本発明に係る高電子移動度トランジスタの実施例２を示す断面図である。It is sectional drawing which shows Example 2 of the high electron mobility transistor which concerns on this invention. 本発明に係る高電子移動度トランジスタの実施例３を示す断面図である。It is sectional drawing which shows Example 3 of the high electron mobility transistor which concerns on this invention. 従来技術に係る高電子移動度トランジスタを示す断面図である。It is sectional drawing which shows the high electron mobility transistor which concerns on a prior art.

符号の説明Explanation of symbols

１ 基板
２ バッファ層
３ 電子走行層
４ 電子供給層
５ コンタクト層
６ ２次元電子ガス層
７ 凹部
８ ゲート直下に相当する部分
９ 中間層
１０ ＳｉＯ2膜
１１ 酸化層 DESCRIPTION OF SYMBOLS 1 Substrate 2 Buffer layer 3 Electron traveling layer 4 Electron supply layer 5 Contact layer 6 Two-dimensional electron gas layer 7 Recessed portion 8 Portion corresponding to right under gate 9 Intermediate layer 10 SiO 2 film 11 Oxide layer

Claims (10)

窒化物系化合物半導体からなる電子走行層と、
前記電子走行層とヘテロ接合する電子供給層と、
ピンチオフ電圧が０Ｖ以上になるように、前記電子供給層の、ゲート直下に相当する部分の厚さを、ソース電極およびドレイン電極の下に形成された部分の厚さより薄くするべく、前記電子供給層の前記ゲート直下に相当する部分を厚さ方向に酸化して形成された酸化層と、
前記酸化層上に形成されたゲート電極と、を備える
高電子移動度トランジスタ。 An electron transit layer made of a nitride compound semiconductor;
An electron supply layer heterojunction with the electron transit layer;
In order to make the thickness of the portion of the electron supply layer corresponding to the portion immediately below the gate smaller than the thickness of the portion formed under the source electrode and the drain electrode so that the pinch-off voltage becomes 0 V or more. An oxide layer formed by oxidizing a portion corresponding to the portion immediately below the gate in the thickness direction;
A high electron mobility transistor comprising: a gate electrode formed on the oxide layer. 前記電子走行層と前記電子供給層との間に形成されたＡｌＮからなる中間層を更に備え、
前記電子供給層はＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）からなり、
前記電子走行層はＧａＮからなる請求項１に記載の高電子移動度トランジスタ。 An intermediate layer made of AlN formed between the electron transit layer and the electron supply layer;
The electron supply layer is made of Al x Ga 1-x N (0 <x <1),
The high electron mobility transistor according to claim 1, wherein the electron transit layer is made of GaN. 前記酸化層が、前記電子供給層を構成する窒化物系半導体を熱酸化して形成された請求項２に記載の高電子移動度トランジスタ。 The high electron mobility transistor according to claim 2 , wherein the oxide layer is formed by thermally oxidizing a nitride semiconductor constituting the electron supply layer. 前記ゲート直下に相当する部分の前記電子供給層と前記酸化層との界面における面内高低差が４．０ｎｍ以下である請求項２または３に記載の高電子移動度トランジスタ。 The high electron mobility transistor according to claim 2 or 3 plane height difference at the interface is below 4.0nm or less of the electron supply layer and the oxide layer of the portion corresponding to the gate immediately below. 前記ゲート直下に相当する部分の前記電子供給層の厚さは１〜２０ｎｍである請求項２から４のいずれか一項に記載の高電子移動度トランジスタ。 5. The high electron mobility transistor according to claim 2 , wherein a thickness of the electron supply layer corresponding to a portion immediately below the gate is 1 to 20 nm. 前記ゲート直下に相当する部分の前記電子供給層以外の前記電子供給層の厚さは１〜１０ｎｍである請求項２から５のいずれか一項に記載の高電子移動度トランジスタ。 6. The high electron mobility transistor according to claim 2 , wherein a thickness of the electron supply layer other than the electron supply layer in a portion corresponding to the portion immediately below the gate is 1 to 10 nm. 窒化物系化合物半導体からなる電子走行層を成膜する電子走行層成膜工程と、
前記電子走行層上に電子供給層を成膜する電子供給層成膜工程と、
前記電子供給層の一部を厚さ方向に酸化して酸化層を形成する酸化工程と、
前記酸化層上にゲート電極を形成するゲート電極形成工程と、を備え、
ゲート直下に相当する部分の前記電子供給層の厚さが、ピンチオフ電圧が０Ｖ以上になるように、ソース電極およびドレイン電極の下に形成された前記電子供給層の厚さより薄くなっている高電子移動度トランジスタの製造方法。 An electron transit layer film forming step of forming an electron transit layer made of a nitride compound semiconductor;
An electron supply layer forming step of forming an electron supply layer on the electron transit layer;
An oxidation step of oxidizing part of the electron supply layer in the thickness direction to form an oxide layer;
Forming a gate electrode on the oxide layer, and
A high electron whose thickness of the electron supply layer corresponding to the portion immediately below the gate is thinner than the thickness of the electron supply layer formed under the source electrode and the drain electrode so that the pinch-off voltage is 0 V or more A method for manufacturing a mobility transistor. 前記電子供給層はＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）からなり、
前記電子走行層はＧａＮからなり、
前記電子走行層成膜工程と、前記電子供給層成膜工程との間に、前記電子走行層上にＡｌＮからなる中間層を形成する中間層形成工程をさらに備える請求項７に記載の高電子移動度トランジスタの製造方法。 The electron supply layer is made of Al x Ga 1-x N (0 <x <1),
The electron transit layer is made of GaN,
The high electron according to claim 7, further comprising an intermediate layer forming step of forming an intermediate layer made of AlN on the electron transit layer between the electron transit layer deposition step and the electron supply layer deposition step. A method for manufacturing a mobility transistor. 前記酸化層は、前記酸化工程で、酸素又は水により窒化物系化合物半導体が熱酸化されて形成された請求項７または８に記載の高電子移動度トランジスタの製造方法。   9. The method for manufacturing a high electron mobility transistor according to claim 7, wherein the oxide layer is formed by thermally oxidizing a nitride compound semiconductor with oxygen or water in the oxidation step. 前記酸化層は、前記酸化工程で、窒化物系化合物半導体からなる前記電子供給層の一部を厚さ方向に、８００℃〜１０００℃の範囲の温度で、熱酸化されて形成された請求項７から９のいずれか一項に記載の高電子移動度トランジスタの製造方法。 The oxide layer is formed by thermally oxidizing a part of the electron supply layer made of a nitride compound semiconductor in a thickness direction at a temperature in a range of 800 ° C. to 1000 ° C. in the oxidation step. The method for producing a high electron mobility transistor according to any one of 7 to 9.
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