JP5258475B2 - Thin film field effect transistor - Google Patents
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- Thin Film Transistor (AREA)
Description
本発明は、活性層にアモルファス酸化物半導体を用いた薄膜電界効果型トランジスタに関する。 The present invention relates to a thin film field effect transistor using an amorphous oxide semiconductor for an active layer.
近年、液晶やエレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）技術等の進歩により、平面薄型画像表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）が実用化されている。特に、電流を通じることによって励起され発光する薄膜材料を用いた有機電界発光素子（以後、「有機ＥＬ素子」と記載する場合がある）は、低電圧で高輝度の発光が得られるために、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター、あるいは一般照明を含む広い分野で、デバイスの薄型化、軽量化、小型化、および省電力の効果などが期待されている。
これらＦＰＤは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる電界効果型薄膜トランジスタ（以後の説明で、Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、もしくはＴＦＴと記載する場合がある）のアクティブマトリクス回路により駆動されている。
2. Description of the Related Art In recent years, flat and thin image display devices (Flat Panel Displays: FPD) have been put into practical use due to advances in liquid crystal and electroluminescence (EL) technologies. In particular, an organic electroluminescent device using a thin film material that emits light when excited by passing an electric current (hereinafter sometimes referred to as “organic EL device”) can emit light with high luminance at a low voltage. Expected to be thinner, lighter, smaller, and save power in a wide range of fields including mobile phone displays, personal digital assistants (PDAs), computer displays, automotive information displays, TV monitors, or general lighting. Has been.
These FPDs are active field-effect thin film transistors (hereinafter referred to as “Thin Film Transistor” or “TFT”) that use an amorphous silicon thin film or a polycrystalline silicon thin film provided on a glass substrate as an active layer. It is driven by a matrix circuit.
一方、これらＦＰＤのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。
しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。
そこで、低温での成膜が可能なアモルファス酸化物、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物を半導体薄膜に用いるＴＦＴの開発が活発に行われている。アモルファス酸化物半導体を用いたＴＦＴは、室温成膜が可能であり、フイルム上に作製が可能であるので、フイルム（フレキシブル）ＴＦＴの活性層の材料として最近注目を浴びている。
On the other hand, in order to further reduce the thickness, weight, and breakage resistance of these FPDs, an attempt has been made to use a lightweight and flexible resin substrate instead of a glass substrate.
However, the manufacture of the transistor using the above-described silicon thin film requires a relatively high temperature thermal process and is generally difficult to form directly on a resin substrate having low heat resistance.
Thus, development of TFTs using an amorphous oxide that can be formed at a low temperature, for example, an In—Ga—Zn—O-based amorphous oxide, for a semiconductor thin film has been actively conducted. A TFT using an amorphous oxide semiconductor can be formed at room temperature and can be formed on a film, and thus has recently attracted attention as a material for an active layer of a film (flexible) TFT.
例えば、活性層に薄層（１０ｎｍ）のアモルファスＩｎ−Ｚｎ−Ｏ（ＩＺＯと略記する）を使用したＴＦＴが開示されている（例えば、非特許文献１参照）。 For example, a TFT using a thin (10 nm) amorphous In—Zn—O (abbreviated as IZO) as an active layer is disclosed (for example, see Non-Patent Document 1).
例えば、活性層とゲート絶縁膜との間に、抵抗層として抵抗値が１０１１Ω・ｃｍ以上であるアモルファス酸化物絶縁膜を配したＴＦＴを開示が開示されている（例えば、特許文献１参照）。抵抗層によりオフ電流及びゲートリーク電流が低減する効果が開示され、該機能を発現する上で、抵抗層の膜厚は、１ｎｍ以上２００ｎｍ以下とすることが開示されている（例えば、特許文献１参照）。 For example, a TFT is disclosed in which an amorphous oxide insulating film having a resistance value of 10 11 Ω · cm or more is disposed as a resistance layer between an active layer and a gate insulating film (see, for example, Patent Document 1). ). The effect of reducing the off-state current and the gate leakage current by the resistance layer is disclosed, and it is disclosed that the film thickness of the resistance layer is 1 nm or more and 200 nm or less for exhibiting the function (for example, Patent Document 1). reference).
また、第１絶縁体と酸化物半導体を有する活性層及び第２絶縁体とをこの順に有する積層構造を備え、前記活性層の前記第１絶縁体との界面に位置する第１界面層と前記第２絶縁体との界面に位置する第２界面層を有し、該第１界面層と該第２界面層はバルクの前記活性層より酸素空孔密度が小さい薄膜デバイスが開示されている。該構成の実現は、活性層と第１絶縁体、第２絶縁体の成膜の間に、大気に曝すことなく酸化性処理を施すことによってなされていることからして、第１界面層と第２界面層の金属組成は、活性層と同一であって、酸素空孔密度のみに差があるものである。界面の酸素空孔密度を制御することによりドレイン電流のオン／オフ比が改善されることが開示されている（例えば、特許文献２参照）。 In addition, the first insulating layer, the active layer having an oxide semiconductor, and a laminated structure having a second insulator in this order, a first interface layer located at the interface between the active layer and the first insulator; A thin film device having a second interface layer located at the interface with the second insulator, wherein the first interface layer and the second interface layer have a lower oxygen vacancy density than the bulk active layer is disclosed. Since the structure is realized by performing an oxidizing treatment without exposing to the atmosphere between the active layer, the first insulator, and the second insulator, the first interface layer and The metal composition of the second interface layer is the same as that of the active layer, and only the oxygen vacancy density is different. It is disclosed that the ON / OFF ratio of the drain current is improved by controlling the oxygen vacancy density at the interface (see, for example, Patent Document 2).
また、Ｉｎ２Ｏ３等の酸化物半導体層とＧａ２Ｏ３を含有する酸化物層間材層が積層されて活性層を構成するＴＦＴが開示されている。該構成では、酸化物層間材層はトンネル効果を生じる程度に薄層で酸化物半導体層と積層され、これらの複数の積層構造体を活性層としたＴＦＴが開示されている。酸化物層間材層を設けることにより、酸化物半導体の酸素欠陥を防止されることが開示されている（例えば、特許文献３参照）。
本発明の目的は、活性層にアモルファス酸化物半導体を用いたＴＦＴであって、駆動耐久性及び駆動安定性に優れたＴＦＴを提供することにある。特に、連続駆動時の閾値電圧変動を改善し、駆動耐久性及び駆動安定性に優れたＴＦＴを提供することにある。 An object of the present invention is to provide a TFT using an amorphous oxide semiconductor for an active layer and having excellent driving durability and driving stability. In particular, an object is to provide a TFT that improves threshold voltage fluctuation during continuous driving and has excellent driving durability and driving stability.
本発明の上記課題は下記の手段によって解決された。
＜１＞ 基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、
１）前記活性層がアモルファス酸化物半導体層であり、該アモルファス酸化物半導体の金属成分中のＩｎ原子比率が７０％以上であり、Ｇａ原子比率が２５％以下、Ａｌ原子比率が２５％以下であり、
２）前記ゲート絶縁膜と前記活性層との間に第１界面層を有し、該第１界面層はアモルファス酸化物半導体層であり、該アモルファス酸化物半導体の金属成分中のＧａ原子比率が５％以上、又はＡｌ原子比率が５％以上であり、
３）前記第１界面層のアモルファス酸化物半導体のＧａ及びＡｌ原子比率が前記活性層のアモルファス酸化物半導体のＧａ及びＡｌ原子比率より高いことを特徴とする薄膜電界効果型トランジスタ。
＜２＞ 前記活性層のアモルファス酸化物半導体の金属成分中Ｚｎ原子比率が５％以上であることを特徴とする＜１＞に記載の薄膜電界効果型トランジスタ。
＜３＞ 前記第１界面層の厚みが、０．３ｎｍ以上２．０ｎｍ未満である＜１＞又は＜２＞に記載の薄膜電界効果型トランジスタ。
＜４＞ 基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、
１）前記活性層がアモルファス酸化物半導体層であり、該アモルファス酸化物半導体の金属成分中のＩｎ原子比率が７０％以上であり、Ｇａ原子比率が２５％以下、Ａｌ原子比率が２５％以下であり、
２）前記活性層と前記ソース電極及びドレイン電極の少なくとも一方の間に第２界面層を有し、該第２界面層はアモルファス酸化物半導体層であり、該アモルファス酸化物半導体の金属成分中のＧａ原子比率が５％以上、又はＡｌ原子比率が５％以上であり、
３）前記第２界面層のアモルファス酸化物半導体のＧａ及びＡｌ原子比率が前記活性層のアモルファス酸化物半導体のＧａ及びＡｌ原子比率より高いことを特徴とする薄膜電界効果型トランジスタ。
＜５＞ 前記活性層のアモルファス酸化物半導体の金属成分中Ｚｎ原子比率が５％以上であることを特徴とする＜４＞に記載の薄膜電界効果型トランジスタ。
＜６＞ 前記第２界面層の厚みが、１ｎｍ以上１００ｎｍ未満である＜４＞又は＜５＞に記載の薄膜電界効果型トランジスタ。
＜７＞ 前記活性層の厚みが、１．０ｎｍ以上２０ｎｍ未満である＜１＞〜＜６＞のいずれかに記載の薄膜電界効果型トランジスタ。
The above-described problems of the present invention have been solved by the following means.
<1> A thin film field effect transistor having at least a gate electrode, a gate insulating film, an active layer, a source electrode, and a drain electrode on a substrate,
1) The active layer is an amorphous oxide semiconductor layer, the In atomic ratio in the metal component of the amorphous oxide semiconductor is 70% or more, the Ga atomic ratio is 25% or less, and the Al atomic ratio is 25% or less. Yes,
2) A first interface layer is provided between the gate insulating film and the active layer, the first interface layer is an amorphous oxide semiconductor layer, and a Ga atomic ratio in a metal component of the amorphous oxide semiconductor is 5% or more, or Al atomic ratio is 5% or more,
3) A thin film field effect transistor characterized in that a Ga and Al atomic ratio of the amorphous oxide semiconductor of the first interface layer is higher than a Ga and Al atomic ratio of the amorphous oxide semiconductor of the active layer.
<2> The thin film field-effect transistor according to <1>, wherein a Zn atomic ratio in a metal component of the amorphous oxide semiconductor of the active layer is 5% or more.
<3> The thin film field effect transistor according to <1> or <2>, wherein the thickness of the first interface layer is 0.3 nm or more and less than 2.0 nm.
<4> A thin film field effect transistor having at least a gate electrode, a gate insulating film, an active layer, a source electrode, and a drain electrode on a substrate,
1) The active layer is an amorphous oxide semiconductor layer, the In atomic ratio in the metal component of the amorphous oxide semiconductor is 70% or more, the Ga atomic ratio is 25% or less, and the Al atomic ratio is 25% or less. Yes,
2) A second interface layer is provided between the active layer and at least one of the source electrode and the drain electrode, and the second interface layer is an amorphous oxide semiconductor layer, in the metal component of the amorphous oxide semiconductor. Ga atomic ratio is 5% or more, or Al atomic ratio is 5% or more,
3) The thin film field effect transistor characterized in that the amorphous oxide semiconductor of the second interface layer has a Ga and Al atomic ratio higher than that of the amorphous oxide semiconductor of the active layer.
<5> The thin-film field effect transistor according to <4>, wherein a Zn atomic ratio in a metal component of the amorphous oxide semiconductor of the active layer is 5% or more.
<6> The thin film field effect transistor according to <4> or <5>, wherein the thickness of the second interface layer is 1 nm or more and less than 100 nm.
<7> The thin film field effect transistor according to any one of <1> to <6>, wherein the active layer has a thickness of 1.0 nm or more and less than 20 nm.
非特許文献１は、活性層に薄層（１０ｎｍ）のアモルファスＩｎ−Ｚｎ−Ｏ（ＩＺＯと略記する）を使用したＴＦＴを開示しているが、該構成では、ＴＦＴ伝達特性における閾値がＴＦＴ基板内で大きくバラツキを有する欠点が明らかになった。またＴＦＴを製造後、保管中に、この閾値が変動する問題も明らかになった。更に、２００℃以上に加熱すると、電気特性が大きく変化することも明らかになり、後工程の制約が大きかった。 Non-Patent Document 1 discloses a TFT using a thin layer (10 nm) amorphous In—Zn—O (abbreviated as IZO) as an active layer, but in this configuration, a threshold in TFT transfer characteristics is a TFT substrate. The disadvantage of having a large variation was revealed. Moreover, the problem that this threshold value fluctuates during the storage after manufacturing the TFT was also clarified. Furthermore, it became clear that when heated to 200 ° C. or higher, the electrical characteristics changed greatly, and the restrictions on the post-process were large.
特許文献１は、活性層とゲート絶縁層の間に抵抗層を有する構成を開示していて、抵抗層は、活性層の比抵抗１０１０ｃｍ２／Ｖｓ未満に対して、抵抗層の比抵抗が１０１１ｃｍ２／Ｖｓ以上と高い電気抵抗値を有する層であり、また、抵抗層の膜厚は、１ｎｍ以上２００ｎｍ以下である。該構成により活性層と抵抗層がともにチャネルを形成している。しかしながら、該構成では、高い電気抵抗値を有する抵抗層がゲート絶縁膜界面に存在し、かつキャリア輸送経路となるので、電界効果移動度が低下し、長時間駆動時の閾値シフトも大きい。 Patent Document 1 discloses a configuration having a resistance layer between an active layer and a gate insulating layer, and the resistance layer has a specific resistance of the resistance layer of less than 10 10 cm 2 / Vs of the active layer. Is a layer having a high electric resistance value of 10 11 cm 2 / Vs or more, and the thickness of the resistance layer is 1 nm or more and 200 nm or less. With this configuration, the active layer and the resistance layer together form a channel. However, in this configuration, since a resistance layer having a high electric resistance value exists at the interface of the gate insulating film and serves as a carrier transport path, the field effect mobility is lowered, and the threshold shift during long-time driving is large.
特許文献２は、活性層の両側にそれぞれ、第１界面層と第２界面層を配した構成を開示しているが、第１界面層と第２界面層の金属組成は、活性層と同一であって、酸素空孔密度のみに差があるものである。第１界面層と第２界面層の酸素空孔密度は、活性層の酸素空孔密度より小さく、高い電気抵抗値を有する層である。該構成では、活性層の酸素空孔密度の経時変動を抑制することができない。 Patent Document 2 discloses a configuration in which a first interface layer and a second interface layer are arranged on both sides of the active layer, respectively, but the metal composition of the first interface layer and the second interface layer is the same as that of the active layer. However, only the oxygen vacancy density is different. The oxygen vacancy density of the first interface layer and the second interface layer is smaller than the oxygen vacancy density of the active layer and has a high electric resistance value. With this configuration, it is not possible to suppress temporal variation of the oxygen vacancy density of the active layer.
本発明によると、活性層にアモルファス酸化物半導体を用いたＴＦＴであって、駆動耐久性及び駆動安定性に優れたＴＦＴを提供することができる。特に、連続駆動時の閾値電圧変動を改善すること、かつ、マイナス側に偏っていた電圧閾値を正側にシフトさせ、駆動耐久性及び駆動安定性に優れたＴＦＴを提供することができる。さらに、ＴＦＴ製造後の後工程で熱、酸素、紫外線、などに対する耐久性が向上し、ＴＦＴの保存経時や加熱、によってもＴＦＴ電気特性が変化せず安定なＴＦＴを提供することができる。 According to the present invention, it is possible to provide a TFT using an amorphous oxide semiconductor in an active layer and having excellent driving durability and driving stability. In particular, it is possible to provide a TFT having excellent driving durability and driving stability by improving the threshold voltage fluctuation during continuous driving and shifting the voltage threshold biased to the negative side to the positive side. Furthermore, durability against heat, oxygen, ultraviolet rays, and the like is improved in a later process after manufacturing the TFT, and a TFT having stable TFT characteristics can be provided without changing TFT electrical characteristics even when the TFT is stored or heated.
１．ＴＦＴ
本発明のＴＦＴは、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を順次有し、ゲート電極に電圧を印加して、活性層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有するアクテイブ素子である。ＴＦＴ構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。
1. TFT
The TFT of the present invention has at least a gate electrode, a gate insulating film, an active layer, a source electrode, and a drain electrode in order, and controls the current flowing through the active layer by applying a voltage to the gate electrode, It is an active element having a function of switching a current between electrodes. As the TFT structure, either a staggered structure or an inverted staggered structure can be formed.
本発明のＴＦＴは、基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記活性層がアモルファス酸化物半導体層であり、該アモルファス酸化物半導体の金属成分中のＩｎ原子比率が７０％以上であり、Ｇａ原子比率が２５％以下、Ａｌ原子比率が２５％以下であり、前記ゲート絶縁膜と前記活性層との間に第１界面層を有し、該第１界面層はアモルファス酸化物半導体層であり、該アモルファス酸化物半導体の金属成分中のＧａ原子比率が５％以上、又はＡｌ原子比率が５％以上であり、前記第１界面層のアモルファス酸化物半導体のＧａ及びＡｌ原子比率が前記活性層のアモルファス酸化物半導体のＧａ及びＡｌ原子比率より高い。 The TFT of the present invention is a thin film field effect transistor having at least a gate electrode, a gate insulating film, an active layer, a source electrode and a drain electrode on a substrate, wherein the active layer is an amorphous oxide semiconductor layer, The In atom ratio in the metal component of the amorphous oxide semiconductor is 70% or more, the Ga atom ratio is 25% or less, the Al atom ratio is 25% or less, and between the gate insulating film and the active layer A first interface layer, the first interface layer being an amorphous oxide semiconductor layer, the Ga atom ratio in the metal component of the amorphous oxide semiconductor being 5% or more, or the Al atom ratio being 5% or more The Ga and Al atomic ratio of the amorphous oxide semiconductor of the first interface layer is higher than the Ga and Al atomic ratio of the amorphous oxide semiconductor of the active layer.
本発明のＴＦＴの別の態様は、基板上に、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記活性層がアモルファス酸化物半導体層であり、該アモルファス酸化物半導体の金属成分中のＩｎ原子比率が７０％以上であり、Ｇａ原子比率が２５％以下、Ａｌ原子比率が２５％以下であり、前記活性層と前記ソース電極及びドレイン電極の少なくとも一方の間に第２界面層を有し、該第２界面層はアモルファス酸化物半導体層であり、該アモルファス酸化物半導体の金属成分中のＧａ原子比率が５％以上、又はＡｌ原子比率が５％以上であり、前記第２界面層のアモルファス酸化物半導体のＧａ及びＡｌ原子比率が前記活性層のアモルファス酸化物半導体のＧａ及びＡｌ原子比率より高い。 Another aspect of the TFT of the present invention is a thin film field effect transistor having at least a gate electrode, a gate insulating film, an active layer, a source electrode and a drain electrode on a substrate, wherein the active layer is an amorphous oxide semiconductor. The In atomic ratio in the metal component of the amorphous oxide semiconductor is 70% or more, the Ga atomic ratio is 25% or less, the Al atomic ratio is 25% or less, the active layer, the source electrode, A second interface layer is provided between at least one of the drain electrodes, the second interface layer is an amorphous oxide semiconductor layer, and a Ga atomic ratio in the metal component of the amorphous oxide semiconductor is 5% or more, or Al. The atomic ratio is 5% or more, and the Ga and Al atomic ratios of the amorphous oxide semiconductor of the second interface layer are Ga and Al of the amorphous oxide semiconductor of the active layer. Higher than the ratio of the number of Al atoms.
好ましくは、活性層のアモルファス酸化物半導体のＩｎ原子比率が８０％以上、より好ましくは８５％以上である。
好ましくは、活性層のアモルファス酸化物半導体のＧａ原子比率が２０％以下、より好ましくは１０％以下である。
好ましくは、活性層のアモルファス酸化物半導体のＡｌ原子比率が２０％以下、より好ましくは１０％以下である。
好ましくは、第１界面層のアモルファス酸化物半導体のＧａ原子比率が１５％以上、より好ましくは、３０％以上である。
好ましくは、第１界面層のアモルファス酸化物半導体のＡｌ原子比率が１５％以上、より好ましくは、３０％以上である。
好ましくは、活性層のアモルファス酸化物半導体の金属成分中Ｚｎ原子比率が５％以上であり、より好ましくは、８％以上、更に好ましくは、１０％以上である。
Preferably, the In atomic ratio of the amorphous oxide semiconductor of the active layer is 80% or more, more preferably 85% or more.
Preferably, the Ga atom ratio of the amorphous oxide semiconductor of the active layer is 20% or less, more preferably 10% or less.
Preferably, the Al atomic ratio of the amorphous oxide semiconductor of the active layer is 20% or less, more preferably 10% or less.
Preferably, the Ga atom ratio of the amorphous oxide semiconductor of the first interface layer is 15% or more, more preferably 30% or more.
Preferably, the Al atomic ratio of the amorphous oxide semiconductor of the first interface layer is 15% or more, more preferably 30% or more.
Preferably, the Zn atomic ratio in the metal component of the amorphous oxide semiconductor of the active layer is 5% or more, more preferably 8% or more, and still more preferably 10% or more.
第１界面層の厚みは、好ましくは、０．３ｎｍ以上２．０ｎｍ未満であり、より好ましくは、０．５ｎｍ以上１．５ｎｍ以下、更に好ましくは、０．７ｎｍ以上１．２ｎｍ以下である。 The thickness of the first interface layer is preferably 0.3 nm or more and less than 2.0 nm, more preferably 0.5 nm or more and 1.5 nm or less, and still more preferably 0.7 nm or more and 1.2 nm or less.
１）構造
次に、図面を用いて、詳細に本発明におけるＴＦＴの構造を説明する。
図１は、本発明の薄膜電界効果型トランジスタであって、逆スタガ構造の一例を示す模式図である。基板１がプラスチックフィルムなどの可撓性基板の場合、基板１の一方の面に絶縁層７を配し、その上にゲート電極２、ゲート絶縁膜３、第１界面層６、活性層４を積層して有し、その表面にソース電極５−１とドレイン電極５−２が設置される。
活性層は、Ｉｎ原子比率が７０％以上で、Ｇａ及びＡｌ原子比率が２５％以下のアモルファス酸化物半導体層である。
第１界面層は、Ｇａ又はＡｌ原子比率が５％以上のアモルファス酸化物半導体層であり、活性層のアモルファス酸化物半導体よりＧａ及びＡｌを高い含有率で含有する。
好ましくは、第１界面層の厚みは０．３ｎｍ以上２．０ｎｍ以下であり、活性層の厚みより薄い。
1) Structure Next, the structure of the TFT in the present invention will be described in detail with reference to the drawings.
FIG. 1 is a schematic diagram showing an example of an inverted staggered structure, which is a thin film field effect transistor of the present invention. When the substrate 1 is a flexible substrate such as a plastic film, an insulating layer 7 is disposed on one surface of the substrate 1, and a gate electrode 2, a gate insulating film 3, a first interface layer 6, and an active layer 4 are formed thereon. The source electrode 5-1 and the drain electrode 5-2 are provided on the surface.
The active layer is an amorphous oxide semiconductor layer having an In atomic ratio of 70% or more and a Ga and Al atomic ratio of 25% or less.
The first interface layer is an amorphous oxide semiconductor layer having a Ga or Al atomic ratio of 5% or more, and contains Ga and Al at a higher content than the amorphous oxide semiconductor of the active layer.
Preferably, the thickness of the first interface layer is not less than 0.3 nm and not more than 2.0 nm, and is thinner than the thickness of the active layer.
本発明における構造によれば、第１界面層は活性層がゲート絶縁膜と直接接触することを防ぎ、ゲート絶縁膜の影響で活性層の酸素空孔密度が変動するのを防止することができる。ゲート電極に電圧が印加された時、第１界面層はキャリア輸送には実質的に寄与しないことが好ましく、厚みが活性層に比較して薄く、第１界面層だけでは十分に電流を流すことはできない程度の厚さに薄くするのが好ましい。活性層は、そのアモルファス酸化物半導体組成が高いホール測定移動度を有し、且つその厚みを十分厚くすることにより、高い電界移動度効果を得ることができる。該構成により、高い電界移動度効果を得るとともに、閾値の基板内のバラツキを抑制し、また閾値電圧をよりプラス側の値にできる。そのメカニズムは明らかではないが、活性層よりＧａ又はＡｌをより多く含有する第１界面層は、ゲート絶縁膜との界面で、安定した深いエネルギー準位を形成し、閾値電圧はその深い界面準位で決定されるためと推測される。 According to the structure of the present invention, the first interface layer can prevent the active layer from coming into direct contact with the gate insulating film, and can prevent the oxygen vacancy density of the active layer from fluctuating due to the influence of the gate insulating film. . When a voltage is applied to the gate electrode, it is preferable that the first interface layer does not substantially contribute to carrier transport, the thickness is smaller than that of the active layer, and a sufficient current flows only in the first interface layer. It is preferable to reduce the thickness to such an extent that it cannot be applied. The active layer has a high hole mobility in its amorphous oxide semiconductor composition, and a high electric field mobility effect can be obtained by sufficiently increasing its thickness. With this configuration, it is possible to obtain a high electric field mobility effect, suppress variation in the threshold value in the substrate, and set the threshold voltage to a more positive value. Although the mechanism is not clear, the first interface layer containing more Ga or Al than the active layer forms a stable deep energy level at the interface with the gate insulating film, and the threshold voltage is the deep interface level. It is presumed that it is determined by the order.
図２は、本発明の薄膜電界効果型トランジスタであって、逆スタガ構造の別の態様例を示す模式図である。
プラスチックフィルム基板１１の一方の面に絶縁層１７を配し、その上にゲート電極１２、ゲート絶縁膜１３、活性層１４、第２界面層１６、ソース電極１５−１及びドレイン電極１５−２が積層して設置される。各層を構成する材料は、図１に示した構成と同様の材料が用いられる。
第２界面層は、活性層のアモルファス酸化物半導体よりＧａ又はＡｌを高い含有率で含有するアモルファス酸化物で構成され、ＴＦＴ形成後の後工程でＴＦＴが熱や紫外線などの外部刺激により活性層の電気特性が変質したり、保存安定性が劣化することを防止する。
第２界面層を活性層よりも厚くすることによりさらにその効果を高めることができる。
FIG. 2 is a schematic diagram showing another example of an inverted staggered structure, which is a thin film field effect transistor of the present invention.
An insulating layer 17 is disposed on one surface of the plastic film substrate 11, and a gate electrode 12, a gate insulating film 13, an active layer 14, a second interface layer 16, a source electrode 15-1, and a drain electrode 15-2 are formed thereon. Laminated and installed. As the material constituting each layer, the same material as that shown in FIG. 1 is used.
The second interface layer is made of an amorphous oxide containing Ga or Al at a higher content than the amorphous oxide semiconductor of the active layer, and the TFT is activated by an external stimulus such as heat or ultraviolet rays in the post-process after the TFT is formed. This prevents the electrical characteristics of the product from being altered and the storage stability from deteriorating.
The effect can be further enhanced by making the second interface layer thicker than the active layer.
図３は、本発明の薄膜電界効果型トランジスタであって、トップゲート構造の一例を示す模式図である。基板がプラスチックフィルムなどの可撓性基板の場合、基板２１の一方の面に絶縁層２７を配し、絶縁層上にソース電極２５−１とドレイン電極２５−２が設置され、活性層２４、及び第１界面層２６を積層した後、ゲート絶縁膜２３、ゲート電極２２を形成する。図１に示す逆スタガ型構成におけると同様の効果が得られる。 FIG. 3 is a schematic view showing an example of a top gate structure, which is a thin film field effect transistor of the present invention. When the substrate is a flexible substrate such as a plastic film, the insulating layer 27 is disposed on one surface of the substrate 21, the source electrode 25-1 and the drain electrode 25-2 are disposed on the insulating layer, the active layer 24, And after laminating | stacking the 1st interface layer 26, the gate insulating film 23 and the gate electrode 22 are formed. The same effect as in the inverted staggered configuration shown in FIG. 1 can be obtained.
図４は、本発明の薄膜電界効果型トランジスタであって、トップゲート構造の別の態様例を示す模式図である。基板がプラスチックフィルムなどの可撓性基板の場合、基板３１の一方の面に絶縁層３７を配し、絶縁層上にソース電極３５−１とドレイン電極３５−２が設置され、第２界面層３６、及び活性層３４を積層した後、ゲート絶縁膜３３、ゲート電極３２を形成する。図２に示す逆スタガ型構成におけると同様の効果が得られる。 FIG. 4 is a schematic view showing another example of the top gate structure, which is the thin film field effect transistor of the present invention. When the substrate is a flexible substrate such as a plastic film, an insulating layer 37 is disposed on one surface of the substrate 31, and a source electrode 35-1 and a drain electrode 35-2 are provided on the insulating layer, and a second interface layer 36 and the active layer 34 are stacked, and then the gate insulating film 33 and the gate electrode 32 are formed. The same effect as in the inverted staggered configuration shown in FIG. 2 can be obtained.
図５は、本発明の薄膜電界効果型トランジスタであって、逆スタガ構造の別の態様例を示す模式図である。
プラスチックフィルム基板４１の一方の面に絶縁層４７を配し、その上にゲート電極４２２、ゲート絶縁膜４３、中間層４８、ソース電極４５−１及びドレイン電極４５−２を設置後、第１界面層４６、活性層４４が積層して設置される。各層を構成する材料は、図１に示した構成と同様の材料が用いられる。中間層４８は、ＳｉＯ２等の無機酸化物よりなる層である。
図１に示す逆スタガ型構成におけると同様の効果が得られる。
FIG. 5 is a schematic diagram showing another example of the inverted stagger structure of the thin film field effect transistor of the present invention.
An insulating layer 47 is disposed on one surface of the plastic film substrate 41, and a gate electrode 422, a gate insulating film 43, an intermediate layer 48, a source electrode 45-1, and a drain electrode 45-2 are disposed thereon, and then a first interface. The layer 46 and the active layer 44 are stacked and installed. As the material constituting each layer, the same material as that shown in FIG. 1 is used. The intermediate layer 48 is a layer made of an inorganic oxide such as SiO 2 .
The same effect as in the inverted staggered configuration shown in FIG. 1 can be obtained.
２）電気伝導度
本発明における活性層の電気伝導度について説明する。
電気伝導度とは、物質の電気伝導のしやすさを表す物性値であり、物質のキャリア濃度ｎ、電気素量をｅ、キャリア移動度μとすると物質の電気伝導度σは以下の式で表される。
σ＝ｎｅμ
活性層がｎ型半導体である時はキャリアは電子であり、キャリア濃度とは電子キャリア濃度を、キャリア移動度とは電子移動度を示す。同様に、活性層がｐ型半導体ではキャリアは正孔であり、キャリア濃度とは、正孔キャリア濃度を、キャリア移動度とは正孔移動度を示す。尚、物質のキャリア濃度とキャリア移動度とは、ホール測定により求めることができる。
2) Electrical conductivity The electrical conductivity of the active layer in the present invention will be described.
The electrical conductivity is a physical property value indicating the ease of electrical conduction of a substance. When the carrier concentration n of the substance is e, the elementary charge is e, and the carrier mobility is μ, the electrical conductivity σ of the substance is expressed by the following equation. expressed.
σ = neμ
When the active layer is an n-type semiconductor, the carriers are electrons, the carrier concentration indicates the electron carrier concentration, and the carrier mobility indicates the electron mobility. Similarly, when the active layer is a p-type semiconductor, the carriers are holes, the carrier concentration indicates the hole carrier concentration, and the carrier mobility indicates the hole mobility. The carrier concentration and carrier mobility of the substance can be obtained by Hall measurement.
＜電気伝導度の求め方＞
厚みが分かっている膜のシート抵抗を測定することにより、膜の電気伝導度を求めることができる。半導体の電気伝導度は温度により変化するが、本文記載の電気伝導度は、室温（２０℃）での電気伝導度を示す。
<How to find electrical conductivity>
By measuring the sheet resistance of a film whose thickness is known, the electrical conductivity of the film can be determined. Although the electrical conductivity of a semiconductor changes with temperature, the electrical conductivity described in the text indicates the electrical conductivity at room temperature (20 ° C.).
３）ゲート絶縁膜
ゲート絶縁膜としては、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁体、又はそれらの化合物を少なくとも二つ以上含む混晶化合物が用いられる。また、ポリイミドのような高分子絶縁体もゲート絶縁膜として用いることができる。
3) Gate insulating film As the gate insulating film, at least two or more insulators such as SiO 2 , SiN x , SiON, Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , and HfO 2 are used. A mixed crystal compound is used. A polymer insulator such as polyimide can also be used as the gate insulating film.
ゲート絶縁膜の膜厚としては１０ｎｍ〜１０μｍが好ましい。ゲート絶縁膜はリーク電流を減らす、電圧耐性を上げる為に、ある程度膜厚を厚くする必要がある。しかし、ゲート絶縁膜の膜厚を厚くすると、ＴＦＴの駆動電圧の上昇を招く結果となる。その為、ゲート絶縁膜の膜厚は無機絶縁体だと５０ｎｍ〜１０００ｎｍ、高分子絶縁体だと０．５μｍ〜５μｍで用いられることが、より好ましい。特に、ＨｆＯ２のような高誘電率絶縁体をゲート絶縁膜に用いると、膜厚を厚くしても、低電圧でのＴＦＴ駆動が可能であるので、特に好ましい。 The thickness of the gate insulating film is preferably 10 nm to 10 μm. The gate insulating film needs to be thickened to some extent in order to reduce leakage current and increase voltage resistance. However, increasing the thickness of the gate insulating film results in an increase in the driving voltage of the TFT. Therefore, it is more preferable that the film thickness of the gate insulating film is 50 nm to 1000 nm for an inorganic insulator and 0.5 μm to 5 μm for a polymer insulator. In particular, it is particularly preferable to use a high dielectric constant insulator such as HfO 2 for the gate insulating film because TFT driving at a low voltage is possible even if the film thickness is increased.
４）活性層
本発明に用いられる活性層は、アモルファス酸化物半導体層であり、該アモルファス酸化物半導体の金属成分中のＩｎ原子比率が７０％以上であり、Ｇａ原子比率が２５％以下、Ａｌ原子比率が２５％以下である。
好ましくは、活性層のアモルファス酸化物半導体のＩｎ原子比率が８０％以上、より好ましくは８５％以上である。
好ましくは、活性層のアモルファス酸化物半導体のＧａ原子比率が２０％以下、より好ましくは１０％以下である。
好ましくは、活性層のアモルファス酸化物半導体のＡｌ原子比率が２０％以下、より好ましくは１０％以下である。
好ましくは、活性層のアモルファス酸化物半導体の金属成分中Ｚｎ原子比率が５％以上であり、より好ましくは、８％以上、更に好ましくは、１０％以上である。
4) Active layer The active layer used in the present invention is an amorphous oxide semiconductor layer, the In atomic ratio in the metal component of the amorphous oxide semiconductor is 70% or more, the Ga atomic ratio is 25% or less, Al The atomic ratio is 25% or less.
Preferably, the In atomic ratio of the amorphous oxide semiconductor of the active layer is 80% or more, more preferably 85% or more.
Preferably, the Ga atom ratio of the amorphous oxide semiconductor of the active layer is 20% or less, more preferably 10% or less.
Preferably, the Al atomic ratio of the amorphous oxide semiconductor of the active layer is 20% or less, more preferably 10% or less.
Preferably, the Zn atomic ratio in the metal component of the amorphous oxide semiconductor of the active layer is 5% or more, more preferably 8% or more, and still more preferably 10% or more.
アモルファス酸化物半導体は、低温で成膜可能である為に、プラスティックのような可撓性のある樹脂基板に作製が可能である。本発明に好ましいアモルファス酸化物半導体としては、Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ ８９，０６２１０３（２００６）に開示されているような、ＩｎとＺｎを含む酸化物用いることができる。さらに、Ｉｎ、Ｚｎに加え、Ｇａ、Ａｌを含有してもよい。
具体的に本発明に係るアモルファス酸化物半導体は、Ｉｎ−Ｏを結晶構造に含むもの、Ｉｎ−Ｇａ−Ｚｎ−Ｏを結晶構造に含もの（ＩＧＺＯと略記する）が好ましい。この組成のアモルファス酸化物半導体の特徴としては、電気伝導度が増加するにつれ、電子移動度が増加する傾向を示す。また、電気伝導度を制御するには、成膜中の酸素分圧により制御が可能であることが特開２００６−１６５５２９号公報に開示されている。
Since an amorphous oxide semiconductor can be formed at a low temperature, it can be formed on a flexible resin substrate such as a plastic. As an amorphous oxide semiconductor preferable for the present invention, an oxide containing In and Zn as disclosed in Applied Physics Letters 89,062103 (2006) can be used. Furthermore, in addition to In and Zn, Ga and Al may be contained.
Specifically, the amorphous oxide semiconductor according to the present invention preferably includes In—O in the crystal structure and In—Ga—Zn—O in the crystal structure (abbreviated as IGZO). As an amorphous oxide semiconductor having this composition, the electron mobility tends to increase as the electrical conductivity increases. Japanese Patent Application Laid-Open No. 2006-165529 discloses that the electric conductivity can be controlled by the partial pressure of oxygen during film formation.
＜活性層の電気伝導度＞
本発明における活性層は、好ましくは、電気伝導度が１０−４Ｓｃｍ−１以上１０２Ｓｃｍ−１未満である。より好ましくは１０−１Ｓｃｍ−１以上１０２Ｓｃｍ−１未満である。
＜活性層の電気伝導度＞
本発明における活性層の酸素空孔密度と第１界面層の酸素空孔密度は、好ましくは等しい。好ましくは、活性層と第２界面層の酸素空孔密度が等しい。
酸素空孔密度は、ホール効果測定法にて測定されたキャリア濃度が酸素空孔密度によって表される。酸素空孔密度は、ホール効果測定法によるキャリア濃度測定により測定される。
−ホール効果測定法によるキャリア濃度測定−
物性測定用サンプルのキャリア濃度の測定には、ＲｅｓｉＴｅｓｔ８３００型（東陽テクニカ社製）を用いてホール効果測定を行うことにより求める。ホール効果測定は２０℃の環境下で行う。キャリア濃度測定用サンプルの膜厚測定には、触針式表面形状測定機ＤｅｋＴａｋ−６Ｍ（ＵＬＢＡＣ社製）を用いることができる。測定用サンプルの膜厚は、活性層と同条件で成膜した１００ｎｍ厚のサンプルを用いることができる。電極はＡｌを用いることができる。
<Electrical conductivity of active layer>
The active layer in the present invention preferably has an electric conductivity of 10 −4 Scm −1 or more and less than 10 2 Scm −1 . More preferably, it is 10 −1 Scm −1 or more and less than 10 2 Scm −1 .
<Electrical conductivity of active layer>
In the present invention, the oxygen vacancy density of the active layer and the oxygen vacancy density of the first interface layer are preferably equal. Preferably, the active layer and the second interface layer have the same oxygen vacancy density.
In the oxygen vacancy density, the carrier concentration measured by the Hall effect measurement method is represented by the oxygen vacancy density. The oxygen vacancy density is measured by measuring the carrier concentration by the Hall effect measurement method.
-Carrier concentration measurement by Hall effect measurement method-
The carrier concentration of the sample for measuring physical properties is determined by performing Hall effect measurement using ResiTest 8300 type (manufactured by Toyo Technica Co., Ltd.). Hall effect measurement is performed in an environment of 20 ° C. A stylus type surface shape measuring machine DekTak-6M (manufactured by ULBAC) can be used to measure the film thickness of the carrier concentration measurement sample. As the film thickness of the measurement sample, a 100 nm thick sample formed under the same conditions as the active layer can be used. Al can be used for the electrode.
＜電気伝導度の調整手段＞
活性層の電気伝導度の調整手段としては、活性層が酸化物半導体である場合は下記の手段を挙げることが出来る。第１界面層及び第２界面層の電気伝導度を調製する場合も同様に下記の手段を用いることが出来る。
（１）酸素欠陥による調整
酸化物半導体において、酸素欠陥ができると、キャリア電子が発生し、電気伝導度が大きくなることが知られている。よって、酸素欠陥量を調整することにより、酸化物半導体の電気伝導度を制御することが可能である。酸素欠陥量を制御する具体的な方法としては、成膜中の酸素分圧、成膜後の後処理時の酸素濃度と処理時間等がある。ここでいう後処理とは、具体的に１００℃以上の熱処理、酸素プラズマ、ＵＶオゾン処理がある。これらの方法の中でも、生産性の観点から成膜中の酸素分圧を制御する方法が好ましい。成膜中の酸素分圧を調整することにより、酸化物半導体の電気伝導度の制御ができることは、特開２００６−１６５５２９号公報に開示されており、本手法を利用することができる。
<Measuring means for electrical conductivity>
As a means for adjusting the electric conductivity of the active layer, the following means can be cited when the active layer is an oxide semiconductor. Similarly, the following means can be used when adjusting the electrical conductivity of the first interface layer and the second interface layer.
(1) Adjustment by oxygen defect It is known that when an oxygen defect is formed in an oxide semiconductor, carrier electrons are generated and electric conductivity is increased. Therefore, the electric conductivity of the oxide semiconductor can be controlled by adjusting the amount of oxygen defects. Specific methods for controlling the amount of oxygen defects include oxygen partial pressure during film formation, oxygen concentration and treatment time during post-treatment after film formation, and the like. Specific examples of post-treatment include heat treatment at 100 ° C. or higher, oxygen plasma, and UV ozone treatment. Among these methods, a method of controlling the oxygen partial pressure during film formation is preferable from the viewpoint of productivity. JP-A 2006-165529 discloses that the electric conductivity of an oxide semiconductor can be controlled by adjusting the oxygen partial pressure during film formation, and this technique can be used.
（２）組成比による調整
酸化物半導体の金属組成比を変えることにより、電気伝導度が変化することが知られている。例えば、ＩｎＧａＺｎ１−ＸＭｇＸＯ４において、Ｍｇの比率が増えていくと、電気伝導度が小さくなることが、特開２００６−１６５５２９号公報に開示されている。また、（Ｉｎ２Ｏ３）１−Ｘ（ＺｎＯ）Ｘの酸化物系において、Ｚｎ／Ｉｎ比が１０％以上では、Ｚｎ比率が増加するにつれ、電気伝導度が小さくなることが報告されている（「透明導電膜の新展開ＩＩ」シーエムシー出版、Ｐ．３４−３５）。これら組成比を変える具体的な方法としては、例えば、スパッタによる成膜方法においては、組成比が異なるターゲットを用いる。または、多元のターゲットにより、共スパッタし、そのスパッタレートを個別に調整することにより、膜の組成比を変えることが可能である。
(2) Adjustment by composition ratio It is known that the electrical conductivity changes by changing the metal composition ratio of an oxide semiconductor. For example, Japanese Patent Laid-Open No. 2006-165529 discloses that in InGaZn 1-X Mg X O 4 , the electrical conductivity decreases as the Mg ratio increases. In addition, in the oxide system of (In 2 O 3 ) 1-X (ZnO) X , it has been reported that when the Zn / In ratio is 10% or more, the electrical conductivity decreases as the Zn ratio increases. ("New development of transparent conductive film II", CMC Publishing, P.34-35). As specific methods for changing these composition ratios, for example, in a film formation method by sputtering, targets having different composition ratios are used. Alternatively, it is possible to change the composition ratio of the film by co-sputtering with a multi-target and adjusting the sputtering rate individually.
（３）不純物による調整
酸化物半導体に、Ｌｉ，Ｎａ，Ｍｎ，Ｎｉ，Ｐｄ，Ｃｕ，Ｃｄ，Ｃ，Ｎ，Ｐ等の元素を不純物として添加することにより、電子キャリア濃度を減少させること、つまり電気伝導度を小さくすることが可能であることが、特開２００６−１６５５２９号公報に開示されている。不純物を添加する方法としては、酸化物半導体と不純物元素とを共蒸着により行う、成膜された酸化物半導体膜に不純物元素のイオンをイオンドープ法により行う等がある。
(3) Adjustment by impurities By adding an element such as Li, Na, Mn, Ni, Pd, Cu, Cd, C, N, or P to an oxide semiconductor as an impurity, the electron carrier concentration is reduced. It is disclosed in Japanese Patent Application Laid-Open No. 2006-165529 that electric conductivity can be reduced. As a method for adding an impurity, an oxide semiconductor and an impurity element are co-evaporated, an ion of the impurity element is added to the formed oxide semiconductor film by an ion doping method, or the like.
（４）酸化物半導体材料による調整
上記（１）〜（３）においては、同一酸化物半導体系での電気伝導度の調整方法を述べたが、もちろん酸化物半導体材料を変えることにより、電気伝導度を変えることができる。例えば、一般的にＳｎＯ２系酸化物半導体は、Ｉｎ２Ｏ３系酸化物半導体に比べて電気伝導度が小さいことが知られている。このように酸化物半導体材料を変えることにより、電気伝導度の調整が可能である。特に電気伝導度の小さい酸化物材料としては、Ａｌ２Ｏ３、Ｇａ２Ｏ３、ＺｒＯ２、Ｙ２Ｏ３、Ｔａ２Ｏ３、ＭｇＯ、ＨｆＯ３等の酸化物絶縁体材料が知られており、これらを用いることも可能である。
電気伝導度を調整する手段としては、上記（１）〜（４）の方法を単独に用いても良いし、組み合わせても良い。
(4) Adjustment by oxide semiconductor material In the above (1) to (3), the method for adjusting the electric conductivity in the same oxide semiconductor system has been described. Of course, the electric conductivity can be changed by changing the oxide semiconductor material. You can change the degree. For example, it is generally known that a SnO 2 oxide semiconductor has a lower electrical conductivity than an In 2 O 3 oxide semiconductor. By changing the oxide semiconductor material in this manner, the electric conductivity can be adjusted. Particularly known oxide materials with low electrical conductivity include oxide insulator materials such as Al 2 O 3 , Ga 2 O 3 , ZrO 2 , Y 2 O 3 , Ta 2 O 3 , MgO, and HfO 3. These can also be used.
As means for adjusting the electrical conductivity, the above methods (1) to (4) may be used alone or in combination.
＜活性層の形成方法＞
活性層の成膜方法は、酸化物半導体の多結晶焼結体をターゲットとして、気相成膜法を用いるのが良い。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）が適している。さらに、量産性の観点から、スパッタリング法が好ましい。
<Method for forming active layer>
As a method for forming the active layer, a vapor phase film forming method is preferably used with a polycrystalline sintered body of an oxide semiconductor as a target. Among vapor deposition methods, sputtering and pulsed laser deposition (PLD) are suitable. Furthermore, the sputtering method is preferable from the viewpoint of mass productivity.
例えば、ＲＦマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。酸素流量が多いほど電気伝導度を小さくすることができる。
第１界面層及び第２界面層の成膜も同様に上記の手段を用いることが出来る。
For example, the film is formed by controlling the degree of vacuum and the oxygen flow rate by RF magnetron sputtering deposition. The greater the oxygen flow rate, the smaller the electrical conductivity.
Similarly, the above-described means can be used for forming the first interface layer and the second interface layer.
成膜した膜は、周知のＸ線回折法によりアモルファス膜であることが確認できる。
また、膜厚は触針式表面形状測定により求めることができる。組成比は、ＲＢＳ（ラザフォード後方散乱）分析法により求めることができる。
The formed film can be confirmed to be an amorphous film by a known X-ray diffraction method.
The film thickness can be determined by stylus surface shape measurement. The composition ratio can be determined by an RBS (Rutherford backscattering) analysis method.
５）第１界面層及び第２界面層
本発明の第１界面層は、アモルファス酸化物半導体層であり、該アモルファス酸化物半導体の金属成分中のＧａ原子比率が５％以上、又はＡｌ原子比率が５％以上であり、第１界面層のアモルファス酸化物半導体のＧａ及びＡｌ原子比率が活性層のアモルファス酸化物半導体のＧａ及びＡｌ原子比率より高い。
本発明の第２界面層は、アモルファス酸化物半導体層であり、該アモルファス酸化物半導体の金属成分中のＧａ原子比率が５％以上、又はＡｌ原子比率が５％以上であり、第２界面層のアモルファス酸化物半導体のＧａ及びＡｌ原子比率が活性層のアモルファス酸化物半導体のＧａ及びＡｌ原子比率より高い。
第１界面層及び第２界面層の金属原子比率を上記範囲に制御することにより、活性層の界面における酸素欠陥の経時変化を抑制することができ、閾値電圧の経時安定性が向上すること、及び閾値電圧の面内均一性が増加する利点を生じる。
上記範囲の下限を下まわると、閾値電圧の経時変化が増大したり、閾値電圧のばらつきが増大するので好ましくなく、上限を超えると移動度が低下したり、ヒステレシスが増加するので好ましくない。
5) 1st interface layer and 2nd interface layer The 1st interface layer of this invention is an amorphous oxide semiconductor layer, Ga atomic ratio in the metal component of this amorphous oxide semiconductor is 5% or more, or Al atomic ratio Is 5% or more, and the Ga and Al atomic ratio of the amorphous oxide semiconductor of the first interface layer is higher than the Ga and Al atomic ratio of the amorphous oxide semiconductor of the active layer.
The second interface layer of the present invention is an amorphous oxide semiconductor layer, and the Ga atom ratio in the metal component of the amorphous oxide semiconductor is 5% or more, or the Al atom ratio is 5% or more. The Ga and Al atomic ratio of the amorphous oxide semiconductor is higher than the Ga and Al atomic ratio of the amorphous oxide semiconductor of the active layer.
By controlling the metal atomic ratio of the first interface layer and the second interface layer within the above range, it is possible to suppress the time-dependent change of oxygen defects at the interface of the active layer, and to improve the temporal stability of the threshold voltage And the advantage of increased in-plane uniformity of the threshold voltage.
If the lower limit of the above range is not reached, it is not preferable because the change in threshold voltage with time or the variation in threshold voltage increases, which is not preferable. If the upper limit is exceeded, mobility is lowered or hysteresis is increased.
本発明に好ましいアモルファス酸化物半導体としては、特開２００６−１６５５２９号公報に開示されているような、Ｉｎ、Ｇａ及びＺｎを含有する酸化物を用いることができる。
好ましくは、Ｉｎ−Ｇａ−Ｚｎ−Ｏを含み、結晶状態における組成がＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）で表されるアモルファス酸化物半導体が好ましい。特に、ＩｎＧａＺｎＯ４が好ましい。
Ａｌ含有アモルファス酸化物なども好ましく用いることができる。例えば、Ｉｎ、ＺｎにＡｌを含有させたアモルファス酸化物半導体が好ましい。
As an amorphous oxide semiconductor preferable for the present invention, an oxide containing In, Ga, and Zn as disclosed in JP-A-2006-165529 can be used.
Preferably, an amorphous oxide semiconductor containing In—Ga—Zn—O and having a composition in a crystalline state represented by InGaO 3 (ZnO) m (m is a natural number of less than 6) is preferable. In particular, InGaZnO 4 is preferable.
Al-containing amorphous oxides can also be preferably used. For example, an amorphous oxide semiconductor in which Al is contained in In and Zn is preferable.
本発明に於いては、第１界面層及び第２界面層の電気伝導度は特に限定されるものではないが、活性層と同等若しくはそれより低くても良い。 In the present invention, the electric conductivity of the first interface layer and the second interface layer is not particularly limited, but may be equal to or lower than that of the active layer.
６）ゲート電極
本発明におけるゲート電極としては、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、またはＡｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。
ゲート電極の厚みは、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。
6) Gate electrode Examples of the gate electrode in the present invention include metals such as Al, Mo, Cr, Ta, Ti, Au, or Ag, alloys such as Al-Nd and APC, tin oxide, zinc oxide, indium oxide, Preferable examples include metal oxide conductive films such as indium tin oxide (ITO) and zinc indium oxide (IZO), organic conductive compounds such as polyaniline, polythiophene, and polypyrrole, or mixtures thereof.
The thickness of the gate electrode is preferably 10 nm or more and 1000 nm or less.
ゲート電極の成膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。またゲート電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。 The method for forming the gate electrode is not particularly limited, and is a wet method such as a printing method or a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, a CVD method, a plasma CVD method, or the like. It can be formed on the substrate according to a method appropriately selected in consideration of suitability with the material from among the chemical methods described above. For example, when ITO is selected, it can be performed according to a direct current or high frequency sputtering method, a vacuum deposition method, an ion plating method, or the like. When an organic conductive compound is selected as the material for the gate electrode, it can be performed according to a wet film forming method.
７）ソース電極及びドレイン電極
本発明におけるソース電極及びドレイン電極材料として、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、またはＡｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。
ソース電極及びドレイン電極の厚みは、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。
7) Source electrode and drain electrode As the source electrode and drain electrode material in the present invention, for example, metal such as Al, Mo, Cr, Ta, Ti, Au, or Ag, alloy such as Al-Nd, APC, tin oxide, Preferred examples include metal oxide conductive films such as zinc oxide, indium oxide, indium tin oxide (ITO), and zinc indium oxide (IZO), organic conductive compounds such as polyaniline, polythiophene, and polypyrrole, or mixtures thereof. .
The thickness of the source electrode and the drain electrode is preferably 10 nm or more and 1000 nm or less.
ソース電極及びドレイン電極の製膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。またソース電極及びドレイン電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。 The film formation method of the source electrode and the drain electrode is not particularly limited, and is a wet method such as a printing method and a coating method, a physical method such as a vacuum deposition method, a sputtering method, and an ion plating method, CVD, and plasma. It can be formed on the substrate according to a method appropriately selected in consideration of suitability with the material from a chemical method such as a CVD method. For example, when ITO is selected, it can be performed according to a direct current or high frequency sputtering method, a vacuum deposition method, an ion plating method, or the like. Further, when an organic conductive compound is selected as a material for the source electrode and the drain electrode, it can be performed according to a wet film forming method.
８）中間層
図５に示されるように、ソース・ドレイン電極を形成した後に活性層が成膜されるボトムコンタクト型構成の場合、ゲート絶縁膜２３の上に中間層７を設置した後にソース電極５−２１及びドレイン電極５−２２を設置するのが好ましい。
中間層は、ゲート絶縁膜と酸化物半導体層との界面の密着強度を高める層である。特に
ゲート絶縁膜を有機材料で形成した場合に有効で、該中間層の設置により界面の電気特性が安定化する。
中間層に用いられる材料としては、ＭｇＯ、ＳｉＯ、ＳｉＯ２、Ａｌ２Ｏ３、ＧｅＯ、ＮｉＯ、ＣａＯ、ＢａＯ、Ｆｅ２Ｏ３、Ｙ２Ｏ３、ＴｉＯ２等の金属酸化物、ＳｉＮｘ、ＳｉＮｘＯｙ等の金属窒化物、ＭｇＦ２、ＬｉＦ、ＡｌＦ３、ＣａＦ２等の金属フッ化物等が挙げられる。好ましくは、アモルファス膜ＳｉＯ２膜である。
本発明に於ける中間層の厚みは、好ましくは、１ｎｍ〜５００ｎｍであり、より好ましくは２ｎｍ〜１００ｎｍであり、さらに好ましくは５ｎｍ〜５０ｎｍである。
8) Intermediate layer As shown in FIG. 5, in the case of the bottom contact type structure in which the active layer is formed after the source / drain electrodes are formed, the source electrode is provided after the intermediate layer 7 is disposed on the gate insulating film 23. It is preferable to install 5-21 and the drain electrode 5-22.
The intermediate layer is a layer that increases the adhesion strength at the interface between the gate insulating film and the oxide semiconductor layer. This is particularly effective when the gate insulating film is formed of an organic material, and the electrical characteristics of the interface are stabilized by the provision of the intermediate layer.
Materials used for the intermediate layer include MgO, SiO, SiO 2 , Al 2 O 3 , GeO, NiO, CaO, BaO, Fe 2 O 3 , Y 2 O 3 , TiO 2 and other metal oxides, SiN x , Examples thereof include metal nitrides such as SiN x O y and metal fluorides such as MgF 2 , LiF, AlF 3 , and CaF 2 . An amorphous film SiO 2 film is preferable.
The thickness of the intermediate layer in the present invention is preferably 1 nm to 500 nm, more preferably 2 nm to 100 nm, and further preferably 5 nm to 50 nm.
中間層の形成方法については、特に限定はなく、例えば、真空蒸着法、スパッタリング法、反応性スパッタリング法、ＭＢＥ（分子線エピタキシ）法、クラスターイオンビーム法、イオンプレーティング法、プラズマ重合法（高周波励起イオンプレーティング法）、プラズマＣＶＤ法、レーザーＣＶＤ法、熱ＣＶＤ法、ガスソースＣＶＤ法、コーティング法、印刷法、又は転写法を適用できる。 The method for forming the intermediate layer is not particularly limited. For example, the vacuum deposition method, the sputtering method, the reactive sputtering method, the MBE (molecular beam epitaxy) method, the cluster ion beam method, the ion plating method, the plasma polymerization method (high frequency) Excited ion plating method), plasma CVD method, laser CVD method, thermal CVD method, gas source CVD method, coating method, printing method, or transfer method can be applied.
９）基板
本発明に用いられる基板は特に限定されることはなく、例えばＹＳＺ（ジルコニア安定化イットリウム）、ガラス等の無機材料、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル、ポリスチレン、ポリカ−ボネ−ト、ポリエ−テルスルホン、ポリアリレ−ト、アリルジグリコ−ルカ−ボネ−ト、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の合成樹脂等の有機材料、などが挙げられる。前記有機材料の場合、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、低吸湿性等に優れていることが好ましい。
9) Substrate The substrate used in the present invention is not particularly limited. For example, YSZ (zirconia stabilized yttrium), inorganic materials such as glass, polyethylene terephthalate, polybutylene terephthalate, polyethylene naphthalate Synthetic resins such as polyester such as polyester, polystyrene, polycarbonate, polyethersulfone, polyarylate, allyl diglycol carbonate, polyimide, polycycloolefin, norbornene resin, poly (chlorotrifluoroethylene), etc. Organic materials, and the like. In the case of the organic material, it is preferable that the organic material is excellent in heat resistance, dimensional stability, solvent resistance, electrical insulation, workability, low air permeability, low moisture absorption, and the like.
本発明においては特に可撓性基板が好ましく用いられる。可撓性基板に用いる材料としては、透過率の高い有機プラスチックフィルムが好ましく、例えばポリエチレンテレフタレート、ポリブチレンフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等のプラスティックフィルムを用いることができる。また、フィルム状プラスティック基板には、絶縁性が不十分の場合は絶縁層、水分や酸素の透過を防止するためのガスバリア層、フィルム状プラスティック基板の平坦性や電極や活性層との密着性を向上するためのアンダーコート層等を備えることも好ましい。 In the present invention, a flexible substrate is particularly preferably used. The material used for the flexible substrate is preferably an organic plastic film having a high transmittance. For example, polyesters such as polyethylene terephthalate, polybutylene phthalate, polyethylene naphthalate, polystyrene, polycarbonate, polyethersulfone, polyarylate, polyimide, polycyclo Plastic films such as olefin, norbornene resin, and poly (chlorotrifluoroethylene) can be used. In addition, if the insulating property is insufficient for the film-like plastic substrate, the insulating layer, the gas barrier layer for preventing the transmission of moisture and oxygen, the flatness of the film-like plastic substrate and the adhesion with the electrode and active layer It is also preferable to provide an undercoat layer or the like for improvement.
ここで、可撓性基板の厚みは、５０μｍ以上５００μｍ以下とすることが好ましい。これは、可撓性基板の厚みを５０μｍ未満とした場合には、基板自体が十分な平坦性を保持することが難しいためである。また、可撓性基板の厚みを５００μｍよりも厚くした場合には、基板自体を自由に曲げることが困難になる、すなわち基板自体の可撓性が乏しくなるためである。 Here, the thickness of the flexible substrate is preferably 50 μm or more and 500 μm or less. This is because it is difficult for the substrate itself to maintain sufficient flatness when the thickness of the flexible substrate is less than 50 μm. Further, when the thickness of the flexible substrate is more than 500 μm, it is difficult to bend the substrate itself freely, that is, the flexibility of the substrate itself is poor.
１０）保護絶縁膜
必要によって、ＴＦＴ上に保護絶縁膜を設けても良い。保護絶縁膜は、半導体層を大気による劣化から保護する目的や、ＴＦＴ上に作製される電子デバイスとを絶縁する目的がある。
10) Protective insulating film If necessary, a protective insulating film may be provided on the TFT. The protective insulating film has the purpose of protecting the semiconductor layer from deterioration due to the atmosphere and the purpose of insulating the electronic device manufactured over the TFT.
その具体例としては、ＭｇＯ、ＳｉＯ、ＳｉＯ２、Ａｌ２Ｏ３、ＧｅＯ、ＮｉＯ、ＣａＯ、ＢａＯ、Ｆｅ２Ｏ３、Ｙ２Ｏ３、ＴｉＯ２等の金属酸化物、ＳｉＮｘ、ＳｉＮｘＯｙ等の金属窒化物、ＭｇＦ２、ＬｉＦ、ＡｌＦ３、ＣａＦ２等の金属フッ化物、ポリエチレン、ポリプロピレン、ポリメチルメタクリレート、ポリイミド、ポリウレア、ポリテトラフルオロエチレン、ポリクロロトリフルオロエチレン、ポリジクロロジフルオロエチレン、クロロトリフルオロエチレンとジクロロジフルオロエチレンとの共重合体、テトラフルオロエチレンと少なくとも１種のコモノマーとを含むモノマー混合物を共重合させて得られる共重合体、共重合主鎖に環状構造を有する含フッ素共重合体、吸水率１％以上の吸水性物質、吸水率０．１％以下の防湿性物質等が挙げられる。 Specific examples, MgO, SiO, SiO 2, Al 2 O 3, GeO, NiO, CaO, BaO, Fe 2 O 3, Y 2 O 3, TiO metal oxides such as 2, SiN x, SiN x O metal nitrides such as y , metal fluorides such as MgF 2 , LiF, AlF 3 , and CaF 2 , polyethylene, polypropylene, polymethyl methacrylate, polyimide, polyurea, polytetrafluoroethylene, polychlorotrifluoroethylene, polydichlorodifluoroethylene , A copolymer of chlorotrifluoroethylene and dichlorodifluoroethylene, a copolymer obtained by copolymerizing a monomer mixture containing tetrafluoroethylene and at least one comonomer, and a copolymer main chain containing a cyclic structure. Fluorine copolymer, water-absorbing substance with water absorption of 1% or more, water absorption Examples include moisture-proof substances having a rate of 0.1% or less.
保護絶縁膜の形成方法については、特に限定はなく、例えば、真空蒸着法、スパッタリング法、反応性スパッタリング法、ＭＢＥ（分子線エピタキシ）法、クラスターイオンビーム法、イオンプレーティング法、プラズマ重合法（高周波励起イオンプレーティング法）、プラズマＣＶＤ法、レーザーＣＶＤ法、熱ＣＶＤ法、ガスソースＣＶＤ法、コーティング法、印刷法、転写法を適用できる。 The method for forming the protective insulating film is not particularly limited. For example, a vacuum deposition method, a sputtering method, a reactive sputtering method, an MBE (molecular beam epitaxy) method, a cluster ion beam method, an ion plating method, a plasma polymerization method ( High frequency excitation ion plating method), plasma CVD method, laser CVD method, thermal CVD method, gas source CVD method, coating method, printing method, transfer method can be applied.
１１）後処理
必要によって、ＴＦＴの後処理として、熱処理を行っても良い。熱処理としては、温度１００℃以上で、大気下または窒素雰囲気下で行う。熱処理を行う工程としては、半導体層を成膜後でも良いし、ＴＦＴ作製工程の最後に行っても良い。熱処理を行うことにより、ＴＦＴの特性の面内バラつきが抑制される、駆動安定性が向上する等の効果がある。
11) Post-treatment If necessary, heat treatment may be performed as a post-treatment of the TFT. The heat treatment is performed at a temperature of 100 ° C. or higher in the air or in a nitrogen atmosphere. The heat treatment may be performed after the semiconductor layer is formed or at the end of the TFT manufacturing process. By performing the heat treatment, there are effects such as suppression of in-plane variation in TFT characteristics and improvement in driving stability.
（応用）
本発明の電界効果型薄膜トランジスタは、液晶やＥＬ素子を用いた画像表示装置、特にＦＰＤのスイッチング素子、駆動素子として用いることができる。特に、フレキシブルＦＰＤ装置のスイッチング素子、駆動素子として用いるのが適している。
また、本発明の電界効果型薄膜トランジスタは、表示装置以外にも、有機プラスチックフィルムのような可撓性基板上に本発明の電界効果型薄膜トランジスタを形成し、ＩＣカードやＩＤタグなどに幅広く応用が可能である。
(application)
The field effect thin film transistor of the present invention can be used as an image display device using a liquid crystal or an EL element, particularly as an FPD switching element or driving element. In particular, it is suitable for use as a switching element and a driving element of a flexible FPD device.
In addition to the display device, the field effect thin film transistor of the present invention can be widely applied to IC cards, ID tags, etc. by forming the field effect thin film transistor of the present invention on a flexible substrate such as an organic plastic film. Is possible.
以下に、本発明の薄膜電界効果型トランジスタについて、実施例により説明するが、本発明はこれら実施例により何ら限定されるものではない。 Hereinafter, the thin film field effect transistor of the present invention will be described with reference to examples, but the present invention is not limited to these examples.
実施例１
１．ＴＦＴ素子の作製
１）本発明のＴＦＴ素子１の作製
下記により図５の構成のＴＦＴ素子１を作製した。
・基板４１：厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）フィルムを用いた。
・絶縁層４７：ＳｉＯＮを５００ｎｍの厚みにスパッタリング蒸着法により蒸着した。
・ゲート電極４２：厚さ４０ｎｍのモリブデン層をスパッタリング蒸着法により成膜し、フォトリソグラフィー法およびエッチングによりストライプ状のゲート電極を形成した。
・ゲート絶縁膜４３：アクリル樹脂をスピンコートした後、焼成して０．５μｍ厚のゲート絶縁膜４３を形成した。
Example 1
1. Production of TFT Element 1) Production of TFT Element 1 of the Present Invention A TFT element 1 having the structure shown in FIG.
Substrate 41: A polyethylene naphthalate (PEN) film having a thickness of 125 μm was used.
Insulating layer 47: SiON was deposited to a thickness of 500 nm by a sputtering deposition method.
Gate electrode 42: A molybdenum layer having a thickness of 40 nm was formed by sputtering deposition, and a stripe-shaped gate electrode was formed by photolithography and etching.
Gate insulating film 43: After spin-coating acrylic resin, baking was performed to form a gate insulating film 43 having a thickness of 0.5 μm.
・中間層４８：ゲート絶縁膜２３上に、ＳｉＯ２を、メタルマスクを介して室温でスパッタリング蒸着法により成膜し、厚さ２０ｎｍの中間層７を形成した。 Intermediate layer 48: On the gate insulating film 23, SiO 2 was deposited by sputtering vapor deposition at room temperature through a metal mask to form an intermediate layer 7 having a thickness of 20 nm.
・ソース電極４５−１、ドレイン電極４５−２：中間層４８の上に、酸化亜鉛インジウム（出光興産）をターゲットとして、室温でＲＦスパッタリング法によって、厚さ２００ｎｍでベタ状に成膜し、次にフォトリソグラフィー法およびエッチングにより、ゲート電極と直交するストライプ状酸化亜鉛インジウム電極に加工した（この段階ではソースドレイン電極は分離されていない）。次に、前記ストライプ状酸化亜鉛インジウム電極の上にネガレジストを塗布し、基板側から露光してレジストを固め、シュウ酸をエッチング液として、エッチングを行った。この結果、ソース電極４５−１とドレイン電極４５−２が、ゲート電極に対して自己整合的に形成された。 Source electrode 45-1, drain electrode 45-2: A solid film with a thickness of 200 nm is formed on the intermediate layer 48 by using an indium zinc oxide (Idemitsu Kosan) as a target by RF sputtering at room temperature. Then, it was processed into a striped zinc indium electrode perpendicular to the gate electrode by photolithography and etching (source and drain electrodes were not separated at this stage). Next, a negative resist was applied on the striped zinc indium oxide electrode, and the resist was hardened by exposure from the substrate side, and etching was performed using oxalic acid as an etchant. As a result, the source electrode 45-1 and the drain electrode 45-2 were formed in a self-aligned manner with respect to the gate electrode.
・第１界面層４６：中間層４８上および、ソース電極４５−１、ドレイン電極４５−２の上に、ＩｎＧａＺｎＯ４（ＩＧＺＯと略記する）の組成を有するターゲットを使い、酸素導入ＲＦマグネトロンスパッタ法により、ＩＧＺＯを、メタルマスクを介して室温成膜し、厚さ１．０ｎｍの第１界面層４６を形成した。 First interface layer 46: An oxygen-introduced RF magnetron sputtering method using a target having a composition of InGaZnO 4 (abbreviated as IGZO) on the intermediate layer 48 and on the source electrode 45-1 and the drain electrode 45-2. Thus, IGZO was deposited at room temperature through a metal mask to form a first interface layer 46 having a thickness of 1.0 nm.
・活性層４４：第１界面層４６の上に、１０質量％ＺｎＯを含有するＩｎ３Ｏ２（ＩＺＯと略記する）の組成を有するターゲットを使い、酸素導入ＲＦマグネトロンスパッタ法により、ＩＺＯを、メタルマスクを介して室温成膜し、厚さ１０ｎｍの活性層４４を形成した。 Active layer 44: On the first interface layer 46, using a target having a composition of In 3 O 2 (abbreviated as IZO) containing 10% by mass of ZnO, IZO is formed by an oxygen-introduced RF magnetron sputtering method. The film was deposited at room temperature through a metal mask to form an active layer 44 having a thickness of 10 nm.
２）本発明のＴＦＴ素子２の作製
本発明のＴＦＴ素子１の作製に於いて、第１界面層４６を除いて、下記の第２界面層５６を導入して、本発明のＴＦＴ素子２を作製した。
・第２界面層５６：活性層４４を成膜した後、活性層４４の上に、ＩＧＺＯの組成を有するターゲットを使い、酸素導入ＲＦマグネトロンスパッタ法により、ＩＧＺＯを、メタルマスクを介して室温成膜し、厚さ４０ｎｍの第２界面層５６を形成した。
2) Production of TFT element 2 of the present invention In the production of TFT element 1 of the present invention, the following second interface layer 56 was introduced except for the first interface layer 46 to obtain the TFT element 2 of the present invention. Produced.
Second interface layer 56: After forming the active layer 44, using a target having an IGZO composition on the active layer 44, IGZO is formed at room temperature through a metal mask by an oxygen-introduced RF magnetron sputtering method. A second interface layer 56 having a thickness of 40 nm was formed.
３）比較のＴＦＴ素子１の作製
本発明のＴＦＴ素子１の作製において、第１界面層４６を除いた他は本発明のＴＦＴ素子１の作製と同様にして、比較のＴＦＴ素子１を作製した。
3) Production of Comparative TFT Element 1 Comparative TFT element 1 was produced in the same manner as the production of TFT element 1 of the present invention except that the first interface layer 46 was removed in the production of TFT element 1 of the present invention. .
４）比較のＴＦＴ素子２の作製
本発明のＴＦＴ素子１において、活性層４４としてＩＺＯの替わりにＩＧＺＯを用いた以外は本発明のＴＦＴ素子１の作製と同様にして比較のＴＦＴ素子２を作製した。
4) Production of comparative TFT element 2 Comparative TFT element 2 was produced in the same manner as the production of TFT element 1 of the present invention except that IGZO was used instead of IZO as active layer 44 in TFT element 1 of the present invention. did.
５） 比較のＴＦＴ素子３の作製
本発明のＴＦＴ素子２において、活性層４４としてＩＺＯの替わりにＩＧＺＯを用いた以外は本発明のＴＦＴ素子１の作製と同様にして比較のＴＦＴ素子３を作製した。
5) Production of comparative TFT element 3 Comparative TFT element 3 was produced in the same manner as in production of TFT element 1 of the present invention except that IGZO was used instead of IZO as active layer 44 in TFT element 2 of the present invention. did.
２．性能評価
得られた本発明のＴＦＴ素子、及び比較のＴＦＴ素子について下記の評価を行った。
１）評価方法
＜電界効果移動度の測定＞
図４に模式的に示すように、ドレイン−ソース間電流（ＩＤＳ）をゲート−ソース間電圧（ＶＧＳ）の関数とし取得し、得られた曲線より閾値電圧（Ｖｔｈ）を求める。この場合ドレイン−ソース間電圧（ＶＤＳ）は１０Ｖに固定し、ＶＧＳは−１０Ｖから＋１５Ｖまで変化させた。（ＩＤＳ）１／２ｖｓ．（ＶＧＳ）カーブから、閾値電圧と電界効果移動度を下記式を使って抽出した。
ＩＤＳ＝μＦＥ・Ｃｄｉｅｌｅｃｔｒｉｃ・（Ｗ／２Ｌ）・（ＶＧＳ−Ｖｔｈ）２
ここで、μＦＥは電界効果移動度、Ｖｔｈは閾値電圧、Ｗはチャネル巾、Ｌはチャネル長、そしてＣｄｉｅｌｅｃｔｒｉｃはゲート絶縁膜誘電容量（中間層を含む）である。
2. Performance evaluation The following evaluation was performed about the obtained TFT element of this invention and the comparative TFT element.
1) Evaluation method <Measurement of field effect mobility>
As schematically shown in FIG. 4, the drain-source current (I DS ) is acquired as a function of the gate-source voltage (V GS ), and the threshold voltage (Vth) is obtained from the obtained curve. In this case, the drain-source voltage (V DS ) was fixed at 10V, and V GS was changed from −10V to + 15V. (I DS ) 1/2 vs. From the (V GS ) curve, the threshold voltage and the field effect mobility were extracted using the following equations.
I DS = μ FE · C selective · (W / 2L) · (V GS −V th ) 2
Here, μ FE is a field effect mobility, V th is a threshold voltage, W is a channel width, L is a channel length, and C dielectric is a gate insulating film dielectric capacitance (including an intermediate layer).
＜閾値バラツキ＞
上記の電界効果移動度の測定を、２５ｍｍ２における９ケのＴＦＴ素子に対して実施し、その中での閾値電圧のバラツキ（標準偏差値：σ）を閾値バラツキとした。
<Threshold variation>
The measurement of the field effect mobility was performed on nine TFT elements at 25 mm 2 , and the threshold voltage variation (standard deviation value: σ) among them was defined as the threshold variation.
＜保存安定性＞
得られた本発明のＴＦＴ素子１、及び比較のＴＦＴ素子１〜３について、それぞれの素子製造後１ヶ月後と３ヶ月後に上記測定を行い、その間の閾値電圧の変化を測定した。
<Storage stability>
With respect to the obtained TFT element 1 of the present invention and comparative TFT elements 1 to 3, the above measurement was performed 1 month and 3 months after the production of each element, and the change in the threshold voltage was measured.
２）評価結果
結果を表１に示した。
その結果、本発明の素子１と素子２は、移動度が高く、しきい値バラツキが小さく、保存安定性も高い。一方、比較の素子１は、界面層がないので保存安定性に劣り、しきい値バラツキも大きい。また、比較用の素子２と３は、移動度に劣った。
2) Evaluation results The results are shown in Table 1.
As a result, the elements 1 and 2 of the present invention have high mobility, small threshold variations, and high storage stability. On the other hand, the comparative element 1 is inferior in storage stability because it does not have an interface layer, and has a large threshold variation. Moreover, the comparative elements 2 and 3 were inferior in mobility.
実施例２
１）本発明のＴＦＴ素子３、４の作製
実施例１の本発明のＴＦＴ素子１、２において、第１界面層を下記に変更し、その他は同様にして、それぞれ、本発明のＴＦＴ素子３、４を作製した。
Example 2
1) Fabrication of TFT elements 3 and 4 of the present invention In the TFT elements 1 and 2 of the present invention of Example 1, the first interface layer was changed to the following, and the others were similarly performed, respectively. 4 were produced.
・第１界面層：（活性層より、Ａｌ含有量の多い酸化物半導体の例）
中間層４８上および、ソース電極４５−１、ドレイン電極４５−２の上に、ＩｎＡｌＺｎＯ４（ＩＡｌＺＯと略記する）の組成を有するターゲットを使い、酸素導入ＲＦマグネトロンスパッタ法により、ＩＡｌＺＯを、メタルマスクを介して室温成膜し、厚さ１．０ｎｍの第１界面層４６を形成した。
First interface layer: (Example of an oxide semiconductor having a higher Al content than the active layer)
A target having a composition of InAlZnO 4 (abbreviated as IAlZO) is formed on the intermediate layer 48, the source electrode 45-1, and the drain electrode 45-2 by an oxygen-introduced RF magnetron sputtering method. The first interface layer 46 having a thickness of 1.0 nm was formed at room temperature.
２）性能評価結果
実施例１と同様に評価した結果を表２に示す。
その結果、本発明のＴＦＴ素子３、４は、実施例１と同様に、移動度が高く、且つ、閾値バラツキが小さく、保存安定性に優れていた。
2) Performance evaluation results Table 2 shows the results evaluated in the same manner as in Example 1.
As a result, the TFT elements 3 and 4 of the present invention had high mobility and small threshold variation as in Example 1, and were excellent in storage stability.
１，１１，２１，３１，４１：基板
２，１２，２２，３２，４２：ゲート電極
３，１３，２３，３３，４３：ゲート絶縁膜
４，１４，２４，３４，４４：活性層
５−１，１５−１，２５−１，３５−１，４５−１：ソース電極
５−２，１５−２，２５−２，３５−２，４５−２：ドレイン電極
６，２６，４６：第１界面層
１６，３６：第２界面層
４８：中間層
1, 11, 21, 31, 41: substrate 2, 12, 22, 32, 42: gate electrode 3, 13, 23, 33, 43: gate insulating film 4, 14, 24, 34, 44: active layer 5- 1, 15-1, 25-1, 35-1, 45-1: Source electrode 5-2, 15-2, 25-2, 35-2, 45-2: Drain electrode 6, 26, 46: First Interface layer 16, 36: Second interface layer 48: Intermediate layer
Claims (7)
１）前記活性層がアモルファス酸化物半導体層であり、該アモルファス酸化物半導体の金属成分中のＩｎ原子比率が７０％以上であり、Ｇａ原子比率が２５％以下、Ａｌ原子比率が２５％以下であり、
２）前記ゲート絶縁膜と前記活性層との間に第１界面層を有し、該第１界面層はアモルファス酸化物半導体層であり、該アモルファス酸化物半導体の金属成分中のＧａ原子比率が５％以上、又はＡｌ原子比率が５％以上であり、
３）前記第１界面層のアモルファス酸化物半導体のＧａ及びＡｌ原子比率が前記活性層のアモルファス酸化物半導体のＧａ及びＡｌ原子比率より高いことを特徴とする薄膜電界効果型トランジスタ。 A thin film field effect transistor having at least a gate electrode, a gate insulating film, an active layer, a source electrode and a drain electrode on a substrate,
1) The active layer is an amorphous oxide semiconductor layer, the In atomic ratio in the metal component of the amorphous oxide semiconductor is 70% or more, the Ga atomic ratio is 25% or less, and the Al atomic ratio is 25% or less. Yes,
2) A first interface layer is provided between the gate insulating film and the active layer, the first interface layer is an amorphous oxide semiconductor layer, and a Ga atomic ratio in a metal component of the amorphous oxide semiconductor is 5% or more, or Al atomic ratio is 5% or more,
3) A thin film field effect transistor characterized in that a Ga and Al atomic ratio of the amorphous oxide semiconductor of the first interface layer is higher than a Ga and Al atomic ratio of the amorphous oxide semiconductor of the active layer.
１）前記活性層がアモルファス酸化物半導体層であり、該アモルファス酸化物半導体の金属成分中のＩｎ原子比率が７０％以上であり、Ｇａ原子比率が２５％以下、Ａｌ原子比率が２５％以下であり、
２）前記活性層と前記ソース電極及びドレイン電極の少なくとも一方の間に第２界面層を有し、該第２界面層はアモルファス酸化物半導体層であり、該アモルファス酸化物半導体の金属成分中のＧａ原子比率が５％以上、又はＡｌ原子比率が５％以上であり、
３）前記第２界面層のアモルファス酸化物半導体のＧａ及びＡｌ原子比率が前記活性層のアモルファス酸化物半導体のＧａ及びＡｌ原子比率より高いことを特徴とする薄膜電界効果型トランジスタ。 A thin film field effect transistor having at least a gate electrode, a gate insulating film, an active layer, a source electrode and a drain electrode on a substrate,
1) The active layer is an amorphous oxide semiconductor layer, the In atomic ratio in the metal component of the amorphous oxide semiconductor is 70% or more, the Ga atomic ratio is 25% or less, and the Al atomic ratio is 25% or less. Yes,
2) A second interface layer is provided between the active layer and at least one of the source electrode and the drain electrode, and the second interface layer is an amorphous oxide semiconductor layer, in the metal component of the amorphous oxide semiconductor. Ga atomic ratio is 5% or more, or Al atomic ratio is 5% or more,
3) The thin film field effect transistor characterized in that the amorphous oxide semiconductor of the second interface layer has a Ga and Al atomic ratio higher than that of the amorphous oxide semiconductor of the active layer.
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