JP5489429B2 - Thin film field effect transistor - Google Patents
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- Thin Film Transistor (AREA)
Description
本発明は、薄膜電界効果型トランジスタおよびそれを用いた表示装置に関する。特に活性層にアモルファス酸化物半導体を用いた薄膜電界効果型トランジスタに関する。 The present invention relates to a thin film field effect transistor and a display device using the same. In particular, the present invention relates to a thin film field effect transistor using an amorphous oxide semiconductor as an active layer.
近年、液晶やエレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）技術等の進歩により、平面薄型画像表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）が実用化されている。特に、電流を通じることによって励起され発光する薄膜材料を用いた有機電界発光素子（以後、「有機ＥＬ素子」と記載する場合がある）は、低電圧で高輝度の発光が得られるために、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター、あるいは一般照明を含む広い分野で、デバイスの薄型化、軽量化、小型化、および省電力のなどが期待されている。
これらＦＰＤは、従来、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる電界効果型薄膜トランジスタ（以後の説明で、Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、もしくはＴＦＴと記載する場合がある）のアクティブマトリクス回路により駆動されている。
2. Description of the Related Art In recent years, flat and thin image display devices (Flat Panel Displays: FPD) have been put into practical use due to advances in liquid crystal and electroluminescence (EL) technologies. In particular, an organic electroluminescent device using a thin film material that emits light when excited by passing an electric current (hereinafter sometimes referred to as “organic EL device”) can emit light with high luminance at a low voltage. Device thinning, lightening, miniaturization, and power saving are expected in a wide range of fields including mobile phone displays, personal digital assistants (PDAs), computer displays, automobile information displays, TV monitors, or general lighting. ing.
Conventionally, these FPDs are field effect thin film transistors using an amorphous silicon thin film or a polycrystalline silicon thin film provided on a glass substrate as an active layer (in the following description, they may be referred to as Thin Film Transistor or TFT). It is driven by an active matrix circuit.
一方、これらＦＰＤのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。しかしながら、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難であった。 On the other hand, in order to further reduce the thickness, weight, and breakage resistance of these FPDs, an attempt has been made to use a lightweight and flexible resin substrate instead of a glass substrate. However, the manufacture of the transistor using the above-described silicon thin film requires a relatively high temperature thermal process, and it is generally difficult to form the transistor directly on a resin substrate having low heat resistance.
シリコン薄膜に替わる半導体材料として、アモルファス酸化物、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物は低温での成膜が可能であり、プラスチックフィルム上に室温成膜可能な材料として注目されている。例えば、アモルファス酸化物半導体（ＩＧＺＯ）からなる活性層のキャリア濃度を１０１８ｃｍ−３未満にするとＴＦＴは動作し、１０１６ｃｍ−３未満で良好なＯＮ／ＯＦＦ比が得られることが開示されている（例えば、特許文献１参照）。 As semiconductor materials that can replace silicon thin films, amorphous oxides, such as In-Ga-Zn-O-based amorphous oxides, can be deposited at low temperatures, and are attracting attention as materials that can be deposited on plastic films at room temperature. Yes. For example, it is disclosed that when the carrier concentration of an active layer made of an amorphous oxide semiconductor (IGZO) is less than 10 18 cm −3 , the TFT operates and a good ON / OFF ratio can be obtained at less than 10 16 cm −3. (For example, refer to Patent Document 1).
ＴＦＴは通常、基板上にゲート電極、ゲート絶縁膜、活性層（半導体層）、ソース電極及びドレイン電極を配した構成を有する。これらの層のいくつかはパターンを形成する必要があり、それらの層の生産性に優れた製造方法も大きな課題であった。例えば、インクジェット方式あるいはスクリーン印刷法が開示され、ゲート絶縁膜材料としてポリイミドなどの有機材料からなる厚み１μｍのゲート絶縁膜をスピンコートやダイコートによって塗布することが開示されている（例えば、特許文献２、３参照）。 A TFT usually has a configuration in which a gate electrode, a gate insulating film, an active layer (semiconductor layer), a source electrode and a drain electrode are arranged on a substrate. Some of these layers need to form a pattern, and a production method with excellent productivity of these layers has been a major issue. For example, an inkjet method or a screen printing method is disclosed, and a gate insulating film made of an organic material such as polyimide is applied as a gate insulating film material by spin coating or die coating (for example, Patent Document 2). 3).
また、トップゲート構造のＴＦＴにおいて、ＩｎＧａＺｎＯからなる活性層の上に、シランカップリング剤溶液を浸漬して界面層を形成した後、エポキシ樹脂からなるゲート絶縁膜を塗布形成すると層間の結合が強化され動作安定性が向上することが開示されている（例えば、特許文献４参照）。 In a top-gate TFT, an interfacial layer is formed by immersing a silane coupling agent solution on an active layer made of InGaZnO, and then a gate insulating film made of an epoxy resin is applied to form a stronger bond between the layers. It is disclosed that the operational stability is improved (see, for example, Patent Document 4).
また、ゲート電極上にゲート絶縁膜として無機絶縁材料（ＳｉＯ２＋ＣｅＯ２）を真空成膜し、その上に有機絶縁膜（ポリ４−ビニルフェノール：ＰＶＰ）を塗布により形成した積層型ゲート絶縁膜、及びその上に活性層としてａ−ＩｎＧａＺｎＯを設けた構成が開示されている（例えば、非特許文献１参照）。該構成では、有機絶縁膜は、無機ゲート絶縁膜の表面凹凸を平滑化するための層であり、厚みは薄く、ゲート絶縁容量には寄与しない。ゲート絶縁容量を担っているのは無機絶縁膜である。 Further, a laminated gate insulating film in which an inorganic insulating material (SiO 2 + CeO 2 ) is vacuum-deposited as a gate insulating film on the gate electrode, and an organic insulating film (poly-4-vinylphenol: PVP) is formed thereon. , And a structure in which a-InGaZnO is provided as an active layer thereon (for example, see Non-Patent Document 1). In this configuration, the organic insulating film is a layer for smoothing the surface unevenness of the inorganic gate insulating film, has a small thickness, and does not contribute to the gate insulating capacitance. It is the inorganic insulating film that bears the gate insulating capacitance.
しかしながら、実用的に供されるＴＦＴは、ＯＦＦ電流が低く、ＯＮ／ＯＦＦ比が高いことは勿論のこと、連続駆動してもその性能が変化しないこと、あるいは衝撃に対して膜剥がれなどの生じない耐久性などが要求され、未だ多くのクリアすべき課題が残る。
本発明の目的は、高い電界効果移動度を維持し、且つ層及び膜間の密着性が強く耐衝撃安定性にすぐれたＴＦＴを提供することである。特に、ゲート絶縁膜を有機材料とした塗布方式でゲート絶縁膜を形成する場合でも、アモルファス酸化物半導体活性層と密着性を改良し、耐衝撃性、エッチング性、ＴＦＴ特性の安定性などの信頼性を向上させることである。 An object of the present invention is to provide a TFT that maintains high field-effect mobility and has high adhesion between layers and films and excellent shock resistance stability. In particular, even when the gate insulating film is formed by a coating method using the gate insulating film as an organic material, the adhesion with the amorphous oxide semiconductor active layer is improved, and reliability such as impact resistance, etching property, and stability of TFT characteristics is improved. Is to improve the performance.
本発明の上記課題は下記の手段によって解決された。
＜１＞ 基板上に、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を備えた薄膜電界効果素子であって、前記ゲート絶縁膜が有機絶縁材料からなり、前記活性層が酸化物半導体の多結晶焼結体をターゲットとした気相成膜法で形成されたものであり、前記活性層と前記ゲート絶縁膜との間にアモルファス酸化物である無機絶縁材料からなり膜厚が２ｎｍ〜２００ｎｍである中間層を有し、前記ゲート絶縁膜の誘電容量と前記中間層の誘電容量が下記式（１）を満足することを特徴とする薄膜電界効果型トランジスタ。
（εＡ／ｄＡ）／（εＢ／ｄＢ）＝０．０１５〜１．０ （１）
（式中、εＡ及びεＢは、それぞれゲート絶縁膜及び中間層の比誘電率であり、ｄＡ及びｄＢは、それぞれゲート絶縁膜及び中間層の厚みである。）。
＜２＞ 前記活性層がアモルファス酸化物半導体からなる＜１＞に記載の薄膜電界効果型トランジスタ。
＜３＞ 前記アモルファス酸化物半導体がＩｎ，Ｇａ，Ｚｎ及びＳｎよりなる群から選択された金属の酸化物半導体である＜２＞記載の薄膜電界効果型トランジスタ。
＜４＞ 前記無機絶縁材料がアモルファスＳｉＯ２である＜１＞〜＜３＞のいずれかに記載の薄膜電界効果型トランジスタ。
＜５＞ 前記中間層の膜厚が５ｎｍ〜５０ｎｍである＜１＞〜＜４＞のいずれかに記載の薄膜電界効果型トランジスタ。
＜６＞ 前記有機絶縁材料が有機高分子であることを特徴とする＜１＞〜＜５＞のいずれかに記載の薄膜電界効果型トランジスタ。
The above-described problems of the present invention have been solved by the following means.
<1> A thin film field effect device comprising a gate electrode, a gate insulating film, an active layer, a source electrode and a drain electrode on a substrate, wherein the gate insulating film is made of an organic insulating material, and the active layer is an oxide the semiconductor polycrystal sintered body has been formed by phase deposition feel as a target, film thickness made of an inorganic insulating material is 2nm an amorphous oxide between the gate insulating film and the active layer A thin film field-effect transistor comprising an intermediate layer having a thickness of ˜200 nm, wherein the dielectric capacity of the gate insulating film and the dielectric capacity of the intermediate layer satisfy the following formula (1).
(Ε A / d A ) / (ε B / d B ) = 0.015-1.0 (1)
(Wherein, epsilon A, and epsilon B is the relative dielectric constant of each gate insulating film and the intermediate layer, d A and d B is the thickness of each gate insulating film and the intermediate layer.).
The thin film field effect transistor according to <2> The active layer is Ru amorphous oxide semiconductor Tona <1>.
<3> The thin film field effect transistor according to <2>, wherein the amorphous oxide semiconductor is a metal oxide semiconductor selected from the group consisting of In, Ga, Zn, and Sn.
<4> The thin film field effect transistor according to any one of <1> to <3>, wherein the inorganic insulating material is amorphous SiO 2 .
<5> The thin film field effect transistor according to any one of <1> to <4>, wherein the intermediate layer has a thickness of 5 nm to 50 nm.
<6> The thin film field effect transistor according to any one of <1> to <5>, wherein the organic insulating material is an organic polymer.
有機ＥＬ素子の駆動用ＴＦＴは、所定のドレイン電流駆動下で閾値電圧を安定に維持することが重要である。従来のアモルファス酸化物半導体を活性層に用いた場合、連続して駆動を繰り返すと、閾値電流が変動する問題を有することが判明した。本発明者らによる解明の結果、アモルファス酸化物半導体を活性層に用いた場合、所定のドレイン電流を流すために活性層界面に誘起されるキャリア電荷の単位面積あたり密度（以下キャリア電荷面密度と称することがある）を少なくすることが、閾値変動抑制に効果的であることを見出された。ドレイン電流を一定にして、活性層界面に誘起されるキャリア電荷面密度を下げるには、電界効果移動度を上げ、またはトランジスタのチャネル長（Ｌ）とチャネル巾（Ｗ）の比（Ｗ／Ｌ）大きして、ゲート電圧を下げることにより実現できる。しかしながら、ゲート電圧があまりに小さな値となると多階調有機ＥＬ表示装置において階調とびが生じるなどの問題が生じる。制御性の良い駆動ゲート電圧範囲で駆動可能にするためには、ゲート容量を低く、従ってゲート絶縁膜を厚くすれば良いが、従来の無機絶縁材料をスパッタ法で厚くする形成するには成膜に時間がかかりすぎて現実的でなく、また、無機材料のスパッタ膜は厚みを厚くするほど表面の平滑性が悪化し、結果的に電界効果移動度が悪化してしまう欠点があった。
本発明の有機絶縁材料からなるゲート絶縁膜と、活性層と該ゲート絶縁膜の間に無機絶縁材料を含有する中間層を配する構成によれば、予想外に本発明の課題が解決され、本発明に至ったものである。
It is important for the driving TFT of the organic EL element to stably maintain the threshold voltage under a predetermined drain current drive. When a conventional amorphous oxide semiconductor is used for the active layer, it has been found that there is a problem that the threshold current fluctuates when the driving is continuously repeated. As a result of elucidation by the present inventors, when an amorphous oxide semiconductor is used for the active layer, the density per unit area of the carrier charge induced at the interface of the active layer in order to flow a predetermined drain current (hereinafter referred to as carrier charge surface density) Has been found to be effective in suppressing threshold fluctuations. In order to decrease the carrier charge surface density induced at the active layer interface while keeping the drain current constant, the field effect mobility is increased or the ratio of the channel length (L) to the channel width (W) of the transistor (W / L This can be realized by increasing the gate voltage. However, when the gate voltage becomes too small, there arises a problem that gradation jump occurs in the multi-gradation organic EL display device. In order to be able to drive in the controllable driving gate voltage range, the gate capacitance should be low, and thus the gate insulating film should be thickened. However, the conventional inorganic insulating material is formed thickly by sputtering. It takes too much time to be practical, and the sputtered film of the inorganic material has a drawback that the surface smoothness deteriorates as the thickness increases, resulting in deterioration of field effect mobility.
According to the configuration in which the gate insulating film made of the organic insulating material of the present invention, and the intermediate layer containing the inorganic insulating material between the active layer and the gate insulating film, the problem of the present invention is unexpectedly solved, The present invention has been achieved.
本発明によれば、高い電界効果移動度と、低いゲート容量を実現し、閾値変動が少ないＴＦＴが提供される。さらに、アモルファス酸化物半導体からなる活性層とゲート絶縁膜との密着性が良く、電気特性および衝撃性に関わる耐久性が向上する。また、活性層やソース及びドレイン電極をウットエッチングでパターニングする場合の精度が向上する。本発明により提供されるＴＦＴは、特に多階調制御性にすぐれた有機ＥＬ表示装置に好ましく用いることができる。 According to the present invention, it is possible to provide a TFT that realizes high field effect mobility, low gate capacitance, and low threshold fluctuation. Furthermore, the adhesiveness between the active layer made of an amorphous oxide semiconductor and the gate insulating film is good, and the durability related to electrical characteristics and impact properties is improved. In addition, the accuracy in patterning the active layer and the source and drain electrodes by wet etching is improved. The TFT provided by the present invention can be preferably used for an organic EL display device excellent in multi-tone controllability.
１．ＴＦＴの構成要素
本発明のＴＦＴは、少なくとも、ゲート電極、ゲート絶縁膜、中間層、活性層、ソース電極及びドレイン電極を順次有し、ゲート電極に電圧を印加して、活性層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有するアクテイブ素子である。ＴＦＴ構造として、スタガ構造及び逆スタガ構造いずれをも形成することができる。
1. Components of TFT The TFT of the present invention has at least a gate electrode, a gate insulating film, an intermediate layer, an active layer, a source electrode, and a drain electrode in order, and applies a voltage to the gate electrode to generate a current flowing through the active layer. It is an active element having a function of controlling and switching a current between the source electrode and the drain electrode. As the TFT structure, either a staggered structure or an inverted staggered structure can be formed.
１）活性層
本発明に用いられる活性層には、アモルファス酸化物半導体が用いられる。アモルファス酸化物半導体は、低温で成膜可能である為に、プラスティックのような可撓性のある樹脂基板に作製が可能である。低温で作製可能な良好なアモルファス酸化物半導体としては、Ｉｎを含む酸化物、ＩｎとＺｎを含む酸化物、Ｉｎ、Ｇａ及びＺｎを含有する酸化物であり、組成構造としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）のものが好ましいことが知られている。これらは、キャリアが電子のｎ型半導体である。もちろん、ＺｎＯ・Ｒｈ２Ｏ３、ＣｕＧａＯ２、ＳｒＣｕ２Ｏ２のようなｐ型酸化物半導体を活性層に用いても良い。特開２００６−１６５５２９に開示されている酸化物半導体を用いることもできる。
本発明においては、Ｉｎ、Ｇａ，Ｚｎ及びＳｎの少なくとも一つを含有するアモルファス酸化物半導体が好ましい。より好ましくは、Ｉｎ又はＺｎを含有するアモルファス酸化物半導体である。
1) Active layer An amorphous oxide semiconductor is used for the active layer used in the present invention. Since an amorphous oxide semiconductor can be formed at a low temperature, it can be formed on a flexible resin substrate such as a plastic. Good amorphous oxide semiconductors that can be manufactured at low temperatures include oxides containing In, oxides containing In and Zn, and oxides containing In, Ga, and Zn. As the composition structure, InGaO 3 (ZnO ) M (m is a natural number of less than 6) is known to be preferable. These are n-type semiconductors whose carriers are electrons. Of course, a p-type oxide semiconductor such as ZnO.Rh 2 O 3 , CuGaO 2 , or SrCu 2 O 2 may be used for the active layer. An oxide semiconductor disclosed in JP-A-2006-165529 can also be used.
In the present invention, an amorphous oxide semiconductor containing at least one of In, Ga, Zn, and Sn is preferable. More preferably, it is an amorphous oxide semiconductor containing In or Zn.
具体的に本発明に係るアモルファス酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏを含み構成され、結晶状態における組成がＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは６未満の自然数）で表されるアモルファス酸化物半導体が好ましい。特に、ＩｎＧａＺｎＯ４がより好ましい。この組成のアモルファス酸化物半導体の特徴としては、電気伝導度が増加するにつれ、電子移動度が増加する傾向を示す。また、電気伝導度を制御するには、成膜中の酸素分圧より制御が可能である。もちろん、活性層には酸化物半導体だけではなく、Ｓｉ、Ｇｅなどの無機半導体、ＧａＡｓ等の化合物半導体、ペンタセン、ポリチオフェン等の有機半導体材料、カーボンナノチューブ等にも適応可能である。 Specifically, the amorphous oxide semiconductor according to the present invention includes In—Ga—Zn—O, and the composition in the crystalline state is represented by InGaO 3 (ZnO) m (m is a natural number of less than 6). A physical semiconductor is preferred. In particular, InGaZnO 4 is more preferable. As an amorphous oxide semiconductor having this composition, the electron mobility tends to increase as the electrical conductivity increases. Further, the electric conductivity can be controlled by the oxygen partial pressure during film formation. Of course, the active layer can be applied not only to oxide semiconductors but also to inorganic semiconductors such as Si and Ge, compound semiconductors such as GaAs, organic semiconductor materials such as pentacene and polythiophene, and carbon nanotubes.
＜キャリア濃度＞
本発明における活性層のキャリア濃度は、種々の手段により所望の数値に調整することができる。
<Carrier concentration>
The carrier concentration of the active layer in the present invention can be adjusted to a desired value by various means.
活性層のキャリア濃度の調整手段としては、下記の手段を挙げることが出来る。
（１）酸素欠陥による調整
酸化物半導体において、酸素欠陥ができると、活性層のキャリア濃度が増加し、電気伝導度が大きくなることが知られている。よって、酸素欠陥量を調整することにより、酸化物半導体のキャリア濃度を制御することが可能である。酸素欠陥量を制御する具体的な方法としては、成膜中の酸素分圧、成膜後の後処理時の酸素濃度と処理時間等がある。ここでいう後処理とは、具体的に１００℃以上の熱処理、酸素プラズマ、ＵＶオゾン処理がある。これらの方法の中でも、生産性の観点から成膜中の酸素分圧を制御する方法が好ましい。成膜中の酸素分圧を調整することにより、酸化物半導体のキャリア濃度の制御ができる。
（２）組成比による調整
酸化物半導体の金属組成比を変えることにより、キャリア濃度が変化することが知られている。例えば、ＩｎＧａＺｎ１−ＸＭｇＸＯ４において、Ｍｇの比率が増えていくと、キャリア濃度が小さくなる。また、（Ｉｎ２Ｏ３）１−Ｘ（ＺｎＯ）Ｘの酸化物系において、Ｚｎ／Ｉｎ比が１０％以上では、Ｚｎ比率が増加するにつれ、キャリア濃度が小さくなる。これら組成比を変える具体的な方法としては、例えば、スパッタによる成膜方法においては、組成比が異なるターゲットを用いる。または、多元のターゲットにより、共スパッタし、そのスパッタレートを個別に調整することにより、膜の組成比を変えることが可能である。
（３）不純物による調整
酸化物半導体に、Ｌｉ，Ｎａ，Ｍｎ，Ｎｉ，Ｐｄ，Ｃｕ，Ｃｄ，Ｃ，Ｎ，Ｐ等の元素を不純物として添加することによりキャリア濃度を減少させることが可能である。不純物を添加する方法としては、酸化物半導体と不純物元素とを共蒸着により行う、成膜された酸化物半導体膜に不純物元素のイオンをイオンドープ法により行う等がある。
（４）酸化物半導体材料による調整
上記（１）〜（３）においては、同一酸化物半導体系でのキャリア濃度の調整方法を述べたが、もちろん酸化物半導体材料を変えることにより、キャリア濃度を変えることができる。例えば、一般的にＳｎＯ２系酸化物半導体は、Ｉｎ２Ｏ３系酸化物半導体に比べてキャリア濃度が小さいことが知られている。このように酸化物半導体材料を変えることにより、キャリア濃度の調整が可能である。
キャリア濃度を調整する手段としては、上記（１）〜（４）の方法を単独に用いても良いし、組み合わせても良い。
Examples of the means for adjusting the carrier concentration of the active layer include the following means.
(1) Adjustment by oxygen defect It is known that when an oxygen defect is formed in an oxide semiconductor, the carrier concentration in the active layer increases and the electrical conductivity increases. Therefore, the carrier concentration of the oxide semiconductor can be controlled by adjusting the amount of oxygen defects. Specific methods for controlling the amount of oxygen defects include oxygen partial pressure during film formation, oxygen concentration and treatment time during post-treatment after film formation, and the like. Specific examples of post-treatment include heat treatment at 100 ° C. or higher, oxygen plasma, and UV ozone treatment. Among these methods, a method of controlling the oxygen partial pressure during film formation is preferable from the viewpoint of productivity. By adjusting the oxygen partial pressure during film formation, the carrier concentration of the oxide semiconductor can be controlled.
(2) Adjustment by composition ratio It is known that the carrier concentration is changed by changing the metal composition ratio of the oxide semiconductor. For example, in InGaZn 1-X Mg X O 4 , the carrier concentration decreases as the Mg ratio increases. In the (In 2 O 3 ) 1-X (ZnO) X oxide system, when the Zn / In ratio is 10% or more, the carrier concentration decreases as the Zn ratio increases. As specific methods for changing these composition ratios, for example, in a film formation method by sputtering, targets having different composition ratios are used. Alternatively, it is possible to change the composition ratio of the film by co-sputtering with a multi-target and adjusting the sputtering rate individually.
(3) Adjustment by impurities It is possible to reduce the carrier concentration by adding elements such as Li, Na, Mn, Ni, Pd, Cu, Cd, C, N, and P to the oxide semiconductor as impurities. . As a method for adding an impurity, an oxide semiconductor and an impurity element are co-evaporated, an ion of the impurity element is added to the formed oxide semiconductor film by an ion doping method, or the like.
(4) Adjustment by oxide semiconductor material In the above (1) to (3), the method for adjusting the carrier concentration in the same oxide semiconductor system has been described. Of course, the carrier concentration can be changed by changing the oxide semiconductor material. Can be changed. For example, it is generally known that a SnO 2 oxide semiconductor has a lower carrier concentration than an In 2 O 3 oxide semiconductor. Thus, the carrier concentration can be adjusted by changing the oxide semiconductor material.
As means for adjusting the carrier concentration, the above methods (1) to (4) may be used alone or in combination.
＜活性層の形成方法＞
活性層の成膜方法は、酸化物半導体の多結晶焼結体をターゲットとして、気相成膜法を用いるのが良い。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）が適している。さらに、量産性の観点から、スパッタリング法が好ましい。
<Method for forming active layer>
As a method for forming the active layer, a vapor phase film forming method is preferably used with a polycrystalline sintered body of an oxide semiconductor as a target. Among vapor deposition methods, sputtering and pulsed laser deposition (PLD) are suitable. Furthermore, the sputtering method is preferable from the viewpoint of mass productivity.
例えば、ＲＦマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。酸素流量が多いほど電気伝導度を小さくすることができる。
本発明に於ける活性層は極めて薄層であり、このような薄層領域で優れたＴＦＴ性能を発揮するには、該活性層と活性層が設置される隣接層との界面の均一性が重要である。例えば、ボトムゲート型ＴＦＴの場合、通常ゲート絶縁膜上に活性層が設置されるが、該ゲート絶縁膜と該活性層の界面が平滑であること、好ましくは界面粗さが２ｎｍ未満であることが望ましい。より好ましくは１ｎｍ未満であることが好ましい。そのためには、該ゲート絶縁膜および該活性層の成膜速度をそれぞれの膜成分のスパッタ速度や蒸着速度を制御し、均一に膜形成する条件を見出して実行するのが好ましい。
For example, the film is formed by controlling the degree of vacuum and the oxygen flow rate by RF magnetron sputtering deposition. The greater the oxygen flow rate, the smaller the electrical conductivity.
The active layer in the present invention is an extremely thin layer, and in order to exhibit excellent TFT performance in such a thin layer region, the uniformity of the interface between the active layer and the adjacent layer on which the active layer is placed is required. is important. For example, in the case of a bottom gate type TFT, an active layer is usually provided on the gate insulating film, but the interface between the gate insulating film and the active layer is smooth, preferably the interface roughness is less than 2 nm. Is desirable. More preferably, it is less than 1 nm. For this purpose, it is preferable to execute the film formation rate of the gate insulating film and the active layer by controlling the sputtering rate and vapor deposition rate of each film component and finding the conditions for forming the film uniformly.
成膜した膜は、周知のＸ線回折法によりアモルファス膜であることが確認できる。組成比は、ＲＢＳ（ラザフォード後方散乱）分析法により求めることができる。 The formed film can be confirmed to be an amorphous film by a known X-ray diffraction method. The composition ratio can be determined by an RBS (Rutherford backscattering) analysis method.
＜活性層の膜厚＞
本発明に於ける活性層の厚みは、０．５ｎｍ以上１００ｎｍ未満と極めて薄層である。
本発明に於ける活性層の膜厚は、作製した素子断面のＨＲＴＥＭ（Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ ＴＥＭ）写真撮影により測定することができる。
<Thickness of active layer>
The thickness of the active layer in the present invention is a very thin layer of 0.5 nm or more and less than 100 nm.
The film thickness of the active layer in the present invention can be measured by HRTEM (High Resolution TEM) photography of the cross section of the produced element.
上記の構成の活性層を用いることにより、移動度が１０ｃｍ２／（Ｖ・秒）以上の高い移動度のＴＦＴで、オン・オフ比が１０６以上のトランジスタ特性を実現できる。 By using the active layer having the above structure, a transistor characteristic having a high mobility of 10 cm 2 / (V · sec) or more and an on / off ratio of 10 6 or more can be realized.
２）ゲート電極
本発明におけるゲート電極としては、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。
ゲート電極の厚みは、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。
2) Gate electrode Examples of the gate electrode in the present invention include metals such as Al, Mo, Cr, Ta, Ti, Au, and Ag, alloys such as Al-Nd and APC, tin oxide, zinc oxide, indium oxide, and oxide. Preferable examples include metal oxide conductive films such as indium tin (ITO) and indium zinc oxide (IZO), organic conductive compounds such as polyaniline, polythiophene, and polypyrrole, or mixtures thereof.
The thickness of the gate electrode is preferably 10 nm or more and 1000 nm or less.
電極の成膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。またゲート電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。 The electrode film formation method is not particularly limited, and may be a printing method, a wet method such as a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, a CVD method, a plasma CVD method, or the like. It can be formed on the substrate according to a method appropriately selected in consideration of suitability with the material from among chemical methods. For example, when ITO is selected, it can be performed according to a direct current or high frequency sputtering method, a vacuum deposition method, an ion plating method, or the like. When an organic conductive compound is selected as the material for the gate electrode, it can be performed according to a wet film forming method.
３）ゲート絶縁膜
本発明に用いられるゲート絶縁膜は有機絶縁材料よりなる有機絶縁膜である。有機絶縁材料としては、アクリル樹脂、ポリビニルフェノール、エポキシ樹脂、ポリイミド等の有機高分子を用いることができる。
3) Gate insulating film The gate insulating film used in the present invention is an organic insulating film made of an organic insulating material. As the organic insulating material, an organic polymer such as an acrylic resin, polyvinyl phenol, an epoxy resin, or polyimide can be used.
本発明に於けるゲート絶縁膜は、好ましくは、膜厚が２００ｎｍ以上１６００ｎｍ以下であり、より好ましくは、４００ｎｍ以上８００ｎｍ以下である。 The gate insulating film in the present invention preferably has a thickness of 200 nm to 1600 nm, more preferably 400 nm to 800 nm.
本発明に於けるゲート絶縁膜の膜厚は、素子の断面ＳＥＭ写真から直接測定することができる。 The thickness of the gate insulating film in the present invention can be directly measured from a cross-sectional SEM photograph of the element.
膜厚が２００ｎｍ未満になると、膜の欠陥が多くなりゲートリーク電流が多くなりやすい。また、膜厚が１６００ｎｍを超えると、有機ＥＬ素子を駆動するのに十分な電流を生成することが困難になるので好ましくない。 When the film thickness is less than 200 nm, film defects increase and gate leakage current tends to increase. Further, if the film thickness exceeds 1600 nm, it is difficult to generate a current sufficient to drive the organic EL element, which is not preferable.
有機絶縁膜の製造方法としては、スピンコート法やダイコート法により塗布した後に焼成する方法を用いることができる。また、パターン形成には、レーザー照射法、フォトリソグラフィー法あるいはドライエッチング法を用いることができる。さらに好ましくは、感光性樹脂を用いて直接露光、現像により形成することができる。 As a method for manufacturing the organic insulating film, a method of baking after applying by spin coating or die coating can be used. For pattern formation, a laser irradiation method, a photolithography method, or a dry etching method can be used. More preferably, it can be formed by direct exposure and development using a photosensitive resin.
有機絶縁膜の比誘電率は、好ましくは、２．０〜５．０、より好ましくは、２．５〜４．０である。 The relative dielectric constant of the organic insulating film is preferably 2.0 to 5.0, more preferably 2.5 to 4.0.
４）中間層
本発明に用いられる中間層は、ゲート絶縁膜と活性層との間に設けられ、無機絶縁材料よりなる無機絶縁層である。無機絶縁材料としては、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、ＨｆＯ２等の絶縁体、又はそれらの化合物を少なくとも二つ以上含む混晶化合物を用いることができる。
4) Intermediate layer The intermediate layer used in the present invention is an inorganic insulating layer provided between the gate insulating film and the active layer and made of an inorganic insulating material. Examples of the inorganic insulating material include insulators such as SiO 2 , SiN x , SiON, Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , and HfO 2 , or mixed crystal compounds containing at least two or more of these compounds. Can be used.
本発明に於ける中間層は、好ましくは、膜厚が２ｎｍ以上２００ｎｍ以下であり、より好ましくは、５ｎｍ以上５０ｎｍ以下である。
膜厚が２ｎｍ未満であると、ゲート絶縁膜と活性層の密着性を向上できず、電気特性および衝撃性に関わる耐久性が改善されない。また、膜厚が２００ｎｍ以上になると、下地の有機ゲート絶縁膜に対する熱的ダメージが大きくなり易く、表面の平滑性が損なわれ電界効果移動度が低下するなど好ましくない。
The intermediate layer in the present invention preferably has a film thickness of 2 nm to 200 nm, more preferably 5 nm to 50 nm.
When the film thickness is less than 2 nm, the adhesion between the gate insulating film and the active layer cannot be improved, and the durability relating to the electrical characteristics and impact properties cannot be improved. On the other hand, when the film thickness is 200 nm or more, thermal damage to the underlying organic gate insulating film is likely to increase, and surface smoothness is impaired and field effect mobility is lowered.
さらに好ましくは、本発明に於ける中間層の誘電容量とゲート絶縁膜の誘電容量は、下記関係を満足する。
（εＡ／ｄＡ）／（εＢ／ｄＢ）＝０．０１５〜１．０ （１）
（式中、εＡ及びεＢは、それぞれゲート絶縁膜及び中間層の比誘電率であり、ｄＡ及びｄＢはそれぞれゲート絶縁膜および中間層の厚みである。）
More preferably, the dielectric capacity of the intermediate layer and the dielectric capacity of the gate insulating film in the present invention satisfy the following relationship.
(Ε A / d A ) / (ε B / d B ) = 0.015-1.0 (1)
(In the formula, ε A and ε B are the relative dielectric constants of the gate insulating film and the intermediate layer, respectively, and d A and d B are the thicknesses of the gate insulating film and the intermediate layer, respectively.)
より好ましくは、（εＡ／ｄＡ）／（εＢ／ｄＢ）比が０．１０〜０．７０であり、さらに好ましくは、０．３０〜０．５０である。 More preferably, (ε A / d A) / (ε B / d B) ratio is 0.10 to 0.70, more preferably 0.30 to 0.50.
（εＡ／ｄＡ）／（εＢ／ｄＢ）比が１．０を超えると、表面平滑性にあたえる中間層の影響が大きくなり、電界効果移動度が低下しやすくなるので好ましくない。
また、誘電容量が０．００１５を下まわると、中間層の効果が薄れ、電気特性および衝撃性に関わる耐久性向上効果が得られないので好ましくない。
When the (ε A / d A ) / (ε B / d B ) ratio exceeds 1.0, the influence of the intermediate layer on the surface smoothness is increased, and the field effect mobility tends to decrease, which is not preferable.
On the other hand, if the dielectric capacitance is less than 0.0015, the effect of the intermediate layer is weakened, and the durability improving effect relating to the electrical characteristics and impact properties cannot be obtained.
中間層の製造方法としては、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。 The intermediate layer can be produced by a direct current or high frequency sputtering method, a vacuum deposition method, an ion plating method, or the like.
中間層の比誘電率は、好ましくは、３．５〜１０であり、より好ましくは３．５〜４．５である。 The relative dielectric constant of the intermediate layer is preferably 3.5 to 10, more preferably 3.5 to 4.5.
５）ソース電極及びドレイン電極
本発明におけるソース電極及びドレイン電極材料として、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、Ａｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。
ソース電極及びドレイン電極の厚みは、１０ｎｍ以上１０００ｎｍ以下とすることが好ましい。
5) Source electrode and drain electrode Examples of the source electrode and drain electrode materials in the present invention include metals such as Al, Mo, Cr, Ta, Ti, Au, and Ag, alloys such as Al-Nd and APC, tin oxide, and oxidation. Preferable examples include metal oxide conductive films such as zinc, indium oxide, indium tin oxide (ITO), and zinc indium oxide (IZO), organic conductive compounds such as polyaniline, polythiophene, and polypyrrole, or mixtures thereof.
The thickness of the source electrode and the drain electrode is preferably 10 nm or more and 1000 nm or less.
電極の製膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。またソース電極及びドレイン電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。 The electrode film formation method is not particularly limited, and may be a printing method, a wet method such as a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, a CVD method, a plasma CVD method, or the like. It can be formed on the substrate according to a method appropriately selected in consideration of suitability with the material from among chemical methods. For example, when ITO is selected, it can be performed according to a direct current or high frequency sputtering method, a vacuum deposition method, an ion plating method, or the like. Further, when an organic conductive compound is selected as a material for the source electrode and the drain electrode, it can be performed according to a wet film forming method.
６）基板
本発明に用いられる基板は特に限定されることはなく、例えばＹＳＺ（ジルコニア安定化イットリウム）、ガラス等の無機材料、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル、ポリスチレン、ポリカ−ボネ−ト、ポリエ−テルスルホン、ポリアリレ−ト、アリルジグリコ−ルカ−ボネ−ト、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等の合成樹脂等の有機材料、などが挙げられる。前記有機材料の場合、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、低吸湿性等に優れていることが好ましい。
6) Substrate The substrate used in the present invention is not particularly limited. For example, YSZ (zirconia stabilized yttrium), inorganic materials such as glass, polyethylene terephthalate, polybutylene terephthalate, polyethylene naphthalate Synthetic resins such as polyester such as polyester, polystyrene, polycarbonate, polyethersulfone, polyarylate, allyl diglycol carbonate, polyimide, polycycloolefin, norbornene resin, poly (chlorotrifluoroethylene), etc. Organic materials, and the like. In the case of the organic material, it is preferable that the organic material is excellent in heat resistance, dimensional stability, solvent resistance, electrical insulation, workability, low air permeability, low moisture absorption, and the like.
本発明においては特に可撓性基板が好ましく用いられる。可撓性基板に用いる材料としては、透過率の高い有機プラスチックフィルムが好ましく、例えばポリエチレンテレフタレート、ポリブチレンフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ（クロロトリフルオロエチレン）等のプラスティックフィルムを用いることができる。また、フィルム状プラスティック基板には、絶縁性が不十分の場合は絶縁層、水分や酸素の透過を防止するためのガスバリア層、フィルム状プラスティック基板の平坦性や電極や活性層との密着性を向上するためのアンダーコート層等を備えることも好ましい。 In the present invention, a flexible substrate is particularly preferably used. The material used for the flexible substrate is preferably an organic plastic film having a high transmittance. For example, polyesters such as polyethylene terephthalate, polybutylene phthalate, polyethylene naphthalate, polystyrene, polycarbonate, polyethersulfone, polyarylate, polyimide, polycyclo Plastic films such as olefin, norbornene resin, and poly (chlorotrifluoroethylene) can be used. In addition, if the insulating property is insufficient for the film-like plastic substrate, the insulating layer, the gas barrier layer for preventing the transmission of moisture and oxygen, the flatness of the film-like plastic substrate and the adhesion with the electrode and active layer It is also preferable to provide an undercoat layer or the like for improvement.
ここで、可撓性基板の厚みは、５０μｍ以上５００μｍ以下とすることが好ましい。これは、可撓性基板の厚みを５０μｍ未満とした場合には、基板自体が十分な平坦性を保持することが難しいためである。また、可撓性基板の厚みを５００μｍよりも厚くした場合には、基板自体を自由に曲げることが困難になる、すなわち基板自体の可撓性が乏しくなるためである。 Here, the thickness of the flexible substrate is preferably 50 μm or more and 500 μm or less. This is because it is difficult for the substrate itself to maintain sufficient flatness when the thickness of the flexible substrate is less than 50 μm. Further, when the thickness of the flexible substrate is more than 500 μm, it is difficult to bend the substrate itself freely, that is, the flexibility of the substrate itself is poor.
２．ＴＦＴの構造
次に、図面を用いて、詳細に本発明におけるＴＦＴの構造を説明する。
図１は、本発明の逆スタガ構造のＴＦＴの一例を示す模式図である。基板１がプラスチックフィルムなどの可撓性基板の場合、基板１の少なくとも一方の面に絶縁層６を配し、その上にゲート電極２、ゲート絶縁膜３、中間層７、活性層４を積層して有し、その表面にソース電極５−１とドレイン電極５−２が設置される。ゲート絶縁膜３と活性層４とが直接接することなく中間層７を介して積層される。ゲート絶縁膜３は有機絶縁材料からなる層である。有機絶縁材料は塗布方式により形成することができ、比較的に厚い層でも表面平滑性に優れた膜を形成できる。中間層７は無機絶縁材料からなる層である。中間層７は塗布により形成されたゲート絶縁膜３からＮａやＫなどの不純物が活性層に拡散してＴＦＴ特性を劣化させるのを防止する。無機絶縁材料は有機絶縁材料に比べて薄層であり、活性層と接する界面の平滑性を悪化させることがなく、高い電界効果移動度を維持し易い。
2. Next, the structure of the TFT according to the present invention will be described in detail with reference to the drawings.
FIG. 1 is a schematic view showing an example of a TFT having an inverted stagger structure according to the present invention. When the substrate 1 is a flexible substrate such as a plastic film, an insulating layer 6 is disposed on at least one surface of the substrate 1, and a gate electrode 2, a gate insulating film 3, an intermediate layer 7, and an active layer 4 are stacked thereon. The source electrode 5-1 and the drain electrode 5-2 are provided on the surface. The gate insulating film 3 and the active layer 4 are stacked via the intermediate layer 7 without being in direct contact with each other. The gate insulating film 3 is a layer made of an organic insulating material. The organic insulating material can be formed by a coating method, and even a relatively thick layer can form a film having excellent surface smoothness. The intermediate layer 7 is a layer made of an inorganic insulating material. The intermediate layer 7 prevents impurities such as Na and K from diffusing from the gate insulating film 3 formed by coating into the active layer and degrading the TFT characteristics. The inorganic insulating material is a thinner layer than the organic insulating material, and does not deteriorate the smoothness of the interface in contact with the active layer, and can easily maintain high field effect mobility.
図２は、本発明のボトムコンタクト型ＴＦＴの一例を示す模式図である。ボトムコンタクト型構成は、ソース電極及びドレイン電極が活性層の下部と接触している構成を意味する。
基板がプラスチックフィルムなどの可撓性基板の場合、基板２１の少なくとも一方の面に絶縁層２６を配し、その上にゲート電極２２、ゲート絶縁膜２３、中間層２７、ソース電極５−２１とドレイン電極５−２２、活性層２４が積層して設置される。該構成においても、ゲート絶縁膜２３と活性層２４とが直接接することなく中間層２７を介して積層される。
FIG. 2 is a schematic view showing an example of the bottom contact type TFT of the present invention. The bottom contact type structure means a structure in which the source electrode and the drain electrode are in contact with the lower part of the active layer.
When the substrate is a flexible substrate such as a plastic film, an insulating layer 26 is disposed on at least one surface of the substrate 21, and a gate electrode 22, a gate insulating film 23, an intermediate layer 27, and a source electrode 5-21 are formed thereon. The drain electrode 5-22 and the active layer 24 are stacked and installed. Also in this configuration, the gate insulating film 23 and the active layer 24 are stacked via the intermediate layer 27 without being in direct contact with each other.
図３は、従来のＴＦＴの一例を示す模式図である。中間層を有せず、ゲート絶縁膜３と活性層４が直接接している。 FIG. 3 is a schematic diagram showing an example of a conventional TFT. Without the intermediate layer, the gate insulating film 3 and the active layer 4 are in direct contact.
（応用）
本発明のＴＦＴは、液晶やＥＬ素子を用いた画像表示装置、特にＦＰＤのスイッチング素子、駆動素子として用いることができる。特に、フレキシブルＦＰＤ装置のスイッチング素子、駆動素子として用いるのが適している。さらに本発明の電界効果型薄膜トランジスタを用いた表示装置は、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター、あるいは一般照明を含む広い分野で幅広い分野で応用される。
また、本発明のＴＦＴは、表示装置以外にも、有機プラスチックフィルムのような可撓性基板上に本発明の電界効果型薄膜トランジスタを形成し、ＩＣカードやＩＤタグなどに幅広く応用が可能である。
(application)
The TFT of the present invention can be used as an image display device using liquid crystal or an EL element, particularly as an FPD switching element or driving element. In particular, it is suitable for use as a switching element and a driving element of a flexible FPD device. Further, the display device using the field effect thin film transistor of the present invention is applied in a wide range of fields including a mobile phone display, a personal digital assistant (PDA), a computer display, an automobile information display, a TV monitor, or general lighting. The
In addition to the display device, the TFT of the present invention can be widely applied to IC cards and ID tags by forming the field effect thin film transistor of the present invention on a flexible substrate such as an organic plastic film. .
以下に、本発明のＴＦＴについて、実施例により説明するが、本発明はこれら実施例により何ら限定されるものではない。 Examples of the TFT of the present invention will be described below, but the present invention is not limited to these examples.
実施例１
１．ＴＦＴ素子の作製
１）本発明のＴＦＴ素子１の作製
下記により図１の構成のＴＦＴ素子部がゲート電極５４を作製した。
・基板１：厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用いた。
・絶縁層６：ＳｉＯＮを５００ｎｍの厚みにスパッタリング蒸着法により蒸着した。
・ゲート電極２：厚さ４０ｎｍのモリブデン層をスパッタリング蒸着法により成膜し、フォトリソグラフィー法およびエッチングにより形成した。
・ゲート絶縁膜３：アクリル樹脂をスピンコートした後、焼成して１μｍ厚のゲート絶縁膜３を形成した。
・中間層７：ゲート絶縁膜３上に、ＳｉＯ２を、メタルマスクを介して室温でスパッタリング蒸着法により成膜し、厚さ２０ｎｍの中間層４を形成した。
・活性層４：中間層７上に、ＩｎＧａＺｎＯ４（ＩＧＺＯ４と略記する）の組成を有する多結晶焼結体をターゲットとして、ＲＦマグネトロンスパッタ真空蒸着法により、ＩＧＺＯ４を、メタルマスクを介して室温成膜し、厚さ５０ｎｍの活性層４を形成した。
・ソース電極５−１、ドレイン電極５−２：Ａｌを、メタルマスクを介して室温で抵抗加熱法により蒸着し、厚さ２００ｎｍのソース電極５−１及びドレイン電極５−２を形成した。
・さらに、特性を安定化させるため、２００℃で１時間、大気中アニール処理を行った。
Example 1
1. Production of TFT Element 1) Production of TFT Element 1 of the Present Invention The TFT element portion having the configuration shown in FIG.
-Substrate 1: Polyethylene naphthalate (PEN) having a thickness of 125 µm was used.
Insulating layer 6: SiON was deposited to a thickness of 500 nm by a sputtering deposition method.
Gate electrode 2: A molybdenum layer having a thickness of 40 nm was formed by a sputtering vapor deposition method, and formed by a photolithography method and etching.
Gate insulating film 3: After spin coating of acrylic resin, baking was performed to form a gate insulating film 3 having a thickness of 1 μm.
Intermediate layer 7: SiO 2 was deposited on the gate insulating film 3 by sputtering deposition at room temperature through a metal mask to form an intermediate layer 4 having a thickness of 20 nm.
Active layer 4: On the intermediate layer 7, IGZO 4 is passed through a metal mask by RF magnetron sputtering vacuum deposition using a polycrystalline sintered body having a composition of InGaZnO 4 (abbreviated as IGZO 4 ) as a target. An active layer 4 having a thickness of 50 nm was formed at room temperature.
Source electrode 5-1 and drain electrode 5-2: Al was deposited by a resistance heating method through a metal mask at room temperature to form a source electrode 5-1 and a drain electrode 5-2 having a thickness of 200 nm.
In addition, in order to stabilize the characteristics, an annealing process in the atmosphere was performed at 200 ° C. for 1 hour.
２）比較のＴＦＴ素子Ａの作製
本発明のＴＦＴ素子１の作製において、ゲート絶縁膜３と中間層７の配置を入れ替えて、比較のＴＦＴ素子Ａを作製した。即ち、比較のＴＦＴ素子Ａにおいては、ゲート電極を形成後に、中間層７を設け、その後にゲート絶縁膜３を設置した。従って、活性層４は、ゲート絶縁膜３上に直接接して設置された。
2) Production of Comparative TFT Element A In production of the TFT element 1 of the present invention, the arrangement of the gate insulating film 3 and the intermediate layer 7 was exchanged to produce a comparative TFT element A. That is, in the comparative TFT element A, after forming the gate electrode, the intermediate layer 7 is provided, and then the gate insulating film 3 is provided. Therefore, the active layer 4 was placed directly on the gate insulating film 3.
２）比較のＴＦＴ素子Ｂの作製
本発明のＴＦＴ素子１の作製において、中間層７を除いた素子を作製した。
2) Production of Comparative TFT Element B In production of the TFT element 1 of the present invention, an element excluding the intermediate layer 7 was produced.
２．ＴＦＴ性能の評価
得られた本発明のＴＦＴ素子１、比較のＴＦＴ素子Ａ、及びＢについて下記の評価を行った。
１）評価方法
＜電界効果移動度の測定＞
ドレイン−ソース間電流（ＩＤＳ）をゲート−ソース間電圧（ＶＧＳ）の関数として取得する。この場合ドレイン−ソース間電圧（ＶＤＳ）は１０Ｖに固定し、ＶＧＳは−１０Ｖから＋１５Ｖまで変化させた。（ＩＤＳ）１／２−（ＶＧＳ）カーブから、閾値電圧と電界効果移動度を下記式を使って抽出した。
ＩＤＳ＝μＦＥ・Ｃｄｉｅｌｅｃｔｒｉｃ・（Ｗ／２Ｌ）・（ＶＧＳ−Ｖｔｈ）２
ここで、μＦＥは電界効果移動度、Ｖｔｈは閾値電圧、Ｗはチャネル巾、Ｌはチャネル長、そしてＣｄｉｅｌｅｃｔｒｉｃはゲート絶縁膜誘電容量（中間層を含む）である。
2. Evaluation of TFT Performance The following evaluation was performed on the obtained TFT element 1 of the present invention and comparative TFT elements A and B.
1) Evaluation method <Measurement of field effect mobility>
The drain-source current (I DS ) is obtained as a function of the gate-source voltage (V GS ). In this case, the drain-source voltage (V DS ) was fixed at 10V, and V GS was changed from −10V to + 15V. From the (I DS ) 1/2- (V GS ) curve, the threshold voltage and the field effect mobility were extracted using the following equations.
I DS = μ FE · C selective · (W / 2L) · (V GS −V th ) 2
Here, μ FE is a field effect mobility, V th is a threshold voltage, W is a channel width, L is a channel length, and C dielectric is a gate insulating film dielectric capacitance (including an intermediate layer).
＜閾値変動＞
一定ドレイン−ソース間電流（ＩＤＳ＝３μＡ、ＶＧ＝ＶＤ）を、１０００ｓ加える電流バイアスストレスの前後における閾値の変化を閾値変動とした。
＜密着性＞
素子を１ｍの高さから落下させ、落下前後での、閾値および電界効果移動度の変化から密着性を評価した。
<Threshold fluctuation>
A change in threshold before and after a current bias stress in which a constant drain-source current (I DS = 3 μA, V G = V D ) was applied for 1000 s was defined as a threshold fluctuation.
<Adhesion>
The element was dropped from a height of 1 m, and the adhesion was evaluated from changes in threshold and field effect mobility before and after dropping.
２）結果
＜電界効果移動度＞
本発明のＴＦＴ素子１は、電界効果移動度が１０ｃｍ２／Ｖｓと高い値を示したが、比較のＴＦＴ素子Ａは１ｃｍ２／Ｖｓであった。
比較のＴＦＴ素子Ｂは、電界効果移動度が１ｃｍ２／Ｖｓと低い値であった。
2) Results <Field effect mobility>
The TFT element 1 of the present invention showed a field effect mobility as high as 10 cm 2 / Vs, but the comparative TFT element A had a value of 1 cm 2 / Vs.
The comparative TFT element B had a field effect mobility as low as 1 cm 2 / Vs.
＜閾値変動＞
本発明のＴＦＴ素子１は、△Ｖ＝０．４Ｖの良好な値を示した。一方、比較のＴＦＴ素子Ａは△Ｖ＝１０Ｖ、比較のＴＦＴ素子Ｂは△Ｖ＝１０Ｖと大きな閾値変動を示した。
＜密着性＞
本発明のＴＦＴ素子１は、１ｍの高さから落下させても特性に変化は無く、優れた密着性を示した。一方、比較のＴＦＴ素子ＡはＯＮ電流が１桁低下した。比較のＴＦＴ素子Ｂは、１ｍの高さから落下させると、ゲート絶縁膜と活性層の界面に剥離が生じ、ＴＦＴの動作をしなくなった。
<Threshold fluctuation>
The TFT element 1 of the present invention showed a good value of ΔV = 0.4V. On the other hand, the comparative TFT element A showed a large threshold fluctuation, ΔV = 10V, and the comparative TFT element B, ΔV = 10V.
<Adhesion>
The TFT element 1 of the present invention did not change in characteristics even when dropped from a height of 1 m, and showed excellent adhesion. On the other hand, in the comparative TFT element A, the ON current decreased by one digit. When the comparative TFT element B was dropped from a height of 1 m, peeling occurred at the interface between the gate insulating film and the active layer, and the TFT did not operate.
参考例２
ゲート絶縁膜と中間層との誘電容量比を変えた実施例である。
実施例１の本発明の素子１に於いては、ゲート絶縁膜のアクリル樹脂の比誘電率が３．５、中間層のＳｉＯ２の比誘電率が３．８であるので、εＡ及びεＢを各々ゲート絶縁膜及び中間層の比誘電率、ｄＡ及びｄＢを各々ゲート絶縁膜及び中間層の厚みとしたとき、（εＡ／ｄＡ）／（εＢ／ｄＢ）は、０．０１８であった。
Reference example 2
In this embodiment, the dielectric capacitance ratio between the gate insulating film and the intermediate layer is changed.
In the element 1 of the present invention of Example 1, since the relative dielectric constant of the acrylic resin of the gate insulating film is 3.5 and the relative dielectric constant of SiO 2 of the intermediate layer is 3.8, ε A and ε When B is the relative dielectric constant of the gate insulating film and the intermediate layer, and d A and d B are the thickness of the gate insulating film and the intermediate layer, respectively, (ε A / d A ) / (ε B / d B ) is 0.018.
（素子の作製）
実施例１の本発明の素子１に対し、ゲート絶縁膜の厚みを１μｍ、中間層の厚みを１０ｎｍとし、その他は実施例１と同様にして参考例のＴＦＴ素子２を作製した。この場合、（εＡ／ｄＡ）／（εＢ／ｄＢ）は０．００９であった。
(Production of element)
A TFT element 2 of a reference example was fabricated in the same manner as in Example 1 except that the gate insulating film thickness was 1 μm and the thickness of the intermediate layer was 10 nm with respect to the element 1 of the present invention of Example 1. In this case, (ε A / d A ) / (ε B / d B ) was 0.009.
（性能評価結果）
実施例１と同様に評価した結果、実施例１の素子１に対して、中間層が薄いためゲート絶縁膜と活性層の密着性が悪化したためか、落下試験でＯＮ電流の１５％の低下が認められた。
(Performance evaluation results)
As a result of evaluation in the same manner as in Example 1, the drop of the ON current in the drop test was reduced by 15%, probably because the intermediate layer was thin and the adhesion between the gate insulating film and the active layer was deteriorated. Admitted.
参考例３
ゲート絶縁膜と中間層との誘電容量比を変えた実施例である。
（素子の作製）
実施例１の本発明の素子１に対し、ゲート絶縁膜の厚みを１００ｎｍ、中間層の厚みを２００ｎｍとし、その他は実施例１と同様にして参考例のＴＦＴ素子３を作製した。この場合、（εＡ／ｄＡ）／（εＢ／ｄＢ）は１．８４であった。
Reference example 3
In this embodiment, the dielectric capacitance ratio between the gate insulating film and the intermediate layer is changed.
(Production of element)
A TFT element 3 of a reference example was fabricated in the same manner as in Example 1 except that the gate insulating film thickness was 100 nm and the intermediate layer thickness was 200 nm, compared to the element 1 of the present invention of Example 1. In this case, (ε A / d A ) / (ε B / d B ) was 1.84.
（性能評価結果）
実施例１と同様に評価した結果、実施例１の素子１に対して、中間層が厚いため活性層との接合面の平滑性が悪化したためか、移動度が３ｃｍ２／Ｖｓに低下した。
(Performance evaluation results)
As a result of evaluation in the same manner as in Example 1, the mobility was reduced to 3 cm 2 / Vs because the intermediate layer was thick and the smoothness of the joint surface with the active layer was deteriorated with respect to the element 1 of Example 1.
実施例４
ボトムコンタクト型ＴＦＴの実施例である。
（素子の作製）
下記により図２の構成のＴＦＴ素子４を作製した。
・基板：厚さ１２５μｍのポリエチレンナフタレート（ＰＥＮ）を用いた。
・絶縁層：ＳｉＯＮを５００ｎｍの厚みにスパッタリング蒸着法により蒸着した。
・ゲート電極：厚さ４０ｎｍのモリブデン層をスパッタリング蒸着法により成膜し、フォトリソグラフィー法およびエッチングにより形成した。
・ゲート絶縁膜：アクリル樹脂をスピンコートした後、焼成して１μｍ厚のゲート絶縁膜を形成した。
・中間層：ゲート絶縁膜上に、ＳｉＯ２を、メタルマスクを介して室温でスパッタリング蒸着法により成膜し、厚さ２０ｎｍの中間層４を形成した。
・ソース電極−１、ドレイン電極−２：Ｍｏを、メタルマスクを介して室温でスパッタ法により成膜し、厚さ４０ｎｍのソース電極−１及びドレイン電極−２を形成した。
・活性層：中間層上およびソース電極、ドレイン電極上に、ＩｎＧａＺｎＯ４（ＩＧＺＯ４と略記する）の組成を有する多結晶焼結体をターゲットとして、ＲＦマグネトロンスパッタ真空蒸着法により、ＩＧＺＯ４を、メタルマスクを介して室温成膜し、厚さ５０ｎｍの活性層を形成した。
・さらに、特性を安定化させるため２００℃で１時間の大気中アニール処理を行った。
Example 4
This is an example of a bottom contact type TFT.
(Production of element)
The TFT element 4 having the configuration shown in FIG.
-Substrate: Polyethylene naphthalate (PEN) with a thickness of 125 μm was used.
Insulating layer: SiON was deposited to a thickness of 500 nm by a sputtering deposition method.
Gate electrode: A molybdenum layer having a thickness of 40 nm was formed by sputtering deposition, and was formed by photolithography and etching.
Gate insulating film: A spin coating of acrylic resin, followed by baking to form a 1 μm thick gate insulating film.
Intermediate layer: SiO 2 was formed on the gate insulating film by sputtering deposition at room temperature through a metal mask to form an intermediate layer 4 having a thickness of 20 nm.
Source electrode-1 and drain electrode-2: Mo was formed by sputtering at room temperature through a metal mask to form a source electrode-1 and a drain electrode-2 having a thickness of 40 nm.
Active layer: On the intermediate layer and on the source electrode and the drain electrode, with a polycrystalline sintered body having a composition of InGaZnO 4 (abbreviated as IGZO 4 ) as a target, IGZO 4 is formed by RF magnetron sputtering vacuum deposition, A film was formed at room temperature through a metal mask to form an active layer having a thickness of 50 nm.
Furthermore, in order to stabilize the characteristics, an annealing process in the atmosphere at 200 ° C. for 1 hour was performed.
また、比較のＴＦＴ素子Ｃとして、本発明のＴＦＴ素子４で、上記の中間層を除いたＴＦＴ素子を作製した。 In addition, as a comparative TFT element C, a TFT element was produced using the TFT element 4 of the present invention except for the intermediate layer.
（性能評価結果）
実施例１と同様に評価した結果、本発明のＴＦＴ素子４は実施例１の本発明のＴＦＴ素子１と同等の特性を示した。
本発明のＴＦＴ素子４は、中間層のＳｉＯ２膜があることで、ソース電極、ドレイン電極のエッジの形状を良好に制御できた。
一方、中間層が無い比較のＴＦＴ素子Ｃは、ソース電極、ドレイン電極のパターニングの精度が悪化し、素子作製の再現性を保つことが困難であった。
(Performance evaluation results)
As a result of evaluation in the same manner as in Example 1, the TFT element 4 of the present invention showed the same characteristics as the TFT element 1 of the present invention of Example 1.
Since the TFT element 4 of the present invention has the SiO 2 film as the intermediate layer, the shape of the edge of the source electrode and the drain electrode can be controlled well.
On the other hand, in the comparative TFT element C having no intermediate layer, the patterning accuracy of the source electrode and the drain electrode is deteriorated, and it is difficult to maintain the reproducibility of the element fabrication.
１、２１：基板
２、２２：ゲート電極
３、２３：ゲート絶縁膜
４，２４：活性層
７，２７：中間層
５−１、５−２１：ソース電極
５−２、５−２２：ドレイン電極
６、２６：絶縁層
DESCRIPTION OF SYMBOLS 1, 2: Substrate 2, 22: Gate electrode 3, 23: Gate insulating film 4, 24: Active layer 7, 27: Intermediate layer 5-1, 5-21: Source electrode 5-2, 5-22: Drain electrode 6, 26: Insulating layer
Claims (6)
（εＡ／ｄＡ）／（εＢ／ｄＢ）＝０．０１５〜１．０ （１）
（式中、εＡ及びεＢは、それぞれゲート絶縁膜及び中間層の比誘電率であり、ｄＡ及びｄＢは、それぞれゲート絶縁膜及び中間層の厚みである。）。 A thin film field effect device comprising a gate electrode, a gate insulating film, an active layer, a source electrode and a drain electrode on a substrate, wherein the gate insulating film is made of an organic insulating material, and the active layer is made of an oxide semiconductor. the crystals sintered body has been formed by phase deposition feel as a target, an inorganic film thickness of an insulating material which is an amorphous oxide between the gate insulating film and the active layer is in 2nm~200nm A thin film field-effect transistor having a certain intermediate layer, wherein a dielectric capacity of the gate insulating film and a dielectric capacity of the intermediate layer satisfy the following formula (1).
(Ε A / d A ) / (ε B / d B ) = 0.015-1.0 (1)
(Wherein, epsilon A, and epsilon B is the relative dielectric constant of each gate insulating film and the intermediate layer, d A and d B is the thickness of each gate insulating film and the intermediate layer.).
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