JP5345349B2 - Thin film field effect transistor - Google Patents

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本発明は、薄膜電界効果型トランジスタに関する。 The present invention relates to thin film field effect transistor. 特に活性層にアモルファス酸化物半導体を用いた薄膜電界効果型トランジスタに関する。 Particularly to thin film field effect transistor using an amorphous oxide semiconductor in the active layer.

近年、液晶やエレクトロルミネッセンス(ElectroLuminescence:EL)技術等の進歩により、平面薄型画像表示装置(Flat Panel Display:FPD)が実用化されている。 Recently, liquid crystal or electroluminescent: Advances in such (ElectroLuminescence EL) technology, flat thin image display apparatus (Flat Panel Display: FPD) have been put into practical use. 特に、電流を通じることによって励起され発光する薄膜材料を用いた有機電界発光素子(以後、「有機EL素子」と記載する場合がある)は、低電圧で高輝度の発光が得られるために、携帯電話ディスプレイ、パーソナルデジタルアシスタント(PDA)、コンピュータディスプレイ、自動車の情報ディスプレイ、TVモニター、あるいは一般照明を含む広い分野で、デバイスの薄型化、軽量化、小型化、および省電力の効果などが期待されている。 In particular, an organic electroluminescent device (hereinafter, may be referred to as "organic EL device") using a thin film material that is excited to emit light by passing an electric current, in order to emit light with high luminance can be obtained at a low voltage, expected mobile phone displays, personal digital assistants (PDA), computer displays, automotive information displays, in a wide range of fields including TV monitor or general lighting, thinning of the device, weight reduction, downsizing, and power-saving effect of It is.
これらFPDは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる電界効果型薄膜トランジスタ(以後の説明で、Thin Film Transistor、もしくはTFTと記載する場合がある)のアクティブマトリクス回路により駆動されている。 These FPD is an amorphous silicon thin film or polycrystalline silicon thin film provided on a glass substrate (with subsequent description, may be referred to as Thin Film Transistor or TFT,) field-effect thin film transistor used in the active layer active It is driven by a matrix circuit.

一方、これらFPDのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。 On the other hand, further thinning of FPD, weight, seeking to improve the breakage resistance has been attempted to use a resin substrate having flexibility lightweight instead of the glass substrate.
しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。 However, fabrication of the transistors using the silicon thin films described above requires a relatively high temperature heat treatment, it is difficult to generally formed directly on the resin substrate having low heat resistance.

例えば、シリコン薄膜を用いたトランジスタの駆動電圧を低減したMOSFET(Metal−Oxide Semiconductor Field−Effect Transistor)が開示され、活性層の半導体材料として酸化インジウム錫(ITO)、酸化錫、或いは酸化亜鉛などが用いられ、ゲート絶縁膜に比誘電率の大きな誘電体材料を用いた構成が知られている。 For example, MOSFET with reduced driving voltage of a transistor using a silicon thin film (Metal-Oxide Semiconductor Field-Effect Transistor) is disclosed, indium tin oxide as a semiconductor material of the active layer (ITO), tin oxide, or zinc oxide is used, a configuration using a large dielectric material having a relative dielectric constant in a gate insulating film is known. ITO、酸化錫、或いは酸化亜鉛などは結晶性金属酸化物であり、キャリア濃度が1×10 19 /cm 程度有することが開示されている。 ITO, tin oxide, or zinc oxide is crystalline metal oxide, the carrier concentration is disclosed to have about 1 × 10 19 / cm 3. 結晶性金属酸化物よりなる活性層の場合、所望の半導体特性を発現するためには、スパッタリングによる膜形成の後、例えば300℃で15分間ポストアニールするなどの結晶化制御のための高温加熱処理工程が必要になる。 If the active layer of crystalline metal oxide, in order to express the desired semiconductor characteristics, high-temperature heat treatment for crystallization control such as after film formation by sputtering, to post-annealing for 15 minutes at for example 300 ° C. process becomes necessary. 従って、このような活性層を耐熱性の低い樹脂基板上に直接形成することは困難である。 Therefore, it is difficult to directly form the active layer to lower the resin on the heat-resistant substrate.

アモルファス酸化物、例えば、In−Ga−Zn−O系アモルファス酸化物は低温での成膜が可能であり、プラスチックフィルム上に室温成膜可能な材料として注目されている。 Amorphous oxide, e.g., In-Ga-Zn-O based amorphous oxide is capable of film formation at a low temperature, it has been attracting attention as a room temperature film-forming material capable on a plastic film. しかしながら、アモルファス酸化物半導体をTFTの活性層に用いると、OFF電流が高くON/OFF比が低い上、ゲート電圧が印加されていない時でも電流が流れてしまうノーマリーオン型のTFTが形成されるという問題を有していた。 However, using an amorphous oxide semiconductor in the active layer of the TFT, on the lower high ON / OFF ratio is OFF current, normally-on type TFT which would even current flows when a gate voltage is not applied is formed We had the problem of that. これらを用いて、ゲート電圧が印加されていない時は電流が流れない、ノーマリーオフ型のTFTの形成は困難であった。 Using these, no current flows when a gate voltage is not applied, the formation of normally-off type TFT has been difficult. 例えば、N型の半導体活性層であればTFT特性の閾値電圧が正であれば、ノーマリーオフ型TFTということになるが、ノーマリーオフ型TFTの方が、消費電力や耐久性の点で有利である。 For example, if the if the N-type semiconductor active layer of the threshold voltage of the TFT characteristics positive, but it comes to a normally-off type TFT, who normally-off type TFT is in terms of power consumption and durability it is advantageous.

この問題を改良する手段として、複数種類のTFTを備えた半導体装置が開示されている(例えば、特許文献1参照)。 As means for improving this problem, a semiconductor device is disclosed which includes a plurality of TFT (for example, see Patent Document 1). 該構成における各TFTのチャネル層を形成するアモルファス酸化物は、それぞれ元素組成比が異なり、その結果、互いに閾値電圧が異なる構成となっていて、それらの複数のTFTの組合せにより閾値電圧を制御することが開示されている。 Amorphous oxide forming a channel layer of the TFT in the construction is different in each elemental composition ratio, as a result, have a threshold voltage different configurations from each other, to control the threshold voltage by the combination of the plurality of TFT it has been disclosed. しかしながら、該構成ではそれぞれのTFT特性が異なり、またそのエッチング特性も異なってくるので、その製造工程が複雑で煩雑になる。 However, unlike each of the TFT characteristics in the configuration, and because the etching characteristics different come, the manufacturing process becomes complicated and troublesome. また、活性層上に何らかの成膜を行う場合、その工程の影響を受けてチャネル部の特性が変化してしまう問題も懸念される。 When performing some kind of deposition on the active layer, also concern issues the characteristics of the channel portion under the influence of process changes.

一方、酸化物半導体層と貴金属電極との間に、それらの間の密着性を改良するための密着向上層を配置した構成が開示されている(例えば、特許文献2参照)。 On the other hand, between the oxide semiconductor layer and the noble metal electrode, configuration of arranging the adhesion-improving layer for improving the adhesion between them it has been disclosed (e.g., see Patent Document 2). 該構成では、密着向上層には、Ti,Ni,Cr,V,Hf,Zr,Nb,Ta,Mo又はW等の金属が用いられる。 In the arrangement, the adhesion improving layer, Ti, Ni, Cr, V, Hf, Zr, Nb, Ta, a metal such as Mo or W is used. 該密着改良層は、貴金属と酸化物半導体との物理的密着力を強固にするため補助層であり、アモルファス酸化物半導体を活性層に用いたときの閾値電圧とは何ら無関係の層である。 Contact improving layer is an auxiliary layer in order to strengthen the physical adhesion between the oxide semiconductor and noble metal, a no independent layer from the threshold voltage when using an amorphous oxide semiconductor in the active layer.
特開2008−85048号公報 JP 2008-85048 JP 特開2007−73702号公報 JP 2007-73702 JP

本発明の目的は、アモルファス酸化物半導体を用いたTFTを提供することにあり、特に、OFF電流が低く、ノーマリーオフ型のTFTを提供することにある。 An object of the present invention is to provide a TFT using an amorphous oxide semiconductor, in particular, low OFF current to provide a normally-off type of a TFT.

本発明の上記課題は下記の手段によって解決された。 The above object of the present invention has been solved by the following means.
<1> 基板上に、少なくとも、ゲート電極、ゲート絶縁膜、アモルファス酸化物を含む活性層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間にあって、且つ、前記ソース電極又は前記ドレイン電極の少なくとも一方と接する領域にのみ障壁層を有し、前記障壁層のバンドギャップが前記活性層のバンドギャップより大きく、前記活性層のバンドギャップと前記障壁層のバンドギャップの差が0.1eV以上13.0eV未満であり、前記活性層上の前記ソース電極及び前記ドレイン電極を有する側であって前記ソース電極及び前記ドレイン電極間のチャネル部に成膜を行なわないことを特徴とする薄膜電界効果型トランジスタ。 <1> onto a substrate, at least a gate electrode, a gate insulating film, an active layer containing an amorphous oxide, a thin film field effect transistor having a source electrode and a drain electrode, the source electrode or the drain and the active layer there between at least one electrode, and, have a barrier layer only on at least one in contact with the area of the source electrode or the drain electrode, the band gap of the barrier layer is larger than the band gap of said active layer, said active difference in band gap between band gaps of the layer the barrier layer is less than or 0.1eV 13.0eV, the source electrode and the drain electrode comprising the side having the source electrode and the drain electrode on the active layer thin film field effect transistor, characterized in that not performed deposited in the channel region between.
<2> 前記障壁層が、Ga、Mg、及びAlの少なくとも一つの元素を含む酸化物を含有することを特徴とする<1>に記載の薄膜電界効果型トランジスタ。 <2> the barrier layer, Ga, Mg, and thin film field effect transistor according to <1> which is characterized by containing an oxide containing at least one element of Al.
> 前記障壁層のバンドギャップが4.0eV以上15.0eV未満である<1>又は >に記載の薄膜電界効果型トランジスタ。 <3> The thin film field effect transistor according to the band gap of the barrier layer is less than or 4.0eV 15.0eV <1> or <2>.
> 前記活性層のバンドギャップが2.0eV以上4.0eV未満である<1>〜 >〜< のいずれかに記載の薄膜電界効果型トランジスタ。 <4> the band gap of the active layer is less than or 2.0eV 4.0eV <1> ~ <1 > ~ thin film field effect transistor according to any one of <3>.
> 前記ソース電極と接する領域及び前記ドレイン電極と接する領域にのみ障壁層を有することを特徴とする<1>〜< のいずれかに記載の薄膜電界効果型トランジスタ。 <5> The thin film field effect transistor according to any one of the only regions in contact with the source electrode and the contact region and the drain electrode and having a barrier layer <1> to <4.
<6> 前記活性層が、In、Sn、Zn、及びCdより選ばれる少なくとも一つの元素を含む酸化物を含有することを特徴とする<1>〜< >のいずれかに記載の薄膜電界効果型トランジスタ。 <6> the active layer, In, Sn, Zn, and at least contain an oxide containing one element, characterized in <1> to thin film field according to any one of <5> to chosen from Cd effect transistor.
> 前記基板がフレキシブル基板であることを特徴とする<1>〜<6>のいずれかに記載の薄膜電界効果型トランジスタ。 <7> The thin film field effect transistor according to any one of <1> to <6>, wherein the substrate is characterized in that it is a flexible substrate.

本発明によると、OFF電流が低く、ノーマリーオフ特性を示すTFTが提供される。 According to the present invention, a low OFF current, TFT showing a normally-off characteristics are provided. 特に、可撓性基板を用いたフイルム(フレキシブル)TFTとして有用な薄膜電界効果型トランジスタが提供される。 Particularly useful thin film field effect transistor is provided as a film (flexible) TFT using a flexible substrate. また、本願の構成に拠れば、ソース電極とドレイン電極間のチャネル部には成膜を行わないため、成膜工程が活性層の特性に影響を与えることなく、安定した性能のTFTが提供される。 Further, according to the present configuration, since the channel portion between the source electrode and the drain electrode does not perform film formation, without giving film-forming step is the effect on the properties of the active layer, TFT of stable performance is provided that.
また、本願の構成のTFTは、閾値電圧の制御のためにアモルファス酸化物の組成を変更した複数のTFTを配置するなどの必要がなく、製造適性に富む。 Further, TFT of the present configuration is not necessary, such as to place a plurality of TFT for changing the composition of the amorphous oxide to control the threshold voltage, rich in production suitability.

1. 1. 薄膜電界効果型トランジスタ(TFT) Thin film field effect transistor (TFT)
本発明のTFTは、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を順次有し、ゲート電極に電圧を印加して、活性層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有するアクテイブ素子である。 TFT of the present invention, at least a gate electrode, a gate insulating film, an active layer, sequentially a source electrode and a drain electrode, by applying a voltage to the gate electrode, controlling the current flowing to the active layer, a source electrode and a drain the current between the electrodes is a active device having a function of switching. TFT構造として、スタガ構造(トップゲート型)及び逆スタガ構造(ボトムゲート型)のいずれをも形成することができる。 The TFT structure may be also formed any stagger structure (top gate type) and reverse stagger structure (bottom gate type). 好ましくは、逆スタガ構造(ボトムゲート型)である。 Preferably, an inverted staggered structure (bottom gate type).

本発明のTFTは、基板上に、少なくとも、ゲート電極、ゲート絶縁膜、アモルファス酸化物を含む活性層、ソース電極及びドレイン電極を有し、前記活性層と前記ソース電極又はドレイン電極の少なくとも一方との間にあって、且つ、前記ソース電極又はドレイン電極の少なくとも一方と接する領域にのみ障壁層を有する。 TFT of the present invention, on a substrate, at least a gate electrode, a gate insulating film, an active layer containing an amorphous oxide, a source electrode and a drain electrode, at least one of the said active layer source electrode or the drain electrode DOO It is between, and has a barrier layer only on at least one in contact with the area of ​​the source electrode or the drain electrode. 本発明の構成によれば、アモルファス酸化物を含む活性層が高いキャリア濃度であってもノーマリーオフ特性を有し、優れたON/OFF特性が得られる。 According to the configuration of the present invention, even an active layer containing an amorphous oxide is a high carrier concentration has a normally-off characteristics can be obtained excellent ON / OFF characteristics.

好ましくは、ゲート絶縁膜と、ソース電極又はドレイン電極の間は、実質的に活性層と障壁層の2層のみからなる。 Preferably, a gate insulating film, between the source electrode or the drain electrode is composed of only two layers of substantially active layer and the barrier layer. 障壁層は、ソース電極又はドレイン電極の少なくとも一方と活性層との間の領域にのみ配置され、それ以外の活性層表面には障壁層が配置されない。 Barrier layer is disposed only in a region between the at least one active layer of a source electrode and a drain electrode, not disposed barrier layer in the other active layer surface. 好ましくは、ソース電極と活性層との間、及びドレイン電極と活性層との間の領域の両方に障壁層が配置される。 Preferably arranged barrier layer on both the region between the during and drain electrode and the active layer between the source electrode and the active layer.
好ましくは、障壁層が、Ga、Mg、及びAlの少なくとも一つの元素を含む酸化物を含有する。 Preferably, the barrier layer, Ga, contains an oxide containing at least one element of Mg, and Al.

従来、アモルファス酸化物を含有する層はスパッタリング法などの成膜を行うダメージにより特性が変化し易いという問題があり、その上に層設置することが困難であった。 Conventionally, a layer containing an amorphous oxide has a problem that characteristics change easily by damage for forming a film such as a sputtering method, it is difficult to layer placed thereon. 本発明の層配置の構成により、ソース電極とドレイン電極間のチャネル部に対する成膜の影響が無くなり、安定した性能のTFTが提供される。 The structure of the layer arrangement of the present invention, there is no influence of the deposition to the channel portion between the source electrode and the drain electrode, TFT of stable performance is provided.

本発明におけるバンドギャップは、電子が占める最も高いエネルギーバンドである価電子帯と、電子のない最も低いバンドである伝導帯とのエネルギー差と定義され、光学的方法(光吸収スペクトル)により決定される値である。 Band gap in the present invention, the valence band is the highest energy band electrons occupied, is defined as the energy difference between the conduction band is an electron-free lowest band is determined by optical methods (light absorption spectrum) is that value. 光吸収スペクトルは可視・紫外分光光度計に積分球を取り付け、拡散反射スペクトルを測定して行う。 Light absorption spectrum with an integrating sphere attachment on a visible-ultraviolet spectrophotometer, performed by measuring the diffuse reflectance spectrum. バンドギャップ以上のエネルギーを持つ光を照射すると吸収されるので、吸収が始まる吸収端の光のエネルギーをバンドギャップとして測定した。 Is absorbed when irradiated with light having energy higher than the band gap was determined the energy of the absorption edge of the light absorption starts as a band gap.

好ましくは、障壁層のバンドギャップが前記活性層のバンドギャップより大きい Preferably, greater than the band gap of the band gap of the barrier layer is the active layer. 性層のバンドギャップと障壁層のバンドギャップの差(ΔE)は、0.1eV〜13.0eV であり 、より好ましくは、0.5eV〜2.0eVであり、さらに好ましくは、1.0eV以上1.5eV以下である。 Difference in band gap of the band gap and the barrier layers of the active layer (Delta] E) is 0.1EV~13.0EV, more preferably from 0.5EV~2.0EV, more preferably, 1.0 eV more than 1.5eV is less than or equal to.
好ましくは、障壁層のバンドギャップ(E )が4.0eV以上15.0eV未満であり、好ましくは4.2eV以上12.0eV以下、より好ましくは4.5eV以上10.0eV以下である。 Preferably, a band gap smaller than (E 2) is more than 4.0 eV 15.0EV barrier layer, preferably 4.2eV or 12.0eV less, and more preferably not more than 10.0eV than 4.5 eV.
好ましくは、活性層のバンドギャップ(E )が2.0eV以上4.0eV未満であり、好ましくは2.2eV以上3.8eV以下、より好ましくは3.0eV以上3.5eV以下である。 Preferably, the band gap of the active layer (E 1) is less than or 2.0 eV 4.0 eV, preferably 2.2eV or 3.8eV or less, and more preferably not more than 3.5eV than 3.0 eV.

が2.0eV未満では、可視光の大部分が吸収されて伝導帯に励起されるため可視の発光体を表示部とした場合、誤作動を起こしやすい問題があり、4.0eV以上ではギャップが大きすぎるため、キャリアを注入してもギャップの間に安定化した準位を作ってしまい活性層として働きにくい問題があり、好ましくない。 In E 1 is less than 2.0 eV, when the display unit visible light emitter for most of the visible light are excited to the conduction band are absorbed, there is prone to malfunction problem, above 4.0eV is since the gap is too large, even by injecting carriers there is a problem that hardly serves as an active layer will create a level stabilized during the gap, not desirable.
が4.0eV未満では、活性層として動作してしまい好ましくなく、また、15.0eV以上の条件を満たす物質を得ることは現実的ではない。 The E 2 is less than 4.0 eV, is not preferable they are operated as the active layer, to obtain a more satisfying material 15.0eV is not realistic.

△Eが0.1eV未満では、活性層と障壁層との間のバンドギャップの差が小さすぎるためデバイスとしての動作に差がなくなってしまい、本発明の効果がえられない。 △ E is less than 0.1eV is, will run out of a difference in action of the device for the band gap difference is too small between the active layer and the barrier layer, not be obtained the effect of the present invention. また、13.0eVを超えると活性層と障壁層との間のバンドギャップの差が大きすぎるため、電子のソース電極から活性層内へ、あるいは、活性層からドレイン電極へ障壁もそれに伴って非常に高くなる場合が多く、ON電流が小さくなるので、好ましくない。 Further, since the difference in band gap between the exceeding 13.0eV active layer and the barrier layer is too large, the electrons of the source electrode to the active layer, or, with it also the barrier from the active layer to the drain electrode very If the higher number, since the oN current is small is not preferable.

好ましくは、活性層が、In、Sn、Zn、及びCdより選ばれる少なくとも一つの元素を含む酸化物を含有する。 Preferably, the active layer, In, contains an oxide containing Sn, Zn, and at least one element selected from Cd.
好ましくは、基板がフレキシブル基板である。 Preferably, the substrate is a flexible substrate.
本発明のTFTについて以下においてさらに詳細に説明する。 Described in further detail below TFT of the present invention.

1)活性層 本発明の活性層に用いられるアモルファス酸化物は、低温で成膜可能である為に、プラスティックのような可撓性のある樹脂基板に作製が可能である。 1) active layer active layer amorphous oxide used in the present invention, because a film can be formed at a low temperature, it can be manufactured on a flexible resin substrate such as a plastic.
本発明の活性層に用いられるアモルファス酸化物は、好ましくはIn、Sn、Zn、又はCdを含む酸化物であり、より好ましくは、In、Sn、Znを含む酸化物、さらに好ましくは、In、Znを含む酸化物である。 Active layer amorphous oxide used in the present invention is an oxide preferably containing In, Sn, Zn, or Cd, more preferably, an oxide containing In, Sn, and Zn, more preferably, In, an oxide containing Zn. 本発明における活性層の電気伝導度は、特に限定されないが、電気伝導度10 −10 S/cm以上10 +1 S/cm以下であり、より好ましくは、10 −7 S/cm以上10 −3 S/cm以下である。 Electrical conductivity of the active layer in the present invention is not particularly limited, but the electric conductivity of 10 -10 S / cm or more 10 +1 S / cm or less, more preferably, 10 -7 S / cm or more 10 -3 S / cm is less than or equal to.

具体的に本発明の活性層に係るアモルファス酸化物は、In 、ZnO,SnO 、CdO,Indium−Zinc−Oxide(IZO)、Indium−Tin−Oxide(ITO)、Gallium−Zinc−Oxide(GZO)、Indium−Gallium−Oxide(IGO)、Indium−Gallium−Zinc−Oxide(IGZO)である。 Amorphous oxide according to the active layer of the concrete, the present invention, In 2 O 3, ZnO, SnO 2, CdO, Indium-Zinc-Oxide (IZO), Indium-Tin-Oxide (ITO), Gallium-Zinc-Oxide (GZO), is an Indium-Gallium-Oxide (IGO), Indium-Gallium-Zinc-Oxide (IGZO).

<バンドギャップ> <Band gap>
本発明の活性層は、バンドギャップが2.0eV以上4.0eV未満であり、好ましくは2.2eV以上3.8eV以下、より好ましくは3.0eV以上3.5eV以下である。 Active layer of the present invention is less than the band gap than 2.0 eV 4.0 eV, preferably 2.2eV or 3.8eV or less, and more preferably not more than 3.5eV than 3.0 eV.
本発明の活性層のバンドギャップは、下記により調製(調整)される。 The band gap of the active layer of the present invention are prepared (adjusted) by the following. たとえばIndium−Gallium−Zinc−Oxide(IGZO)であれば、In (2.5eV)とZnO(3.3eV)とGa (4.6eV)による共スパッタにより可能となる。 For example, if the Indium-Gallium-Zinc-Oxide ( IGZO), made possible by co-sputtering by In 2 O 3 (2.5eV) and ZnO (3.3 eV) and Ga 2 O 3 (4.6eV). バンドギャップの大きいGa (4.6eV)の比率を大きくすれば、それに伴って活性層のバンドギャップも大きくなり、In (2.5eV)の比率を大きくすると、それに伴って活性層のバンドギャップも小さくなる。 By increasing the ratio of high Ga 2 O 3 bandgap (4.6 eV), the band gap of the active layer is also increased along with it, a larger proportion of In 2 O 3 (2.5eV), with it the band gap of the active layer is also reduced.

<キャリア濃度> <Carrier concentration>
本発明における活性層のキャリア濃度は、種々の手段により所望の数値に調整することができる。 Carrier concentration of the active layer in the present invention can be adjusted to a desired numerical by various means.
本発明における活性層のキャリア濃度は、特に限定されないが、好ましくは1×10 15 /cm 以上の高い領域である。 Carrier concentration of the active layer in the present invention is not particularly limited, but is preferably higher in 1 × 10 15 / cm 3 or more regions. より好ましくは、1×10 15 /cm 以上1×10 21 /cm 以下である。 More preferably, the 1 × 10 21 / cm 3 or less 1 × 10 15 / cm 3 or more.

キャリア濃度の調整手段としては、下記の手段を挙げることが出来る。 The means for adjusting the carrier concentration, can be mentioned the following means.
(1)酸素欠陥による調整 酸化物半導体において、酸素欠陥ができると、活性層のキャリア濃度が増加し、電気伝導度が大きくなることが知られている。 (1) in the adjustment oxide semiconductor due to oxygen deficiency and can oxygen deficiency, increasing the carrier concentration of the active layer, the electrical conductivity is known to be increased. よって、酸素欠陥量を調整することにより、酸化物半導体のキャリア濃度を制御することが可能である。 Therefore, by adjusting the amount of oxygen defects, it is possible to control the carrier concentration in the oxide semiconductor. 酸素欠陥量を制御する具体的な方法としては、成膜中の酸素分圧、成膜後の後処理時の酸素濃度と処理時間等がある。 As a specific method of controlling the quantity of oxygen defects include oxygen partial pressure during film formation, the oxygen concentration and treatment time of post-treatment after film formation. ここでいう後処理とは、具体的に100℃以上の熱処理、酸素プラズマ、UVオゾン処理がある。 The term post-treatment is specifically a heat treatment above 100 ° C., an oxygen plasma, and UV ozone treatment. これらの方法の中でも、生産性の観点から成膜中の酸素分圧を制御する方法が好ましい。 Among these methods, a method of controlling the oxygen partial pressure during film formation is preferable in view of its productivity. 成膜中の酸素分圧を調整することにより、酸化物半導体のキャリア濃度の制御ができる。 By adjusting the oxygen partial pressure during film formation can be controlled carrier concentration in the oxide semiconductor.

(2)組成比による調整 酸化物半導体の金属組成比を変えることにより、キャリア濃度が変化することが知られている。 (2) by changing the adjustment composition ratio of metals of an oxide semiconductor according to the composition ratio, it is known that the carrier density changes. 例えば、例えば、Indium−Gallium−Zinc−Oxide(IGZO)であれば、Inの比率を大きくすれば、それに伴って活性層のキャリア濃度も大きくなり、Gaの比率を大きくすると、それに伴って活性層のキャリア濃度も小さくなる。 For example, for example, if the Indium-Gallium-Zinc-Oxide (IGZO), by increasing the ratio of In, also increases the carrier concentration of the active layer along with it, a larger proportion of Ga, the active layer along with it also becomes smaller carrier concentration.
これら組成比を変える具体的な方法としては、例えば、スパッタによる成膜方法においては、組成比が異なるターゲットを用いる。 As a specific method for changing the composition ratio, for example, in the deposition method of a sputtering, using targets with different composition ratios. または、多元のターゲットにより、共スパッタし、そのスパッタレートを個別に調整することにより、膜の組成比を変えることが可能である。 Alternatively, multiple targets, co-sputtering, by individually adjusting the sputtering rates for it is possible to vary the composition ratio of the film.

(3)不純物による調整 酸化物半導体に、Li,Na,Mn,Ni,Pd,Cu,Cd,C,N,又はP等の元素を不純物として添加することによりキャリア濃度を減少させることが可能である。 (3) Adjustment oxide semiconductor by impurities, can Li, Na, Mn, Ni, Pd, Cu, Cd, C, N, or reduce the carrier concentration by an element such as P is added as an impurity is there. 不純物を添加する方法としては、酸化物半導体と不純物元素とを共蒸着により行う、成膜された酸化物半導体膜に不純物元素のイオンをイオンドープ法により行う等がある。 As a method of adding an impurity, the oxide carried out by co-evaporation of semiconductor and impurity element, an ion of impurity element formed oxide semiconductor film and the like carried out by an ion doping method.

(4)酸化物半導体材料による調整 上記(1)〜(3)においては、同一酸化物半導体系でのキャリア濃度の調整方法を述べたが、もちろん酸化物半導体材料を変えることにより、キャリア濃度を変えることができる。 (4) Adjustment by oxide semiconductor material (1) to (3), has been described a method of adjusting the carrier concentration of the same oxide semiconductor system, by course changing the oxide semiconductor material, the carrier concentration it is possible to change. 例えば、一般的にSnO 系酸化物半導体は、In 系酸化物半導体に比べてキャリア濃度が小さいことが知られている。 For example, generally SnO 2 -based oxide semiconductors, it is known carrier concentration is smaller than the In 2 O 3 based oxide semiconductor. このように酸化物半導体材料を変えることにより、キャリア濃度の調整が可能である。 By changing the way the oxide semiconductor material, it is possible to adjust the carrier concentration.
キャリア濃度を調整する手段としては、上記(1)〜(4)の方法を単独に用いても良いし、組み合わせても良い。 As the means for adjusting the carrier concentration, the (1) to a method may be used alone to (4) may be combined.

<活性層の形成方法> <Method of forming the active layer>
活性層の成膜方法は、酸化物半導体の多結晶焼結体をターゲットとして、気相成膜法を用いるのが良い。 Method of forming the active layer, as a target, a polycrystalline sintered body of an oxide semiconductor, is good to use a vapor deposition. 気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法(PLD法)が適している。 Among the vapor deposition method, a sputtering method, a pulsed laser deposition (PLD) method is suitable. さらに、量産性の観点から、スパッタリング法が好ましい。 For mass production, sputtering method is preferable.

例えば、RFマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。 For example, the RF magnetron sputtering deposition method, a film can be formed by controlling the degree of vacuum and oxygen flow rate. 酸素流量が多いほど電気伝導度を小さくすることができる。 It is possible to reduce the electrical conductivity as the oxygen flow rate is high.

成膜した膜は、周知のX線回折法によりアモルファス膜であることが確認できる。 Formed film can be confirmed to be an amorphous film by known X-ray diffraction method. 組成比は、RBS(ラザフォード後方散乱)分析法により求めることができる。 The composition ratio can be determined by RBS (Rutherford back scattering) analysis method.

<活性層の膜厚> <Thickness of the active layer>
本発明に於ける活性層の厚みは、好ましくは、0.1nm以上100nm以下である。 The thickness of in the active layer in the present invention are preferably 0.1nm or 100nm or less.
より好ましくは、1.0nm以上50nm以下、さらに好ましくは、2nm以上10nm以下である。 More preferably, 1.0 nm or more 50nm or less, and more preferably 2nm or 10nm or less.
本発明に於ける活性層の膜厚は、作製した素子断面のHRTEM(High Resolution TEM)写真撮影により測定することができる。 The film thickness of in the active layer in the present invention can be measured by HRTEM (High Resolution TEM) photograph of the element cross section fabricated.

2)障壁層 本発明に用いられる障壁層のバンドギャップが4.0eV以上15.0eV未満である。 2) the band gap of the barrier layer present invention the barrier layer used in is less than 4.0eV 15.0eV.
好ましくは、障壁層が、Ga、Mg、及びAlより選ばれる少なくとも一つの元素を含む酸化物を含有する。 Preferably, the barrier layer contains an oxide containing Ga, Mg, and at least one element selected from Al.

具体的に本発明の障壁層に係るアモルファス酸化物は、Ga 、MgO、Al 、または、以上の酸化物を2種以上混合した酸化物である。 Amorphous oxide according to the barrier layer of the concrete, the present invention, Ga 2 O 3, MgO, Al 2 O 3, or an oxide of a mixture of two or more or more oxides.

<バンドギャップ> <Band gap>
本発明の障壁層は、バンドギャップが4.0eV以上15.0eV未満であり、好ましくは4.2eV以上12.0eV以下、より好ましくは4.5eV以上10.0eV以下である。 Barrier layer of the present invention is less than the band gap than 4.0 eV 15.0EV, preferably 4.2eV or 12.0eV less, and more preferably not more than 10.0eV than 4.5 eV.
本発明の障壁層のバンドギャップは、下記により調製(調整)される。 The band gap of the barrier layer of the present invention are prepared (adjusted) by the following.
例えば、Ga (4.6eV)とMgO(8.0eV)の二種の混合物であれば、Gaの比率が高い場合バンドギャップは小さくなり、Mgの比率が高い場合バンドギャップは大きくなる。 For example, if a mixture of two kinds of Ga 2 O 3 (4.6eV) and MgO (8.0 eV), if the band gap ratio of Ga is high is reduced, the band gap when the ratio of Mg is high increases .

本発明における障壁層のキャリア濃度は、特に限定されないが、好ましくは10 12 /cm 以下である。 The carrier concentration of the barrier layer in the present invention is not particularly limited, is preferably 10 12 / cm 3 or less. より好ましくは、10 10 /cm 以下10 /cm 以上である。 More preferably, the 10 10 / cm 3 or less 10 4 / cm 3 or more.

本発明の障壁層は、好ましくは、電気伝導度10 −10 Scm以上10 +1 Scm以下であり、より好ましくは、10 −7 Scm以上10 −3 Scm以下である。 Barrier layer of the present invention is preferably not electric conductivity of 10 -10 Scm least 10 +1 Scm less, more preferably 10 -7 Scm least 10 -3 Scm below. 電気抵抗率は、前述の活性層のバンドギャップの調製(調整)手段について説明したと同様の手段により調整することができる。 Electrical resistivity can be adjusted by the same means as described for the preparation (adjustment) means the band gap of the aforementioned active layer.

本発明に於ける障壁層は、ゲート電極またはソース電極の少なくとも一方にのみ隣接して配される。 In the barrier layer in the present invention is disposed adjacent only to at least one of the gate electrode or the source electrode. 好ましくは、ゲート電極及びソース電極の両方に隣接して配される。 Preferably positioned adjacent to both the gate electrode and the source electrode.
本発明に於ける障壁層の厚みは、好ましくは、1nm以上50nm以下である。 The thickness of in the barrier layer in the present invention are preferably 1nm or more 50nm or less. より好ましくは、2nm以上20nm以下、さらに好ましくは、5nm以上10nm以下である。 More preferably, 2 nm or more 20nm or less, and more preferably 5nm or more 10nm or less.

3)ゲート電極 本発明におけるゲート電極としては、例えば、Al、Mo、Cr、Ta、Ti、Au、又はAg等の金属、Al−Nd、APC等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。 3) As the gate electrode in a gate electrode present invention, for example, Al, Mo, Cr, Ta, Ti, Au, or a metal such as Ag, Al-Nd, alloy APC such as tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), metal oxide conductive films such as indium zinc oxide (IZO), polyaniline, polythiophene, polypyrrole - organic conductive compounds such as Le, or preferably exemplified mixtures thereof.
ゲート電極の厚みは、好ましくは、10nm以上1000nm以下である。 The thickness of the gate electrode is preferably is 10nm or more 1000nm or less. より好ましくは、20nm以上500nm以下、さらに好ましくは、40nm以上100nm以下である。 More preferably, 20 nm or more 500nm or less, and more preferably 40nm or more 100nm or less.

電極の成膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。 Method of forming the electrode is not particularly limited, a printing method, co - wet methods such coating method, vacuum deposition method, sputtering method, ion plating - physical methods plating method, CVD, such as plasma CVD method it can be formed on the substrate in accordance with suitably selected method in consideration of the suitability of the material from the chemical methods, such as. 例えば、ITOを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。 For example, when ITO is selected, DC or RF sputtering method, a vacuum deposition method, ion plating - can be carried out according to plating method. またゲート電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。 Also it can be formed by a wet film-forming method in the case of selecting an organic electroconductive compound as the material of the gate electrode.

4)ゲート絶縁膜 ゲート絶縁膜としては、SiO 、SiN 、SiON、Al 、Y 、Ta 、又はHfO 等の絶縁体、又はそれらの化合物を少なくとも二つ以上含む混晶化合物が用いられる。 4) As the gate insulating film a gate insulating film, SiO 2, SiN x, SiON , Al 2 O 3, Y 2 O 3, Ta 2 O 5, or at least two insulator such as HfO 2, or a compound thereof mixed crystal compounds are used, including higher. また、ポリイミドのような高分子絶縁体もゲート絶縁膜として用いることができる。 It can also be used as the polymer insulator even if the gate insulating film such as polyimide.

ゲート絶縁膜の膜厚としては、好ましくは、10nm以上1000nm以下である。 The thickness of the gate insulating film, preferably is 10nm or more 1000nm or less. より好ましくは、50nm以上500nm以下、さらに好ましくは、100nm以上200nm以下である。 More preferably, 50 nm or more 500nm or less, further preferably 100nm or more 200nm or less. ゲート絶縁膜はリーク電流を減らす、電圧耐性を上げる為に、ある程度膜厚を厚くする必要がある。 The gate insulating film is reduced leak current and raise the voltage resistance, it is necessary to increase a certain thickness. しかし、ゲート絶縁膜の膜厚を厚くすると、TFTの駆動電圧の上昇を招く結果となる。 However, when the thickness of the gate insulating film results in a rise in the driving voltage of the TFT. その為、ゲート絶縁膜の膜厚は無機絶縁体だと50nm〜1000nm、高分子絶縁体だと0.5μm〜5μmで用いられることが、より好ましい。 Therefore, the thickness of the gate insulating film 50nm~1000nm an inorganic insulator, and be used in 0.5μm~5μm that it polymer insulator, and more preferred.
特に、HfO のような高誘電率絶縁体をゲート絶縁膜に用いると、膜厚を厚くしても、低電圧でのTFT駆動が可能であるので、特に好ましい。 In particular, the use of high dielectric constant insulator such as HfO 2 in the gate insulating film, even when the thickness of the film thickness, because then the TFT can be driven at low voltage, particularly preferred.

5)ソース電極及びドレイン電極 本発明におけるソース電極及びドレイン電極材料として、例えば、Al、Mo、Cr、Ta、Ti、Au、又はAg等の金属、Al−Nd、APC等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。 5) as a source electrode and a drain electrode material of the source electrode and the drain electrode present invention, for example, Al, Mo, Cr, Ta, Ti, Au, or a metal such as Ag, Al-Nd, alloy APC such as tin oxide, zinc oxide, indium oxide, indium tin oxide (ITO), metal oxide conductive films such as indium zinc oxide (IZO), polyaniline, polythiophene, polypyrrole - preferably exemplified organic conductive compounds such as Le, or mixtures thereof . 特に好ましくは、IZOである。 Particular preference is given to IZO.
ソース電極及びドレイン電極の厚みは、好ましくは、10nm以上1000nm以下である。 The thickness of the source electrode and the drain electrode is preferably is 10nm or more 1000nm or less. より好ましくは、20nm以上500nm以下、さらに好ましくは、40nm以上100nm以下である。 More preferably, 20 nm or more 500nm or less, and more preferably 40nm or more 100nm or less.

本発明におけるソース電極またはドレイン電極の少なくとも一方は、障壁層に隣接して配される。 At least one of a source electrode and a drain electrode in the present invention is disposed adjacent to the barrier layer. 好ましくは、ソース電極及びドレイン電極の両方が、障壁層に隣接して配される。 Preferably, both the source electrode and the drain electrode are disposed adjacent to the barrier layer.
本発明におけるソース電極またはドレイン電極は、例えば、以下の工程により作製することができる。 A source electrode and a drain electrode in the present invention, for example, can be produced by the following steps. 活性層の上にパターニングされた障壁層を形成した後、フォトレジスト・エッチング法により該障壁層の存在しない活性層表面領域をレジストで保護した後、ソース電極及びドレイン電極層を蒸着により成膜して、その後、レジストを除去してソース電極及びドレイン電極層もパターニングする。 After forming the barrier layer patterned on the active layer, after protecting a nonexistent active layer surface region of the barrier layer by a photoresist etching method with a resist, was formed by depositing a source electrode and a drain electrode layer Te, then the source electrode and the drain electrode layer by removing the resist also patterned.

ソース電極及びドレイン電極の製膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。 The method of forming the source electrode and the drain electrode is not particularly limited, a printing method, co - wet methods, a vacuum evaporation method such as coating method, sputtering method, ion plating - physical methods plating method, CVD, plasma it can be formed on the substrate and chemical methods such as CVD, from such in accordance with the method consideration of the suitability of the material. 例えば、ITOを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。 For example, when ITO is selected, DC or RF sputtering method, a vacuum deposition method, ion plating - can be carried out according to plating method. またソース電極及びドレイン電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。 In the case of selecting an organic electroconductive compound as the material of the source electrode and the drain electrode can be performed according to a wet film-forming method.

6)基板 本発明に用いられる基板は特に限定されることはなく、例えばYSZ(ジルコニア安定化イットリウム)、ガラス等の無機材料、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル、ポリスチレン、ポリカ−ボネ−ト、ポリエ−テルスルホン、ポリアリレ−ト、アリルジグリコ−ルカ−ボネ−ト、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、及びポリ(クロロトリフルオロエチレン)等の合成樹脂等の有機材料、などが挙げられる。 6) substrate used in the substrate present invention is not particularly limited, for example, YSZ (yttrium-stabilized zirconia), inorganic materials such as glass, polyethylene terephthalate - DOO, polybutylene terephthalate - DOO, polyethylene naphthalate - polyester bets such as polystyrene, polycarbonate - Bonnet - DOO, polyether - Terusuruhon, polyarylate - DOO, Arirujiguriko - Luke - Bonnet - DOO, polyimide, polycycloolefin, norbornene resin, and poly (chlorotrifluoroethylene) synthetic resins such as organic material such as, and the like. 前記有機材料の場合、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。 For the organic material, heat resistance, dimensional stability, solvent resistance, electrical insulation, workability, low gas permeability, or is preferably excellent in low hygroscopicity.

本発明においては特に可撓性基板が好ましく用いられる。 It is particularly preferable to use a flexible substrate in the present invention. 可撓性基板に用いる材料としては、透過率の高い有機プラスチックフィルムが好ましく、例えばポリエチレンテレフタレート、ポリブチレンフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、又はポリ(クロロトリフルオロエチレン)等のプラスティックフィルムを用いることができる。 As a material used for the flexible substrate, a high organic plastic film is preferable transmittance, such as polyethylene terephthalate, polybutylene terephthalate, polyethylene naphthalate and the like, polystyrene, polycarbonate, polyethersulfone, polyarylate, polyimide, polycyclo olefins, can be used plastic films such as norbornene resins, or poly (chlorotrifluoroethylene). また、フィルム状プラスティック基板には、絶縁性が不十分の場合は絶縁層、水分や酸素の透過を防止するためのガスバリア層、フィルム状プラスティック基板の平坦性や電極や活性層との密着性を向上するためのアンダーコート層等を備えることも好ましい。 Further, the film-shaped plastic substrate, the insulating layer in the case of insufficient insulation, gas barrier layer for preventing permeation of moisture and oxygen, the adhesion between the flatness of the film-shaped plastic substrate and the electrode and the active layer it is also preferable to provide an undercoat layer for improving.

ここで、可撓性基板の厚みは、50μm以上500μm以下とすることが好ましい。 The thickness of the flexible substrate is preferably a 50μm or 500μm or less.
これは、可撓性基板の厚みを50μm未満とした場合には、基板自体が十分な平坦性を保持することが難しいためである。 This is because when the thickness of the flexible substrate is less than 50μm, it is difficult for the substrate itself to retain sufficient flatness. また、可撓性基板の厚みを500μmよりも厚くした場合には、基板自体を自由に曲げることが困難になる、すなわち基板自体の可撓性が乏しくなるためである。 Further, when the flexible substrate is thicker than 500μm, it becomes difficult to bend the substrate itself freely, i.e., the flexibility of the substrate itself becomes poor.

7)構造 次に、図面を用いて、詳細に本発明におけるTFTの構造を説明する。 7) Structure Next, with reference to the drawings, the structure of the TFT in the present invention in detail.
図1は、本発明のTFTの一例を示す断面模式図である。 Figure 1 is a schematic sectional view showing an example of a TFT of the present invention. 基板1がプラスチックフィルムなどの可撓性基板の場合、基板1の少なくとも一方の面に絶縁層6を配し、その上にゲート電極2、ゲート絶縁膜3、アモルファス酸化物よりなる活性層4、障壁層7を積層して有し、障壁層7の上にソース電極5−1とドレイン電極5−2が設置される。 If the substrate 1 is a flexible substrate such as a plastic film, placed an insulating layer 6 on at least one surface of the substrate 1, a gate electrode 2 formed thereon, a gate insulating film 3, active layer 4 made of amorphous oxide, It has a barrier layer 7 are stacked, a source electrode 5-1 and drain electrode 5-2 are disposed on the barrier layer 7.
本構成は、下記の工程によって形成することができる。 This structure can be formed by the following steps.
活性層の上にパターニングされた障壁層を形成した後、フォトレジストを全面に塗布した後、現像して障壁層の存在する部分のレジストを除去し、障壁層面を露出させる。 After forming the barrier layer patterned on the active layer, after coating a photoresist on the entire surface, developed to remove the resist in the portion present in the barrier layer, to expose the barrier layer surface. 続いて、ソース電極及びドレイン電極層を蒸着により成膜し、その後、レジストを除去し、レジスト上の膜を剥離してパターニングされたソース電極及びドレイン電極が形成される、いわゆるリフトオフで形成する。 Subsequently, deposited by vapor deposition source and drain electrode layers, then, the resist is removed, the patterned source and drain electrodes are formed by peeling off the film on the resist, to form a so-called lift-off. あるいは、ゲート電極2、ゲート絶縁膜3、活性層4、障壁層7、ソース電極5−1及びドレイン電極5−2層全てをシャドーマスクでパターニングしても構わない。 Alternatively, the gate electrode 2, the gate insulating film 3, active layer 4, the barrier layer 7, may be patterned to 5-2 layers all source electrode 5-1 and a drain electrode in the shadow mask.

図2は、従来のTFTの例を示す断面模式図である。 Figure 2 is a schematic sectional view illustrating an example of a conventional of the TFT. 基板1がプラスチックフィルムなどの可撓性基板の場合、基板1の少なくとも一方の面に絶縁層6を配し、その上にゲート電極2、ゲート絶縁膜3、及び活性層24を積層して有し、その表面にソース電極5−1とドレイン電極5−2が設置される。 If the substrate 1 is a flexible substrate such as a plastic film, placed an insulating layer 6 on at least one surface of the substrate 1, a gate electrode 2 formed thereon, a gate insulating film 3, and an active layer 24 stacked Yes and, a source electrode 5-1 and drain electrode 5-2 are disposed on the surface thereof. ソース電極5−1又はドレイン電極5−2の設置はリフトオフ法で行う。 Installation of the source electrode 5-1 or the drain electrode 5-2 is carried out in lift-off method. あるいは、ゲート電極2、ゲート絶縁膜3、活性層4、障壁層7、ソース電極5−1及びドレイン電極5−2層全てをシャドーマスクでパターニングしても構わない。 Alternatively, the gate electrode 2, the gate insulating film 3, active layer 4, the barrier layer 7, may be patterned to 5-2 layers all source electrode 5-1 and a drain electrode in the shadow mask.

図3は、比較のTFTの例を示す断面模式図である。 Figure 3 is a schematic sectional view illustrating an example of a comparison of the TFT. 図1の本発明のTFTに比較して、障壁層17が活性層の全面に渡って被覆されている。 Compared to the TFT of the present invention in FIG. 1, the barrier layer 17 is coated over the entire surface of the active layer. 即ち、該構成では、障壁層がソース電極、ドレイン電極の存在する領域だけでなく、ソース電極とドレイン電極の間のチャネル部にも障壁層が配されている。 That is, in the configuration, the barrier layer is a source electrode, not only the presence region of the drain electrode, the barrier layer in the channel portion between the source electrode and the drain electrode are arranged.

図4は、本発明のTFTの一例を示す断面模式図であって、トップゲート型TFTの例である。 Figure 4 is a schematic sectional view showing an example of a TFT of the present invention, an example of a top gate type TFT. 基板11がプラスチックフィルムなどの可撓性基板の場合、基板11の少なくとも一方の面に絶縁層16を配し、その上にソース電極15−1とドレイン電極15−2、アモルファス酸化物よりなる障壁層27、活性層34、ゲート絶縁膜13、ゲート電極12が積層して設置される。 If substrate 11 is a flexible substrate such as a plastic film, it placed an insulating layer 16 on at least one surface of the substrate 11, the source electrode 15-1 and drain electrode 15-2 thereon, consisting of an amorphous oxide barrier layer 27, active layer 34, a gate insulating film 13, gate electrode 12 is provided by laminating.

図5は、従来のTFTの例を示す断面模式図である。 Figure 5 is a schematic sectional view illustrating an example of a conventional of the TFT. 基板11がプラスチックフィルムなどの可撓性基板の場合、基板11の少なくとも一方の面に絶縁層16を配し、その上にソース電極15−1とドレイン電極15−2、活性層34、ゲート絶縁膜13、ゲート電極12が積層して設置される。 If substrate 11 is a flexible substrate such as a plastic film, it placed an insulating layer 16 on at least one surface of the substrate 11, the source electrode 15-1 and drain electrode 15-2 thereon, the active layer 34, a gate insulating film 13, the gate electrode 12 is provided by laminating.

2. 2. 表示装置 本発明の電界効果型薄膜トランジスタは、液晶やEL素子を用いた画像表示装置、特に平面薄型表示装置(Flat Panel Display:FPD)に好ましく用いられる。 The thin film field effect transistor of the display apparatus The present invention relates to an image display device using a liquid crystal or EL element, in particular flat thin display device (Flat Panel Display: FPD) to be preferably used. より好ましくは、基板に有機プラスチックフィルムのような可撓性基板を用いたフレキシブル表示装置に用いられる。 More preferably, it used in a flexible display using a flexible substrate such as an organic plastic film substrate. 特に、本発明の電界効果型薄膜トランジスタは、移動度が高いことから有機EL素子を用いた表示装置、フレキシブル有機EL表示装置に最も好ましく用いられる。 In particular, the field-effect thin film transistor of the present invention, a display device using an organic EL element due to its high mobility, is most preferably used in a flexible organic EL display device.

(応用) (application)
本発明のTFTは、液晶やEL素子を用いた画像表示装置、特にFPDのスイッチング素子、駆動素子として用いることができる。 TFT of the present invention, an image display device using a liquid crystal or EL element, particularly FPD of the switching elements, can be used as a drive element. 特に、フレキシブルFPD装置のスイッチング素子、駆動素子として用いるのが適している。 In particular, the switching elements of the flexible FPD device, to use as a drive element is suitable. さらに本発明の電界効果型薄膜トランジスタを用いた表示装置は、携帯電話ディスプレイ、パーソナルデジタルアシスタント(PDA)、コンピュータディスプレイ、自動車の情報ディスプレイ、TVモニター、あるいは一般照明を含む広い分野で幅広い分野で応用される。 Further a display device using a field-effect thin film transistor of the present invention, a mobile phone display, a personal digital assistant (PDA), computer displays, automotive information displays, is applied in various fields in various fields including the TV monitor or general illumination, that.
また、本発明のTFTは、表示装置以外にも、有機プラスチックフィルムのような可撓性基板上に本発明の電界効果型薄膜トランジスタを形成し、ICカードやIDタグなどに幅広く応用が可能である。 Further, TFT of the present invention, in addition to the display device also, the field-effect thin film transistor of the present invention on a flexible substrate such as an organic plastic film is formed, and the like are possible to widely used IC card or ID tag .

以下に、本発明の薄膜電界効果型トランジスタについて、実施例により説明するが、本発明はこれら実施例により何ら限定されるものではない。 Hereinafter, the thin film field effect transistor of the present invention will be explained by examples, but the invention is not limited in any way by the present invention these examples.

実施例1 Example 1
1. 1. TFT素子の作製1)本発明のTFT素子1の作製 図1に示す構成のTFTを下記により作製した。 The structure of the TFT shown in fabrication Figure 1 of the TFT element 1 of Preparation 1) The present invention of a TFT device was fabricated by the following.
厚さ0.5mmのN型Si基板((株)ジェムコ製,抵抗率1Ωcm〜3.5Ωcm)を伝導型N型基板として用い、これをそのまま基板兼ゲート電極として用いた。 Thickness 0.5 mm N-type Si substrate (Co. Jemco Ltd., resistivity 1Omucm~3.5Omucm) used as the conduction type N-type substrate, which was used directly as a substrate and the gate electrode.

該基板の上に下記層を順に設置した。 The following layers were placed in this order on the substrate.
ゲート絶縁膜:SiO をRFマグネトロンスパッタ真空蒸着法にて厚み100nmに設けた。 The gate insulating film: providing the SiO 2 in the thickness 100nm by RF magnetron sputtering vacuum deposition. ゲート絶縁膜SiO のパターニングには、スパッタ時にシャドウマスクを用いることにより行った。 The patterning of the gate insulating film SiO 2, was performed using a shadow mask in sputtering.
活性層:InGaZnO の組成を有する多結晶焼結体をターゲットとして、RFマグネトロンスパッタ真空蒸着法により、50nmのIGZO膜を形成した。 Active layer: As a target, a polycrystalline sintered body having a composition of InGaZnO 4, the RF magnetron sputtering vacuum deposition method to form a IGZO film of 50nm.
活性層のパターニングは、スパッタ時にシャドウマスクを用いることにより行った。 Patterning of the active layer was performed using a shadow mask in sputtering.
障壁層:この上に、酸化ガリウム(Ga )をスパッタ法により設けた。 Barrier layer: On this, a gallium oxide (Ga 2 O 3) is provided by sputtering. 厚みは10nmであった。 The thickness was 10nm. 障壁層のパターニングは、スパッタ時にシャドウマスクを用いることにより行った。 Patterning of the barrier layer was performed using a shadow mask in sputtering.

次いで、上記障壁層の上にパターニングされたソース電極及びドレイン電極としてアルミニウム(Al)を400nmの厚みに抵抗加熱蒸着(成膜温度:25℃)にて、蒸着した。 Then, the resistance heating evaporation aluminum (Al) to a thickness of 400nm as a source electrode and a drain electrode patterned on the barrier layer (film formation temperature: 25 ° C.) at was deposited.
ソース電極及びドレイン電極のパターニングはフォトリソグラフィー法により、障壁層の存在する部分以外をレジストで保護して、ソース電極及びドレイン電極を蒸着後、ソース電極及びドレイン電極をレジスト除去によって形成する、リフトオフ法によって行った。 Patterning the source electrode and the drain electrode by photolithography, to protect the other portion in the presence of the barrier layer in the resist, after depositing a source electrode and a drain electrode are formed by the resist removing a source electrode and a drain electrode, a lift-off method by went.
形成されたチャネル長L=200μm、チャネル幅W=1000μmであった。 Forming channel length L = 200 [mu] m, were channel width W = 1000 .mu.m.

2)本発明のTFT素子2の作製 本発明のTFT素子1の作製において、障壁層の酸化ガリウム(Ga )を酸化アルミニウム(Al )に変更し、その他はTFT素子1の作製と全く同様にして、本発明のTFT素子2を作製した。 2) In the preparation of TFT device 1 of the Preparation The present invention of a TFT element 2 of the present invention, to change the gallium oxide barrier layer (Ga 2 O 3) of aluminum oxide (Al 2 O 3), others of the TFT element 1 Preparation was obtained in exactly the same manner as to produce a TFT element 2 of the present invention.

3)比較のTFT素子1の作製 本発明のTFT素子1の作製において、障壁層を除いた以外は同様にして、比較のTFT素子1を作製した。 3) In the preparation of the TFT element 1 of Preparation invention TFT device 1 of the comparison, except for excluding the barrier layer in the same manner to produce a TFT device 1 of the comparison.

4)比較のTFT素子2の作製 本発明のTFT素子1の作製において、障壁層を活性層の全面に渡って有すること以外は、TFT素子1と同様の構成の比較のTFT素子2を作製した。 4) In the preparation of the TFT element 1 of Preparation invention TFT device 2 of the comparison, except that it has over a barrier layer on the entire surface of the active layer, to produce a TFT element 2 comparison having the same structure as the TFT element 1 . 図3に示される構成である。 A configuration shown in FIG.

2. 2. 性能評価 得られた各TFT素子について、ソース電極を0(ゼロ)Vとして、飽和領域ドレイン電圧Vd=+10V、ゲート電圧(Vg):−10V≦Vg≦+15VでのTFT伝達特性の測定を行い、TFTの性能を評価した。 Each TFT element obtained performance evaluation, the source electrode as 0 (zero) V, a saturation region drain voltage Vd = + 10V, the gate voltage (Vg): - perform the measurement of the TFT transfer characteristics at 10V ≦ Vg ≦ + 15V, It was used to evaluate the performance of the TFT. TFT伝達特性の測定は、半導体パラメータ・アナライザー4156C(アジレントテクノロジー社製)を用いて行った。 The measurement of the TFT transfer characteristics was performed using a semiconductor parameter analyzer 4156C (manufactured by Agilent Technologies). 各パラメータと本発明に於けるその定義は下記の通りである。 In its definition on each parameter and the present invention is as follows.
・TFTの閾値電圧(Vth):Vgを横軸にし、Isd(ソース・ドレイン間電流)の1/2乗を縦軸とするグラフを作製し、直線で外挿して、Isd=0となるVgをTFTの閾値電圧(Vth)として求めた(図6参照)。 · TFT threshold voltage (Vth): The Vg to the horizontal axis, to produce a graph with the vertical axis of the square root of Isd (current between the source and the drain), by extrapolating a straight line, and Isd = 0 Vg It was determined as the threshold voltage of the TFT (Vth) (see Fig. 6). これは飽和領域でのIsd、Vg及びVthとが下記の式1に従うことによるものである。 This is because the Isd in the saturation region, and a Vg and Vth according to formula 1 below. 単位は[V]である。 The unit is [V].
Isd 1/2 ∝(Wμ/2L) 1/2 (Vg−Vth) (式1) Isd 1/2 α (Wμ / 2L) 1/2 (Vg-Vth) ( Equation 1)
式中、Wはチャネル幅、Lはチャネル長、μは活性層の移動度を表す。 Wherein, W is a channel width, L is channel length, mu denotes the mobility of the active layer.
・ON電流(Ion):Vg=+15Vにおけるドレイン電流である。 · ON current (Ion): a drain current at Vg = + 15V. 単位は[A]である。 The unit is [A].

以上の測定結果から得られたTFT特性を表1に示した。 The TFT characteristics obtained from the above measurement results are shown in Table 1.
表1の結果より、本発明のTFTはVthが正の値を示し、ノーマリーオフを有するTFT特性を示した(図6a参照)。 From the results of Table 1, TFT of the present invention Vth indicates a positive value, indicating a TFT characteristic having a normally-off (see FIG. 6a).
一方、比較例のTFT素子1では、本発明のTFTと比較して、Vthが負でありノーマリーオンである(図6b参照)。 On the other hand, in the TFT element 1 of the comparative example, as compared to the TFT of the present invention, Vth is negative is a normally-on (see FIG. 6b).
また、比較例のTFT素子2では、本発明のTFTと比較して、活性層のチャネル部が障壁層の成膜時のダメージにより閾値が負方向に大きく変化し、ノーマリーオンの動作を示した。 Further, in the TFT element 2 of the comparative example, as compared to the TFT of the present invention, greatly change the threshold in the negative direction channel portion of the active layer by damage at the deposition of the barrier layer, shows the operation of the normally-on It was.

実施例2 Example 2
実施例1における無アルカリガラス基板の代わりに、ポリエチレンナフタレートフィルム(厚み100μm)の両面に下記バリア機能を持つ絶縁層を有するバリア付きフイルムを用いて、その他は実施例1と同様にしてTFT素子を作製した。 Instead of the alkali-free glass substrate in Example 1, a polyethylene naphthalate film using a barrier equipped film having an insulating layer having a following barrier function on both surfaces (thickness: 100 [mu] m), others in the same manner as in Example 1 TFT element It was produced.

絶縁層:SiONを500nmの厚みに蒸着した。 Insulating layer: was vapor-deposited SiON to a thickness of 500nm. SiONの蒸着にはRFマグネトロンスパッタリング蒸着法(スパッタリング条件:ターゲットSi 、RFパワー400W、ガス流量Ar/O =12/5sccm、成膜圧力0.45Pa)を用いた。 SiON RF magnetron sputtering deposition method for deposition of: using (sputtering conditions Target Si 3 N 4, RF power 400W, gas flow rate Ar / O 2 = 12 / 5sccm , deposition pressure 0.45 Pa) to.


得られた素子について実施例1と同様に性能を評価した結果、実施例1と同様に閾値が正であるため、ノーマリーオフのTFT性能を示した。 For the resulting element were evaluated in the same manner as Performance Example 1, since the threshold value in the same manner as in Example 1 is positive, showing the TFT performance of normally-off.

本発明のTFT素子構造を示す断面模式図である。 It is a cross-sectional view schematically showing a TFT device structure of the present invention. 従来のTFT素子構造を示す断面模式図である。 It is a cross-sectional view schematically showing a conventional TFT element structure. 比較のTFT素子構造を示す断面模式図である。 It is a cross-sectional view schematically showing a TFT device structure comparison. 本発明のトップゲート型TFT素子構造を示す断面模式図である。 It is a schematic sectional view showing a top gate type TFT element structure of the present invention. 従来のトップゲート型TFT素子構造を示す断面模式図である。 It is a cross-sectional view schematically showing a conventional top gate type TFT element structure. 性能評価におけるTFTの閾値電圧(Vth)の求め方を示すグラフの模式図である。 It is a schematic view of a graph showing how to determine the threshold voltage of the TFT (Vth) in the performance evaluation. 横軸はゲート電圧(Vg)を表し、縦軸はIsd(ソース・ドレイン間電流)の1/2乗(Isd 1/2 )を表す。 The horizontal axis represents the gate voltage (Vg), the vertical axis represents 1/2 square of Isd (current between source and drain) and (Isd 1/2). 6a:ノーマリーオフ状態を示す。 6a: it shows the normally-off state. 6b:ノーマリーオン状態を示す。 6b: it shows the normally-on state.

符号の説明 DESCRIPTION OF SYMBOLS

1、11:基板 2、12:ゲート電極 3、13:ゲート絶縁膜 4、24、34:活性層 7、17、27:障壁層 5−1、15−1:ソース電極 5−2、15−2:ドレイン電極 6、16:絶縁層 1,11: substrate 2, 12: gate electrode 3, 13: gate insulating film 4,24,34: active layer 7,17,27: barrier layer 5-1,15-1: Source electrode 5-2,15- 2: drain electrode 6 and 16: insulating layer

Claims (7)

  1. 基板上に、少なくとも、ゲート電極、ゲート絶縁膜、アモルファス酸化物を含む活性層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間にあって、且つ、前記ソース電極又は前記ドレイン電極の少なくとも一方と接する領域にのみ障壁層を有し、前記障壁層のバンドギャップが前記活性層のバンドギャップより大きく、前記活性層のバンドギャップと前記障壁層のバンドギャップの差が0.1eV以上13.0eV未満であり、前記活性層上の前記ソース電極及び前記ドレイン電極を有する側であって前記ソース電極及び前記ドレイン電極間のチャネル部に成膜を行なわないことを特徴とする薄膜電界効果型トランジスタ。 On a substrate, at least a gate electrode, a gate insulating film, an active layer containing an amorphous oxide, a thin film field effect transistor having a source electrode and a drain electrode, at least of the said active layer source electrode or the drain electrode be between contrast and, and, have a barrier layer only on at least one in contact with the area of the source electrode or the drain electrode, the band gap of the barrier layer is larger than the band gap of the active layer, the band of the active layer difference in band gap of the gap barrier layer is less than or 0.1eV 13.0eV, channel between the source electrode and the drain electrode comprising the side having the source electrode and the drain electrode on the active layer thin film field effect transistor, characterized in that not performed deposited section.
  2. 前記障壁層が、Ga、Mg、及びAlの少なくとも一つの元素を含む酸化物を含有することを特徴とする請求項1に記載の薄膜電界効果型トランジスタ。 The barrier layer, Ga, Mg, and thin film field effect transistor according to claim 1, characterized by containing an oxide containing at least one element of Al.
  3. 前記障壁層のバンドギャップが4.0eV以上15.0eV未満である請求項1又は請求項に記載の薄膜電界効果型トランジスタ。 The thin film field effect transistor according to claim 1 or claim 2 bandgap is less than or 4.0 eV 15.0EV of the barrier layer.
  4. 前記活性層のバンドギャップが2.0eV以上4.0eV未満である請求項1〜請求項3のいずれか1項に記載の薄膜電界効果型トランジスタ。 The thin film field effect transistor according to any one of claims 1 to 3 the band gap of the active layer is less than or 2.0 eV 4.0 eV.
  5. 前記ソース電極と接する領域及び前記ドレイン電極と接する領域に障壁層を有することを特徴とする請求項1〜請求項のいずれか1項に記載の薄膜電界効果型トランジスタ。 The thin film field effect transistor according to any one of claims 1 to 4, characterized in that it comprises a barrier layer in a region in contact with region and the drain electrode in contact with the source electrode.
  6. 前記活性層が、In、Sn、Zn、及びCdより選ばれる少なくとも一つの元素を含む酸化物を含有することを特徴とする請求項1〜請求項のいずれか1項に記載の薄膜電界効果型トランジスタ。 Wherein the active layer, In, Sn, Zn, and at least including one element, characterized in that it contains an oxide claim 1 any one thin film field effect according to claim 5 selected from Cd type transistor.
  7. 前記基板がフレキシブル基板であることを特徴とする請求項1〜請求項のいずれか1項に記載の薄膜電界効果型トランジスタ。 The thin film field effect transistor according to any one of claims 1 to 6, wherein the substrate is a flexible substrate.
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