JP5345349B2 - Thin film field effect transistor - Google Patents
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Description
本発明は、薄膜電界効果型トランジスタに関する。特に活性層にアモルファス酸化物半導体を用いた薄膜電界効果型トランジスタに関する。 The present invention relates to a thin film field effect transistor. In particular, the present invention relates to a thin film field effect transistor using an amorphous oxide semiconductor as an active layer.
近年、液晶やエレクトロルミネッセンス（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）技術等の進歩により、平面薄型画像表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）が実用化されている。特に、電流を通じることによって励起され発光する薄膜材料を用いた有機電界発光素子（以後、「有機ＥＬ素子」と記載する場合がある）は、低電圧で高輝度の発光が得られるために、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター、あるいは一般照明を含む広い分野で、デバイスの薄型化、軽量化、小型化、および省電力の効果などが期待されている。
これらＦＰＤは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる電界効果型薄膜トランジスタ（以後の説明で、Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、もしくはＴＦＴと記載する場合がある）のアクティブマトリクス回路により駆動されている。
2. Description of the Related Art In recent years, flat and thin image display devices (Flat Panel Displays: FPD) have been put into practical use due to advances in liquid crystal and electroluminescence (EL) technologies. In particular, an organic electroluminescent device using a thin film material that emits light when excited by passing an electric current (hereinafter sometimes referred to as “organic EL device”) can emit light with high luminance at a low voltage. Expected to be thinner, lighter, smaller, and save power in a wide range of fields including mobile phone displays, personal digital assistants (PDAs), computer displays, automotive information displays, TV monitors, or general lighting. Has been.
These FPDs are active field-effect thin film transistors (hereinafter referred to as “Thin Film Transistor” or “TFT”) that use an amorphous silicon thin film or a polycrystalline silicon thin film provided on a glass substrate as an active layer. It is driven by a matrix circuit.
一方、これらＦＰＤのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。
しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。
On the other hand, in order to further reduce the thickness, weight, and breakage resistance of these FPDs, an attempt has been made to use a lightweight and flexible resin substrate instead of a glass substrate.
However, the manufacture of the transistor using the above-described silicon thin film requires a relatively high temperature thermal process and is generally difficult to form directly on a resin substrate having low heat resistance.
例えば、シリコン薄膜を用いたトランジスタの駆動電圧を低減したＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開示され、活性層の半導体材料として酸化インジウム錫（ＩＴＯ）、酸化錫、或いは酸化亜鉛などが用いられ、ゲート絶縁膜に比誘電率の大きな誘電体材料を用いた構成が知られている。ＩＴＯ、酸化錫、或いは酸化亜鉛などは結晶性金属酸化物であり、キャリア濃度が１×１０１９／ｃｍ３程度有することが開示されている。結晶性金属酸化物よりなる活性層の場合、所望の半導体特性を発現するためには、スパッタリングによる膜形成の後、例えば３００℃で１５分間ポストアニールするなどの結晶化制御のための高温加熱処理工程が必要になる。従って、このような活性層を耐熱性の低い樹脂基板上に直接形成することは困難である。 For example, a MOSFET (Metal-Oxide Field-Effect Transistor) in which a driving voltage of a transistor using a silicon thin film is reduced is disclosed, and indium tin oxide (ITO), tin oxide, or zinc oxide is used as a semiconductor material of an active layer. A configuration using a dielectric material having a large relative dielectric constant for the gate insulating film is known. It is disclosed that ITO, tin oxide, zinc oxide or the like is a crystalline metal oxide and has a carrier concentration of about 1 × 10 19 / cm 3 . In the case of an active layer made of a crystalline metal oxide, in order to express desired semiconductor characteristics, a high-temperature heat treatment for crystallization control, such as post-annealing at 300 ° C. for 15 minutes, is performed after film formation by sputtering. A process is required. Therefore, it is difficult to directly form such an active layer on a resin substrate having low heat resistance.
アモルファス酸化物、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系アモルファス酸化物は低温での成膜が可能であり、プラスチックフィルム上に室温成膜可能な材料として注目されている。しかしながら、アモルファス酸化物半導体をＴＦＴの活性層に用いると、ＯＦＦ電流が高くＯＮ／ＯＦＦ比が低い上、ゲート電圧が印加されていない時でも電流が流れてしまうノーマリーオン型のＴＦＴが形成されるという問題を有していた。これらを用いて、ゲート電圧が印加されていない時は電流が流れない、ノーマリーオフ型のＴＦＴの形成は困難であった。例えば、Ｎ型の半導体活性層であればＴＦＴ特性の閾値電圧が正であれば、ノーマリーオフ型ＴＦＴということになるが、ノーマリーオフ型ＴＦＴの方が、消費電力や耐久性の点で有利である。 An amorphous oxide such as an In—Ga—Zn—O-based amorphous oxide can be formed at a low temperature, and has attracted attention as a material that can be formed on a plastic film at room temperature. However, when an amorphous oxide semiconductor is used for the active layer of the TFT, a normally-on type TFT is formed in which the OFF current is high and the ON / OFF ratio is low, and the current flows even when no gate voltage is applied. Had the problem of Using these, it was difficult to form a normally-off TFT in which no current flows when no gate voltage is applied. For example, in the case of an N-type semiconductor active layer, if the threshold voltage of the TFT characteristic is positive, it is a normally-off type TFT. However, the normally-off type TFT is more advantageous in terms of power consumption and durability. It is advantageous.
この問題を改良する手段として、複数種類のＴＦＴを備えた半導体装置が開示されている（例えば、特許文献１参照）。該構成における各ＴＦＴのチャネル層を形成するアモルファス酸化物は、それぞれ元素組成比が異なり、その結果、互いに閾値電圧が異なる構成となっていて、それらの複数のＴＦＴの組合せにより閾値電圧を制御することが開示されている。しかしながら、該構成ではそれぞれのＴＦＴ特性が異なり、またそのエッチング特性も異なってくるので、その製造工程が複雑で煩雑になる。また、活性層上に何らかの成膜を行う場合、その工程の影響を受けてチャネル部の特性が変化してしまう問題も懸念される。 As means for improving this problem, a semiconductor device including a plurality of types of TFTs is disclosed (for example, see Patent Document 1). The amorphous oxide forming the channel layer of each TFT in this configuration has a different element composition ratio, and as a result, the threshold voltage is different from each other, and the threshold voltage is controlled by a combination of the plurality of TFTs. It is disclosed. However, in this configuration, the TFT characteristics are different and the etching characteristics are also different, so that the manufacturing process is complicated and complicated. In addition, when any film is formed on the active layer, there is a concern that the characteristics of the channel portion may change due to the influence of the process.
一方、酸化物半導体層と貴金属電極との間に、それらの間の密着性を改良するための密着向上層を配置した構成が開示されている（例えば、特許文献２参照）。該構成では、密着向上層には、Ｔｉ，Ｎｉ，Ｃｒ，Ｖ，Ｈｆ，Ｚｒ，Ｎｂ，Ｔａ，Ｍｏ又はＷ等の金属が用いられる。該密着改良層は、貴金属と酸化物半導体との物理的密着力を強固にするため補助層であり、アモルファス酸化物半導体を活性層に用いたときの閾値電圧とは何ら無関係の層である。
本発明の目的は、アモルファス酸化物半導体を用いたＴＦＴを提供することにあり、特に、ＯＦＦ電流が低く、ノーマリーオフ型のＴＦＴを提供することにある。 An object of the present invention is to provide a TFT using an amorphous oxide semiconductor, and in particular, to provide a normally-off type TFT having a low OFF current.
本発明の上記課題は下記の手段によって解決された。
＜１＞ 基板上に、少なくとも、ゲート電極、ゲート絶縁膜、アモルファス酸化物を含む活性層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記活性層と前記ソース電極又は前記ドレイン電極の少なくとも一方との間にあって、且つ、前記ソース電極又は前記ドレイン電極の少なくとも一方と接する領域にのみ障壁層を有し、前記障壁層のバンドギャップが前記活性層のバンドギャップより大きく、前記活性層のバンドギャップと前記障壁層のバンドギャップの差が０．１ｅＶ以上１３．０ｅＶ未満であり、前記活性層上の前記ソース電極及び前記ドレイン電極を有する側であって前記ソース電極及び前記ドレイン電極間のチャネル部に成膜を行なわないことを特徴とする薄膜電界効果型トランジスタ。
＜２＞ 前記障壁層が、Ｇａ、Ｍｇ、及びＡｌの少なくとも一つの元素を含む酸化物を含有することを特徴とする＜１＞に記載の薄膜電界効果型トランジスタ。
＜３＞ 前記障壁層のバンドギャップが４．０ｅＶ以上１５．０ｅＶ未満である＜１＞又は＜２＞に記載の薄膜電界効果型トランジスタ。
＜４＞ 前記活性層のバンドギャップが２．０ｅＶ以上４．０ｅＶ未満である＜１＞〜＜１＞〜＜３＞のいずれかに記載の薄膜電界効果型トランジスタ。
＜５＞ 前記ソース電極と接する領域及び前記ドレイン電極と接する領域にのみ障壁層を有することを特徴とする＜１＞〜＜４のいずれかに記載の薄膜電界効果型トランジスタ。
＜６＞ 前記活性層が、Ｉｎ、Ｓｎ、Ｚｎ、及びＣｄより選ばれる少なくとも一つの元素を含む酸化物を含有することを特徴とする＜１＞〜＜５＞のいずれかに記載の薄膜電界効果型トランジスタ。
＜７＞ 前記基板がフレキシブル基板であることを特徴とする＜１＞〜＜６＞のいずれかに記載の薄膜電界効果型トランジスタ。
The above-described problems of the present invention have been solved by the following means.
<1> onto a substrate, at least a gate electrode, a gate insulating film, an active layer containing an amorphous oxide, a thin film field effect transistor having a source electrode and a drain electrode, the source electrode or the drain and the active layer there between at least one electrode, and, have a barrier layer only on at least one in contact with the area of the source electrode or the drain electrode, the band gap of the barrier layer is larger than the band gap of said active layer, said active The difference between the band gap of the layer and the band gap of the barrier layer is 0.1 eV or more and less than 13.0 eV, and the source electrode and the drain electrode on the side having the source electrode and the drain electrode on the active layer A thin film field-effect transistor characterized in that no film is formed on the channel portion between the two .
<2> The thin film field effect transistor according to <1>, wherein the barrier layer contains an oxide containing at least one element of Ga, Mg, and Al.
< 3 > The thin film field effect transistor according to <1> or < 2 >, wherein the barrier layer has a band gap of 4.0 eV or more and less than 15.0 eV.
< 4 > The thin film field effect transistor according to any one of <1> to < 1 > to < 3 > , wherein a band gap of the active layer is 2.0 eV or more and less than 4.0 eV.
< 5 > The thin film field effect transistor according to any one of <1> to < 4 , wherein a barrier layer is provided only in a region in contact with the source electrode and a region in contact with the drain electrode.
<6> The thin film electric field according to any one of <1> to < 5 >, wherein the active layer contains an oxide containing at least one element selected from In, Sn, Zn, and Cd. Effect transistor.
< 7 > The thin film field effect transistor according to any one of <1> to <6>, wherein the substrate is a flexible substrate.
本発明によると、ＯＦＦ電流が低く、ノーマリーオフ特性を示すＴＦＴが提供される。特に、可撓性基板を用いたフイルム（フレキシブル）ＴＦＴとして有用な薄膜電界効果型トランジスタが提供される。また、本願の構成に拠れば、ソース電極とドレイン電極間のチャネル部には成膜を行わないため、成膜工程が活性層の特性に影響を与えることなく、安定した性能のＴＦＴが提供される。
また、本願の構成のＴＦＴは、閾値電圧の制御のためにアモルファス酸化物の組成を変更した複数のＴＦＴを配置するなどの必要がなく、製造適性に富む。
According to the present invention, a TFT having a low OFF current and a normally-off characteristic is provided. In particular, a thin film field effect transistor useful as a film (flexible) TFT using a flexible substrate is provided. In addition, according to the configuration of the present application, since film formation is not performed in the channel portion between the source electrode and the drain electrode, a stable performance TFT is provided without the film formation process affecting the characteristics of the active layer. The
In addition, the TFT having the configuration of the present application does not need to arrange a plurality of TFTs whose composition of the amorphous oxide is changed in order to control the threshold voltage, and is highly manufacturable.
１．薄膜電界効果型トランジスタ（ＴＦＴ）
本発明のＴＦＴは、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を順次有し、ゲート電極に電圧を印加して、活性層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有するアクテイブ素子である。ＴＦＴ構造として、スタガ構造（トップゲート型）及び逆スタガ構造（ボトムゲート型）のいずれをも形成することができる。好ましくは、逆スタガ構造（ボトムゲート型）である。
1. Thin film field effect transistor (TFT)
The TFT of the present invention has at least a gate electrode, a gate insulating film, an active layer, a source electrode, and a drain electrode in order, and controls the current flowing through the active layer by applying a voltage to the gate electrode, It is an active element having a function of switching a current between electrodes. As the TFT structure, either a staggered structure (top gate type) or an inverted staggered structure (bottom gate type) can be formed. An inverted stagger structure (bottom gate type) is preferable.
本発明のＴＦＴは、基板上に、少なくとも、ゲート電極、ゲート絶縁膜、アモルファス酸化物を含む活性層、ソース電極及びドレイン電極を有し、前記活性層と前記ソース電極又はドレイン電極の少なくとも一方との間にあって、且つ、前記ソース電極又はドレイン電極の少なくとも一方と接する領域にのみ障壁層を有する。本発明の構成によれば、アモルファス酸化物を含む活性層が高いキャリア濃度であってもノーマリーオフ特性を有し、優れたＯＮ／ＯＦＦ特性が得られる。 The TFT of the present invention has at least a gate electrode, a gate insulating film, an active layer containing an amorphous oxide, a source electrode and a drain electrode on a substrate, and the active layer and at least one of the source electrode or the drain electrode And a barrier layer only in a region in contact with at least one of the source electrode and the drain electrode. According to the configuration of the present invention, the active layer containing an amorphous oxide has normally-off characteristics even when the carrier concentration is high, and excellent ON / OFF characteristics can be obtained.
好ましくは、ゲート絶縁膜と、ソース電極又はドレイン電極の間は、実質的に活性層と障壁層の２層のみからなる。障壁層は、ソース電極又はドレイン電極の少なくとも一方と活性層との間の領域にのみ配置され、それ以外の活性層表面には障壁層が配置されない。好ましくは、ソース電極と活性層との間、及びドレイン電極と活性層との間の領域の両方に障壁層が配置される。
好ましくは、障壁層が、Ｇａ、Ｍｇ、及びＡｌの少なくとも一つの元素を含む酸化物を含有する。
Preferably, the gap between the gate insulating film and the source or drain electrode is substantially composed of only two layers, an active layer and a barrier layer. The barrier layer is disposed only in a region between at least one of the source electrode or the drain electrode and the active layer, and no barrier layer is disposed on the other active layer surface. Preferably, a barrier layer is disposed both in the region between the source electrode and the active layer and in the region between the drain electrode and the active layer.
Preferably, the barrier layer contains an oxide containing at least one element of Ga, Mg, and Al.
従来、アモルファス酸化物を含有する層はスパッタリング法などの成膜を行うダメージにより特性が変化し易いという問題があり、その上に層設置することが困難であった。本発明の層配置の構成により、ソース電極とドレイン電極間のチャネル部に対する成膜の影響が無くなり、安定した性能のＴＦＴが提供される。 Conventionally, a layer containing an amorphous oxide has a problem that characteristics are easily changed due to damage caused by film formation such as a sputtering method, and it has been difficult to place a layer thereon. According to the configuration of the layer arrangement of the present invention, the influence of film formation on the channel portion between the source electrode and the drain electrode is eliminated, and a TFT with stable performance is provided.
本発明におけるバンドギャップは、電子が占める最も高いエネルギーバンドである価電子帯と、電子のない最も低いバンドである伝導帯とのエネルギー差と定義され、光学的方法（光吸収スペクトル）により決定される値である。光吸収スペクトルは可視・紫外分光光度計に積分球を取り付け、拡散反射スペクトルを測定して行う。バンドギャップ以上のエネルギーを持つ光を照射すると吸収されるので、吸収が始まる吸収端の光のエネルギーをバンドギャップとして測定した。 The band gap in the present invention is defined as an energy difference between a valence band, which is the highest energy band occupied by electrons, and a conduction band, which is the lowest band without electrons, and is determined by an optical method (light absorption spectrum). Value. The light absorption spectrum is obtained by attaching an integrating sphere to a visible / ultraviolet spectrophotometer and measuring the diffuse reflection spectrum. Since light is absorbed when irradiated with light having energy higher than the band gap, the energy of light at the absorption edge where absorption starts is measured as the band gap.
好ましくは、障壁層のバンドギャップが前記活性層のバンドギャップより大きい。活性層のバンドギャップと障壁層のバンドギャップの差（ΔＥ）は、０．１ｅＶ〜１３．０ｅＶであり、より好ましくは、０．５ｅＶ〜２．０ｅＶであり、さらに好ましくは、１．０ｅＶ以上１．５ｅＶ以下である。
好ましくは、障壁層のバンドギャップ（Ｅ２）が４．０ｅＶ以上１５．０ｅＶ未満であり、好ましくは４．２ｅＶ以上１２．０ｅＶ以下、より好ましくは４．５ｅＶ以上１０．０ｅＶ以下である。
好ましくは、活性層のバンドギャップ（Ｅ１）が２．０ｅＶ以上４．０ｅＶ未満であり、好ましくは２．２ｅＶ以上３．８ｅＶ以下、より好ましくは３．０ｅＶ以上３．５ｅＶ以下である。
Preferably, the band gap of the barrier layer is larger than the band gap of the active layer . Difference in band gap of the band gap and the barrier layers of the active layer (Delta] E) is 0.1EV～13.0EV, more preferably from 0.5EV～2.0EV, more preferably, 1.0 eV It is 1.5 eV or less.
The band gap (E 2 ) of the barrier layer is preferably 4.0 eV or more and less than 15.0 eV, preferably 4.2 eV or more and 12.0 eV or less, more preferably 4.5 eV or more and 10.0 eV or less.
Preferably, the band gap (E 1 ) of the active layer is 2.0 eV or more and less than 4.0 eV, preferably 2.2 eV or more and 3.8 eV or less, more preferably 3.0 eV or more and 3.5 eV or less.
Ｅ１が２．０ｅＶ未満では、可視光の大部分が吸収されて伝導帯に励起されるため可視の発光体を表示部とした場合、誤作動を起こしやすい問題があり、４．０ｅＶ以上ではギャップが大きすぎるため、キャリアを注入してもギャップの間に安定化した準位を作ってしまい活性層として働きにくい問題があり、好ましくない。
Ｅ２が４．０ｅＶ未満では、活性層として動作してしまい好ましくなく、また、１５．０ｅＶ以上の条件を満たす物質を得ることは現実的ではない。
If E 1 is less than 2.0 eV, most of the visible light is absorbed and excited to the conduction band. Therefore, when a visible light emitter is used as the display unit, there is a problem that malfunction is likely to occur. Since the gap is too large, there is a problem that even if carriers are injected, a stabilized level is formed between the gaps and it is difficult to work as an active layer.
When E 2 is less than 4.0 eV, it is not preferable because it operates as an active layer, and it is not realistic to obtain a material that satisfies the condition of 15.0 eV or more.
△Ｅが０．１ｅＶ未満では、活性層と障壁層との間のバンドギャップの差が小さすぎるためデバイスとしての動作に差がなくなってしまい、本発明の効果がえられない。また、１３．０ｅＶを超えると活性層と障壁層との間のバンドギャップの差が大きすぎるため、電子のソース電極から活性層内へ、あるいは、活性層からドレイン電極へ障壁もそれに伴って非常に高くなる場合が多く、ＯＮ電流が小さくなるので、好ましくない。 When ΔE is less than 0.1 eV, the difference in the band gap between the active layer and the barrier layer is too small, so that there is no difference in operation as a device, and the effect of the present invention cannot be obtained. Further, when the voltage exceeds 13.0 eV, the difference in band gap between the active layer and the barrier layer is too large, and therefore the barrier from the electron source electrode to the active layer or from the active layer to the drain electrode is accompanied by a very It is not preferable because the ON current becomes small.
好ましくは、活性層が、Ｉｎ、Ｓｎ、Ｚｎ、及びＣｄより選ばれる少なくとも一つの元素を含む酸化物を含有する。
好ましくは、基板がフレキシブル基板である。
本発明のＴＦＴについて以下においてさらに詳細に説明する。
Preferably, the active layer contains an oxide containing at least one element selected from In, Sn, Zn, and Cd.
Preferably, the substrate is a flexible substrate.
The TFT of the present invention will be described in more detail below.
１）活性層
本発明の活性層に用いられるアモルファス酸化物は、低温で成膜可能である為に、プラスティックのような可撓性のある樹脂基板に作製が可能である。
本発明の活性層に用いられるアモルファス酸化物は、好ましくはＩｎ、Ｓｎ、Ｚｎ、又はＣｄを含む酸化物であり、より好ましくは、Ｉｎ、Ｓｎ、Ｚｎを含む酸化物、さらに好ましくは、Ｉｎ、Ｚｎを含む酸化物である。本発明における活性層の電気伝導度は、特に限定されないが、電気伝導度１０−１０Ｓ／ｃｍ以上１０＋１Ｓ／ｃｍ以下であり、より好ましくは、１０−７Ｓ／ｃｍ以上１０−３Ｓ／ｃｍ以下である。
1) Active layer Since the amorphous oxide used for the active layer of the present invention can be formed at a low temperature, it can be produced on a flexible resin substrate such as a plastic.
The amorphous oxide used in the active layer of the present invention is preferably an oxide containing In, Sn, Zn, or Cd, more preferably an oxide containing In, Sn, or Zn, more preferably In, It is an oxide containing Zn. The electric conductivity of the active layer in the present invention is not particularly limited, but the electric conductivity is 10 −10 S / cm or more and 10 +1 S / cm or less, more preferably 10 −7 S / cm or more and 10 −3 S. / Cm or less.
具体的に本発明の活性層に係るアモルファス酸化物は、Ｉｎ２Ｏ３、ＺｎＯ，ＳｎＯ２、ＣｄＯ，Ｉｎｄｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ（ＩＺＯ）、Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ（ＩＴＯ）、Ｇａｌｌｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ（ＧＺＯ）、Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｏｘｉｄｅ（ＩＧＯ）、Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ（ＩＧＺＯ）である。 Specifically, the amorphous oxide according to the active layer of the present invention includes In 2 O 3 , ZnO, SnO 2 , CdO, Indium-Zinc-Oxide (IZO), Indium-Tin-Oxide (ITO), Gallium-Zinc-Oxide. (GZO), Indium-Gallium-Oxide (IGO), and Indium-Gallium-Zinc-Oxide (IGZO).
＜バンドギャップ＞
本発明の活性層は、バンドギャップが２．０ｅＶ以上４．０ｅＶ未満であり、好ましくは２．２ｅＶ以上３．８ｅＶ以下、より好ましくは３．０ｅＶ以上３．５ｅＶ以下である。
本発明の活性層のバンドギャップは、下記により調製（調整）される。たとえばＩｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ（ＩＧＺＯ）であれば、Ｉｎ２Ｏ３（２．５ｅＶ）とＺｎＯ（３．３ｅＶ）とＧａ２Ｏ３（４．６ｅＶ）による共スパッタにより可能となる。バンドギャップの大きいＧａ２Ｏ３（４．６ｅＶ）の比率を大きくすれば、それに伴って活性層のバンドギャップも大きくなり、Ｉｎ２Ｏ３（２．５ｅＶ）の比率を大きくすると、それに伴って活性層のバンドギャップも小さくなる。
<Band gap>
The active layer of the present invention has a band gap of 2.0 eV or more and less than 4.0 eV, preferably 2.2 eV or more and 3.8 eV or less, more preferably 3.0 eV or more and 3.5 eV or less.
The band gap of the active layer of the present invention is prepared (adjusted) as follows. For example, Indium-Gallium-Zinc-Oxide (IGZO) is possible by co-sputtering with In 2 O 3 (2.5 eV), ZnO (3.3 eV), and Ga 2 O 3 (4.6 eV). If the ratio of Ga 2 O 3 (4.6 eV) having a large band gap is increased, the band gap of the active layer is increased accordingly, and the ratio of In 2 O 3 (2.5 eV) is increased accordingly. The band gap of the active layer is also reduced.
＜キャリア濃度＞
本発明における活性層のキャリア濃度は、種々の手段により所望の数値に調整することができる。
本発明における活性層のキャリア濃度は、特に限定されないが、好ましくは１×１０１５／ｃｍ３以上の高い領域である。より好ましくは、１×１０１５／ｃｍ３以上１×１０２１／ｃｍ３以下である。
<Carrier concentration>
The carrier concentration of the active layer in the present invention can be adjusted to a desired value by various means.
The carrier concentration of the active layer in the present invention is not particularly limited, but is preferably a high region of 1 × 10 15 / cm 3 or more. More preferably, it is 1 × 10 15 / cm 3 or more and 1 × 10 21 / cm 3 or less.
キャリア濃度の調整手段としては、下記の手段を挙げることが出来る。
（１）酸素欠陥による調整
酸化物半導体において、酸素欠陥ができると、活性層のキャリア濃度が増加し、電気伝導度が大きくなることが知られている。よって、酸素欠陥量を調整することにより、酸化物半導体のキャリア濃度を制御することが可能である。酸素欠陥量を制御する具体的な方法としては、成膜中の酸素分圧、成膜後の後処理時の酸素濃度と処理時間等がある。ここでいう後処理とは、具体的に１００℃以上の熱処理、酸素プラズマ、ＵＶオゾン処理がある。これらの方法の中でも、生産性の観点から成膜中の酸素分圧を制御する方法が好ましい。成膜中の酸素分圧を調整することにより、酸化物半導体のキャリア濃度の制御ができる。
Examples of the carrier concentration adjusting means include the following means.
(1) Adjustment by oxygen defect It is known that when an oxygen defect is formed in an oxide semiconductor, the carrier concentration in the active layer increases and the electrical conductivity increases. Therefore, the carrier concentration of the oxide semiconductor can be controlled by adjusting the amount of oxygen defects. Specific methods for controlling the amount of oxygen defects include oxygen partial pressure during film formation, oxygen concentration and treatment time during post-treatment after film formation, and the like. Specific examples of post-treatment include heat treatment at 100 ° C. or higher, oxygen plasma, and UV ozone treatment. Among these methods, a method of controlling the oxygen partial pressure during film formation is preferable from the viewpoint of productivity. By adjusting the oxygen partial pressure during film formation, the carrier concentration of the oxide semiconductor can be controlled.
（２）組成比による調整
酸化物半導体の金属組成比を変えることにより、キャリア濃度が変化することが知られている。例えば、例えば、Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ（ＩＧＺＯ）であれば、Ｉｎの比率を大きくすれば、それに伴って活性層のキャリア濃度も大きくなり、Ｇａの比率を大きくすると、それに伴って活性層のキャリア濃度も小さくなる。
これら組成比を変える具体的な方法としては、例えば、スパッタによる成膜方法においては、組成比が異なるターゲットを用いる。または、多元のターゲットにより、共スパッタし、そのスパッタレートを個別に調整することにより、膜の組成比を変えることが可能である。
(2) Adjustment by composition ratio It is known that the carrier concentration is changed by changing the metal composition ratio of the oxide semiconductor. For example, in the case of Indium-Gallium-Zinc-Oxide (IGZO), if the In ratio is increased, the carrier concentration of the active layer is increased accordingly, and if the Ga ratio is increased, the active layer is increased accordingly. The carrier concentration is also reduced.
As specific methods for changing these composition ratios, for example, in a film formation method by sputtering, targets having different composition ratios are used. Alternatively, it is possible to change the composition ratio of the film by co-sputtering with a multi-target and adjusting the sputtering rate individually.
（３）不純物による調整
酸化物半導体に、Ｌｉ，Ｎａ，Ｍｎ，Ｎｉ，Ｐｄ，Ｃｕ，Ｃｄ，Ｃ，Ｎ，又はＰ等の元素を不純物として添加することによりキャリア濃度を減少させることが可能である。不純物を添加する方法としては、酸化物半導体と不純物元素とを共蒸着により行う、成膜された酸化物半導体膜に不純物元素のイオンをイオンドープ法により行う等がある。
(3) Adjustment by impurities It is possible to reduce the carrier concentration by adding elements such as Li, Na, Mn, Ni, Pd, Cu, Cd, C, N, or P to the oxide semiconductor as impurities. is there. As a method for adding an impurity, an oxide semiconductor and an impurity element are co-evaporated, an ion of the impurity element is added to the formed oxide semiconductor film by an ion doping method, or the like.
（４）酸化物半導体材料による調整
上記（１）〜（３）においては、同一酸化物半導体系でのキャリア濃度の調整方法を述べたが、もちろん酸化物半導体材料を変えることにより、キャリア濃度を変えることができる。例えば、一般的にＳｎＯ２系酸化物半導体は、Ｉｎ２Ｏ３系酸化物半導体に比べてキャリア濃度が小さいことが知られている。このように酸化物半導体材料を変えることにより、キャリア濃度の調整が可能である。
キャリア濃度を調整する手段としては、上記（１）〜（４）の方法を単独に用いても良いし、組み合わせても良い。
(4) Adjustment by oxide semiconductor material In the above (1) to (3), the method for adjusting the carrier concentration in the same oxide semiconductor system has been described. Of course, the carrier concentration can be changed by changing the oxide semiconductor material. Can be changed. For example, it is generally known that a SnO 2 oxide semiconductor has a lower carrier concentration than an In 2 O 3 oxide semiconductor. Thus, the carrier concentration can be adjusted by changing the oxide semiconductor material.
As means for adjusting the carrier concentration, the above methods (1) to (4) may be used alone or in combination.
＜活性層の形成方法＞
活性層の成膜方法は、酸化物半導体の多結晶焼結体をターゲットとして、気相成膜法を用いるのが良い。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法（ＰＬＤ法）が適している。さらに、量産性の観点から、スパッタリング法が好ましい。
<Method for forming active layer>
As a method for forming the active layer, a vapor phase film forming method is preferably used with a polycrystalline sintered body of an oxide semiconductor as a target. Among vapor deposition methods, sputtering and pulsed laser deposition (PLD) are suitable. Furthermore, the sputtering method is preferable from the viewpoint of mass productivity.
例えば、ＲＦマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。酸素流量が多いほど電気伝導度を小さくすることができる。 For example, the film is formed by controlling the degree of vacuum and the oxygen flow rate by RF magnetron sputtering deposition. The greater the oxygen flow rate, the smaller the electrical conductivity.
成膜した膜は、周知のＸ線回折法によりアモルファス膜であることが確認できる。組成比は、ＲＢＳ（ラザフォード後方散乱）分析法により求めることができる。 The formed film can be confirmed to be an amorphous film by a known X-ray diffraction method. The composition ratio can be determined by an RBS (Rutherford backscattering) analysis method.
＜活性層の膜厚＞
本発明に於ける活性層の厚みは、好ましくは、０．１ｎｍ以上１００ｎｍ以下である。
より好ましくは、１．０ｎｍ以上５０ｎｍ以下、さらに好ましくは、２ｎｍ以上１０ｎｍ以下である。
本発明に於ける活性層の膜厚は、作製した素子断面のＨＲＴＥＭ（Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ ＴＥＭ）写真撮影により測定することができる。
<Thickness of active layer>
The thickness of the active layer in the present invention is preferably 0.1 nm or more and 100 nm or less.
More preferably, they are 1.0 nm or more and 50 nm or less, More preferably, they are 2 nm or more and 10 nm or less.
The film thickness of the active layer in the present invention can be measured by HRTEM (High Resolution TEM) photography of the cross section of the produced element.
２）障壁層
本発明に用いられる障壁層のバンドギャップが４．０ｅＶ以上１５．０ｅＶ未満である。
好ましくは、障壁層が、Ｇａ、Ｍｇ、及びＡｌより選ばれる少なくとも一つの元素を含む酸化物を含有する。
2) Barrier layer The band gap of the barrier layer used in the present invention is 4.0 eV or more and less than 15.0 eV.
Preferably, the barrier layer contains an oxide containing at least one element selected from Ga, Mg, and Al.
具体的に本発明の障壁層に係るアモルファス酸化物は、Ｇａ２Ｏ３、ＭｇＯ、Ａｌ２Ｏ３、または、以上の酸化物を２種以上混合した酸化物である。 Specifically, the amorphous oxide according to the barrier layer of the present invention is Ga 2 O 3 , MgO, Al 2 O 3 , or an oxide obtained by mixing two or more of the above oxides.
＜バンドギャップ＞
本発明の障壁層は、バンドギャップが４．０ｅＶ以上１５．０ｅＶ未満であり、好ましくは４．２ｅＶ以上１２．０ｅＶ以下、より好ましくは４．５ｅＶ以上１０．０ｅＶ以下である。
本発明の障壁層のバンドギャップは、下記により調製（調整）される。
例えば、Ｇａ２Ｏ３（４．６ｅＶ）とＭｇＯ（８．０ｅＶ）の二種の混合物であれば、Ｇａの比率が高い場合バンドギャップは小さくなり、Ｍｇの比率が高い場合バンドギャップは大きくなる。
<Band gap>
The barrier layer of the present invention has a band gap of 4.0 eV or more and less than 15.0 eV, preferably 4.2 eV or more and 12.0 eV or less, more preferably 4.5 eV or more and 10.0 eV or less.
The band gap of the barrier layer of the present invention is prepared (adjusted) as follows.
For example, in the case of a mixture of two kinds of Ga 2 O 3 (4.6 eV) and MgO (8.0 eV), the band gap is small when the Ga ratio is high, and the band gap is large when the Mg ratio is high. .
本発明における障壁層のキャリア濃度は、特に限定されないが、好ましくは１０１２／ｃｍ３以下である。より好ましくは、１０１０／ｃｍ３以下１０４／ｃｍ３以上である。 The carrier concentration of the barrier layer in the present invention is not particularly limited, but is preferably 10 12 / cm 3 or less. More preferably, it is 10 10 / cm 3 or less and 10 4 / cm 3 or more.
本発明の障壁層は、好ましくは、電気伝導度１０−１０Ｓｃｍ以上１０＋１Ｓｃｍ以下であり、より好ましくは、１０−７Ｓｃｍ以上１０−３Ｓｃｍ以下である。電気抵抗率は、前述の活性層のバンドギャップの調製（調整）手段について説明したと同様の手段により調整することができる。 The barrier layer of the present invention preferably has an electric conductivity of 10 −10 Scm to 10 +1 Scm, more preferably 10 −7 Scm to 10 −3 Scm. The electrical resistivity can be adjusted by the same means as described above for the means for adjusting (adjusting) the band gap of the active layer.
本発明に於ける障壁層は、ゲート電極またはソース電極の少なくとも一方にのみ隣接して配される。好ましくは、ゲート電極及びソース電極の両方に隣接して配される。
本発明に於ける障壁層の厚みは、好ましくは、１ｎｍ以上５０ｎｍ以下である。より好ましくは、２ｎｍ以上２０ｎｍ以下、さらに好ましくは、５ｎｍ以上１０ｎｍ以下である。
In the present invention, the barrier layer is disposed adjacent to at least one of the gate electrode and the source electrode. Preferably, it is arranged adjacent to both the gate electrode and the source electrode.
The thickness of the barrier layer in the present invention is preferably 1 nm or more and 50 nm or less. More preferably, they are 2 nm or more and 20 nm or less, More preferably, they are 5 nm or more and 10 nm or less.
３）ゲート電極
本発明におけるゲート電極としては、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、又はＡｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。
ゲート電極の厚みは、好ましくは、１０ｎｍ以上１０００ｎｍ以下である。より好ましくは、２０ｎｍ以上５００ｎｍ以下、さらに好ましくは、４０ｎｍ以上１００ｎｍ以下である。
3) Gate electrode Examples of the gate electrode in the present invention include metals such as Al, Mo, Cr, Ta, Ti, Au, and Ag, alloys such as Al-Nd and APC, tin oxide, zinc oxide, indium oxide, Preferable examples include metal oxide conductive films such as indium tin oxide (ITO) and zinc indium oxide (IZO), organic conductive compounds such as polyaniline, polythiophene, and polypyrrole, or mixtures thereof.
The thickness of the gate electrode is preferably 10 nm or more and 1000 nm or less. More preferably, they are 20 nm or more and 500 nm or less, More preferably, they are 40 nm or more and 100 nm or less.
電極の成膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。またゲート電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。 The electrode film formation method is not particularly limited, and may be a printing method, a wet method such as a coating method, a physical method such as a vacuum deposition method, a sputtering method, or an ion plating method, a CVD method, a plasma CVD method, or the like. It can be formed on the substrate according to a method appropriately selected in consideration of suitability with the material from among chemical methods. For example, when ITO is selected, it can be performed according to a direct current or high frequency sputtering method, a vacuum deposition method, an ion plating method, or the like. When an organic conductive compound is selected as the material for the gate electrode, it can be performed according to a wet film forming method.
４）ゲート絶縁膜
ゲート絶縁膜としては、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、又はＨｆＯ２等の絶縁体、又はそれらの化合物を少なくとも二つ以上含む混晶化合物が用いられる。また、ポリイミドのような高分子絶縁体もゲート絶縁膜として用いることができる。
4) Gate insulating film As the gate insulating film, at least two insulators such as SiO 2 , SiN x , SiON, Al 2 O 3 , Y 2 O 3 , Ta 2 O 5 , or HfO 2 , or a compound thereof are used. The mixed crystal compound containing the above is used. A polymer insulator such as polyimide can also be used as the gate insulating film.
ゲート絶縁膜の膜厚としては、好ましくは、１０ｎｍ以上１０００ｎｍ以下である。より好ましくは、５０ｎｍ以上５００ｎｍ以下、さらに好ましくは、１００ｎｍ以上２００ｎｍ以下である。ゲート絶縁膜はリーク電流を減らす、電圧耐性を上げる為に、ある程度膜厚を厚くする必要がある。しかし、ゲート絶縁膜の膜厚を厚くすると、ＴＦＴの駆動電圧の上昇を招く結果となる。その為、ゲート絶縁膜の膜厚は無機絶縁体だと５０ｎｍ〜１０００ｎｍ、高分子絶縁体だと０．５μｍ〜５μｍで用いられることが、より好ましい。
特に、ＨｆＯ２のような高誘電率絶縁体をゲート絶縁膜に用いると、膜厚を厚くしても、低電圧でのＴＦＴ駆動が可能であるので、特に好ましい。
The thickness of the gate insulating film is preferably 10 nm or more and 1000 nm or less. More preferably, they are 50 nm or more and 500 nm or less, More preferably, they are 100 nm or more and 200 nm or less. The gate insulating film needs to be thickened to some extent in order to reduce leakage current and increase voltage resistance. However, increasing the thickness of the gate insulating film results in an increase in the driving voltage of the TFT. Therefore, it is more preferable that the film thickness of the gate insulating film is 50 nm to 1000 nm for an inorganic insulator and 0.5 μm to 5 μm for a polymer insulator.
In particular, it is particularly preferable to use a high dielectric constant insulator such as HfO 2 for the gate insulating film because TFT driving at a low voltage is possible even if the film thickness is increased.
５）ソース電極及びドレイン電極
本発明におけるソース電極及びドレイン電極材料として、例えば、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ａｕ、又はＡｇ等の金属、Ａｌ−Ｎｄ、ＡＰＣ等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。特に好ましくは、ＩＺＯである。
ソース電極及びドレイン電極の厚みは、好ましくは、１０ｎｍ以上１０００ｎｍ以下である。より好ましくは、２０ｎｍ以上５００ｎｍ以下、さらに好ましくは、４０ｎｍ以上１００ｎｍ以下である。
5) Source electrode and drain electrode Examples of the source electrode and drain electrode material in the present invention include metals such as Al, Mo, Cr, Ta, Ti, Au, and Ag, alloys such as Al-Nd and APC, tin oxide, Preferred examples include metal oxide conductive films such as zinc oxide, indium oxide, indium tin oxide (ITO), and zinc indium oxide (IZO), organic conductive compounds such as polyaniline, polythiophene, and polypyrrole, or mixtures thereof. . Particularly preferred is IZO.
The thickness of the source electrode and the drain electrode is preferably 10 nm or more and 1000 nm or less. More preferably, they are 20 nm or more and 500 nm or less, More preferably, they are 40 nm or more and 100 nm or less.
本発明におけるソース電極またはドレイン電極の少なくとも一方は、障壁層に隣接して配される。好ましくは、ソース電極及びドレイン電極の両方が、障壁層に隣接して配される。
本発明におけるソース電極またはドレイン電極は、例えば、以下の工程により作製することができる。活性層の上にパターニングされた障壁層を形成した後、フォトレジスト・エッチング法により該障壁層の存在しない活性層表面領域をレジストで保護した後、ソース電極及びドレイン電極層を蒸着により成膜して、その後、レジストを除去してソース電極及びドレイン電極層もパターニングする。
In the present invention, at least one of the source electrode and the drain electrode is disposed adjacent to the barrier layer. Preferably, both the source electrode and the drain electrode are disposed adjacent to the barrier layer.
The source electrode or drain electrode in the present invention can be produced, for example, by the following steps. After the patterned barrier layer is formed on the active layer, the active layer surface area where the barrier layer does not exist is protected with a resist by a photoresist etching method, and then the source and drain electrode layers are formed by vapor deposition. Thereafter, the resist is removed, and the source and drain electrode layers are also patterned.
ソース電極及びドレイン電極の製膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、ＣＶＤ、プラズマＣＶＤ法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って前記基板上に形成することができる。例えば、ＩＴＯを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等に従って行うことができる。またソース電極及びドレイン電極の材料として有機導電性化合物を選択する場合には湿式製膜法に従って行うことができる。 The film formation method of the source electrode and the drain electrode is not particularly limited, and is a wet method such as a printing method and a coating method, a physical method such as a vacuum deposition method, a sputtering method, and an ion plating method, CVD, and plasma. It can be formed on the substrate according to a method appropriately selected in consideration of suitability with the material from a chemical method such as a CVD method. For example, when ITO is selected, it can be performed according to a direct current or high frequency sputtering method, a vacuum deposition method, an ion plating method, or the like. Further, when an organic conductive compound is selected as a material for the source electrode and the drain electrode, it can be performed according to a wet film forming method.
６）基板
本発明に用いられる基板は特に限定されることはなく、例えばＹＳＺ（ジルコニア安定化イットリウム）、ガラス等の無機材料、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル、ポリスチレン、ポリカ−ボネ−ト、ポリエ−テルスルホン、ポリアリレ−ト、アリルジグリコ−ルカ−ボネ−ト、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、及びポリ（クロロトリフルオロエチレン）等の合成樹脂等の有機材料、などが挙げられる。前記有機材料の場合、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。
6) Substrate The substrate used in the present invention is not particularly limited. For example, YSZ (zirconia stabilized yttrium), inorganic materials such as glass, polyethylene terephthalate, polybutylene terephthalate, polyethylene naphthalate Synthetic resins such as polyester such as polyester, polystyrene, polycarbonate, polyethersulfone, polyarylate, allyl diglycol carbonate, polyimide, polycycloolefin, norbornene resin, and poly (chlorotrifluoroethylene) Organic materials such as, and the like. In the case of the said organic material, it is preferable that it is excellent in heat resistance, dimensional stability, solvent resistance, electrical insulation, workability, low air permeability, or low hygroscopicity.
本発明においては特に可撓性基板が好ましく用いられる。可撓性基板に用いる材料としては、透過率の高い有機プラスチックフィルムが好ましく、例えばポリエチレンテレフタレート、ポリブチレンフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、又はポリ（クロロトリフルオロエチレン）等のプラスティックフィルムを用いることができる。また、フィルム状プラスティック基板には、絶縁性が不十分の場合は絶縁層、水分や酸素の透過を防止するためのガスバリア層、フィルム状プラスティック基板の平坦性や電極や活性層との密着性を向上するためのアンダーコート層等を備えることも好ましい。 In the present invention, a flexible substrate is particularly preferably used. The material used for the flexible substrate is preferably an organic plastic film having a high transmittance. For example, polyesters such as polyethylene terephthalate, polybutylene phthalate, polyethylene naphthalate, polystyrene, polycarbonate, polyethersulfone, polyarylate, polyimide, polycyclo Plastic films such as olefin, norbornene resin, or poly (chlorotrifluoroethylene) can be used. In addition, if the insulating property is insufficient for the film-like plastic substrate, the insulating layer, the gas barrier layer for preventing the transmission of moisture and oxygen, the flatness of the film-like plastic substrate and the adhesion with the electrode and active layer It is also preferable to provide an undercoat layer or the like for improvement.
ここで、可撓性基板の厚みは、５０μｍ以上５００μｍ以下とすることが好ましい。
これは、可撓性基板の厚みを５０μｍ未満とした場合には、基板自体が十分な平坦性を保持することが難しいためである。また、可撓性基板の厚みを５００μｍよりも厚くした場合には、基板自体を自由に曲げることが困難になる、すなわち基板自体の可撓性が乏しくなるためである。
Here, the thickness of the flexible substrate is preferably 50 μm or more and 500 μm or less.
This is because it is difficult for the substrate itself to maintain sufficient flatness when the thickness of the flexible substrate is less than 50 μm. Further, when the thickness of the flexible substrate is more than 500 μm, it is difficult to bend the substrate itself freely, that is, the flexibility of the substrate itself is poor.
７）構造
次に、図面を用いて、詳細に本発明におけるＴＦＴの構造を説明する。
図１は、本発明のＴＦＴの一例を示す断面模式図である。基板１がプラスチックフィルムなどの可撓性基板の場合、基板１の少なくとも一方の面に絶縁層６を配し、その上にゲート電極２、ゲート絶縁膜３、アモルファス酸化物よりなる活性層４、障壁層７を積層して有し、障壁層７の上にソース電極５−１とドレイン電極５−２が設置される。
本構成は、下記の工程によって形成することができる。
活性層の上にパターニングされた障壁層を形成した後、フォトレジストを全面に塗布した後、現像して障壁層の存在する部分のレジストを除去し、障壁層面を露出させる。続いて、ソース電極及びドレイン電極層を蒸着により成膜し、その後、レジストを除去し、レジスト上の膜を剥離してパターニングされたソース電極及びドレイン電極が形成される、いわゆるリフトオフで形成する。あるいは、ゲート電極２、ゲート絶縁膜３、活性層４、障壁層７、ソース電極５−１及びドレイン電極５−２層全てをシャドーマスクでパターニングしても構わない。
7) Structure Next, the structure of the TFT in the present invention will be described in detail with reference to the drawings.
FIG. 1 is a schematic cross-sectional view showing an example of the TFT of the present invention. When the substrate 1 is a flexible substrate such as a plastic film, an insulating layer 6 is disposed on at least one surface of the substrate 1, and a gate electrode 2, a gate insulating film 3, an active layer 4 made of an amorphous oxide, The barrier layer 7 is laminated, and the source electrode 5-1 and the drain electrode 5-2 are provided on the barrier layer 7.
This configuration can be formed by the following steps.
After the patterned barrier layer is formed on the active layer, a photoresist is applied on the entire surface, and then developed to remove the resist in the portion where the barrier layer exists, thereby exposing the barrier layer surface. Subsequently, the source and drain electrode layers are formed by vapor deposition, and then the resist is removed, and the patterned source and drain electrodes are formed by peeling off the film on the resist to form the so-called lift-off. Alternatively, the gate electrode 2, the gate insulating film 3, the active layer 4, the barrier layer 7, the source electrode 5-1 and the drain electrode 5-2 may all be patterned with a shadow mask.
図２は、従来のＴＦＴの例を示す断面模式図である。基板１がプラスチックフィルムなどの可撓性基板の場合、基板１の少なくとも一方の面に絶縁層６を配し、その上にゲート電極２、ゲート絶縁膜３、及び活性層２４を積層して有し、その表面にソース電極５−１とドレイン電極５−２が設置される。ソース電極５−１又はドレイン電極５−２の設置はリフトオフ法で行う。あるいは、ゲート電極２、ゲート絶縁膜３、活性層４、障壁層７、ソース電極５−１及びドレイン電極５−２層全てをシャドーマスクでパターニングしても構わない。 FIG. 2 is a schematic cross-sectional view showing an example of a conventional TFT. When the substrate 1 is a flexible substrate such as a plastic film, an insulating layer 6 is disposed on at least one surface of the substrate 1, and a gate electrode 2, a gate insulating film 3, and an active layer 24 are stacked thereon. The source electrode 5-1 and the drain electrode 5-2 are provided on the surface. Installation of the source electrode 5-1 or the drain electrode 5-2 is performed by a lift-off method. Alternatively, the gate electrode 2, the gate insulating film 3, the active layer 4, the barrier layer 7, the source electrode 5-1 and the drain electrode 5-2 may all be patterned with a shadow mask.
図３は、比較のＴＦＴの例を示す断面模式図である。図１の本発明のＴＦＴに比較して、障壁層１７が活性層の全面に渡って被覆されている。即ち、該構成では、障壁層がソース電極、ドレイン電極の存在する領域だけでなく、ソース電極とドレイン電極の間のチャネル部にも障壁層が配されている。 FIG. 3 is a schematic cross-sectional view showing an example of a comparative TFT. Compared with the TFT of the present invention in FIG. 1, the barrier layer 17 is covered over the entire surface of the active layer. That is, in this configuration, the barrier layer is disposed not only in the region where the source electrode and the drain electrode exist, but also in the channel portion between the source electrode and the drain electrode.
図４は、本発明のＴＦＴの一例を示す断面模式図であって、トップゲート型ＴＦＴの例である。基板１１がプラスチックフィルムなどの可撓性基板の場合、基板１１の少なくとも一方の面に絶縁層１６を配し、その上にソース電極１５−１とドレイン電極１５−２、アモルファス酸化物よりなる障壁層２７、活性層３４、ゲート絶縁膜１３、ゲート電極１２が積層して設置される。 FIG. 4 is a schematic cross-sectional view showing an example of the TFT of the present invention, which is an example of a top gate type TFT. When the substrate 11 is a flexible substrate such as a plastic film, an insulating layer 16 is disposed on at least one surface of the substrate 11, and a source electrode 15-1, a drain electrode 15-2, and a barrier made of an amorphous oxide are formed thereon. The layer 27, the active layer 34, the gate insulating film 13, and the gate electrode 12 are stacked and installed.
図５は、従来のＴＦＴの例を示す断面模式図である。基板１１がプラスチックフィルムなどの可撓性基板の場合、基板１１の少なくとも一方の面に絶縁層１６を配し、その上にソース電極１５−１とドレイン電極１５−２、活性層３４、ゲート絶縁膜１３、ゲート電極１２が積層して設置される。 FIG. 5 is a schematic cross-sectional view showing an example of a conventional TFT. When the substrate 11 is a flexible substrate such as a plastic film, an insulating layer 16 is disposed on at least one surface of the substrate 11, and a source electrode 15-1, a drain electrode 15-2, an active layer 34, and gate insulation are formed thereon. The film 13 and the gate electrode 12 are stacked and installed.
２．表示装置
本発明の電界効果型薄膜トランジスタは、液晶やＥＬ素子を用いた画像表示装置、特に平面薄型表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ：ＦＰＤ）に好ましく用いられる。より好ましくは、基板に有機プラスチックフィルムのような可撓性基板を用いたフレキシブル表示装置に用いられる。特に、本発明の電界効果型薄膜トランジスタは、移動度が高いことから有機ＥＬ素子を用いた表示装置、フレキシブル有機ＥＬ表示装置に最も好ましく用いられる。
2. Display Device The field effect thin film transistor of the present invention is preferably used for an image display device using liquid crystal or an EL element, in particular, a flat panel display (FPD). More preferably, it is used for a flexible display device using a flexible substrate such as an organic plastic film as the substrate. In particular, the field effect thin film transistor of the present invention is most preferably used for a display device using an organic EL element and a flexible organic EL display device because of its high mobility.
（応用）
本発明のＴＦＴは、液晶やＥＬ素子を用いた画像表示装置、特にＦＰＤのスイッチング素子、駆動素子として用いることができる。特に、フレキシブルＦＰＤ装置のスイッチング素子、駆動素子として用いるのが適している。さらに本発明の電界効果型薄膜トランジスタを用いた表示装置は、携帯電話ディスプレイ、パーソナルデジタルアシスタント（ＰＤＡ）、コンピュータディスプレイ、自動車の情報ディスプレイ、ＴＶモニター、あるいは一般照明を含む広い分野で幅広い分野で応用される。
また、本発明のＴＦＴは、表示装置以外にも、有機プラスチックフィルムのような可撓性基板上に本発明の電界効果型薄膜トランジスタを形成し、ＩＣカードやＩＤタグなどに幅広く応用が可能である。
(application)
The TFT of the present invention can be used as an image display device using liquid crystal or an EL element, particularly as an FPD switching element or driving element. In particular, it is suitable for use as a switching element and a driving element of a flexible FPD device. Further, the display device using the field effect thin film transistor of the present invention is applied in a wide range of fields including a mobile phone display, a personal digital assistant (PDA), a computer display, an automobile information display, a TV monitor, or general lighting. The
In addition to the display device, the TFT of the present invention can be widely applied to IC cards and ID tags by forming the field effect thin film transistor of the present invention on a flexible substrate such as an organic plastic film. .
以下に、本発明の薄膜電界効果型トランジスタについて、実施例により説明するが、本発明はこれら実施例により何ら限定されるものではない。 Hereinafter, the thin film field effect transistor of the present invention will be described with reference to examples, but the present invention is not limited to these examples.
実施例１
１．ＴＦＴ素子の作製
１）本発明のＴＦＴ素子１の作製
図１に示す構成のＴＦＴを下記により作製した。
厚さ０．５ｍｍのＮ型Ｓｉ基板（（株）ジェムコ製，抵抗率１Ωｃｍ〜３．５Ωｃｍ）を伝導型Ｎ型基板として用い、これをそのまま基板兼ゲート電極として用いた。
Example 1
1. Production of TFT Element 1) Production of TFT Element 1 of the Present Invention A TFT having the structure shown in FIG. 1 was produced as follows.
A 0.5 mm thick N-type Si substrate (manufactured by Gemco Co., Ltd., resistivity 1 Ωcm to 3.5 Ωcm) was used as a conductive N-type substrate, and this was used as it was as a substrate and gate electrode.
該基板の上に下記層を順に設置した。
ゲート絶縁膜：ＳｉＯ２をＲＦマグネトロンスパッタ真空蒸着法にて厚み１００ｎｍに設けた。ゲート絶縁膜ＳｉＯ２のパターニングには、スパッタ時にシャドウマスクを用いることにより行った。
活性層：ＩｎＧａＺｎＯ４の組成を有する多結晶焼結体をターゲットとして、ＲＦマグネトロンスパッタ真空蒸着法により、５０ｎｍのＩＧＺＯ膜を形成した。
活性層のパターニングは、スパッタ時にシャドウマスクを用いることにより行った。
障壁層：この上に、酸化ガリウム（Ｇａ２Ｏ３）をスパッタ法により設けた。厚みは１０ｎｍであった。障壁層のパターニングは、スパッタ時にシャドウマスクを用いることにより行った。
The following layers were placed in order on the substrate.
Gate insulating film: SiO 2 was provided to a thickness of 100 nm by RF magnetron sputtering vacuum deposition. Patterning of the gate insulating film SiO 2 was performed by using a shadow mask during sputtering.
Using a polycrystalline sintered body having a composition of active layer: InGaZnO 4 as a target, an IGZO film of 50 nm was formed by RF magnetron sputtering vacuum deposition.
The active layer was patterned by using a shadow mask during sputtering.
Barrier layer: gallium oxide (Ga 2 O 3 ) was provided thereon by sputtering. The thickness was 10 nm. The barrier layer was patterned by using a shadow mask during sputtering.
次いで、上記障壁層の上にパターニングされたソース電極及びドレイン電極としてアルミニウム（Ａｌ）を４００ｎｍの厚みに抵抗加熱蒸着（成膜温度：２５℃）にて、蒸着した。
ソース電極及びドレイン電極のパターニングはフォトリソグラフィー法により、障壁層の存在する部分以外をレジストで保護して、ソース電極及びドレイン電極を蒸着後、ソース電極及びドレイン電極をレジスト除去によって形成する、リフトオフ法によって行った。
形成されたチャネル長Ｌ＝２００μｍ、チャネル幅Ｗ＝１０００μｍであった。
Next, aluminum (Al) was deposited as a source electrode and a drain electrode patterned on the barrier layer to a thickness of 400 nm by resistance heating vapor deposition (film formation temperature: 25 ° C.).
The source electrode and the drain electrode are patterned by a photolithography method, the portions other than the portion where the barrier layer exists are protected with a resist, the source electrode and the drain electrode are deposited, and then the source electrode and the drain electrode are formed by removing the resist. Went by.
The formed channel length L = 200 μm and channel width W = 1000 μm.
２）本発明のＴＦＴ素子２の作製
本発明のＴＦＴ素子１の作製において、障壁層の酸化ガリウム（Ｇａ２Ｏ３）を酸化アルミニウム（Ａｌ２Ｏ３）に変更し、その他はＴＦＴ素子１の作製と全く同様にして、本発明のＴＦＴ素子２を作製した。
2) Production of TFT element 2 of the present invention In production of the TFT element 1 of the present invention, the gallium oxide (Ga 2 O 3 ) of the barrier layer was changed to aluminum oxide (Al 2 O 3 ), and the others were the same as those of the TFT element 1. The TFT element 2 of the present invention was produced in exactly the same manner as the production.
３）比較のＴＦＴ素子１の作製
本発明のＴＦＴ素子１の作製において、障壁層を除いた以外は同様にして、比較のＴＦＴ素子１を作製した。
3) Production of Comparative TFT Element 1 Comparative TFT element 1 was produced in the same manner as in the production of TFT element 1 of the present invention except that the barrier layer was removed.
４）比較のＴＦＴ素子２の作製
本発明のＴＦＴ素子１の作製において、障壁層を活性層の全面に渡って有すること以外は、ＴＦＴ素子１と同様の構成の比較のＴＦＴ素子２を作製した。図３に示される構成である。
4) Preparation of Comparative TFT Element 2 A comparative TFT element 2 having the same configuration as that of the TFT element 1 was prepared except that the TFT element 1 of the present invention had a barrier layer over the entire surface of the active layer. . It is the structure shown by FIG.
２．性能評価
得られた各ＴＦＴ素子について、ソース電極を０（ゼロ）Ｖとして、飽和領域ドレイン電圧Ｖｄ＝＋１０Ｖ、ゲート電圧（Ｖｇ）：−１０Ｖ≦Ｖｇ≦＋１５ＶでのＴＦＴ伝達特性の測定を行い、ＴＦＴの性能を評価した。ＴＦＴ伝達特性の測定は、半導体パラメータ・アナライザー４１５６Ｃ（アジレントテクノロジー社製）を用いて行った。各パラメータと本発明に於けるその定義は下記の通りである。
・ＴＦＴの閾値電圧（Ｖｔｈ）：Ｖｇを横軸にし、Ｉｓｄ（ソース・ドレイン間電流）の１／２乗を縦軸とするグラフを作製し、直線で外挿して、Ｉｓｄ＝０となるＶｇをＴＦＴの閾値電圧（Ｖｔｈ）として求めた（図６参照）。これは飽和領域でのＩｓｄ、Ｖｇ及びＶｔｈとが下記の式１に従うことによるものである。単位は［Ｖ］である。
Ｉｓｄ１／２ ∝（Ｗμ／２Ｌ）１／２（Ｖｇ−Ｖｔｈ） （式１）
式中、Ｗはチャネル幅、Ｌはチャネル長、μは活性層の移動度を表す。
・ＯＮ電流（Ｉｏｎ）：Ｖｇ＝＋１５Ｖにおけるドレイン電流である。単位は［Ａ］である。
2. For each TFT element obtained, the TFT transfer characteristics were measured with a source electrode of 0 (zero) V, a saturation region drain voltage Vd = + 10 V, and a gate voltage (Vg): −10 V ≦ Vg ≦ + 15 V. The performance of the TFT was evaluated. The measurement of TFT transfer characteristics was performed using a semiconductor parameter analyzer 4156C (manufactured by Agilent Technologies). Each parameter and its definition in the present invention are as follows.
TFT threshold voltage (Vth): Vg is plotted on the horizontal axis, Isd (source-drain current) 1/2 power is plotted on the vertical axis, extrapolated with a straight line, and Vg at which Isd = 0 Was obtained as the threshold voltage (Vth) of the TFT (see FIG. 6). This is because Isd, Vg, and Vth in the saturation region comply with the following Equation 1. The unit is [V].
Isd 1/2 ∝ (Wμ / 2L) 1/2 (Vg−Vth) (Formula 1)
In the formula, W represents the channel width, L represents the channel length, and μ represents the mobility of the active layer.
ON current (Ion): drain current at Vg = + 15V. The unit is [A].
以上の測定結果から得られたＴＦＴ特性を表１に示した。
表１の結果より、本発明のＴＦＴはＶｔｈが正の値を示し、ノーマリーオフを有するＴＦＴ特性を示した（図６ａ参照）。
一方、比較例のＴＦＴ素子１では、本発明のＴＦＴと比較して、Ｖｔｈが負でありノーマリーオンである（図６ｂ参照）。
また、比較例のＴＦＴ素子２では、本発明のＴＦＴと比較して、活性層のチャネル部が障壁層の成膜時のダメージにより閾値が負方向に大きく変化し、ノーマリーオンの動作を示した。
The TFT characteristics obtained from the above measurement results are shown in Table 1.
From the results shown in Table 1, the TFT of the present invention exhibited a positive value for Vth and exhibited TFT characteristics with normally-off (see FIG. 6a).
On the other hand, in the TFT element 1 of the comparative example, Vth is negative and normally on as compared with the TFT of the present invention (see FIG. 6b).
Further, in the TFT element 2 of the comparative example, the threshold value of the channel portion of the active layer is greatly changed in the negative direction due to damage at the time of forming the barrier layer as compared with the TFT of the present invention, and the normally-on operation is exhibited. It was.
実施例２
実施例１における無アルカリガラス基板の代わりに、ポリエチレンナフタレートフィルム（厚み１００μｍ）の両面に下記バリア機能を持つ絶縁層を有するバリア付きフイルムを用いて、その他は実施例１と同様にしてＴＦＴ素子を作製した。
Example 2
In place of the alkali-free glass substrate in Example 1, a film with a barrier having an insulating layer having the following barrier function on both sides of a polyethylene naphthalate film (thickness: 100 μm) was used, and the other elements were the same as in Example 1 Was made.
絶縁層：ＳｉＯＮを５００ｎｍの厚みに蒸着した。ＳｉＯＮの蒸着にはＲＦマグネトロンスパッタリング蒸着法（スパッタリング条件：ターゲットＳｉ３Ｎ４、ＲＦパワー４００Ｗ、ガス流量Ａｒ／Ｏ２＝１２／５ｓｃｃｍ、成膜圧力０．４５Ｐａ）を用いた。 Insulating layer: SiON was deposited to a thickness of 500 nm. For the deposition of SiON, an RF magnetron sputtering deposition method (sputtering conditions: target Si 3 N 4 , RF power 400 W, gas flow rate Ar / O 2 = 12/5 sccm, film forming pressure 0.45 Pa) was used.
得られた素子について実施例１と同様に性能を評価した結果、実施例１と同様に閾値が正であるため、ノーマリーオフのＴＦＴ性能を示した。
As a result of evaluating the performance of the obtained device in the same manner as in Example 1, the threshold value was positive as in Example 1, and thus normally-off TFT performance was shown.
１、１１：基板
２、１２：ゲート電極
３、１３：ゲート絶縁膜
４、２４、３４：活性層
７、１７、２７：障壁層
５−１、１５−１：ソース電極
５−２、１５−２：ドレイン電極
６、１６：絶縁層
DESCRIPTION OF SYMBOLS 1, 11: Substrate 2, 12: Gate electrode 3, 13: Gate insulating film 4, 24, 34: Active layer 7, 17, 27: Barrier layer 5-1, 15-1: Source electrode 5-2, 15- 2: Drain electrode 6, 16: Insulating layer
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