JP2010186860A - Field effect transistor, and method of manufacturing the same - Google Patents
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Abstract
Description
本発明は、電界効果型トランジスタ及び電界効果型トランジスタの製造方法に関する。 The present invention relates to a field effect transistor and a method for manufacturing the field effect transistor.
近年、液晶やエレクトロルミネッセンス(ElectroLuminescence:EL)技術等の進歩により、平面薄型画像表示装置(Flat Panel Display:FPD)が実用化されている。特に、電流を通じることによって励起され発光する薄膜材料を用いた有機電界発光素子(以後、「有機EL素子」と記載する場合がある)は、低電圧で高輝度の発光が得られるために、携帯電話ディスプレイ、パーソナルデジタルアシスタント(PDA)、コンピュータディスプレイ、自動車の情報ディスプレイ、TVモニター、あるいは一般照明を含む広い分野で、デバイスの薄型化、軽量化、小型化、および省電力化等が期待されている。また、これらのFPDは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる電界効果型トランジスタ(以後の説明で、TFTと記載する場合がある)のアクティブマトリクス回路により駆動されている。 2. Description of the Related Art In recent years, flat and thin image display devices (Flat Panel Displays: FPD) have been put into practical use due to advances in liquid crystal and electroluminescence (EL) technologies. In particular, an organic electroluminescent device using a thin film material that emits light when excited by passing an electric current (hereinafter sometimes referred to as “organic EL device”) can emit light with high luminance at a low voltage. Device thinning, lightening, miniaturization, and power saving are expected in a wide range of fields including mobile phone displays, personal digital assistants (PDAs), computer displays, automobile information displays, TV monitors, or general lighting. ing. Further, these FPDs are active matrix circuits of field effect transistors (sometimes referred to as TFTs in the following description) using an amorphous silicon thin film or a polycrystalline silicon thin film provided on a glass substrate as an active layer. It is driven by.
一方、FPDのより一層の薄型化、軽量化、耐破損性の向上を求めて、ガラス基板の替わりに軽量で可撓性のある樹脂基板を用いる試みも行われている。しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。そこで、低温での成膜が可能な非晶質半導体を用いたTFTの開発が活発に行われている。非晶質酸化物半導体は、室温成膜が可能であり、フイルム上に成膜が可能であるのでTFTの活性層の材料として注目を浴びている。 On the other hand, in order to further reduce the thickness, weight, and breakage resistance of FPDs, an attempt has been made to use a lightweight and flexible resin substrate instead of a glass substrate. However, the manufacture of the transistor using the above-described silicon thin film requires a relatively high temperature thermal process and is generally difficult to form directly on a resin substrate having low heat resistance. Therefore, development of TFTs using an amorphous semiconductor that can be formed at a low temperature is being actively conducted. An amorphous oxide semiconductor can be formed at room temperature and can be formed on a film, and thus has attracted attention as a material for an active layer of a TFT.
しかし、この非晶質酸化物半導体からなる活性層は、水分や酸素等の影響によって劣化しやすく、結果としてTFT動作が不安定となる場合がある。また、非晶質酸化物半導体は化学的に弱く、またプラズマやUVによるダメージを受けやすいことから、製造時におけるダメージも懸念される。そこで、非晶質酸化物半導体からなる活性層を保護するための保護膜を設けることで、TFTの信頼性向上を目指す試みがなされている(例えば、特許文献1〜特許文献3参照)。 However, the active layer made of this amorphous oxide semiconductor is likely to deteriorate due to the influence of moisture, oxygen, etc., and as a result, the TFT operation may become unstable. In addition, amorphous oxide semiconductors are chemically weak, and are easily damaged by plasma and UV, so there is a concern about damage during manufacturing. Therefore, attempts have been made to improve the reliability of the TFT by providing a protective film for protecting the active layer made of an amorphous oxide semiconductor (for example, see Patent Documents 1 to 3).
特許文献1には、活性層としての酸化物半導体チャネル層を保護層で覆う技術が提案されている。この特許文献1によれば、少なくとも1種の金属元素を含む金属酸化物膜が、保護層として用いられている。 Patent Document 1 proposes a technique of covering an oxide semiconductor channel layer as an active layer with a protective layer. According to Patent Document 1, a metal oxide film containing at least one metal element is used as a protective layer.
特許文献2には、活性層としての非晶質酸化物半導体層のゲート電極側のキャリア密度を、保護膜側のキャリア密度より大きくし、且つ、酸化物半導体層の膜厚を30nm±15nmとする技術が提案されている。また、特許文献2では、活性層のキャリア密度を調整するために、保護膜の成膜時におけるスパッタ成膜ガスのO2/Ar混合比率を増加させている(具体的には、20%以上50%以下)。 In Patent Document 2, the carrier density on the gate electrode side of the amorphous oxide semiconductor layer as the active layer is made larger than the carrier density on the protective film side, and the thickness of the oxide semiconductor layer is 30 nm ± 15 nm. Techniques to do this have been proposed. Further, in Patent Document 2, in order to adjust the carrier density of the active layer, the O 2 / Ar mixture ratio of the sputtering film forming gas at the time of forming the protective film is increased (specifically, 20% or more). 50% or less).
特許文献3には、保護層として、昇温脱離分析により酸素として観測される脱離ガスを3.8×1019個/cm3以上含有した保護層を設けることによって、製造時における活性層へのダメージを抑制する技術が開示されている。 In Patent Document 3, a protective layer containing 3.8 × 10 19 / cm 3 or more of a desorbed gas observed as oxygen by temperature programmed desorption analysis is provided as a protective layer. A technique for suppressing damage to a battery is disclosed.
しかしながら、保護膜の形成によって活性層への水分や酸素の影響は抑制されるが、保護膜の形成によって閾値シフトが増大する場合があった。 However, although the formation of the protective film suppresses the influence of moisture and oxygen on the active layer, the threshold shift may increase due to the formation of the protective film.
本発明は、非晶質酸化物を含む活性層を有する電界効果型トランジスタ及び電界効果型トランジスタの製造方法において、活性層への水分や酸素の影響が抑制されると共に閾値シフトの改善された電界効果型トランジスタ及び電界効果型トランジスタの製造方法を提供することを課題とする。 The present invention relates to a field effect transistor having an active layer containing an amorphous oxide and a method for manufacturing the field effect transistor, in which the influence of moisture and oxygen on the active layer is suppressed and the threshold shift is improved. It is an object of the present invention to provide an effect transistor and a method for manufacturing a field effect transistor.
上記目的は、以下に示す本発明により達成される。
すなわち、
<1> 基板と、ゲート電極と、ゲート絶縁膜と、非晶質酸化物を含む活性層と、ソース電極と、ドレイン電極と、少なくとも前記活性層を保護し非晶質無機材料からなる保護層と、を備え、
前記保護層は、前記活性層の少なくとも前記ソース電極と前記ドレイン電極との電極間に対応する領域を覆うように配置され、バンドギャップが前記活性層より大きいことを特徴とする電界効果型トランジスタである。
The above object is achieved by the present invention described below.
That is,
<1> Substrate, gate electrode, gate insulating film, active layer containing amorphous oxide, source electrode, drain electrode, and protective layer made of an amorphous inorganic material protecting at least the active layer And comprising
The field effect transistor, wherein the protective layer is disposed so as to cover at least a region corresponding to a space between the source electrode and the drain electrode of the active layer, and has a band gap larger than that of the active layer. is there.
<2> 前記活性層のバンドギャップが2.5eV以上4.0eV未満であることを特徴とする上記<1>または上記<2>に記載の電界効果型トランジスタである。
<3> 前記保護層のバンドギャップが4.0eV以上8.0eV未満であることを特徴とする上記<1>〜上記<3>の何れか1つに記載の電界効果型トランジスタである。
<2> The field effect transistor according to <1> or <2>, wherein a band gap of the active layer is 2.5 eV or more and less than 4.0 eV.
<3> The field effect transistor according to any one of <1> to <3>, wherein the protective layer has a band gap of 4.0 eV or more and less than 8.0 eV.
<4> 前記活性層が、In、Sn、Zn、及びCdよりなる群より選ばれる少なくとも1種の元素を含む非晶質酸化物を含んで構成されたことを特徴とする上記<1>〜上記<3>の何れか1つに記載の電界効果型トランジスタである。
<5> 前記保護層が、Ga、Mg、Caよりなる群より選ばれる少なくとも1種の酸化物、またはAlの窒化物から構成されたことを特徴とする上記<1>〜上記<4>の何れか1つに記載の電界効果型トランジスタである。
<4> The above <1> to <1>, wherein the active layer includes an amorphous oxide containing at least one element selected from the group consisting of In, Sn, Zn, and Cd. The field effect transistor according to any one of <3> above.
<5> The above <1> to <4>, wherein the protective layer is composed of at least one oxide selected from the group consisting of Ga, Mg, and Ca, or Al nitride. It is a field effect transistor as described in any one.
<6> 基板と、ゲート電極と、ゲート絶縁膜と、非晶質酸化物を含む活性層と、ソース電極と、ドレイン電極と、少なくとも前記活性層を保護し非晶質無機材料からなる保護層と、を備えた電界効果型トランジスタの製造方法であって、
少なくとも前記保護層の形成が、酸素とアルゴンとの混合ガスにおけるアルゴンに対する酸素の体積比率0%以上20%未満の雰囲気中において、スパッタ法によってなされることを特徴とする電界効果型トランジスタの製造方法である。
<6> Substrate, gate electrode, gate insulating film, active layer containing amorphous oxide, source electrode, drain electrode, and protective layer made of an amorphous inorganic material protecting at least the active layer And a method of manufacturing a field effect transistor comprising:
At least the protective layer is formed by sputtering in an atmosphere having a volume ratio of oxygen to argon of 0% to less than 20% in a mixed gas of oxygen and argon. It is.
本発明者らは、鋭意、開発探索を進めた結果、活性層の少なくとも前記ソース電極と前記ドレイン電極との電極間に対応する領域を覆うように保護層を設け、且つこの保護層のバンドギャップを活性層より大きくすることによって、活性層への水分や酸素の影響が抑制されると共に、全く予想外に閾値シフトが大幅に改善されることを見出し、本発明に到達した。 As a result of diligent research and development, the inventors of the present invention provided a protective layer so as to cover at least a region corresponding to the area between the source electrode and the drain electrode of the active layer, and the band gap of the protective layer. It has been found that by making the size larger than that of the active layer, the influence of moisture and oxygen on the active layer is suppressed, and the threshold shift is greatly improved unexpectedly, and the present invention has been achieved.
本発明によれば、非晶質酸化物を含む活性層を有する電界効果型トランジスタ及び電界効果型トランジスタの製造方法において、活性層への水分や酸素の影響が抑制されると共に閾値シフトの改善された電界効果型トランジスタ及び電界効果型トランジスタの製造方法が提供される。 According to the present invention, in the field effect transistor having an active layer containing an amorphous oxide and the method for manufacturing the field effect transistor, the influence of moisture and oxygen on the active layer is suppressed and the threshold shift is improved. A field effect transistor and a method for manufacturing the field effect transistor are provided.
本発明の電界効果型トランジスタ、及び本発明の電界効果型トランジスタの製造方法の一の実施の形態について、図面を用いて説明する。 One embodiment of a field effect transistor of the present invention and a method for producing the field effect transistor of the present invention will be described with reference to the drawings.
図1に示すように、本実施の形態の電界効果型トランジスタ10は、少なくとも基板12上に、ゲート電極14、ゲート絶縁膜16、活性層18、ソース電極20Aとドレイン電極20B、及び保護層24を順次積層した構成とされている。活性層18は、詳細は後述するが、電子またはホールの移動するチャネル層として機能する。
なお、本実施の形態では、電界効果型トランジスタ10は、ボトムゲート型である場合を説明する。また、本実施の形態では、活性層18が該活性層18の上面側(活性層18の基板12とは反対側の面)でソース電極20A及びドレイン電極20Bに接するトップコンタクト型である場合を説明するが、該活性層18の下面側(活性層18の基板12に近い側の面)でソース電極20A及びドレイン電極20Bに接するボトムコンタクト型(詳細後述)であってもよい。
As shown in FIG. 1, the
In this embodiment, the case where the
この電界効果型トランジスタ10は、ゲート電極14に電圧を印加することで活性層18に流れる電流を制御して、ソース電極20Aとドレイン電極20Bとの電極間の電流をスイッチングする機能を有するアクティブ素子である。
The
本実施の形態の電界効果型トランジスタ10によれば、保護層24は、活性層18の少なくともソース電極20Aとドレイン電極20Bとの電極間に対応する領域を覆うように配置され、バンドギャップが活性層18より大きいことを特徴としている。
本発明者らは、電界効果型トランジスタ10において保護層24を設けると共に保護層24のバンドギャップを活性層18より大きくすることにより、活性層への水分や酸素の影響が抑制されると共に閾値シフトが改善されることを見いだした。
According to the
The present inventors provide the
以下、本実施の形態の電界効果型トランジスタ10の各構成及び製造方法について具体的に説明する。
Hereafter, each structure and manufacturing method of the
電界効果型トランジスタ10の基板12を構成する材料としては、例えば、YSZ(ジルコニア安定化イットリウム)、ガラス等の無機材料、ポリエチレンテレフタレート、ポリブチレンフタレート、ポリエチレンナフタレート等のポリエステル、ポリスチレン、ポリカーボネート、ポリエーテルスルホン、ポリアリレート、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、ポリ(クロロトリフルオロエチレン)等の有機材料が挙げられる。基板12を構成する材料として、上記有機材料を用いる場合には、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れた材料を選択することが好ましい。
Examples of the material constituting the
この基板12としては、可撓性を有することが好ましく、この可撓性を有する観点から、上記有機材料をフィルム状とした有機プラスチックフィルムを用いることが好ましい。また、この基板12の絶縁性が不十分の場合には絶縁層を設けたり、基板12に更に、水分や酸素の透過を防止するためのガスバリア層、フィルム状プラスティック基板の平坦性や電極や活性層との密着性を向上するためのアンダーコート層等を積層した構成としてもよい。
The
基板12の厚みは、50μm以上500μm以下とすることが好ましい。基板12の厚みが50μm未満であると、基板12自体が十分な平坦性を保持することが難しい場合がある。基板12の厚みが500μmよりも厚いと、基板12自体を自由に曲げることが困難になり、すなわち基板12自体の可撓性が乏しくなる。
The thickness of the
ゲート電極14を構成する材料としては、例えば、Al、Mo、Cr、Ta、Ti、Au、またはAg等の金属、Al−Nd、APC等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物が挙げられる。
Examples of the material constituting the
このゲート電極14の厚みは、配線抵抗が確保され、かつ、絶縁層で十分覆うことができるという観点から、10nm以上100nm以下とすることが好ましく、20nm以上500nm以下とすることが更に好ましく、40nm以上100nm以下とすることが特に好ましい。
The thickness of the
ゲート絶縁膜16としては、SiO2、SiNx、SiON、Al2O3、Y2O3、Ta2O5、HfO2等の絶縁体、又はそれらの化合物を少なくとも二つ以上含む混晶化合物が用いられる。また、ポリイミドのような高分子絶縁体もゲート絶縁膜16として用いられる。
As the
ゲート絶縁膜16の膜厚としては10nm以上1000nm以下が好ましく、50nm以上500nm以下が更に好ましく、100nm以上300nm以下が特に好ましい。
ゲート絶縁膜16はリーク電流を減らすため、また電圧耐性を上げる為に、ある程度膜厚を厚くする必要がある。しかし、ゲート絶縁膜16の膜厚を厚くすると、電界効果型トランジスタ10の駆動電圧の上昇を招く結果となる。その為、ゲート絶縁膜16の膜厚は、上記範囲内とすることが好ましい。
The thickness of the
The
ゲート絶縁膜16の成膜方法としては、スパッタ法、パルスレーザ蒸着法、及び電子ビーム蒸着法などの気相法等が好適に用いられるが、これらの方法に限られない。
As a method for forming the
活性層18は、非晶質酸化物半導体を含んだ構成とされている。この非晶質酸化物半導体は、低温で成膜可能であるために、可撓性のある基板12上に好適に形成される。
活性層18に用いられる非晶質酸化物半導体としては、好ましくはIn、Sn、Zn、又はCdよりなる群より選ばれる少なくとも1種の元素を含む非晶質酸化物であり、より好ましくは、In、Sn、Znよりなる群より選ばれる少なくとも1種を含む非晶質酸化物、さらに好ましくは、In、Znよりなる群より選ばれる少なくとも1種を含む非晶質酸化物である。
The
The amorphous oxide semiconductor used for the
活性層18に用いられる非晶質酸化物としては、具体的には、In2O3、ZnO,SnO2、CdO,Indium−Zinc−Oxide(IZO)、Indium−Tin−Oxide(ITO)、Gallium−Zinc−Oxide(GZO)、Indium−Gallium−Oxide(IGO)、Indium−Gallium−Zinc−Oxide(IGZO)が挙げられる。
Specific examples of the amorphous oxide used for the
この本実施の形態の活性層18のバンドギャップは、詳細を後述する保護層24のバンドギャップより小さいことが必須である。
It is essential that the band gap of the
なお、バンドギャップとは、電子が占める最も高いエネルギーバンドである価電子帯と、電子のない最も低いバンドである伝導帯とのエネルギー差と定義され、光学的方法(光吸収スペクトル)により決定される値である。光吸収スペクトルは可視・紫外分光光度計に積分球を取り付け、拡散反射スペクトルを測定して行う。バンドギャップ以上のエネルギーを持つ光を照射すると吸収されるので、本実施の形態においては、吸収の始まる吸収端の光のエネルギーをバンドギャップとして測定した。 The band gap is defined as the energy difference between the valence band, which is the highest energy band occupied by electrons, and the conduction band, which is the lowest band without electrons, and is determined by an optical method (light absorption spectrum). Value. The light absorption spectrum is obtained by attaching an integrating sphere to a visible / ultraviolet spectrophotometer and measuring the diffuse reflection spectrum. Since light is absorbed when irradiated with light having energy greater than or equal to the band gap, in this embodiment, the energy of light at the absorption edge where absorption starts is measured as the band gap.
活性層18のバンドギャップは、上述のように、保護層24のバンドギャップより小さければよいが、具体的には、2.5eV以上4.0eV未満であることが好ましく、更に好ましくは2.8eV以上3.8eV以下、特に好ましくは3.0eV以上3.5eV以下である。
The band gap of the
この活性層18のバンドギャップは、活性層18を構成する材料の選択により調整される。例えば、Indium−Gallium−Zinc−Oxide(IGZO)であれば、In2O3(2.5eV)とZnO(3.3eV)とGa2O3(4.6eV)による共スパッタにより可能となる。バンドギャップの大きいGa2O3(4.6eV)の比率を大きくすれば、それに伴って活性層のバンドギャップも大きくなり、In2O3(2.5eV)の比率を大きくすると、それに伴って活性層のバンドギャップも小さくなる。
The band gap of the
活性層18のキャリア濃度は、電界効果型トランジスタ10が構成されたときに必要となるオン電流を十分出せることや閾値シフト制御の理由から、保護層24のキャリア濃度以上であることが好ましい。この活性層18のキャリア濃度は、特に限定されないが、好ましくは1×1015/cm3以上の高い領域である。より好ましくは、1×1015/cm3以上1×1021/cm3以下である。
The carrier concentration of the
活性層18のキャリア濃度の調整方法としては、(1)酸素欠陥による調整、(2)組成比による調整、(3)不純物による調整、(4)非晶質酸化物半導体材料による調整等が挙げられる。
Examples of the method for adjusting the carrier concentration of the
(1)酸素欠陥による調整
非晶質酸化物半導体においては、酸素欠陥によりキャリア濃度が増加し、電気伝導度が大きくなることが知られている。よって、活性層18の酸素欠陥量を調整することで、活性層18のキャリア濃度が調整される。活性層18の酸素欠陥量を制御する具体的な方法としては、活性層18の成膜中の酸素分圧、成膜後の後処理時の酸素濃度と処理時間等が挙げられる。ここでいう後処理とは、具体的に100℃以上の熱処理、酸素プラズマ、UVオゾン処理がある。これらの方法の中でも、生産性の観点から活性層18の成膜中の酸素分圧を調整する方法が好ましい。
(1) Adjustment by oxygen defect It is known that in an amorphous oxide semiconductor, the carrier concentration increases due to the oxygen defect and the electrical conductivity increases. Therefore, the carrier concentration of the
(2)組成比による調整
活性層18における非晶質酸化物半導体の金属組成比を変えることによって、活性層18のキャリア濃度は変化する。例えば、例えば、活性層18としてIndium−Gallium−Zinc−Oxide(IGZO)を用いる場合には、Inの比率が大きくなるほどキャリア濃度が高くなり、Gaの比率が大きくなるほど、キャリア濃度は小さくなる。
(2) Adjustment by composition ratio By changing the metal composition ratio of the amorphous oxide semiconductor in the
活性層18の組成比を変える具体的な方法として、例えば、スパッタによる成膜方法においては、組成比の異なるターゲットを用いることで活性層18の組成比を調整する方法や、多元のターゲットにより共スパッタして、そのスパッタレートを個別に調整することにより、活性層18の組成比を調整する方法が挙げられる。
As a specific method of changing the composition ratio of the
(3)不純物による調整
活性層18における非晶質酸化物半導体に、Li,Na,Mn,Ni,Pd,Cu,Cd,C,N,又はP等の元素を不純物として添加すると、キャリア濃度は減少する。不純物を添加する方法としては、非晶質酸化物半導体と不純物元素とを共蒸着する方法や、成膜された非晶質酸化物半導体から構成される活性層18に不純物元素のイオンをイオンドープする方法が挙げられる。
(3) Adjustment by impurities When an element such as Li, Na, Mn, Ni, Pd, Cu, Cd, C, N, or P is added as an impurity to the amorphous oxide semiconductor in the
(4)酸化物半導体材料による調整
活性層18のキャリア濃度の調整は、活性層18を構成する非晶質酸化物半導体材料を適宜選択することによって行なっても良い。
(4) Adjustment by Oxide Semiconductor Material The carrier concentration of the
なお、活性層18のキャリア濃度の調整方法としては、上記(1)〜(4)の方法を単独に用いても良いし、組み合わせて用いても良い。
As a method for adjusting the carrier concentration of the
活性層18の成膜方法としては、酸化物半導体の多結晶焼結体をターゲットとして、気相成膜法を用いるのが好ましい。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法(PLD法)が適している。さらに、量産性の観点から、スパッタリング法が好ましい。例えば、RFマグネトロンスパッタリング蒸着法により、真空度及び酸素流量を制御して成膜される。
As a method for forming the
成膜された活性層18は、周知のX線回折法によりアモルファス膜であることが確認される。活性層18の組成比は、RBS(ラザフォード後方散乱)分析法により求められる。
The formed
また、この活性層18の電気伝導度は、好ましくは10−4Scm−1以上102Scm−1未満であり、より好ましくは10−1Scm−1以上102Scm−1未満である。この活性層18の電気伝導度の調整方法としては、公知の酸素欠陥による調整方法や、組成比による調整方法、不純物による調整方法、酸化物半導体材料による調整方法が挙げられる。
The electric conductivity of the
活性層18の厚みは、動作が十分可能で層が形成できることと極端に厚いと閾値シフトが大きくなるなどの理由から、0.1nm以上100nm以下であることが好ましく、1nm以上80nm以下であることが更に好ましく、10nm以上50nm以下であることが特に好ましい。
The thickness of the
ソース電極20A及びドレイン電極20Bを構成する材料としては、Al、Mo、Cr、Ta、Ti、Au、またはAg等の金属、Al−Nd、APC等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物が好適に挙げられる。
As the material constituting the
形成されるソース電極20A、及びドレイン電極20Bの層厚は、十分に低い抵抗を確保するためにある程度の厚さが必要であることと、極端に厚いとTFT素子上にさらにデバイスを形成することが困難であるという理由から、10nm以上1000nm以下とすることが好ましく、20nm以上500nm以下とすることが更に好ましく、40nm以上400nm以下とすることが特に好ましい。
The layer thickness of the
これらのソース電極20A及びドレイン電極20Bの成膜法は特に限定されることはなく、印刷方式、コ−ティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレ−ティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式、などの中から前記材料との適性を考慮して適宜選択した方法に従って成膜される。例えば、ITOを選択する場合には、直流あるいは高周波スパッタリング法、真空蒸着法、イオンプレ−ティング法等が用いられる。
The film forming method of the
図2は、保護層24の上方(基板12と反対側)から積層方向、すなわち図1中の矢印A方向から電界効果型トランジスタ10を見たときの概略図である。
保護層24は、非晶質無機材料から構成され、活性層18を水分や酸素から保護する機能を少なくとも備え、電界効果型トランジスタ10が形成されたときに、活性層18の少なくともソース電極20Aとドレイン電極20Bとの電極間に対応する領域を覆うように設けられている(図2参照)。
FIG. 2 is a schematic view of the
The
また、本実施の形態の電界効果型トランジスタ10においては、保護層24のバンドギャップが活性層18より大きいことが必須である。
Further, in the
このように、電界効果型トランジスタ10においては、非晶質無機材料からなる保護層24が活性層18の少なくともソース電極20Aとドレイン電極20Bとの電極間に対応する領域を覆うように設けられている。このため、ソース電極20Aから保護層24に電子が注入されて該保護層24からドレイン電極20Bへ流れることが抑制される。このため、ドレイン電流が立ち上がるときのゲート印加電圧であるVonが極端に小さくなることが抑制される。従って、電界効果型トランジスタ10においては、ソース電極20A及びドレイン電極20Bの電極間では活性層18側に電流が流れ易い状態となり、閾値シフトが抑制され、動作安定性が向上すると考えられる。
なお、この保護層24のバンドギャップは活性層18より大きければよいが、保護層24のバンドギャップは、好ましくは、活性層18のバンドギャップとの差が0.1eV以上であることが好ましく、1.0eV以上であることが更に好ましい。
Thus, in the
The band gap of the
なお、上記「活性層18の少なくともソース電極20Aとドレイン電極20Bとの電極間に対応する領域」とは、活性層18上に直接接するようにソース電極20A及びドレイン電極20Bが設けられている場合には、活性層18のソース電極20Aとドレイン電極20Bとの間の外部に露出する領域を示している。また、活性層18上に他の層を介してソース電極20A及びドレイン電極20Bが設けられている場合には、積層方向(図1中の矢印A方向)から見て他の層がソース電極20A及びドレイン電極20Bの電極間で炉注する領域と合致する活性層18の領域を示している。
The “region corresponding to at least the electrode between the
また、保護層24は、上述のように、活性層18の少なくともソース電極20Aとドレイン電極20Bとの電極間に対応する領域を覆うように設けられていることが必須であるが、好ましくは、ソース電極とドレイン電極の間のチャネル部を十分に覆う事ができるという理由から、該領域を含み且つソース電極20A及びドレイン電極20Bに少なくとも一部が接触するように設けられていることが好ましい。
Further, as described above, the
また、この保護層24は、該保護層24の少なくとも一部が活性層18に直接接触するように配置されていてもよく、他の層を介して設けられていても良い。
The
保護層24を構成する材料としては、非晶質無機材料からなり、上述のように水分や酸素等の活性層18劣化を促進するものが活性層18に到ることを抑制する機能を有すると共に、上記バンドギャップの関係を満たすものであればよい。
The material constituting the
具体的には、保護層24を構成する材料としては、Ga、Mg、Caよりなる群より選ばれる少なくとも1種の酸化物、またはAlの窒化物から構成され、より好ましくは、Ga及びMgの少なくとも一方を含む酸化物または又はAlを含む酸化物が用いられる。
Specifically, the material constituting the
この保護層24を構成する材料としては、具体的には、Ga2O3、AlN、MgO、
CaO等が挙げられ、これらの中でも、活性層と同じ酸素ガスで作成できるという理由から、Ga2O3、MgO、CaOを用いることが好ましい。
Specific examples of the material constituting the
Among these, it is preferable to use Ga 2 O 3 , MgO, or CaO because it can be formed using the same oxygen gas as that of the active layer.
この保護層24のバンドギャップは、上述のように、活性層18のバンドギャップより大きいことが必須である。
As described above, the band gap of the
なお、保護層24のバンドギャップは、上述のように、活性層18のバンドギャップより大きければよいが、具体的には、4.0eV以上8.0eV未満であることが好ましく、さらに好ましくは4.2eV以上6.0eV以下、特に好ましくは4.5eV以上5.0eV以下である。
Note that the band gap of the
この保護層24のバンドギャップは、保護層24を構成する材料選択によって調整すればよい。
The band gap of the
また、上述のように、保護層24のキャリア濃度は、活性層18のキャリア濃度未満に調整されることが好ましい。この保護層24のキャリア濃度は、該条件を満たせば特に限定されないが、好ましくは1×1014/cm3以下より好ましくは、1×1013/cm3以下、特に好ましくは、1×1012/cm3以下である。
Further, as described above, the carrier concentration of the
保護層24のキャリア濃度の調整方法としては、スパッタやCVDによる膜形成時の酸素や窒素流量による調整等が挙げられる。
Examples of the method for adjusting the carrier concentration of the
保護層24の形成方法については、特に限定はなく、一般的な方法が用いられる。例えば、真空蒸着法、スパッタリング法、反応性スパッタリング法、MBE(分子線エピタキシ)法、クラスターイオンビーム法、イオンプレーティング法、プラズマ重合法(高周波励起イオンプレーティング法)、プラズマCVD法、レーザーCVD法、熱CVD法、ガスソースCVD法、コーティング法、印刷法、または転写法が適用される。これらの中でも、成膜速度や膜質の観点からスパッタリング法を用いることが好ましい。また、保護層の安定化のために、保護膜形成後アニール処理を行っても良い。
There is no limitation in particular about the formation method of the
なお、保護層24の形成方法においてスパッタリング法を用いる場合には、スパッタ成膜ガスとして用いる酸素とアルゴンとの混合ガスにおけるArに対するO2の体積比率は、具体的には、0%以上20%未満の範囲内で行なわれ、成膜速度向上の観点から、15%未満が更に好ましく、10%未満が特に好ましい。
When sputtering is used as the method for forming the
なお、保護層24としては、水分や酸素を遮断する機能を有する材料としてSiO2を用いることが一般的に行なわれているが、保護層24としてSiO2を用いた場合には、上記混合比率でスパッタ成膜を行なうと、活性層18にダメージを与えることから、上記混合比率で成膜を行なうことは困難であり、スパッタ速度を極端に遅くする工夫をする等の様々な調整が必要である。
一方、本実施の形態の電界効果型トランジスタ10で用いる上記条件を満たす保護層24の成膜は、このような特別な工夫は必要無く、一般的な成膜方法を用いて活性層18にダメージを与える事無く容易に成膜することが可能である。具体的には、上述のように、スパッタリング法を用いる場合においても、一般的な酸素とアルゴンとの混合比で、活性層18へダメージを与えず好適に成膜することが可能である。
As the
On the other hand, the film formation of the
なお、上記スパッタ成膜ガス以外のスパッタ条件(投入RFパワーや圧力)については、ターゲットに応じて一般的な条件を採用すればよい。 In addition, as for sputtering conditions (input RF power and pressure) other than the sputtering film forming gas, general conditions may be adopted according to the target.
保護層24の厚み(層厚)は、水や酸素の浸入をある程度防ぐための被覆性を十分に持てる厚さ以上で、上部に配線を取り出すための縦穴のあけやすい程度の厚さ以下であることの観点から、10nm以上1000nm以下が好ましく、20nm以上500nm以下が更に好ましく、10nm以上100nm以下が特に好ましい。
The thickness (layer thickness) of the
以上説明したように、本実施の形態の電界効果型トランジスタ10においては、保護層24を、活性層18の少なくともソース電極20Aとドレイン電極20Bとの電極間に対応する領域を覆うように配置し、且つ該保護層24のバンドギャップが活性層18より大きい。このため、活性層への水分や酸素の影響が抑制されると共に閾値シフトの改善された電界効果型トランジスタ10が提供される。
As described above, in the
なお、本実施の形態では、図1に示すように、電界効果型トランジスタ10は、活性層18上に、ソース電極20A及びドレイン電極20B、保護層24が順に積層された構成である場合を説明したが、この活性層18のソース電極20A及びドレイン電極20Bに接する界面を含む領域を抵抗層(詳細後述)や中間層(詳細後述)として機能させてもよい。
In the present embodiment, as shown in FIG. 1, the
具体的には、図3に示すように、上記に説明した活性層18とソース電極20A及びドレイン電極20Bとの間に、更に活性層18の一部としての機能も有する抵抗層19を設けた構成であってもよいし、またこの抵抗層19と活性層18との間に更に活性層18の一部としての機能も有する中間層(図示省略)を設けた構成であってもよい。
Specifically, as shown in FIG. 3, a
この抵抗層19は、活性層18より低い電気伝導度を有する層である。
具体的には、この抵抗層19の電気伝導度に対する活性層18の電気伝導度の比率(活性層18の電気伝導度/抵抗層の電気伝導度)は、101以上1010以下であり、より好ましくは、102以上1010以下であり、さらに好ましくは、102以上108以下である。好ましくは、活性層18の電気伝導度が10−4Scm−1以上102Scm−1未満である。より好ましくは10−1Scm−1以上102Scm−1未満である。抵抗層19の電気伝導度は、具体的には、好ましくは10−2Scm−1以下、より好ましくは10−9Scm−1以上10−3Scm−1以下である。
The
Specifically, the ratio of the electrical conductivity of the
抵抗層19を設けた構成とする場合には、活性層18の膜厚は、抵抗層19の膜厚より厚いことが好ましい。具体的には、活性層18の膜厚/抵抗層19の膜厚比が1を越え100以下、さらに好ましくは1を越え10以下である。活性層18の膜厚/抵抗層19の膜厚比が1以下では、電流を流す活性層18が抵抗層19に比べて小さいため通電時の耐久性の点で好ましくなく、100を越えると抵抗層19の効果が不十分になりON/OFF比が小さくなるので好ましくない。
When the
また、上記中間層は、活性層18の非晶質酸化物半導体よりも酸素との結合力の強い元素種を含む酸化物を含有する層であればよい。金属元素と酸素との結合力は、「透明導電膜の技術」(日本学術振興会編)、100頁、「透明酸化物」(光・電子材料−第166委員会編、オーム社)や「透明酸化物機能材料とその応用」(細野秀雄監修,平野正浩著、シーエムシー出版)、104頁に、酸素との結合エネルギーとして定義されている明確な物理値である。
The intermediate layer may be a layer containing an oxide containing an element species that has a stronger binding force with oxygen than the amorphous oxide semiconductor of the
なお、中間層は、上述のように、活性層18と上記抵抗層19との間に配置される。この酸素との結合力の強い元素種を含む酸化物を含有する中間層は、その酸素との強い結合力によってスパッタ工程の影響を受けず、安定にその酸素との結合状態を維持するので、下層に位置する活性層に対する影響を防止することができ、活性層18の半導体特性を安定に保つ効果を有する。
Note that the intermediate layer is disposed between the
活性層18の酸化物半導体よりも酸素との結合力の強い元素種を含む酸化物は、好ましくは、Ba、Ca、Ti、Fe、Ga、Mg、Al、Ge、及びSiを含む群より選ばれる元素の少なくとも1つを含む酸化物であり、より好ましくは、Ga、Mg、Al、及びSiを含む群より選ばれる元素の少なくとも1つを含む酸化物であり、更に好ましくはGa又はMgを含む酸化物である。
The oxide containing an element species having a stronger bonding force with oxygen than the oxide semiconductor of the
活性層18の酸化物半導体よりも酸素との結合力の強い元素種を含む酸化物の具体例として、下記に列挙される酸化物あるが、これらの酸化物に限定される訳ではない。
BaO、CaO、TiO2、Fe2O3、Ga2O3、MgO、MgO、Al2O3、SiO2、GeO、SiO
Specific examples of oxides containing elemental species having a stronger bonding force with oxygen than the oxide semiconductor of the
BaO, CaO, TiO 2, Fe 2 O 3, Ga 2 O 3, MgO, MgO, Al 2 O 3, SiO 2, GeO, SiO
活性層18の酸化物半導体よりも酸素との結合力の強い元素種を含む酸化物としては、その他にも「透明導電膜の技術」(日本学術振興会編)、「透明酸化物」(光・電子材料−第166委員会編、オーム社)や「透明酸化物機能材料とその応用」(細野秀雄監修,平野正浩著、シーエムシー出版)に記載の酸化物を用いることができる。
Other oxides that contain elemental species that have a stronger binding force to oxygen than the oxide semiconductor of the
上記抵抗層や中間層の形成方法としては、上記活性層18の形成方法として挙げた方法を用いればよい。
As the method for forming the resistance layer and the intermediate layer, the methods mentioned as the method for forming the
また、上記実施の形態では、保護層24が1層である場合を説明したが、保護層24を複数層から構成してもよい。具体的には、図4に示すように、保護層24を、保護層24A上に保護層24Bを積層した複数層からなる構成とした電界効果型トランジスタ10Bとしてもよい。
Moreover, although the case where the
この場合には、閾値および閾値シフト制御の理由から、活性層18に近い方に設けられた保護層24Aのバンドギャップが、活性層18から遠い方に設けられた保護層24Bよりも小さくなるように調整されていることが好ましい。
また、閾値シフト制御やオフ電流を減らすことが可能であることから、活性層18に近い方に設けられた保護層24Aのキャリア濃度が、活性層18から遠い方に設けられた保護層24Bのキャリア濃度より大きくなるように調整されていることが好ましい。
In this case, for reasons of threshold value and threshold shift control, the band gap of the
Further, since threshold shift control and off-current can be reduced, the carrier concentration of the
なお、上記実施の形態では、電界効果型トランジスタ10が、基板12上に、ゲート電極14、ゲート絶縁膜16、活性層18、ソース電極20Aとドレイン電極20B、及び保護層24を順次積層した構成(トップコンタクト型)とされている場合を説明したが、このような構成に限られず、ソース電極20A及びドレイン電極20B上に活性層18及び保護層24が順に積層された構成(ボトムコンタクト型)であってもよい。
In the above embodiment, the
具体的には、図5に示すように、基板12上に、ゲート電極14、ゲート絶縁膜16、ソース電極20Aとドレイン電極20B、活性層18、及び保護層24を順次積層した構成の電界効果型トランジスタ10Cとしてもよい。
Specifically, as shown in FIG. 5, a field effect having a structure in which a
なお、本実施の形態の電界効果型トランジスタ10は、液晶やEL素子を用いた画像表示装置、特に(Flat Panel Display:FPD)のスイッチング素子、駆動素子として用いられる。
Note that the
特に、フレキシブルFPD装置のスイッチング素子、駆動素子として好適に用いられる。さらに電界効果型トランジスタ10を用いた表示装置は、携帯電話ディスプレイ、パーソナルデジタルアシスタント(PDA)、コンピュータディスプレイ、自動車の情報ディスプレイ、TVモニター、あるいは一般照明を含む広い分野で幅広い分野で応用される。また、電界効果型トランジスタ10は、表示装置以外にも、有機プラスチックフィルムのような可撓性基板上に電界効果型トランジスタ10を形成することで、ICカードやIDタグなどに幅広く応用される。
In particular, it is suitably used as a switching element and a driving element of a flexible FPD device. Further, the display device using the
以下に、本発明の電界効果型トランジスタについて、実施例により説明するが、本発明はこれら実施例により何ら限定されるものではない。 The field effect transistor of the present invention will be described below with reference to examples, but the present invention is not limited to these examples.
なお、以下に示す実施例及び比較例で用いた活性層及び保護層を構成する材料として用いた下記材料の光学エネルギーギャップは、以下の表1に示す通りであった。 In addition, the optical energy gap of the following material used as a material constituting the active layer and the protective layer used in Examples and Comparative Examples shown below is as shown in Table 1 below.
この光学エネルギーギャップの測定は、下記実施例及び各比較例の各々において下記表1に示す材料の各々によって形成された保護層、及び活性層について、日立製作所(株)製分光光度計U3010型を用いて照射する光の波長を変化させたときの吸光度を測定し、図6に示すように、吸光度と波長との関係を示す線図50を求めた。表1に示す材料における照射光の波長と吸光度との関係は、線図50に示されるように、波長が長波長側にシフトするにつれて吸光度が急激に低下(線図50A)した後に、吸光度の低下率が緩やかとなる(線図50B)線図によって示される。この吸光度が急激に低下する線図50Aを延長した線Aと、吸光度0%を示す線Cとの交点における波長B(nm)を求めた。そして、この波長B(nm)に対応する光学エネルギーギャップ(eV)を、各材料の光学エネルギーギャップとして求めた。
The optical energy gap is measured using a spectrophotometer U3010 manufactured by Hitachi, Ltd. for the protective layer and active layer formed by each of the materials shown in Table 1 below in each of the following Examples and Comparative Examples. The absorbance when the wavelength of the irradiated light was changed was measured, and as shown in FIG. 6, a diagram 50 showing the relationship between the absorbance and the wavelength was obtained. As shown in the
(実施例1)
―電界効果型トランジスタ1の作製−
図1に示す構成の電界効果型トランジスタを作製した。
基板としては、厚さ0.5mmのN型Si基板((株)ジェムコ製,抵抗率1Ωcm〜3.5Ωcm)を用意した。この基板上にアルミニウム(Al)を抵抗加熱蒸着(成膜温度25℃)により400nmの厚みに蒸着し、ゲート電極を形成した。
Example 1
-Fabrication of field effect transistor 1-
A field effect transistor having the structure shown in FIG. 1 was produced.
As the substrate, an N-type Si substrate having a thickness of 0.5 mm (manufactured by Gemco Co., Ltd., resistivity 1 Ωcm to 3.5 Ωcm) was prepared. Aluminum (Al) was vapor-deposited to a thickness of 400 nm on this substrate by resistance heating vapor deposition (film formation temperature 25 ° C.) to form a gate electrode.
次に、上記ゲート電極上に、下記のゲート絶縁膜の形成を行った。
ゲート絶縁膜:SiO2をRFマグネトロンスパッタ真空蒸着法(条件:ターゲットSiO2、成膜温度54℃、スパッタガスAr/O2=12/2sccm、RFパワー400W、成膜圧力0.4Pa)にて100nmの厚みに形成し、ゲート絶縁膜を設けた。ゲート絶縁膜SiO2のパターニングには、スパッタ時にシャドウマスクを用いることにより行った。
Next, the following gate insulating film was formed on the gate electrode.
Gate insulating film: SiO 2 by RF magnetron sputtering vacuum deposition method (conditions: target SiO 2 , film forming temperature 54 ° C., sputtering gas Ar / O 2 = 12/2 sccm, RF power 400 W, film forming pressure 0.4 Pa) The gate insulating film was formed to a thickness of 100 nm. Patterning of the gate insulating film SiO 2 was performed by using a shadow mask during sputtering.
上記ゲート絶縁層上に、活性層を形成した。活性層の形成は、InGaZnO4の組成を有する多結晶焼結体をターゲットとして、RFマグネトロンスパッタ真空蒸着法により、Ar流量97sccm、O2流量2.0sccm、RFパワー200W、全圧0.38Paの条件で行った。活性層の厚みは、50nmであった。 An active layer was formed on the gate insulating layer. The active layer is formed by RF magnetron sputtering vacuum deposition using a polycrystalline sintered body having a composition of InGaZnO 4 as a target, with an Ar flow rate of 97 sccm, an O 2 flow rate of 2.0 sccm, an RF power of 200 W, and a total pressure of 0.38 Pa. Performed under conditions. The thickness of the active layer was 50 nm.
上記活性層上に、ソース電極及びドレイン電極としてアルミニウム(Al)を400nmの厚みに抵抗加熱蒸着(成膜温度25℃)することによって形成した。なお、ソース電極及びドレイン電極のパターニングは、フォトレジスト法により行なった。形成されたソース電極及びドレイン電極の電極間の距離は、200μmであった。 On the active layer, aluminum (Al) was formed as a source electrode and a drain electrode by resistance heating vapor deposition (film formation temperature: 25 ° C.) to a thickness of 400 nm. Note that the patterning of the source electrode and the drain electrode was performed by a photoresist method. The distance between the formed source electrode and drain electrode was 200 μm.
次に、上記形成したソース電極及びドレイン電極の双方に接触し、且つ該電極間における活性層の露出した領域を覆うように酸化ガリウム(Ga2O3)から構成される保護層をスパッタ法により形成した。形成された保護層の厚みは10nmであった。
なお、保護層形成におけるスパッタ条件は、下記条件とした。
Next, a protective layer made of gallium oxide (Ga 2 O 3 ) is formed by sputtering so as to contact both the source electrode and the drain electrode formed as described above and to cover the exposed region of the active layer between the electrodes. Formed. The thickness of the formed protective layer was 10 nm.
The sputtering conditions for forming the protective layer were as follows.
保護層形成におけるスパッタ条件(混合ガスの混合比率O2/Arが5%):RFマグネトロンスパッタ法により、Ga2O3の組成をターゲットとして、Ar流量97.0sccm、O2流量5.0sccm、RFパワー100W、全圧0.4Pa Sputtering conditions for forming the protective layer (mixing ratio of mixed gas O 2 / Ar is 5%): Ar flow rate of 97.0 sccm, O 2 flow rate of 5.0 sccm, with the target composition of Ga 2 O 3 by RF magnetron sputtering method, RF power 100W, total pressure 0.4Pa
これによって、アニール180℃処理を行った後、電界効果型トランジスタ1を作製した。 Thus, after annealing 180 ° C., the field effect transistor 1 was manufactured.
(実施例2)
実施例1では、酸化ガリウム(Ga2O3)から構成される保護層を形成したが、本実施例2では、酸化ガリウムに代えて、MgOから構成される保護層を形成して電界効果型トランジスタ2を作製した。
(Example 2)
In Example 1, a protective layer made of gallium oxide (Ga 2 O 3 ) was formed. In Example 2, instead of gallium oxide, a protective layer made of MgO was formed to form a field effect type. Transistor 2 was produced.
なお、実施例2では、保護層の形成を下記の方法により行なった以外は、実施例1と同じ方法により電界効果型トランジスタ2を作製した。 In Example 2, a field effect transistor 2 was produced by the same method as in Example 1 except that the protective layer was formed by the following method.
具体的には、実施例1と同じ方法により、基板上に、ゲート電極、ゲート絶縁膜、活性層18、及びソース電極とドレイン電極を形成した。
次に、形成したソース電極及びドレイン電極の双方に接触し、且つ該電極間における活性層の露出した領域を覆うようにMgOから構成される保護層をスパッタ法により形成した。形成された保護層の厚みは10nmであった。保護層形成におけるスパッタ条件は、下記条件とした。
Specifically, a gate electrode, a gate insulating film, an
Next, a protective layer made of MgO was formed by sputtering so as to be in contact with both the formed source electrode and drain electrode and to cover the exposed region of the active layer between the electrodes. The thickness of the formed protective layer was 10 nm. The sputtering conditions for forming the protective layer were as follows.
保護層形成におけるスパッタ条件(混合ガスの混合比率O2/Arが5%):RFマグネトロンスパッタ法により、Ga2O3の組成をターゲットとして、Ar流量97.0sccm、O2流量5.0sccm、RFパワー100W、全圧0.4Pa Sputtering conditions for forming the protective layer (mixing ratio of mixed gas O 2 / Ar is 5%): Ar flow rate of 97.0 sccm, O 2 flow rate of 5.0 sccm, with the target composition of Ga 2 O 3 by RF magnetron sputtering method, RF power 100W, total pressure 0.4Pa
これによって、アニール180℃処理を行った後、電界効果型トランジスタ2を作製した。 As a result, after annealing 180 ° C., the field effect transistor 2 was fabricated.
(実施例3)
実施例3では、活性層の一部を中間層及び抵抗層として機能させた電界効果型トランジスタ3を作製した。具体的には、上記実施例1で形成した活性層とソース電極及びドレイン電極との間に、中間層及び抵抗層を設けることによって、電界効果型トランジスタ3を作製した。
(Example 3)
In Example 3, a field effect transistor 3 in which a part of the active layer functions as an intermediate layer and a resistance layer was produced. Specifically, the field effect transistor 3 was fabricated by providing an intermediate layer and a resistance layer between the active layer formed in Example 1 and the source and drain electrodes.
なお、実施例3では、活性層と活性層とソース電極及びドレイン電極との間に、中間層及び抵抗層を設けた以外は、実施例1と同じ方法により電界効果型トランジスタ3を作製した。 In Example 3, a field effect transistor 3 was produced in the same manner as in Example 1 except that an intermediate layer and a resistance layer were provided between the active layer, the active layer, the source electrode, and the drain electrode.
具体的には、実施例1と同じ方法により、基板上に、ゲート電極、ゲート絶縁膜、及び活性層を形成した。 Specifically, a gate electrode, a gate insulating film, and an active layer were formed on the substrate by the same method as in Example 1.
この活性層上に、InGaZnO4とGa2O3の比率が容積比で15:2となるように厚み10nmでスパッタ法を用いて成膜した(中間層)。厚みは10nmであった。さらに、Ga2O3を厚み10nmにスパッタ法を用いて蒸着した(抵抗層)。各スパッタ条件は以下の条件とした。 On this active layer, InGaZnO 4 and Ga 2 O 3 ratio is a volume ratio of 15: was deposited by sputtering in a thickness 10nm at 2 (middle layer). The thickness was 10 nm. Further, Ga 2 O 3 was vapor-deposited with a thickness of 10 nm using a sputtering method (resistance layer). Each sputtering condition was as follows.
上記中間層におけるスパッタ条件は、InGaZnO4については、該InGaZnO4の組成をターゲットとして、Ar流量97.0sccm、O2流量5.0sccm、RFパワー200W、全圧0.4Paとし、Ga2O3については、該Ga2O3の組成をターゲットとして、Ar流量97.0sccm、O2流量5.0sccm、RFパワー100W、全圧0.4Paとした。 Sputtering conditions in the intermediate layer, for InGaZnO 4, the composition of the InGaZnO 4 as a target, and Ar flow rate 97.0sccm, O 2 flow rate 5.0 sccm, RF power 200 W, and total pressure 0.4 Pa, Ga 2 O 3 As for the target, the composition of Ga 2 O 3 was used as the target, and the Ar flow rate was 97.0 sccm, the O 2 flow rate was 5.0 sccm, the RF power was 100 W, and the total pressure was 0.4 Pa.
また、上記抵抗層におけるスパッタ条件は、Ga2O3の組成をターゲットとして、Ar流量97.0sccm、O2流量5.0sccm、RFパワー100W、全圧0.4Paとした。 Further, the sputtering conditions in the resistance layer were an Ar flow rate of 97.0 sccm, an O 2 flow rate of 5.0 sccm, an RF power of 100 W, and a total pressure of 0.4 Pa, with the target being a composition of Ga 2 O 3 .
次に、上記抵抗層上に、実施例1と同じ方法により、ソース電極及びドレイン電極としてアルミニウム(Al)を400nmの厚みに抵抗加熱蒸着(成膜温度25℃)することによって形成した。 Next, by the same method as in Example 1, aluminum (Al) was formed as a source electrode and a drain electrode by resistance heating vapor deposition (film formation temperature: 25 ° C.) to a thickness of 400 nm on the resistance layer.
次に、上記形成したソース電極及びドレイン電極の双方に接触し、且つ該電極間における活性層の露出した領域を覆うように酸化ガリウム(Ga2O3)から構成される保護層をスパッタ法により形成した。形成された保護層の厚みは10nmであった。
なお、保護層形成におけるスパッタ条件は、実施例1の保護層形成時のスパッタ条件と同じ条件とした。
Next, a protective layer made of gallium oxide (Ga 2 O 3 ) is formed by sputtering so as to contact both the source electrode and the drain electrode formed as described above and to cover the exposed region of the active layer between the electrodes. Formed. The thickness of the formed protective layer was 10 nm.
The sputtering conditions for forming the protective layer were the same as the sputtering conditions for forming the protective layer in Example 1.
これによって、アニール180℃処理を行った後、電界効果型トランジスタ3を作製した。 Thus, after the annealing at 180 ° C., the field effect transistor 3 was manufactured.
(実施例4)
実施例1では、酸化ガリウム(Ga2O3)から構成される保護層を1層形成したが、本実施例4では、2層構成の保護層を形成して電界効果型トランジスタ4を作製した。
Example 4
In Example 1, one protective layer composed of gallium oxide (Ga 2 O 3 ) was formed, but in Example 4, a field effect transistor 4 was fabricated by forming a two-layered protective layer. .
なお、実施例4では、保護層の形成を下記の方法により行なった以外は、実施例1と同じ方法により電界効果型トランジスタ4を作製した。 In Example 4, a field effect transistor 4 was produced by the same method as in Example 1 except that the protective layer was formed by the following method.
具体的には、実施例1と同じ方法により、基板上に、ゲート電極、ゲート絶縁膜、活性層18、及びソース電極とドレイン電極を形成した。
Specifically, a gate electrode, a gate insulating film, an
次に、上記形成したソース電極及びドレイン電極の双方に接触し、且つ該電極間における活性層の露出した領域を覆うように酸化ガリウム(Ga2O3)から構成される1層目の保護層をスパッタ法により形成した。形成された保護層の厚みは10nmであった。
なお、この1層目の保護層形成におけるスパッタ条件は、実施例1の保護層形成時のスパッタ条件と同じ条件とした。
Next, a first protective layer made of gallium oxide (Ga 2 O 3 ) is in contact with both the formed source electrode and drain electrode and covers the exposed region of the active layer between the electrodes. Was formed by sputtering. The thickness of the formed protective layer was 10 nm.
The sputtering conditions for forming the first protective layer were the same as the sputtering conditions for forming the protective layer in Example 1.
この酸化ガリウム(Ga2O3)から構成される1層目の保護層上に、更に保護層として、SiO2から構成される2層目の保護層をスパッタ法により形成した。形成された2層目の保護層の厚みは1nmであった。
なお、この2層目の保護層形成におけるスパッタ条件は、下記条件とした。
On the first protective layer composed of gallium oxide (Ga 2 O 3 ), a second protective layer composed of SiO 2 was further formed as a protective layer by sputtering. The thickness of the formed second protective layer was 1 nm.
The sputtering conditions for forming the second protective layer were as follows.
2層目の保護層形成におけるスパッタ条件(混合ガスの混合比率O2/Arが5%):RFマグネトロンスパッタ法により、SiO2の組成をターゲットとして、Ar流量97.0sccm、O2流量5.0sccm、RFパワー100W、全圧0.4Pa The sputtering conditions in the protective layer forming the second layer (5% mixing ratio O 2 / Ar mixed gas): by RF magnetron sputtering method, the composition of SiO 2 as a target, Ar flow rate 97.0Sccm, O 2 flow rate 5. 0sccm, RF power 100W, total pressure 0.4Pa
これによって、アニール180℃処理を行った後、電界効果型トランジスタ4を作製した。 Thus, after annealing 180 ° C., the field effect transistor 4 was fabricated.
(比較例1)
本比較例1では、実施例1で作製した電界効果型トランジスタ1において、保護層を設けない構成の比較電界効果型トランジスタ1を作製した。
(Comparative Example 1)
In Comparative Example 1, a comparative field effect transistor 1 having a configuration in which no protective layer was provided in the field effect transistor 1 manufactured in Example 1 was manufactured.
なお、本比較例1で作製した比較電界効果型トランジスタ1は、実施例1において保護層を設けなかった以外は実施例1と同じ作製方法を用いて比較電界効果型トランジスタ1を作製した。 In addition, the comparative field effect transistor 1 produced in this comparative example 1 produced the comparative field effect transistor 1 using the same production method as Example 1 except not having provided the protective layer in Example 1. FIG.
(比較例2)
実施例1では、酸化ガリウム(Ga2O3)から構成される保護層を形成したが、本比較例2では、酸化ガリウムに代えて、In2O3から構成される保護層を形成して比較電界効果型トランジスタ2を作製した。
(Comparative Example 2)
In Example 1, a protective layer made of gallium oxide (Ga 2 O 3 ) was formed, but in Comparative Example 2, a protective layer made of In 2 O 3 was formed instead of gallium oxide. A comparative field effect transistor 2 was fabricated.
なお、比較例2では、保護層の形成を下記の方法により行なった以外は、実施例1と同じ方法により比較電界効果型トランジスタ2を作製した。 In Comparative Example 2, a comparative field effect transistor 2 was produced by the same method as in Example 1 except that the protective layer was formed by the following method.
具体的には、実施例1と同じ方法により、基板上に、ゲート電極、ゲート絶縁膜、活性層18、及びソース電極とドレイン電極を形成した。
次に、形成したソース電極及びドレイン電極の双方に接触し、且つ該電極間における活性層の露出した領域を覆うようにIn2O3から構成される保護層をスパッタ法により形成した。形成された保護層の厚みは10nmであった。保護層形成におけるスパッタ条件は、下記条件とした。
Specifically, a gate electrode, a gate insulating film, an
Next, a protective layer made of In 2 O 3 was formed by sputtering so as to be in contact with both the formed source electrode and drain electrode and to cover the exposed region of the active layer between the electrodes. The thickness of the formed protective layer was 10 nm. The sputtering conditions for forming the protective layer were as follows.
保護層形成におけるスパッタ条件(混合ガスの混合比率O2/Arが5%):RFマグネトロンスパッタ法により、Ga2O3の組成をターゲットとして、Ar流量97.0sccm、O2流量5.0sccm、RFパワー100W、全圧0.4Pa Sputtering conditions for forming the protective layer (mixing ratio of mixed gas O 2 / Ar is 5%): Ar flow rate of 97.0 sccm, O 2 flow rate of 5.0 sccm, with the target composition of Ga 2 O 3 by RF magnetron sputtering method, RF power 100W, total pressure 0.4Pa
これによって、アニール180℃処理を行った後、比較電界効果型トランジスタ2を作製した。 Thus, after the annealing process at 180 ° C., the comparative field effect transistor 2 was produced.
(比較例3)
実施例3では、酸化ガリウム(Ga2O3)から構成される保護層を形成したが、本比較例3では、酸化ガリウムに代えて、IGZOから構成される保護層を形成して比較電界効果型トランジスタ3を作製した。
(Comparative Example 3)
In Example 3, a protective layer made of gallium oxide (Ga 2 O 3 ) was formed, but in Comparative Example 3, a protective layer made of IGZO was formed instead of gallium oxide to compare the field effect. Type transistor 3 was fabricated.
なお、比較例3では、保護層の形成を下記の方法により行なった以外は、実施例3と同じ方法により比較電界効果型トランジスタ3を作製した。 In Comparative Example 3, a comparative field effect transistor 3 was produced by the same method as in Example 3 except that the protective layer was formed by the following method.
具体的には、実施例1と同じ方法により、基板上に、ゲート電極、ゲート絶縁膜、活性層18、中間層、抵抗層、及びソース電極とドレイン電極を形成した。
次に、形成したソース電極及びドレイン電極の双方に接触し、且つ該電極間における活性層の露出した領域を覆うようにIGZOから構成される保護層をスパッタ法により形成した。形成された保護層の厚みは10nmであった。保護層形成におけるスパッタ条件は、下記条件とした。
Specifically, a gate electrode, a gate insulating film, an
Next, a protective layer made of IGZO was formed by sputtering so as to be in contact with both the formed source electrode and drain electrode and to cover the exposed region of the active layer between the electrodes. The thickness of the formed protective layer was 10 nm. The sputtering conditions for forming the protective layer were as follows.
保護層形成におけるスパッタ条件(混合ガスの混合比率O2/Arが5%):RFマグネトロンスパッタ法により、IGZOの組成をターゲットとして、Ar流量97.0sccm、O2流量2.0sccm、RFパワー200W、全圧0.38Pa Sputtering conditions for forming the protective layer (mixing ratio of mixed gas O 2 / Ar is 5%): Ar flow rate 97.0 sccm, O 2 flow rate 2.0 sccm, RF power 200 W by RF magnetron sputtering method with IGZO composition as target , Total pressure 0.38Pa
これによって、アニール180℃処理を行った後、比較電界効果型トランジスタ3を作製した。 Thus, after the annealing process at 180 ° C., the comparative field effect transistor 3 was produced.
<評価>
上記実施例1〜4、及び上記比較例1〜3の各々で調整した電界効果型トランジスタ1〜4、及び比較電界効果型トランジスタ1〜3の各々について、最小電流値を発生する電圧(Von)、及び閾値シフト量を測定した。
<Evaluation>
The voltage (Von) that generates the minimum current value for each of the field effect transistors 1 to 4 and the comparative field effect transistors 1 to 3 adjusted in each of the above-described Examples 1 to 4 and Comparative Examples 1 to 3 , And the threshold shift amount was measured.
―最小電流値を発生する電圧(Von)―
図7は、これらの電界効果型トランジスタ及び比較電界効果型トランジスタの伝達特性を示す電流−電圧特性曲線(曲線60〜62)である。横軸はゲート電圧(Vg)、縦軸はドレイン電流(Id)である。Vonとは、最小電流値を発生する電圧を示している。
本実施例及び比較例の評価においては、上記実施例1〜実施例4、及び比較例1〜比較例3の各々で調整した電界効果型トランジスタ1〜4、及び比較電界効果型トランジスタ1〜3の各々について、飽和領域ドレイン電圧Vd=15V(ゲート電圧−10V≦Vg≦15V)での伝達特性の測定を行なうことによって電流−電圧特性曲線を求め、求めた電流−電圧特性曲線から、最小電流値を発生する電圧を求めた。
―Voltage that generates the minimum current value (Von) ―
FIG. 7 is a current-voltage characteristic curve (curves 60 to 62) showing transfer characteristics of these field effect transistors and comparative field effect transistors. The horizontal axis is the gate voltage (Vg), and the vertical axis is the drain current (Id). Von indicates a voltage that generates a minimum current value.
In the evaluation of the present example and the comparative example, the field effect transistors 1 to 4 and the comparative field effect transistors 1 to 3 adjusted in the respective examples 1 to 4 and comparative examples 1 to 3 are compared. For each of these, a current-voltage characteristic curve is obtained by measuring a transfer characteristic at a saturation region drain voltage Vd = 15 V (gate voltage−10 V ≦ Vg ≦ 15 V), and the minimum current is obtained from the obtained current-voltage characteristic curve. The voltage generating value was determined.
なお、この伝達特性の測定は、半導体パラメータ・アナライザー4156C(アジレントテクノロジー社製)を用いて行った。 This transfer characteristic was measured using a semiconductor parameter analyzer 4156C (manufactured by Agilent Technologies).
―閾値シフト量ΔVthの測定―
――閾値シフト量A−―
上記実施例1〜実施例4、及び比較例1〜比較例3の各々で調整した電界効果型トランジスタ1〜4、及び比較電界効果型トランジスタ1〜3の各々について、Vsd(ソース・ドレイン間電圧)=+10V,Vg=−10〜+15Vで、4回連続して駆動し、それぞれについて閾値シフトVthを測定し、4回間でのVthの変動量を閾値シフト量Aとして求めた。
-Measurement of threshold shift amount ΔVth-
--Threshold shift amount A--
For each of the field effect transistors 1 to 4 and the comparative field effect transistors 1 to 3 adjusted in each of Examples 1 to 4 and Comparative Examples 1 to 3, Vsd (source-drain voltage) ) = + 10 V, Vg = −10 to +15 V, and continuously driven four times, the threshold shift Vth was measured for each, and the variation amount of Vth between the four times was obtained as the threshold shift amount A.
―閾値シフト量B―
上記実施例1〜実施例4、及び比較例1〜比較例3の各々で調整した電界効果型トランジスタ1〜4、及び比較電界効果型トランジスタ1〜3の各々について、ソース電極とドレイン電極を短絡し、ストレス電流IDS=3μAとなるようにダイオード接続でストレスを14時間印加した。そのストレス前後での閾値の変化量を閾値シフト量Bと定義し、評価を行った。
-Threshold shift amount B-
The source electrode and the drain electrode are short-circuited for each of the field effect transistors 1 to 4 and the comparative field effect transistors 1 to 3 adjusted in each of the above-described Examples 1 to 4 and Comparative Examples 1 to 3. Then, stress was applied for 14 hours by diode connection so that the stress current IDS = 3 μA. The threshold change amount before and after the stress was defined as a threshold shift amount B and evaluated.
得られた結果を表2に示した。 The obtained results are shown in Table 2.
表2に示されるように、実施例1〜実施例4により製造した電界効果型トランジスタ1〜4は、比較例2〜比較例3により製造した比較電界効果型トランジスタ2〜3に比べて、最小電流値の発生する電圧の低下が抑制されていた。
また、実施例実施例1〜実施例4により製造した電界効果型トランジスタ1〜4は、比較例1〜比較例3により製造した比較電界効果型トランジスタ1〜3に比べて、閾値シフト量Aが抑制され、閾値シフト量Bについては大幅に抑制された。
このため、実施例で作製した電界効果型トランジスタによれば、比較例で作製した電界効果型トランジスタに比べて、活性層への水分や酸素の影響が抑制されると共に閾値シフトが改善されていた。
As shown in Table 2, the field effect transistors 1 to 4 manufactured according to Examples 1 to 4 are smaller than the comparison field effect transistors 2 to 3 manufactured according to Comparative Examples 2 to 3. A decrease in the voltage at which the current value occurs was suppressed.
In addition, the field effect transistors 1 to 4 manufactured according to Examples 1 to 4 have a threshold shift amount A higher than that of the comparative field effect transistors 1 to 3 manufactured according to Comparative Examples 1 to 3. The threshold shift amount B was greatly suppressed.
For this reason, according to the field effect transistor produced in the example, the influence of moisture and oxygen on the active layer was suppressed and the threshold shift was improved as compared with the field effect transistor produced in the comparative example. .
10 電界効果型トランジスタ
12 基板
14 ゲート電極
16 ゲート絶縁膜
18 活性層
20A ソース電極
20B ドレイン電極
24 保護層
DESCRIPTION OF
Claims (6)
前記保護層は、前記活性層の少なくとも前記ソース電極と前記ドレイン電極との電極間に対応する領域を覆うように配置され、バンドギャップが前記活性層より大きいことを特徴とする電界効果型トランジスタ。 A substrate, a gate electrode, a gate insulating film, an active layer containing an amorphous oxide, a source electrode, a drain electrode, and a protective layer made of an amorphous inorganic material that protects at least the active layer; Prepared,
The field effect transistor, wherein the protective layer is disposed so as to cover at least a region corresponding to a space between the source electrode and the drain electrode of the active layer, and has a larger band gap than the active layer.
少なくとも前記保護層の形成が、酸素とアルゴンとの混合ガスにおけるアルゴンに対する酸素の体積比率0%以上20%未満の雰囲気中において、スパッタ法によってなされることを特徴とする電界効果型トランジスタの製造方法。 A substrate, a gate electrode, a gate insulating film, an active layer containing an amorphous oxide, a source electrode, a drain electrode, and a protective layer made of an amorphous inorganic material that protects at least the active layer; A method for producing a field effect transistor comprising:
At least the protective layer is formed by sputtering in an atmosphere having a volume ratio of oxygen to argon of 0% to less than 20% in a mixed gas of oxygen and argon. .
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