JP5255583B2 - 高電圧絶縁デュアルキャパシタ通信システム - Google Patents

高電圧絶縁デュアルキャパシタ通信システム Download PDF

Info

Publication number
JP5255583B2
JP5255583B2 JP2010046438A JP2010046438A JP5255583B2 JP 5255583 B2 JP5255583 B2 JP 5255583B2 JP 2010046438 A JP2010046438 A JP 2010046438A JP 2010046438 A JP2010046438 A JP 2010046438A JP 5255583 B2 JP5255583 B2 JP 5255583B2
Authority
JP
Japan
Prior art keywords
communication
capacitor
electrodes
receiver
transmitter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010046438A
Other languages
English (en)
Other versions
JP2010206798A (ja
Inventor
ゲク・ヨン・ウー
ファン・コク・チョウ
カー・ウェン・リー
Original Assignee
アバゴ・テクノロジーズ・イーシービーユー・アイピー(シンガポール)プライベート・リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by アバゴ・テクノロジーズ・イーシービーユー・アイピー(シンガポール)プライベート・リミテッド filed Critical アバゴ・テクノロジーズ・イーシービーユー・アイピー(シンガポール)プライベート・リミテッド
Publication of JP2010206798A publication Critical patent/JP2010206798A/ja
Application granted granted Critical
Publication of JP5255583B2 publication Critical patent/JP5255583B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00Arrangements affording multiple use of the transmission path
    • H04L5/14Two-way operation using the same type of signal, i.e. duplex
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223Capacitor integral with wiring layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/642Capacitive arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05554Shape in top view being square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0248Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12043Photo diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19041Component type being a capacitor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264Arrangements for coupling to transmission lines
    • H04L25/0266Arrangements for providing Galvanic isolation, e.g. by means of magnetic or capacitive coupling
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Near-Field Transmission Systems (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

[関連出願]
本出願は、引用することにより本明細書の一部をなすものである、2008年2月15日に出願された米国特許出願第12/032165号(件名「High Voltage Isolation Semiconductor Capacitor Digital Communication Device and Corresponding Package」)(Chow et al.)(以下、「’165特許出願」とよぶ)の優先権および他の利益を主張するものであり、その一部継続出願である。
[発明の分野]
本明細書に記載の、本発明のさまざまな実施形態は、デジタル通信の分野に関し、特に、高絶縁破壊電圧特性を示す小型パッケージでデジタル通信データを比較的に高速で送受信する容量結合手段を用いた装置に関する。本明細書に記載の構成要素、装置、システム、および方法は、高電圧絶縁を必要とする高速通信用途での使用が特に有効である。
先行技術において知られている高電圧絶縁通信装置としては、光学式装置や磁気式装置や容量式装置などがある。先行技術による光学式装置は、典型的には、LEDおよび対応する光ダイオードを用いて光信号を送受信することにより高電圧絶縁を達成し、高い電力レベルを必要とするのが普通であり、複数の通信チャネルが必要な場合には操作上および設計上の制約が大きい。先行技術による磁気式装置は、典型的には、対向する誘導結合コイルを用いて高電圧絶縁を達成し、やはり高い電力レベルを必要とするのが普通であり(特に、高いデータレートが必要な場合)、典型的には、少なくとも3つの独立した集積回路またはチップを使用する必要があり、電磁妨害(「EMI」)を受けやすい。先行技術による容量式装置は、典型的には、送信電極および受信電極の複数のペアを用いて高電圧絶縁を達成する。ここで、たとえば、第1の電極ペアは、データの送信および受信に用い、第2の電極ペアは、送信信号のリフレッシュまたは維持に用いる。
必要とされているのは、小型であり、消費電力が少なく、比較的高いデータレートでデータを伝達することが可能であり、高電圧絶縁破壊性能が向上し、低コストで製造可能な高電圧絶縁通信装置である。
いくつかの実施形態では、高電圧絶縁デュアルキャパシタ通信システムを提供し、このシステムは、距離dtxを隔てて、少なくとも第1の導電性金属化層に配置された、少なくとも第1および第2の通信駆動電極(駆動電極)を含む第1のキャパシタを有する送信機であって、第1および第2の駆動電極は、それらの間に第1の容量Ctxを有し、第1の導電性接地面が、垂直方向に、第1の電気的絶縁層の分だけ、第1および第2の駆動電極から離され、第1の駆動電極は、第1のノードを介して駆動入力と動作可能に結合され、駆動回路が、駆動入力と動作可能に結合され、第1のキャパシタを介して通信駆動信号を送信するように構成されている、送信機と、距離drxを隔てて、少なくとも第2の導電性金属化層に配置された、少なくとも第1および第2の通信センス電極(センス電極)を含む第2のキャパシタを有する受信機であって、第1および第2のセンス電極は、それらの間に第2の容量Crxを有し、第2の導電性接地面が、垂直方向に、第2の電気的絶縁層の分だけ、第1および第2のセンス電極から離され、第2のセンス電極は、第2のノードを介してセンス出力と動作可能に結合され、受信回路が、センス出力と動作可能に結合され、第2のキャパシタによって受信された通信駆動信号を受信するように構成されている、受信機と、を含んでなり、送信機の第1のキャパシタおよび受信機の第2のキャパシタは、電気的に直列に接続されて、それらの間に配置された電気的接続を介して通信駆動信号が転送されることを可能にし、第1および第2のキャパシタは、送信機と受信機との間にガルバニック絶縁を与えるように構成され、このシステムの高電圧絶縁距離は、距離dtxおよびdrxの和によって定義され、第1のノードと第2のノードとの間に発生した電圧が、第1のキャパシタと第2のキャパシタとの間で分担および分配される。
別のいくつかの実施形態では、高電圧絶縁デュアルキャパシタ通信システムを作成する方法を提供し、この方法は、距離dtxを隔てて、少なくとも第1の導電性金属化層に配置された、少なくとも第1および第2の通信駆動電極(駆動電極)を含む第1のキャパシタを有する送信機を提供するステップであって、第1および第2の駆動電極は、それらの間に第1の容量Ctxを有し、第1の導電性接地面が、垂直方向に、第1の電気的絶縁層の分だけ、第1および第2の駆動電極から離され、第1の駆動電極は、第1のノードを介して駆動入力と動作可能に結合され、駆動回路が、駆動入力と動作可能に結合され、第1のキャパシタを介して通信駆動信号を送信するように構成されている、送信機を提供するステップと、距離drxを隔てて、少なくとも第2の導電性金属化層に配置された、少なくとも第1および第2の通信センス電極(センス電極)を含む第2のキャパシタを有する受信機を提供するステップであって、第1および第2のセンス電極は、それらの間に第2の容量Crxを有し、第2の導電性接地面が、垂直方向に、第2の電気的絶縁層の分だけ、第1および第2のセンス電極から離され、第2のセンス電極は、第2のノードを介してセンス出力と動作可能に結合され、受信回路が、センス出力と動作可能に結合され、第2のキャパシタによって受信された通信駆動信号を受信するように構成されている、受信機を提供するステップと、を含んでなり、送信機の第1のキャパシタおよび受信機の第2のキャパシタは、電気的に直列に接続されて、それらの間に配置された電気的接続を介して通信駆動信号が転送されることを可能にし、第1および第2のキャパシタは、送信機と受信機との間にガルバニック絶縁を与えるように構成され、このシステムの高電圧絶縁距離は、距離dtxおよびdrxの和によって定義され、第1のノードと第2のノードとの間に発生した電圧が、第1のキャパシタと第2のキャパシタとの間で分担および分配される。
当業者が本明細書および図面を読んで理解することにより、さらなる実施形態が本明細書において開示されるか、または、さらなる実施形態が自明となるであろう。
以下に続く明細書、図面、および請求項の記載から、本発明のさまざまな実施形態の様々な態様が明らかになるであろう。
水平方向および垂直方向のキャパシタ構造を示す図である。 同一平面内の駆動電極およびセンス電極が単一面に配置された高電圧絶縁デュアルキャパシタ通信システムの概略実施形態を示す図である。 高電圧絶縁デュアルキャパシタ通信システムの一実施形態のブロック図である。 高電圧絶縁デュアルキャパシタ通信システムの別の実施形態のブロック図である。 高電圧絶縁デュアルキャパシタ通信システムのさらに別の実施形態のブロック図である。 高電圧絶縁デュアルキャパシタ通信システムのさらに別の実施形態のブロック図である。 高電圧絶縁半導体通信装置のドライバ回路および受信回路の機能ブロック図の一実施形態を示す図である。 データ出力信号がデフォルトのハイ状態になる場合の、図7の回路によって生成される波形を示す図である。 データ出力信号がデフォルトのロー状態になる場合の、図7の回路によって生成される波形を示す図である。
図面は、必ずしも原寸に比例していない。特に断らない限り、全図面を通して、類似の参照符号は、類似の構成要素またはステップを参照している。
本発明のさまざまな実施形態では、デュアルキャパシタ通信システムを提供する。
高電圧絶縁破壊性能が低くなる代わりに高い信号結合効率を達成することが可能な、垂直方向に積層されたキャパシタ構造を用いることにより、通信装置内にオンチップ高電圧絶縁を設けることが可能である。これに対し、そのような通信装置内で同一平面内の水平キャパシタ構造を用いることは、信号結合効率と高電圧絶縁破壊性能とのよりよいトレードオフが可能なことを含めて、積層された垂直キャパシタ構造を用いることより、ある程度有利である。送信機内の第1のキャパシタと受信機内の第2のキャパシタとを電気的に直列に接続した結合ハイブリッド構造を用いれば、信号結合効率と高電圧絶縁破壊性能とを同時に最適化することが可能である。一実施形態では、そのようなハイブリッド構造に必要なレベルのガルバニック絶縁を与えることが可能な、好適な回路を用いて、第1および第2のキャパシタを別々のICダイス上に実装する。特に好ましい実施形態では、第1のキャパシタは、垂直方向に積層された駆動電極を含み、第2のキャパシタは、単一水平面内に配置された同一平面内センス電極を含む。これらについて、以下で詳述する。
図1は、同一平面内水平キャパシタ構造10および積層された垂直キャパシタ構造15を示す。同一平面内水平キャパシタ構造10においては、電極Aと電極Cとが、距離dで隔てられ、それらの間の容量Cで特徴付けられ、電極Cと接地面基板Dとが、距離dで隔てられ、寄生容量Cp1で特徴付けられている。垂直キャパシタ構造15においては、電極Aと電極Bとが、距離dで隔てられ、それらの間の容量Cで特徴付けられ、電極Bと接地面基板Dとが、距離dで隔てられ、寄生容量Cp2で特徴付けられている。図1に示すように、電極A、B、およびCの幅、高さ、および長さはすべて等しくkであり、これによって、以下で説明する式(1)〜(6)の導出が簡略化されている。電極AおよびCは、水平キャパシタ構造10の上部金属層に形成され、電極Bは、垂直キャパシタ構造15の下部金属層に形成されている。図1に示した水平キャパシタ構造10および垂直キャパシタ構造15においては、容量は、電極A、B、およびCによって与えられる表面積からのみ発生し、端部の容量はゼロであるものとする。
上述の仮定によれば、容量CおよびC、寄生容量Cp1およびCp2、結合効率C1effおよびC2effは、以下のように計算可能である。
=εk/d 式(1)
p1=εk/d 式(2)
1eff=C/(C+Cp1)=1/2 式(3)
=εk/d 式(4)
p2=εk/d 式(5)
2eff=C/(C+Cp2)=d/(d+d) 式(6)
ただし、εは、電極A、B、およびCの間、ならびにそれらの電極と基板Dとの間に配置された誘電材料の誘電率である。なお、図1に示したキャパシタ構造10および15において、電極Aは駆動電極であり、電極BおよびCはセンス電極である。
上式(6)を参照すると、d=dであれば、C2eff=1/2であることがわかる。これは、C1effで与えられる結合効率と同じである。一方、結合効率がC2effである電極Aと電極Bとの間の絶縁破壊電圧は、結合効率がC1effである電極Aと電極Cとの間の絶縁破壊電圧より低い。これは、dがdより小さいためである。
引き続き上式(6)を参照すると、d<dであれば、C2eff>1/2であることがわかる。これは、C1effで与えられる結合効率より高い。一方、この場合の、結合効率がC2effである電極Aと電極Bとの間の絶縁破壊電圧は、結合効率がC1effである電極Aと電極Cとの間の絶縁破壊電圧より一層低くなる。これは、dがdよりかなり小さいためである。
さらに上式(6)を参照すると、d>dであれば、C2eff<1/2であることがわかる。これは、C1effで与えられる結合効率より低い。結合効率がC2effである電極Aと電極Bとの間の絶縁破壊電圧は上記の2つのケースより良好であるが、それでも、結合効率がC1effである電極Aと電極Cとの間の絶縁破壊電圧より低い。これは、dがdより小さいためである。
上述の計算が示すように、高電圧絶縁半導体デジタル通信装置のキャパシタ設計では、結合効率、寄生容量、絶縁破壊電圧、形状、その他の要因の間で様々なトレードオフを行うことが必要である。これに関して判明していることとして、図1に示した水平キャパシタ構造10は、図1の垂直キャパシタ構造15と比較して、高電圧絶縁、高絶縁破壊電圧、および良好な結合効率が必要な装置において最良の全体性能特性を与える。さらに、図1の水平キャパシタ構造10では、水平キャパシタ構造10の上部金属層の電極AおよびCの厚さが増すと、結合効率C1effが高くなる。これは、電極AおよびCの厚さが増すことによって容量Cが増える一方、寄生容量Cp1は一定のままのためである。図1に示すように、電極AおよびCは同一水平面内に配置されているため、電極Aと電極Cとの間、または電極Aと接地面基板Dとの間の絶縁破壊電圧は、常に、電極Aと電極Bとの間の絶縁破壊電圧より高い。したがって、本発明の高電圧絶縁半導体通信装置の一実施形態では、同一平面内センス電極および同一平面内駆動電極が単一の水平方向平面内に配置され、高絶縁破壊電圧を維持しながら、結合効率が向上している。このような高い結合効率は、回路性能の向上、パッケージまたはチップ面積の縮小、消費電力の低減、およびデータ送信速度の高速化に直接つながる。
次に、図2〜図6は、高電圧絶縁デュアルキャパシタ通信システム10のさまざまな実施形態を示す。これらの実施形態はすべて、以下の構成要素および機能を共通に有する。第1のキャパシタ22を有する送信機20が設けられ、第1のキャパシタ22は、距離dtxを隔てて、少なくとも、第1の導電性金属化層24に配置された、少なくとも第1の通信駆動電極21および第2の通信駆動電極23を含んでいる。第1の駆動電極21および第2の駆動電極23は、それらの間に第1の容量Ctxを有し、第1の導電性接地面29が、垂直方向に、第1の電気的絶縁層25の分だけ、第1の駆動電極21および第2の駆動電極23から離されている。第1の駆動電極21は、第1のノード27を介して駆動入力26と動作可能に結合され、駆動回路28が、駆動入力26と動作可能に結合され、第1のキャパシタ22を介して通信駆動信号を送信するように構成されている。
受信機40が第2のキャパシタ42を有し、第1のキャパシタ42は、距離drxを隔てて、少なくとも、第2の導電性金属化層44に配置された、少なくとも第1の通信センス電極41および第2の通信センス電極43を含んでいる。第1の通信センス電極41および第2の通信センス電極43は、それらの間に第2の容量Crxを有し、第2の導電性接地面49が、垂直方向に、第2の電気的絶縁層45の分だけ、第1のセンス電極41および第2のセンス電極43から離されている。第2のセンス電極43は、第2のノード47を介してセンス出力46と動作可能に結合されている。受信回路48が、センス出力46と動作可能に結合され、第2のキャパシタ42によって受信された通信駆動信号を受信するように構成されている。
送信機20の第1のキャパシタ22および受信機40の第2のキャパシタ42は、電気的に直列に接続されて、それらの間に配置された電気的接続30を介して通信駆動信号が転送されることを可能にしている。第1のキャパシタ22および第2のキャパシタ42は、送信機20と受信機40との間にガルバニック絶縁を与えるように構成され、このシステムの高電圧絶縁距離は、距離dtxおよびdrxの和によって定義される。第1のノード27と第2のノード47との間に発生した電圧が、第1のキャパシタ22と第2のキャパシタ42との間で分担および分配される。
図1に示したキャパシタ構造に関する上述の説明および解析から明らかであるように、高電圧容量絶縁体の高電圧絶縁破壊性能は、部分的には、所与の製造工程に関連する固定パラメータである距離dによって決まる。この物理的制限を克服すること、ならびに、絶縁キャパシタの高電圧絶縁破壊レベルをさらに高めることのために、本明細書に記載のさまざまな実施形態は、送信機内の第1のキャパシタと受信機内の第2のキャパシタとを直列接続することによってオンチップ高電圧絶縁を実現するために、これまでにない構成のデュアルキャパシタを提供する。
図2は、そのような実施形態の1つを示し、ここでは、第1のキャパシタ22および第2のキャパシタ42が、電気的に直列に接続され、送信機20内および受信機40内にそれぞれ配置され、水平面24に配列された駆動電極21および23と、水平面44に配列されたセンス電極41および43とをそれぞれ含んでいる。図2に示すように、送信機20(T)内に第1のキャパシタ22(Ctx)が設けられ、受信機40(R)内に第2のキャパシタ42(Crx)が設けられている。システム10全体の容量は、第1のキャパシタ22と第2のキャパシタ42との間で分担され、図示したように、各キャパシタは、少なくとも2つの電極(第1のキャパシタ22の駆動電極21および23、ならびに第2のキャパシタ42のセンス電極41および電極43)を含んでいる(なお、個々の用途に応じて任意にこれ以外の数の駆動電極およびセンス電極を用いてもよい)。これらの電極または金属層と接地面29および49との間の寄生容量を、Ctp1、Ctp2、Crp1、およびCrp2で表している。図2に示した距離dは、第1のキャパシタ22および第2のキャパシタ42のそれぞれの底面から基板接地面までの距離である。距離dtxは、送信機20の駆動電極21および23の間の距離を表し、距離drxは、受信機40のセンス電極41および43の間の距離を表している。第1のキャパシタ22および第2のキャパシタ42の上部プレート同士は、(一実施形態ではボンドワイヤである)電気的接続30によって電気的に接続されている。
一実施形態では、送信機20および受信機40は、集積回路(IC)に組み込まれ、好適なパッケージ材料で封入またはオーバーモールドされる。送信機20および受信機40は、それぞれに関連付けられた別々の接地電位を有しているため、第1のキャパシタ22および第2のキャパシタ42は、回路20と回路40との間のガルバニック絶縁体を形成している。システム10の全体の高電圧絶縁距離は、dtxとdrxの和によって定義される。結果として、図2〜図6に示した、システム10の各実施形態の高電圧絶縁距離は、単一キャパシタの距離dに限定されない。さらに、送信機ノードA(第1のノード27)と受信機ノードB(第2のノード47)との間に印加された高電圧は、第1のキャパシタ22および第2のキャパシタ42の両方の両端に分配されて発生する。絶縁破壊電圧ストレスが2つのキャパシタおよび2つの装置20および40の間で分担されるため、図2〜図6に示したデュアルキャパシタシステム10は、他の方式の同等のシングルキャパシタシステムより高い絶縁破壊電圧レベルを提供することが可能である。
引き続き図2を参照すると、Aにある送信機ノード(第1のノード27)とBにある受信機ノード(第2のノード47)との間の信号結合効率は、以下のように計算できる。ノードB1′と接地との間の等価容量は、次式で与えられる。
B1′=Ctp2+Crp1+(Crx*Crp2)/(Crx+Crp2) 式(7)
ノードB1′とノードAとの間の結合効率は、次式で定義される。
eff−B1′/A=Ctx/(Ctx+CB1′) 式(8)
ノードBとノードB1′との間の結合効率は、次式で定義される。
eff−B/B1′=Crx/(Crx+Crp2) 式(9)
式(7)〜式(9)をまとめると、ノードA1とノードB1との間の結合効率は、次式のように得られる。
eff−B/A=Ceff−B1′/A*Ceff−B/B1′
tx*Crx/[(Ctx+Ctp2+Crp1)*(Crx+Crp2)+Crx*Crp2] 式(10)
なお、送信機20の第1のキャパシタ22および受信機40の第2のキャパシタ42の各電極は、垂直方向に並べたり、互いに積層したりしてよく、または、水平方向に、互いに同一平面内に並べてもよい。したがって、デュアルキャパシタシステム10の駆動電極およびセンス電極は、次の4通りの構成で実現可能である。
(a)送信機20が、垂直方向に積層された駆動電極21および23を有し、受信機40が、垂直方向に積層されたセンス電極41および43を有する(図3を参照)。
(b)送信機20が、垂直方向に積層された駆動電極21および23を有し、受信機40が、水平方向を向いた同一平面内センス電極41および43を有する(図4を参照)。
(c)送信機20が、水平方向を向いた同一平面内駆動電極21および23を有し、受信機40が、垂直方向に積層されたセンス電極41および43を有する(図5を参照)。
(d)送信機20が、水平方向を向いた同一平面内駆動電極21および23を有し、受信機40が、水平方向を向いた同一平面内センス電極41および43を有する(図6を参照)。
次に図3は、垂直方向に積層された駆動電極21および23を有する送信機20と、垂直方向に積層されたセンス電極41および43を有する受信機40と、を含む実施形態を示す。図3に示したシステム10の信号結合特性および電圧絶縁破壊特性を評価するために、以下の計算を行う。すなわち、式(10)にCtp2=0およびCrp1=0を代入すると、次式が得られる。
eff−B/A=Ctx*Crx/[Ctx*(Crx+Crp2)+Crx*Crp2] 式(11)
上述の、単一キャパシタシステムの解析から、垂直方向に積層されたキャパシタ構造では、高電圧絶縁破壊レベルと結合効率との間の最適なトレードオフは、電極間距離がd/2に等しい場合に得られることがわかった。これに対し、水平方向の同一平面内キャパシタ構造では、高電圧絶縁破壊レベルと結合効率との間の最適なトレードオフは、電極間距離がdに等しい場合に得られる。したがって、図3のデュアルキャパシタシステム10の最適な高電圧絶縁距離は、次式で与えられる。
iso=dtx+drx=d/2+d/2=d 式(12)
解析を簡略化するために、センス電極および駆動電極が金属の立方体であって、その各辺の寸法がkであるとする。端部の容量を無視すると、容量Ctx、Ctp1、Crx、およびCrp2はすべて等しくなる。結果として、図3に示したシステム10の実施形態の式(11)は、次式に簡略化できる。
eff−B/A=1/3 式(13)
次に図4は、垂直方向に積層された駆動電極21および23を有する送信機20と、水平方向を向いた同一平面内センス電極41および43を有する受信機40と、を含む実施形態を示す。図4に示したシステム10の信号結合特性および電圧絶縁破壊特性を評価するために、以下の計算を行う。すなわち、式(10)にCtp2=0を代入すると、次式が得られる。
eff−B/A=Ctx*Crx/[(Ctx+Crp1)*(Crx+Crp2)+Crx*Crp2] 式(14)
図3に関して既に適用したものと同種の解析を行うと、図4のデュアルキャパシタシステム10の最適な高電圧絶縁距離は、次式で与えられる。
iso=d/2+d=1.5・d 式(15)
図4で表されるケースにおいて、Ctx=Ctp1、ならびにCrx=Crp1=Crp2=1/2・Ctxとして、簡略化すると、次式が得られる。
eff−B/A=2/7 式(16)
次に図5は、水平方向を向いた同一平面内駆動電極21および23を有する送信機20と、垂直方向に積層されたセンス電極41および43を有する受信機40と、を含む実施形態を示す。図5に示したシステム10の信号結合特性および電圧絶縁破壊特性を評価するために、以下の計算を行う。すなわち、式(10)にCrp1=0を代入すると、次式が得られる。
eff−B/A=Ctx*Crx/[(Ctx+Ctp2)*(Crx+Crp2)+Crx*Crp2] 式(17)
最適な高電圧絶縁距離は、次式で与えられる。
iso=d+d/2=1.5・d 式(18)
図5で表されるケースにおいて、Ctx=Ctp1=Ctp2、ならびにCrx=Crp2=2・Ctxとして、簡略化すると、次式が得られる。
eff−B/A=1/6 式(19)
次に図6は、水平方向を向いた同一平面内駆動電極21および23を有する送信機20と、水平方向を向いた同一平面内センス電極41および43を有する受信機40と、を含む実施形態を示す。図6に示したシステム10の信号結合特性および電圧絶縁破壊特性を評価するために、以下の計算を行う。結合効率は式(10)で与えられる(ここでは、明確さのために繰り返している)。
eff−B/A=Ctx*Crx/[(Ctx+Ctp2+Crp1)*(Crx+Crp2)+Crx*Crp2] 式(20)
最適な高電圧絶縁距離は、次式で与えられる。
iso=d+d=2・d 式(21)
図6で表されるケースにおいて、Ctx=Ctp1=Ctp2=Crx=Crp1=Crp2として、簡略化すると、次式が得られる。
eff−B/A=1/7 式(22)
以上からわかるように、図4および図5に示したシステム10については、同じ絶縁距離に対して、結合効率は、図4のシステム10のほうが図5のシステム10より高い。図3および図4に示したシステム10については、絶縁距離は、図4のシステム10のほうが図3のシステム10より50%長いが、結合効率も、図4のシステム10は、図3のシステム10より14%低いに過ぎない。図4および図6のシステム10については、絶縁距離は、図4のシステム10のほうが図6のシステム10より25%短いが、図4のシステム10の結合効率は、図6のシステム10の2倍である。以上、図3〜図6の4つの異なるデュアルキャパシタシステム10を比較した結果、図4に示した構成が、絶縁距離と結合効率の両方をうまく満足させ、したがって、ガルバニック絶縁と高速信号転送用途に関して特に好ましい実施形態を表していることがわかった。
送信機20内の垂直方向に積層された電極21および23と、受信機40内の水平方向の同一平面内電極41および43とを結合することは、高電圧絶縁および信号転送媒体において垂直方向に積層された電極または水平方向の同一平面内電極だけを用いる従来の方法にくらべて、いくつかの重要な利点をもたらす。たとえば、デュアルキャパシタ構造の高電圧絶縁破壊性能は、垂直方向に積層された電極だけを有するキャパシタ、あるいは、水平方向を向いた同一平面内電極だけを有するキャパシタより高い。送信機20の第1のキャパシタ22の垂直方向に積層された電極21および23と、受信機40の第2のキャパシタ42の水平方向を向いた同一平面内電極41および43とが電気的に直列に接続されたハイブリッド構造が、高電圧絶縁破壊性能および信号結合効率の最適化を保証する。
垂直方向に積層された駆動電極21および23の上部プレートは、送信機20の電極23と受信機40の電極41とをワイヤまたは接続30でつなぐためのボンドパッドを兼ねることも可能である。これにより、垂直方向に積層されたキャパシタと水平方向を向いた同一平面内キャパシタとを結合するために新たに面積またはスペースを費やすことが不要になる。
送信機20では、電極23の上部金属層を上部プレートとして用いることが可能である。たとえば、5つの金属層のプロセスでは、5番目の層を上部プレートとして用いることが可能である。下部プレートは、上部金属層の下に配置されたどの金属層であってもよい。たとえば、5つの金属層のプロセスでは、金属層1、2、3、および4のどの層でも下部プレートとして用いることが可能である。上部プレートと下部プレートとの離隔距離によって、垂直方向の絶縁距離が決まる。下部プレートが、低インピーダンスノードである、送信機のドライバ回路で駆動されるため、下部プレートから接地面までの寄生容量は、信号送信を劣化させない。したがって、各金属プレートのそれぞれの表面積によって、垂直方向の容量または結合効率が決まる。このことは、2つの重要な設計パラメータ、すなわち、高電圧絶縁破壊性能と結合効率とが、設計上の制約および他の要検討事項に関して互いに切り離されることを保証する。
受信機40では、同一平面内の第2のキャパシタ42を、上部金属層のみで構築することが可能である。これは、寄生容量が、上部金属層と接地面との間で最も顕著であるためである。上部金属層と接地面との間の距離は、下部金属層と接地面との間の距離より長いため、同一平面内の第2のキャパシタ42の寄生容量は、実質的に最小化される。受信機40の入力ノード47が、ノイズおよび寄生負荷に敏感な高インピーダンスノードであるため、システム10の受信機側の寄生容量を最小にすることは重要である。
一実施形態では、駆動電極21および23ならびにセンス電極41および43の間の第1の絶縁破壊電圧が、約1分間にわたって印加された場合に約2000ボルトRMSを超えるか、約1分間にわたって印加された場合に約2500ボルトRMSを超えるか、約1分間にわたって印加された場合に約3000ボルトRMSを超えるか、約1分間にわたって印加された場合に約4000ボルトRMSを超えるか、約1分間にわたって印加された場合に約5000ボルトRMSを超えるか、約1分間にわたって印加された場合に約6000ボルトRMSを超える。
第1の絶縁破壊電圧は、駆動電極21および23と接地面29との間、またはセンス電極41および43と接地面49との間の第2の絶縁破壊電圧より大きいか等しくてもよい。UL(UNDERWRITERS LABORATORIES(登録商標))規格1577によれば、装置の絶縁性能または機能の一次試験は、絶縁破壊を起こすことなく高電圧の印加に耐える、装置の能力である。UL1577で指定された試験では、装置の入力端子と出力端子との間に電圧(交流電圧(RMS)または直流電圧)を1分間印加する試験を行う。そのような試験条件下では、約2500Vrmsから約5000Vrmsの範囲の定格電圧が特に望ましい。
駆動電極およびセンス電圧21、23、41、および43は、導電性の金属、合金、または金属混合物で形成されることが好ましい。駆動電極およびセンス電圧21、23、41、および43の形成に用いる金属、合金、または金属混合物は、同じであってもよく、互いに異なってもよく、金、銀、銅、タングステン、スズ、アルミニウム、およびアルミニウム銅のうちの任意の1つまたは複数を含んでよい。好ましい実施形態では、駆動電極21および23、ならびにセンス(受信)電極41および43は、当業者には周知のCMOS金属堆積手法を用いて形成され、電極間間隔dtxおよびdrxは、たとえば、高密度プラズマエッチング手法を用いて、隣接電極間の金属を制御可能にエッチング除去し、その後、電極間間隔dtxおよびdrxで定義されたスペースを、半導体誘電材料、シリコン酸化物、シリコン窒化物、および/または厚膜酸化物のうちの1以上のもので埋めることによって、与えられる。なお、半導体誘電材料内にボイドは形成されず、金属層は、エッチングプロセスの間に異方的にエッチング除去される。システム10の組み立て時に、よく知られた高密度プラズマ(「HDP」)、テトラエチルオルトシリケート(「TEOS」)、およびプラズマ強化シリコン窒化物(「PESN」)の各パッシベーション手法を有利に用いることも可能である。
電気的絶縁層25および45は、従来のCMOS技術と、半導体誘電材料、シリコン酸化物、シリコン窒化物、および/または厚膜酸化物のうちの1以上の材料とを用いて形成可能である。下方にある接地面29および49は、やはり、よく知られたCMOS技術により形成されることが好ましく、導電性であり、一実施形態では、シリコンなどの半導体誘電材料から形成される。
なお、さまざまな実施形態は、CMOS技術に限定されないことに留意されたい。それ以外の技術(バイポーラCMOSプロセス、バイポーラ−CMOS−DMOS(BCD)混在プロセスなど)も想定され、実際、電極21、23、41、および43、絶縁層25および45、ならびに接地面29および49を形成するために用いることが可能な、他の任意の好適な半導体組み立て技術が想定されている。さらに、装置20および40、ならびにシステム10は、ポリイミド、プラスチック、または他の任意の好適なパッケージ材料またはモールド材料で、少なくとも部分的に封入されることが可能であることにも留意されたい。
図7は、高電圧絶縁デュアルキャパシタ通信システム10の送信機20および受信機40に対応する送信回路80および受信回路90の機能ブロック図の一実施形態を示す。図7では、入力通信信号がドライバ回路80の入力Din79に供給され、これらの信号は、入力フィルタ回路82でフィルタリングされ、ドライバウォッチドッグ84から供給される出力に応じて合計され、第1のキャパシタ22を通り、ワイヤボンド30を通って境界88を横切り、第2のキャパシタ42へ送信される。ドライバ回路86は、境界88を横切って受信回路90に向かう通信信号の送信を駆動する。CMR回路92の出力は、利得増幅器回路93に転送され、利得増幅器回路93は、比較器/RSフリップフロップ94および95に出力を供給し、比較器/RSフリップフロップ94および95の出力は、遅延フィルタ回路96に転送される。受信回路90の最終的な出力信号は、Rout101において、出力バッファ99から供給される。
図7に示した実施形態では、ドライバ回路80および受信回路90は完全な差動構成で動作し、これは、信号経路に存在する可能性のある不要なコモンモード信号(ノイズなど)を除去できる点で有利である。図7に示した実施形態は、高いコモンモード除去性能を達成している。ドライバ回路80で発生した入力信号は、信号遷移として、絶縁境界88を横切って送信され、好ましい実施形態では、完全に差動で第1のキャパシタ22を通って送信され、受信回路90によって復号される(絶縁境界88は、機能面で見れば、隣接する駆動電極とセンス電極との間の配置された(図7では明示的に図示されていない)電気的絶縁材料を含んでいる)。第2のキャパシタ42においてセンス電極によって受信された完全差動信号は、コモンモード除去(「CMR」)抵抗98aおよび98bを介してCMR回路92に転送される。図7に示した実施形態では、CMR回路92は、キャパシタ22および42からの完全差動入力のコモンモードレベルを調整する。しかしながら、CMR回路92を有しない実施形態や、供給される入力が完全差動ではない実施形態も、本発明の範囲に含まれることに留意されたい。
なお、実施形態によっては、独立したデータリフレッシュキャパシタ回路が不要な場合もあることに留意されたい。また、図7に示した受信回路90は、ドライバ回路80から受信した信号を正しく復号して、入力79に与えられた入力信号を忠実かつ極めて正確に再現したものを出力101に供給するようにも構成可能である。
図8は、データ出力信号がデフォルトのハイ状態になる場合の、図7の回路80および90によって生成される波形を示し、図9は、データ出力信号がデフォルトのロー状態になる場合の、図7の回路80および90によって生成される波形を示す。図7〜図9を参照すると、出力比較器/RSフリップフロップ94および95は、回路93の出力に応じてセットおよびリセットされる。ドライバ回路86は、ドライバウォッチドッグ回路84に動作可能に接続されていて、境界88を横切って送信された信号を維持するために受信回路90にパルスを送信するように構成され、これによって、受信回路90が受信した信号に関して、受信回路90のDC状態が適正に維持される。図7に示した実施形態において、受信回路90のDC状態を約2マイクロ秒より長く維持する場合は、ドライバ回路80のドライバウォッチドッグ回路84から受信回路90に「キープアライブ」パルスを送信する。図8および図9に示したように、ドライバ回路80がもはや駆動されず、結果として、ドライバ回路80からの「キープアライブ」パルスがもはや受信回路90で受信されない場合、Rout101における受信回路90の出力は、5マイクロ秒後にデフォルトのハイ状態またはロー状態になる。
引き続き図7〜図9を参照すると、ドライバ回路80の送信機能は、入力フィルタ回路82、加算ブロック回路83、ドライバウォッチドッグ回路84、およびシングルエンドから差動へのドライバ回路86によって実現されていることがわかる。入力フィルタ回路82を用いるのは、受信回路90の状態機械を混乱させないように、3ナノ秒以上の幅を有するパルスをフィルタリングするためである。ドライバ回路86によって実現される、シングルエンドから差動への変換は、スキューが最小限となるように実装されることが好ましい。受信回路90にキープアライブパルスを送信することに加えて、ドライバウォッチドッグ回路84を、着信データ信号の監視に用いることも可能である。
境界88を横切ってドライバ回路80から送信されたデータは、利得増幅器93によって受信される際に区別される。この区別は、キャパシタ22および42の駆動電極およびセンス電極21、23、41、43(図7には図示せず)の送受信特性、ならびに受信機のコモンモード抵抗98aおよび98bの送受信特性によるものである。受信回路90によって受信された信号の振幅は、まず、第1のキャパシタ22および第2のキャパシタ42と、それぞれに関連する寄生容量との比によって設定される。受信回路の入力コモンモードは、CMR回路92によって確立される。通常動作時にCMR回路92がコモンモード抵抗98aおよび98bに流す電流は、ゼロである。CMRイベントの間に、大きなコモンモード電流が、増幅器91の出力端子においてプッシュまたはプルされる。好ましい実施形態では、それぞれ独立した集積回路(IC)からなる、ドライバ回路80と受信回路90との間で接地電位差が変化するとともに、デュアルキャパシタ22および42によって大きなdV/dT電流が発生する。増幅器91の入力端子において適正なコモンモード電圧を維持するために、増幅器91は、補償電流をCMR抵抗98aおよび98bに印加しなければならない。
なお、CMR回路92がないと、CMRイベントによって、受信回路90のセンス電極の電圧が接地またはVDDになる場合があることに留意されたい。そのような場合は、たとえば、結合キャパシタ42の裏面に接続した、ダイオードでセンス電極をクランプすることが可能である。入力がクランプされると、すべてのデータが失われる。
一実施形態では、CMR回路92は、25kV/マイクロ秒以下の値で特徴付けられたCMRイベントを補償するように設計され、この補償は、受信機入力に電流を流入させたり、受信機入力から電流を流出させたりすることによって達成可能である。すなわち、25kV/マイクロ秒を超えないCMRイベントの発生時にはデータを回復させるように、受信回路90を構成することが可能である。このような閾値を超えるCMRイベントは、データの損失または誤差につながる可能性がある。いくつかの実施形態では、デジタルデータが容量性手段によってドライバ回路80と受信回路90との間に送信される場合には、システム10によって達成されるデータ通信レートは、約300メガビット毎秒に達するか、これを超える可能性がある。
以上より、当業者には自明のことであるが、本明細書において開示された、本発明のさまざまな実施形態は、回路性能の向上、パッケージまたはチップの小型化、消費電力の低減、データ送信速度の高速化を実現することを含み、かつ、これらに限定されないいくつかの利点を提供する。
なお、本明細書で用いている用語「垂直方向」および「水平方向」は、下方または上方にある接地面29および49に対するキャパシタ面の相対的な向きを意味するものであることに留意されたい。したがって、本発明の教示に従って作成される装置は、実際には、単一面に配置された同一平面内デジタルデータ通信電極を有することが可能であり、この単一面は、垂直方向を向きながら接地面基板に平行またはほぼ平行であるが、それでも、このような装置は、本発明の範囲に含まれる。
さらに、本明細書に記載のさまざまな構成部品、装置、およびシステムを作成する方法および作成した方法も、本発明の範囲に含まれることに留意されたい。
上述の各実施形態は、本発明の範囲を限定するものではなく、本発明の実施例と見なされるべきものである。詳細説明および添付図面を精査すれば、本発明の上述の実施形態のほかにも、本発明の実施形態があることがわかる。したがって、本明細書では明示的に説明されていない、本発明の上述の各実施形態の多くの組み合わせ、並べ替え、変形、および修正についても、本発明の範囲に含まれるものである。

Claims (30)

  1. 高電圧絶縁デュアルキャパシタ通信システムであって、
    距離dtxを隔てて、少なくとも第1の導電性金属化層に配置された、少なくとも第1および第2の通信駆動電極を備える第1のキャパシタを有する送信機であって、前記第1および第2の通信駆動電極は、それらの間に第1の容量Ctxを有し、第1の導電性接地面が、垂直方向に、第1の電気的絶縁層の分だけ、前記第1および第2の通信駆動電極から離され、前記第1の通信駆動電極は、第1のノードを介して駆動入力と動作可能に結合され、駆動回路が、前記駆動入力と動作可能に結合され、前記第1のキャパシタを介して通信駆動信号を送信するように構成されている、送信機と、
    距離drxを隔てて、少なくとも第2の導電性金属化層に配置された、少なくとも第1および第2の通信センス電極を備える第2のキャパシタを有する受信機であって、前記第1および第2の通信センス電極は、それらの間に第2の容量Crxを有し、第2の導電性接地面が、垂直方向に、第2の電気的絶縁層の分だけ、前記第1および第2の通信センス電極から離され、前記第2の通信センス電極は、第2のノードを介してセンス出力と動作可能に結合され、受信回路が、前記センス出力と動作可能に結合され、前記第2のキャパシタによって受信された前記通信駆動信号を受信するように構成されている、受信機と
    を備えており、
    前記送信機の前記第1のキャパシタおよび前記受信機の前記第2のキャパシタは、電気的に直列に接続されて、それらの間に配置された電気的接続を介して前記通信駆動信号が転送されることを可能にし、前記第1および第2のキャパシタは、前記送信機と前記受信機との間にガルバニック絶縁を与えるように構成され、前記システムの高電圧絶縁距離は、前記距離dtxおよびdrxの和によって定義され、前記第1のノードと前記第2のノードとの間に発生した電圧が、前記第1のキャパシタと前記第2のキャパシタとの間で分担および分配されるものである、高電圧絶縁デュアルキャパシタ通信システム。
  2. 前記第1および第2の通信駆動電極は、垂直方向に積層され、前記第1の通信駆動電極は、前記第2の通信駆動電極の下方に配置され、前記第1の導電性接地面は、前記第1および第2の通信駆動電極の下方に配置される、請求項1に記載のシステム。
  3. 前記第1および第2の通信センス電極は、同一平面内にあり、同一面内に水平方向に配置され、前記第2の導電性接地面は、前記第1および第2の通信センス電極の下方に配置される、請求項1に記載のシステム。
  4. 前記第1および第2の通信センス電極は、垂直方向に積層され、前記第1の通信センス電極は、前記第2の通信センス電極の上方に配置され、前記第2の導電性接地面は、前記第1および第2の通信センス電極の下方に配置される、請求項1に記載のシステム。
  5. 前記第1および第2の通信駆動電極は、同一平面内にあり、同一面内に水平方向に配置され、前記第1の導電性接地面は、前記第1および第2の通信駆動電極の下方に配置される、請求項1に記載のシステム。
  6. 絶縁破壊電圧が、約1分間にわたって印加された場合に約3000ボルトRMSを超える、請求項1に記載のシステム。
  7. 絶縁破壊電圧が、約1分間にわたって印加された場合に約4000ボルトRMSを超える、請求項1に記載のシステム。
  8. 絶縁破壊電圧が、約1分間にわたって印加された場合に約6000ボルトRMSを超える、請求項1に記載のシステム。
  9. 前記第2の通信駆動電極が前記第1の通信センス電極と動作可能に結合されて、前記第1のキャパシタと前記第2のキャパシタとの間に直列の前記電気的接続が与えられる、請求項1に記載のシステム。
  10. 前記送信機はある集積回路(IC)を含み、前記受信機は別の集積回路(IC)を含む、請求項1に記載のシステム。
  11. 前記送信機のある集積回路(IC)および前記受信機の別の集積回路(IC)は、封入またはオーバーモールドされて単一パッケージとして形成される、請求項10に記載のシステム。
  12. 前記第1の導電性金属化層は、第1のボンドパッドを含み、前記第1のボンドパッドは、前記第1の導電性金属化層にワイヤボンディングされる前記電気的接続の第1の端部を有するように構成されている、請求項1に記載のシステム。
  13. 前記第2の導電性金属化層は第2のボンドパッドを含み、前記第2のボンドパッドは、前記第2の導電性金属化層にワイヤボンディングされる前記電気的接続の第2の端部を有するように構成されている、請求項1に記載のシステム。
  14. 前記受信機および前記送信機は、それぞれ独立した接地に電気的に接続されている、請求項1に記載のシステム。
  15. 前記第1および第2の金属化層のうちの少なくとも一方は、金、銀、銅、タングステン、スズ、アルミニウム、およびアルミニウム銅のうちの1以上のものを含む、請求項1に記載のシステム。
  16. 前記第1および第2の電気的絶縁層のうちの少なくとも一方は、半導体誘電材料、シリコン酸化物、シリコン窒化物、および厚膜酸化物のうちの1以上のものを含む、請求項1に記載のシステム。
  17. 前記第1および第2の導電性接地面のうちの少なくとも一方は、半導体誘電材料またはシリコンから形成される、請求項1に記載のシステム。
  18. 前記送信機は、前記送信機を介して差動信号を送信するように構成されている、請求項1に記載のシステム。
  19. 前記受信機は、前記受信機を介して差動信号を受信して取り込むように構成されている、請求項1に記載のシステム。
  20. 2000ボルトRMSから6000ボルトRMSの範囲の電圧が前記第1および第2のキャパシタの端から端までに印加されたときに、該キャパシタ中に発生する電界密度が400ボルト/ミクロンを超えないものである、請求項1に記載のシステム。
  21. 前記送信機または前記受信機の少なくとも一部分が、CMOSプロセス、バイポーラCMOSプロセス、およびバイポーラ−CMOS−DMOS(BCD)混在プロセスのうちの1以上のものを用いて組み立てられる、請求項1に記載のシステム。
  22. ポリイミドまたはプラスチックにより少なくとも部分的に封止される、請求項1に記載のシステム。
  23. 前記受信回路は、コモンモード除去(CMR)回路をさらに備える、請求項1に記載のシステム。
  24. 前記駆動回路と前記受信回路との間で、最大300メガビット毎秒のレートでデータを転送するように構成されている、請求項1に記載のシステム。
  25. 高電圧絶縁デュアルキャパシタ通信システムを作成する方法であって、
    距離dtxを隔てて、少なくとも第1の導電性金属化層に配置された、少なくとも第1および第2の通信駆動電極を備える第1のキャパシタを有する送信機を提供するステップであって、前記第1および第2の通信駆動電極は、それらの間に第1の容量Ctxを有し、第1の導電性接地面が、垂直方向に、第1の電気的絶縁層の分だけ、前記第1および第2の通信駆動電極から離され、前記第1の通信駆動電極は、第1のノードを介して駆動入力と動作可能に結合され、駆動回路が、前記駆動入力と動作可能に結合され、前記第1のキャパシタを介して通信駆動信号を送信するように構成されている、送信機を提供するステップと、
    距離drxを隔てて、少なくとも第2の導電性金属化層に配置された、少なくとも第1および第2の通信センス電極を備える第2のキャパシタを有する受信機を提供するステップであって、前記第1および第2の通信センス電極は、それらの間に第2の容量Crxを有し、第2の導電性接地面が、垂直方向に、第2の電気的絶縁層の分だけ、前記第1および第2の通信センス電極から離され、前記第2の通信センス電極は、第2のノードを介してセンス出力と動作可能に結合され、受信回路が、前記センス出力と動作可能に結合され、前記第2のキャパシタによって受信された前記通信駆動信号を受信するように構成されている、受信機を提供するステップと
    を含んでなり、
    前記送信機の前記第1のキャパシタおよび前記受信機の前記第2のキャパシタは、電気的に直列に接続されて、それらの間に配置された電気的接続を介して前記通信駆動信号が転送されることを可能にし、前記第1および第2のキャパシタは、前記送信機と前記受信機との間にガルバニック絶縁を与えるように構成され、前記システムの高電圧絶縁距離は、前記距離dtxおよびdrxの和によって定義され、前記第1のノードと前記第2のノードとの間に発生した電圧が、前記第1のキャパシタと前記第2のキャパシタとの間で分担および分配されるものである、高電圧絶縁デュアルキャパシタ通信システムを作成する方法。
  26. 前記第1および第2の通信駆動電極は、垂直方向に積層され、前記第1の通信駆動電極は、前記第2の通信駆動電極の下方に配置され、前記第1の導電性接地面は、前記第1および第2の通信駆動電極の下方に配置される、請求項25に記載の方法。
  27. 前記第1および第2の通信センス電極は、同一平面内にあり、同一面内に水平方向に配置され、前記第2の導電性接地面は、前記第1および第2の通信センス電極の下方に配置される、請求項25に記載の方法。
  28. 前記第1および第2の通信センス電極は、垂直方向に積層され、前記第1の通信センス電極は、前記第2の通信センス電極の上方に配置され、前記第2の導電性接地面は、前記第1および第2の通信センス電極の下方に配置される、請求項25に記載の方法。
  29. 前記第1および第2の通信駆動電極は、同一平面内にあり、同一面内に水平方向に配置され、前記第1の導電性接地面は、前記第1および第2の通信駆動電極の下方に配置される、請求項25に記載の方法。
  30. 前記送信機および前記受信機は、複数の集積回路(IC)に組み込まれ、前記複数の集積回路(IC)は、少なくとも部分的に封止またはオーバーモールドされて単一パッケージとして形成されている、請求項25に記載の方法。
JP2010046438A 2009-03-03 2010-03-03 高電圧絶縁デュアルキャパシタ通信システム Expired - Fee Related JP5255583B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/397,254 US8188814B2 (en) 2008-02-15 2009-03-03 High voltage isolation dual capacitor communication system
US12/397,254 2009-03-03

Publications (2)

Publication Number Publication Date
JP2010206798A JP2010206798A (ja) 2010-09-16
JP5255583B2 true JP5255583B2 (ja) 2013-08-07

Family

ID=42538710

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010046438A Expired - Fee Related JP5255583B2 (ja) 2009-03-03 2010-03-03 高電圧絶縁デュアルキャパシタ通信システム

Country Status (3)

Country Link
US (1) US8188814B2 (ja)
JP (1) JP5255583B2 (ja)
DE (1) DE102010002486A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8753464B2 (en) * 2004-09-17 2014-06-17 The Curators Of The University Of Missouri Transparent composites and laminates and methods for making

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITTO20070325A1 (it) * 2007-05-11 2008-11-12 St Microelectronics Srl Isolatore galvanico integrato utilizzante trasmissione wireless
US8576930B2 (en) * 2009-07-31 2013-11-05 Stmicoelectronics S.R.L. Receiver for signal communication apparatus and related signal communication apparatus
US20120153964A1 (en) * 2010-12-21 2012-06-21 Analog Devices, Inc. System and method for detecting isolation barrier breakdown
US8643138B2 (en) 2011-06-30 2014-02-04 Silicon Laboratories Inc. High breakdown voltage integrated circuit isolation structure
CN103049152B (zh) * 2011-10-14 2016-06-22 禾瑞亚科技股份有限公司 触摸屏的侦测装置与方法
US8818265B2 (en) * 2012-04-24 2014-08-26 Nxp B.V. Interface for communication between voltage domains
US8867592B2 (en) 2012-05-09 2014-10-21 Nxp B.V. Capacitive isolated voltage domains
DE102012107818A1 (de) * 2012-08-24 2014-03-13 Endress + Hauser Flowtec Ag Schaltung zur Signalübertragung und zur galvanischen Trennung
US8975914B2 (en) * 2012-09-04 2015-03-10 Silicon Laboratories Inc. Isolation receiver
US9337253B2 (en) 2013-03-09 2016-05-10 Microchip Technology Incorporated Method and apparatus for constructing an isolation capacitor in an integrated circuit
US8963622B2 (en) 2013-03-10 2015-02-24 Microchip Technology Incorporated Method and apparatus for generating regulated isolation supply voltage
US8988142B2 (en) * 2013-03-10 2015-03-24 Microchip Technology Incorporated Integrated high voltage isolation using low value capacitors
US9177925B2 (en) 2013-04-18 2015-11-03 Fairfchild Semiconductor Corporation Apparatus related to an improved package including a semiconductor die
US9735112B2 (en) 2014-01-10 2017-08-15 Fairchild Semiconductor Corporation Isolation between semiconductor components
JP2015162753A (ja) * 2014-02-26 2015-09-07 ソニー株式会社 回路、送受信機および通信システム
US9921252B2 (en) 2014-03-30 2018-03-20 Seeo, Inc. High voltage isolation measurement system
US9778325B2 (en) * 2014-07-29 2017-10-03 Infineon Technologies Ag Sensor with micro break compensation
US10536309B2 (en) 2014-09-15 2020-01-14 Analog Devices, Inc. Demodulation of on-off-key modulated signals in signal isolator systems
US10270630B2 (en) 2014-09-15 2019-04-23 Analog Devices, Inc. Demodulation of on-off-key modulated signals in signal isolator systems
US9680528B2 (en) 2014-10-28 2017-06-13 Nxp B.V. Communication between capacitive-isolated devices
US9998301B2 (en) * 2014-11-03 2018-06-12 Analog Devices, Inc. Signal isolator system with protection for common mode transients
US9531376B2 (en) * 2015-05-29 2016-12-27 Silicon Laboratories Inc. Solid state relay using capacitive isolation
CN110063006B (zh) 2016-10-13 2021-12-03 亚德诺半导体无限责任公司 用于跨越隔离屏障传输功率的系统和方法
US10930604B2 (en) 2018-03-29 2021-02-23 Semiconductor Components Industries, Llc Ultra-thin multichip power devices
EP3598409B1 (en) 2018-07-16 2021-03-10 Melexis Technologies NV Transceiver with galvanic isolation means
US11018660B2 (en) 2018-09-07 2021-05-25 Analog Devices Global Unlimited Company Multi-mode feedback control through digital isolator
US11533027B2 (en) 2019-10-18 2022-12-20 Analog Devices, Inc. Low power receiver circuit for isolated data communications
EP4356425A1 (en) 2021-06-18 2024-04-24 Nunami Inc. Devices, systems, and methods for serial communication over a galvanically isolated channel

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8303441A (nl) 1983-10-07 1985-05-01 Philips Nv Geintegreerde schakeling met komplementaire veldeffekttransistors.
US4989127A (en) 1989-05-09 1991-01-29 North American Philips Corporation Driver for high voltage half-bridge circuits
US5561393A (en) 1992-02-03 1996-10-01 Fuji Electric Co., Ltd. Control device of semiconductor power device
US5444600A (en) 1992-12-03 1995-08-22 Linear Technology Corporation Lead frame capacitor and capacitively-coupled isolator circuit using the same
JPH07161992A (ja) 1993-10-14 1995-06-23 Fuji Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
US5693971A (en) 1994-07-14 1997-12-02 Micron Technology, Inc. Combined trench and field isolation structure for semiconductor devices
US5625265A (en) 1995-06-07 1997-04-29 Kollmorgen Corporation Compact, high efficiency electronic motor controller with isolated gate drive for power transistors
US5693871A (en) 1996-07-12 1997-12-02 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Low differential pressure generator
US6137827A (en) 1997-04-22 2000-10-24 Silicon Laboratories, Inc. Isolation system with digital communication across a capacitive barrier
US6215377B1 (en) 1998-05-26 2001-04-10 Microsubstrates Corporation Low cost wideband RF port structure for microwave circuit packages using coplanar waveguide and BGA I/O format
US6167475A (en) 1998-07-06 2000-12-26 International Business Machines Corporation Data transfer method/engine for pipelining shared memory bus accesses
JP3419369B2 (ja) 1999-02-15 2003-06-23 株式会社村田製作所 非可逆回路素子
US6320532B1 (en) 1999-05-27 2001-11-20 Rosemount Inc. Low power radar level transmitter having reduced ground loop errors
EP1292027B1 (en) * 2000-05-18 2011-07-13 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device
JP4089143B2 (ja) 2000-08-30 2008-05-28 三菱電機株式会社 電力用半導体装置
US6489850B2 (en) 2001-03-16 2002-12-03 International Business Machines Corporation Crosstalk suppression in differential AC coupled multichannel IC amplifiers
US7016490B2 (en) 2001-05-21 2006-03-21 Conexant Systems, Inc. Circuit board capacitor structure for forming a high voltage isolation barrier
US6538313B1 (en) 2001-11-13 2003-03-25 National Semiconductor Corporation IC package with integral substrate capacitor
US6661079B1 (en) * 2002-02-20 2003-12-09 National Semiconductor Corporation Semiconductor-based spiral capacitor
EP1355316B1 (en) 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
JP3819807B2 (ja) 2002-05-22 2006-09-13 株式会社日立製作所 絶縁駆動型インバータ装置
US6944009B2 (en) 2003-02-11 2005-09-13 Oplink Communications, Inc. Ultra broadband capacitor assembly
EP1594164B1 (en) 2003-02-14 2012-05-09 Hitachi, Ltd. Integrated circuit for driving semiconductor device
US7379037B2 (en) 2003-03-26 2008-05-27 Ngk Insulators, Ltd. Display apparatus, method of driving display apparatus, electron emitter, method of driving electron emitter, apparatus for driving electron emitter, electron emission apparatus, and method of driving electron emission apparatus
US6960945B1 (en) 2003-05-15 2005-11-01 Wayne Bonin High-performance drive circuitry for capacitive transducers
US6992387B2 (en) 2003-06-23 2006-01-31 Intel Corporation Capacitor-related systems for addressing package/motherboard resonance
US7136274B2 (en) * 2004-10-28 2006-11-14 Motorola, Inc. Embedded multilayer printed circuit
US20060095639A1 (en) 2004-11-02 2006-05-04 Guenin Bruce M Structures and methods for proximity communication using bridge chips
JP2006211070A (ja) 2005-01-26 2006-08-10 Hirose Electric Co Ltd 多層配線基板
US7236041B2 (en) 2005-08-01 2007-06-26 Monolithic Power Systems, Inc. Isolated gate driver circuit for power switching devices
KR100814904B1 (ko) 2005-12-06 2008-03-19 한국전자통신연구원 칩 내부 회로 간의 데이터 전송을 위한 통신 시스템
KR100653653B1 (ko) 2005-12-12 2006-12-06 한국전자통신연구원 수십㎓ 대역에서 rf의 진행방향을 변경할 수 있도록개선된 코플래너 웨이브가이드 및 이를 적용한 광통신용모듈
US9019057B2 (en) 2006-08-28 2015-04-28 Avago Technologies General Ip (Singapore) Pte. Ltd. Galvanic isolators and coil transducers
US7741896B2 (en) * 2008-02-15 2010-06-22 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. High voltage drive circuit employing capacitive signal coupling and associated devices and methods
US7741935B2 (en) * 2008-02-15 2010-06-22 Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. High voltage isolation semiconductor capacitor digital communication device and corresponding package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8753464B2 (en) * 2004-09-17 2014-06-17 The Curators Of The University Of Missouri Transparent composites and laminates and methods for making

Also Published As

Publication number Publication date
JP2010206798A (ja) 2010-09-16
US8188814B2 (en) 2012-05-29
DE102010002486A1 (de) 2010-09-09
US20090206960A1 (en) 2009-08-20

Similar Documents

Publication Publication Date Title
JP5255583B2 (ja) 高電圧絶縁デュアルキャパシタ通信システム
US7741896B2 (en) High voltage drive circuit employing capacitive signal coupling and associated devices and methods
US9007141B2 (en) Interface for communication between voltage domains
US7545059B2 (en) Chip-scale coils and isolators based thereon
US9761545B2 (en) Isolator and method of manufacturing isolator
US8093983B2 (en) Narrowbody coil isolator
US10529796B2 (en) Galvanic isolation device
US6407432B1 (en) Semiconductor device
US8049331B2 (en) Structure and method for forming a capacitively coupled chip-to-chip signaling interface
US20070001704A1 (en) Method and apparatus for equalization of connection pads
US7741935B2 (en) High voltage isolation semiconductor capacitor digital communication device and corresponding package
CN1104373A (zh) 用于降低串音以改进芯片外的选择性的互连结构
EP3783646A2 (en) Single chip signal isolator
CN112996226A (zh) 带有浮动顶板的单片背对背隔离元件
CN111312696B (zh) 一种用于提高数字隔离器芯片耐压值的隔离电容
US20240170476A1 (en) Integrated circuit providing galvanic isolation and device including the same
CN220963342U (zh) 一种电容单元、滤波电路及芯片
US20220209750A1 (en) Quality factor of a parasitic capacitance
WO2021081728A1 (zh) 一种半导体器件及其制造方法
CN111326496A (zh) 隔离电容及隔离电路
CN111312897A (zh) 隔离电容及隔离电路
Hashimoto et al. 4-kV 100-Mbps monolithic isolator on SOI with multi-trench isolation for wideband network
Franzon Use of ac coupled interconnect in contactless packaging

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20110712

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120522

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130408

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130416

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130419

R150 Certificate of patent or registration of utility model

Ref document number: 5255583

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160426

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees