JP5253093B2 - データ処理装置及び方法 - Google Patents

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Description

本発明は、入力シンボルを、ＯＦＤＭ（Orthogonal Frequency Division Multiplexed:直交周波数分割多重）シンボルのサブキャリア信号にマッピングするデータ処理装置に関する。
本発明はまた、ＯＦＤＭシンボルの所定の数のサブキャリア信号から受信されたシンボルを、出力シンボルストリームにマッピングするデータ処理装置にも関する。
本発明の実施の形態は、ＯＦＤＭ送信装置／受信装置を提供し得る。
ＤＶＢ−Ｔ（Digital Video Broadcasting-Terrestrial）規格は、直交周波数分割多重（ＯＦＤＭ）を利用して、ビデオ画像及び音声を表すデータを、放送無線通信信号を介して受信装置に送信する。ＤＶＢ−Ｔ規格には、２つの周知のモードがあり、これらは２Ｋモード及び８Ｋモードとして知られている。２Ｋモードは２０４８のサブキャリアを提供し、一方、８Ｋモードは８１９２のサブキャリアを提供する。同様に、ＤＶＢ−Ｈ（Digital Video Broadcasting-Handheld）規格には、４Ｋモードが提供され、この４Ｋモードにおいては、サブキャリアの数は４０９６である。
ＤＶＢ−Ｔ２のために提案された、ＬＤＰＣ（Low Density Parity Check：低密度パリティチェック）／ＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号化等の誤り訂正符号化方式は、通信により生じるシンボル値のノイズ及び劣化が非相関であるときに、より良好に動作する。地上放送チャネルは、相関フェージングにより、時間領域及び周波数領域の両方において悪影響を受ける可能性がある。したがって、符号化されたシンボルを、ＯＦＤＭシンボルの別々のサブキャリア信号にできるだけ分離することにより、誤り訂正符号化方式の性能を向上させることができる。したがって、ＤＶＢ−Ｔ又はＤＶＢ−Ｈを用いて送信されるデータの品位を改善するために、入力データシンボルがＯＦＤＭシンボルのサブキャリア信号にマッピングされるように、入力データシンボルをインタリーブするためのシンボルインタリーバが設けられる。このようなシンボルインタリーバは、アドレス生成部と、インタリーバメモリとを有する。このインタリーバは、ＯＦＤＭシンボルのサブキャリア信号にマッピングするためのデータシンボルをインタリーバメモリに読み込み、当該データシンボルを、読み込みの順序とは異なる、アドレス生成部により生成されたアドレスのセットによって規定された順序でインタリーバメモリからサブキャリア信号に読み出すように構成される。２Ｋモード及び８Ｋモードの場合、ＤＶＢ−Ｔ規格では、マッピングのためのアドレスを生成する構成が開示されている。同様に、ＤＶＢ−Ｈ規格の４Ｋモードの場合、マッピングのためのアドレスを生成する構成が提供されており、また、このマッピングを実行するためのアドレス生成部が、下記特許文献１において開示されている。このアドレス生成部は、擬似乱数ビット列を生成する線形フィードバックシフトレジスタと、置換回路とを有する。置換回路は、アドレスを生成するために、線形フィードバックシフトレジスタの保持データの順序を置換する。アドレスは、入力データシンボルをサブキャリア信号のうちの１つにマッピングするために、入力データシンボルをインタリーバメモリに書き込む／インタリーバメモリから読み出すための、インタリーバメモリの記憶場所を示す情報を提供する。同様に、受信装置におけるアドレス生成部は、データシンボルを読み出して出力データストリームを形成するために、ＯＦＤＭシンボルのサブキャリアから受信したデータシンボルをインタリーバメモリに書き込む／インタリーバメモリから読み出すためのアドレスを生成するように構成される。
欧州特許出願公開第１６６２７３９号明細書 国際公開第２００６／１３６８８３号パンフレット 米国特許出願公開第２００７／０２５０７４２号明細書 欧州特許出願公開第１４６３２５６号明細書 米国特許出願公開第２００６／０２８２７１２号明細書 国際公開第２００５／０９１５０９号パンフレット ETSI発行、"Digital Video Broadcasting (DVB);Framing structure, channel coding and modulation for digital terrestrial television"、ETSI EN 300 744 V1.4.1、2001年1月 Imed Ben Dhaou、Laszlo Horvath、"Performance analysis and low power VLSI implementation of DVB-T receiver"、［online］、1999年3月4日、［2008年3月11日検索］、インターネット<URL : http://signal.uu.se/Courses/Semabstracts/ofdm2.pdf>
ＤＶＢ−Ｔ２として知られる、地上ディジタルビデオ放送規格のさらなる発展に従い、データ送信を改善したい、より具体的には、データシンボルをＯＦＤＭシンボルのサブキャリア信号にインタリーブするための改善された構成を提供したいという要望がある。
本発明の一態様によれば、データ処理装置が提供される。当該データ処理装置は、送信すべき入力データシンボルを、ＯＦＤＭシンボルの所定の数のサブキャリア信号にマッピングするように構成される。当該データ処理装置は、前記ＯＦＤＭシンボルの前記サブキャリア信号にマッピングするための所定の数のデータシンボルをインタリーバメモリに読み込み、当該データシンボルを前記インタリーバメモリから前記サブキャリア信号に読み出してマッピングを実行するインタリーバを具備する。前記読み出しは、前記読み込みの順序とは異なる順序で行われ、この順序はアドレスのセットにより規定される。これにより、前記データシンボルが前記サブキャリア信号にインタリーブされる。当該データ処理装置は、前記アドレスのセットを生成するアドレス生成部を有する。アドレスは、前記入力データシンボルを前記サブキャリア信号にマッピングするために、前記入力データシンボル毎に生成される。前記アドレス生成部は、線形フィードバックシフトレジスタと、置換回路と、制御部とを有する。前記線形フィードバックシフトレジスタは、所定数のレジスタ段を有し、生成多項式に従って擬似ランダムビット列を生成する。前記置換回路は、前記ＯＦＤＭシンボルの前記サブキャリア信号のうちの１つのアドレスを形成するために、前記レジスタ段の保持データを受信し、前記レジスタ段に存在するビットを置換コードに従って置換する。前記制御部は、アドレスチェック回路と共に動作して、前記生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成する。前記所定の最大有効アドレスは、約４０００であり、前記線形フィードバックシフトレジスタは１１段のレジスタ段、及び当該各線形フィードバックシフトレジスタのための生成多項式
Figure 0005253093
を有し、前記置換コードは、１つの付加的なビットを用いて、１２ビットのアドレスを形成する。当該データ処理装置は、前記置換回路が、前記アドレスのセットを生成するために、前記レジスタ段の前記ビットの順序を置換する前記置換コードを、ＯＦＤＭシンボル毎に変更することを特徴とする。
本発明の実施形態は、送信するデータシンボルを、約４０００のサブキャリア信号を有するＯＦＤＭシンボルにマッピングするシンボルインタリーバとして動作可能なデータ処理装置を提供することができ、このデータ処理装置により、データ通信の品位を改善することができる。この改善は、線形フィードバックシフトレジスタに存在するビットの順序を変更するために用いられる置換コードを、ＯＦＤＭシンボル毎に変更する結果として提供される。例えば、用いられる置換コードは、複数のＯＦＤＭシンボルのそれぞれに対して循環される、異なる置換コードのシーケンスのうちの１つであってもよい。結果として、入力データストリームにおける連続したデータビット又は順序の近いデータビットが、ＯＦＤＭシンボルの同じサブキャリア信号にマッピングされる可能性が低減されることで、誤り訂正符号化をより効率的に実行できるという改善が提供される。
一実施形態では、前記サブキャリア信号の数は、２０００〜４０９６の値であり得る。さらに、前記ＯＦＤＭシンボルは、既知のシンボルを搬送するように構成されたパイロットサブキャリアを有してもよい。前記所定の最大有効アドレスは、前記ＯＦＤＭシンボルに存在する前記パイロットサブキャリアの数に依存してもよい。したがって、４Ｋモードのために、例えばＤＶＢ−Ｔ２、ＤＶＢ−２又はＤＶＢ−Ｈ等のＤＶＢ規格のための効率的なシンボルインタリーバを提供することができる。
一実施形態では、前記異なる置換コードのシーケンスは、以下の表
Figure 0005253093
に規定された置換コードに従って、ｎ番目の前記レジスタ段に存在するビットＲ’ｉ［ｎ］から、ｉ番目のデータシンボルについての１２ビットのアドレスＲｉ［ｎ］を生成する。
前記置換コードのシーケンスは、任意の数の置換コードを含んでもよいが、一実施形態では、２つの置換コードがある。一実施形態では、この２つの置換コードは、以下の表に示すものである。
Figure 0005253093
Figure 0005253093
例えば、複数の動作モードのうちの１つとして、約４０００のサブキャリア信号を提供してもよい。この４０００のサブキャリア信号は、前記複数の動作モードのうちの任意の動作モードのＯＦＤＭシンボルにおけるサブキャリア信号の最大数の半数以下である。前記入力データシンボルを、第１のＯＦＤＭシンボルにマッピングするための第１のセットの入力データシンボルと、第２のＯＦＤＭシンボルにマッピングするための第２のセットの入力データシンボルとに分割してもよく、又はこのような２つのセットとして見なしてもよい。前記データ処理装置は、前記第１のセットの入力データシンボル及び前記第２のセットの入力データシンボルの両方を、奇数インタリーブ処理に従ってインタリーブしてもよい。前記奇数インタリーブ処理は、前記第１のセットの入力データシンボルの並び順に従って、当該第１のセットの入力データシンボルを前記インタリーバメモリの第１の部分に書き込み、前記異なる置換コードのシーケンスのうちの１つの置換コードにより生成された前記アドレスのセットによって規定された順序に従って、前記第１のセットの入力データシンボルを前記インタリーバメモリの第１の部分から前記第１のＯＦＤＭシンボルの前記サブキャリア信号に読み出し、前記第２のセットの入力データシンボルの並び順に従って、当該第２のセットの入力データシンボルを前記インタリーバメモリの第２の部分に書き込み、前記異なる置換コードのシーケンスのうちの別の置換コードによって規定された順序に従って、前記第２のセットの入力データシンボルを前記インタリーバメモリの第２の部分から前記第２のＯＦＤＭシンボルの前記サブキャリア信号に読み出すことを含む。
前記第１のＯＦＤＭシンボルは、奇数ＯＦＤＭシンボルであってよく、前記第２のＯＦＤＭシンボルは、偶数ＯＦＤＭシンボルであってよい。
ＤＶＢ−Ｔの場合は２Ｋモード及び８Ｋモード、ＤＶＢ−Ｈの場合には４Ｋモードで動作するいくつかの従来のＯＦＤＭ送信装置及び受信装置では、送信装置及び受信装置において２つのシンボルインタリーブ処理が用いられる。１つは偶数ＯＦＤＭシンボルのための処理、もう１つは奇数ＯＦＤＭシンボルのための処理である。しかしながら、ＤＶＢ−Ｔの２Ｋシンボルインタリーバ及び８Ｋシンボルインタリーバ、及びＤＶＢ−Ｈの４Ｋシンボルインタリーバのために設計されたインタリーブ方式は、偶数シンボルよりも奇数シンボルに対してより良好に動作することが分析によって示されている。本発明の実施形態は、送信装置／受信装置が最大数のサブキャリアを有するモードでない限り、奇数シンボルインタリーブ処理だけが用いられるように構成される。したがって、複数の動作モードのうちの１つにおける、ＯＦＤＭシンボルのサブキャリアによって搬送可能なデータシンボルの数が、ＯＦＤＭシンボル当たりのデータ保持サブキャリアの数が最大となる動作モードにおいて搬送可能なデータシンボルの数の半数以下である場合、ＯＦＤＭシンボルの送信装置及び受信装置のインタリーバは、第１のセットのデータシンボル及び第２のセットのデータシンボルの両方を、奇数インタリーブ処理を用いてインタリーブするように構成される。インタリーバは、第１のセットのデータシンボル及び第２のセットのデータシンボルの両方を、奇数インタリーブ処理を用いてＯＦＤＭシンボルにインタリーブするため、当該インタリーバは、インタリーバメモリの別々の部分を用いて、データシンボルの書き込み及び読み出しを行う。したがって、インタリーバが、奇数インタリーブ処理及び偶数インタリーブ処理を用いて、利用可能なメモリを利用して、第１のセットのデータシンボル及び第２のセットのデータシンボルを連続した第１のＯＦＤＭシンボル及び第２のＯＦＤＭシンボルにインタリーブする例と比較すると、奇数インタリーブ処理のみの場合、用いられるメモリ容量は、ＯＦＤＭシンボルによって搬送することができるデータシンボルの数の２倍となる。これは、奇数インタリーブ処理及び偶数インタリーブ処理を用いる、ＯＦＤＭシンボル当たりのデータシンボルの数が最大となるモードにおいて、ＯＦＤＭシンボルにおいて一度に搬送可能なデータシンボルの数のメモリ条件と比較される。しかしながら、この最大動作モードにおけるＯＦＤＭシンボル当たりのサブキャリアの数は、ＯＦＤＭシンボル当たりのサブキャリアの数が２番目に多い任意の他の動作モードにおける、ＯＦＤＭシンボル当たりの２番目に多いサブキャリアの最大数の２倍である。
したがって、いくつかの実施形態によれば、動作モードのうちのいずれかにおいて、前記入力データシンボルを搬送するために利用可能な、前記ＯＦＤＭシンボルの前記サブキャリア信号で搬送することができる入力データシンボルの最大数に従って、最小限のサイズのインタリーバメモリを提供することができる。
いくつかの実施形態では、ＯＦＤＭシンボル当たりの最大数のサブキャリア信号を提供する動作モードは、３２Ｋモードである。他のモードは、１Ｋモード、２Ｋモード、４Ｋモード、８Ｋモード及び１６Ｋモードのうちの１つ又は複数を含む。したがって、上記説明から理解されるように、３２Ｋモードでは、奇数インタリーブ処理及び偶数インタリーブ処理の両方を用いてデータシンボルがインタリーブされるので、インタリーバメモリのサイズは、３２Ｋのデータシンボルに対応するためにちょうど十分なサイズである。しかしながら、１６Ｋモード及び他のいずれかのモードの場合、奇数インタリーブ処理のみが用いられるので、１６Ｋモードでは３２Ｋシンボルのメモリサイズに等しいメモリサイズが必要とされ、４Ｋモードでは８Ｋシンボルのメモリサイズに等しいメモリサイズが必要とされ、２Ｋモードでは４Ｋシンボルのメモリサイズに等しいメモリサイズが必要とされる。
本発明の種々の態様及び特徴が、添付の特許請求の範囲において規定される。本発明のさらなる態様は、送信する入力シンボルを、ＯＦＤＭシンボルの所定の数のサブキャリア信号にマッピングする方法及び送信装置を含む。
これより、本発明の実施形態を、添付の図面を参照して、例示としてのみ説明する。図面において、同様の部分には対応する参照符号が付される。
以下の説明は、本発明の実施形態の技術によるシンボルインタリーバの動作を説明するために提供されるが、このシンボルインタリーバは他のモード、他のＤＶＢ規格及び他のＯＦＤＭシステムと共に用いることができることを理解されたい。
図１は、ＤＶＢ−Ｔ２規格に従って、例えばビデオ画像及び音声信号を送信するために用いることができる符号化ＯＦＤＭ（Coded OFDM:ＣＯＦＤＭ）送信装置の例示的なブロック図を示す。図１では、プログラムソースが、ＣＯＦＤＭ送信装置によって送信されるべきデータを生成する。ビデオ符号化部２、音声符号化部４及びデータ符号化部６は、送信されるべきビデオデータ、音声データ及び他のデータを生成し、これらのデータはプログラムマルチプレクサ１０に供給される。プログラムマルチプレクサ１０の出力は、ビデオデータ、音声データ及び他のデータを送信するために必要な他の情報と多重化された多重化ストリームを形成する。マルチプレクサ１０は、接続チャネル１２上にストリームを供給する。このような多重化ストリームは、種々の異なるブランチＡ、Ｂ等に供給されるように、多数存在してもよい。簡潔にするために、ブランチＡのみを説明する。
図１に示すように、ＣＯＦＤＭ送信装置２０は、多重適応化／エネルギー拡散ブロック２２においてストリームを受信する。多重適応化／エネルギー拡散ブロック２２は、データをランダム化し、適切なデータを、ストリームの誤り訂正符号化を実行する前方誤り訂正符号化部２４に供給する。ビットインタリーバ２６は、符号化されたデータビットをインタリーブするために設けられる。この符号化されたデータビットは、ＤＶＢ−Ｔ２の例の場合、ＬＤＰＣ／ＢＣＨ符号化部の出力である。ビットインタリーバ２６からの出力は、ビットコンステレーションマッピング部２８に供給される。ビットコンステレーションマッピング部２８は、ビットのグループを、符号化データビットを搬送するために用いられるコンステレーションポイントにマッピングする。ビットコンステレーションマッピング部２８からの出力は、実成分及び仮想成分を表すコンステレーションポイントラベルである。コンステレーションポイントラベルは、用いられる変調方式に応じて、２つ以上のビットから形成されたデータシンボルを表す。これらはデータセルと呼ばれる。これらのデータセルは、タイムインタリーバ３０を通過する。タイムインタリーバ３０は、複数のＬＤＰＣ符号語から得られたデータセルをインタリーブする。
データセルは、図１においてブランチＢ等によって生成されたデータセルと共に、他のチャネル３１を介して、フレームビルダ３２によって受信される。その後、フレームビルダ３２は、多数のデータセルを、ＣＯＦＤＭシンボルで搬送されるべきシーケンスに形成する。ここで、ＣＯＦＤＭシンボルは、複数のデータセルを有し、各データセルはサブキャリアのうちの１つにマッピングされる。サブキャリアの数は、システムの動作モードに依存して、１Ｋ、２Ｋ、４Ｋ、８Ｋ、１６Ｋ又は３２Ｋ等があり、これらは、例えば以下の表の例に従って、それぞれ異なる数のサブキャリアを提供する。
Figure 0005253093
したがって、一例では、４Ｋモードの場合のサブキャリアの数は３０２４である。ＤＶＢ−Ｔ２システムの場合、ＯＦＤＭシンボル当たりのサブキャリアの数は、パイロットキャリア及び他の予備のキャリアの数に依存して変化する。したがって、ＤＶＢ−Ｔ２では、ＤＶＢ−Ｔとは異なり、データを搬送するためのサブキャリアの数は固定されない。放送業者は、１Ｋ、２Ｋ、４Ｋ、８Ｋ、１６Ｋ、３２Ｋの動作モードのうちの１つを選択することができる。これらの動作モードは、ＯＦＤＭシンボル当たりのデータのための、或る範囲のサブキャリアをそれぞれ提供することができる。これらの動作モードのそれぞれについて、利用可能なサブキャリアの最大数は、それぞれ１０２４、２０４８、４０９６、８１９２、１６３８４、３２７６８である。ＤＶＢ−Ｔ２では、物理層フレームは、多数のＯＦＤＭシンボルからなる。典型的には、フレームは、１つ又は複数のプリアンブル又はＰ２ＯＦＤＭシンボルで開始され、これらの次に、ＯＦＤＭシンボルを搬送する複数のペイロードが続く。この物理層フレームの終端は、フレームクローズシンボルによってマークされる。各動作モードについて、サブキャリアの数は各シンボルのタイプによって異なり得る。さらに、サブキャリアの数は、帯域幅の拡大が選択されたか否か、トーンリザベーションが可能となっているか否か、及び、どのパイロットサブキャリアパターンが選択されたかに応じてそれぞれ異なり得る。したがって、ＯＦＤＭシンボル当たりの特定の数のサブキャリアを一般化することは難しい。しかしながら、周波数インタリーバは、各モードについて、サブキャリアの数が、所与のモードの場合のサブキャリアの最大利用可能数以下であるいかなるシンボルもインタリーブすることができる。例えば、１Ｋモードでは、インタリーバは、サブキャリアの数が１０２４以下のシンボルに対して動作し、１６Ｋモードでは、サブキャリアの数が１６３８４以下のシンボルに対して動作する。
その後、各ＣＯＦＤＭシンボルで搬送されるべきデータセルのシーケンスは、シンボルインタリーバ３３に送られる。その後、ＣＯＦＤＭシンボルビルダブロック３７によって、パイロット信号及び埋込信号形成部３６によって供給されたパイロット信号及び同期信号が挿入され、ＣＯＦＤＭシンボルが生成される。その後、ＯＦＤＭ変調部３８が、時間領域においてＯＦＤＭシンボルを形成し、このＯＦＤＭシンボルは、シンボル間にガードインターバルを生成するためのガード挿入処理部４０に供給され、その後、ディジタル−アナログ変換部４２に供給され、最後に、ＲＦフロントエンド４４内のＲＦ増幅部に供給され、その結果、ＣＯＦＤＭ送信装置によってアンテナ４６から放送される。
上述したように、本発明の実施形態は、ＯＦＤＭサブキャリア信号に対するデータシンボルの準最適マッピングを提供する装置を提供する。例示的な技術によれば、シミュレーション分析により検証された置換コード及び生成多項式に従って、ＣＯＦＤＭサブキャリア信号に対する入力データシンボルの最適なマッピングを達成するために、シンボルインタリーバが提供される。
図２に示すように、本発明の実施形態の技術を例示的に説明するために、ビットコンステレーションマッピング部２８及びフレームビルダ３２のより詳細な例示的な説明が提供される。ビットインタリーバ２６からチャネル６２を介して受信されたデータビットは、変調方式により提供されるシンボル当たりのビット数に応じてグループ化され、データセルにマッピングされるビットのセットとなる。このビットのグループは、データワードを形成し、データチャネル６４を介して、並行してマッピング処理部６６に供給される。その後、マッピング処理部６６は、事前に割り当てられたマッピングに従って、データシンボルのうちの１つを選択する。コンステレーションポイントは、フレームビルダ３２への入力のセットのうちの１つとして出力チャネル２９に提供される実成分及び仮想成分によって表現される。
フレームビルダ３２は、ビットコンステレーションマッピング部２８からチャネル２９を介して、他のチャネル３１からのデータセルと共にデータセルを受信する。各ＣＯＦＤＭシンボルのセルは、多数のＣＯＦＤＭセルシーケンスからなるフレームを構築した後、アドレス生成部１０２によって生成された書き込みアドレス及び読み出しアドレスに従って、インタリーバメモリ１００に書き込まれ、インタリーバメモリ１００から読み出される。適切なアドレスを生成することにより、書き込み及び読み出しの順序に従って、データセルのインタリーブが達成される。アドレス生成部１０２及びインタリーバメモリ１００の動作は、図３、図４及び図５を参照して、より詳細に説明される。その後、インタリーブされたデータセルは、パイロット信号／埋込信号形成部３６から受信されたパイロット信号及び同期シンボルと結合されてＯＦＤＭシンボルビルダ３７に供給され、ＣＯＦＤＭシンボルを形成し、このＣＯＦＤＭシンボルは、上述のようにＯＦＤＭ変調部３８に供給される。
［インタリーバ］
図３は、シンボルをインタリーブするための本発明の実施形態の技術を説明する、シンボルインタリーバ３３の部分の一例を提供する。図３では、フレームビルダ３２からの入力データセルがインタリーバメモリ１００に書き込まれる。データセルは、アドレス生成部１０２によりチャネル１０４を介して供給された書き込みアドレスに従って、インタリーバメモリ１００に書き込まれ、アドレス生成部１０２によりチャネル１０６を介して供給された読み出しアドレスに従って、インタリーバメモリ１００から読み出される。アドレス生成部１０２は、以下に説明するように、ＣＯＦＤＭシンボルが奇数であるか偶数であるかに応じて、書き込みアドレス及び読み出しアドレスを生成する。ＣＯＦＤＭシンボルが奇数であるか偶数であるかは、チャネル１０８から供給された信号により、選択されたモードに応じて識別される。選択されたモードは、チャネル１１０から供給された信号により識別される。上述のように、モードは、１Ｋモード、２Ｋモード、４Ｋモード、８Ｋモード、１６Ｋモード、３２Ｋモードのうちの１つであり得る。インタリーバメモリ１００の例示的な実施態様を提供する図４を参照して以下に説明するように、書き込みアドレス及び読み出しアドレスは、奇数ＯＦＤＭシンボルと偶数ＯＦＤＭシンボルとについて別々に生成される。
図４に示す例では、上側部分において、送信装置におけるインタリーバ３３のインタリーバメモリ１００の動作が説明され、下側部分において、受信装置におけるデインタリーバのデインタリーバメモリ３４０の動作が説明される。インタリーバメモリ１００及びデインタリーバメモリ３４０は、動作の理解を容易にするために、共に図４に示される。図４に示すように、インタリーバメモリ１００とデインタリーバ３４０メモリとの間の、他の装置及び通信チャネルを介した通信の表現は簡略化され、インタリーバメモリ１００とデインタリーバメモリ３４０との間の部分１４０として表現される。以下において、インタリーバメモリ１００の動作を説明する。
図４は、４つの入力データセルを、ＣＯＦＤＭシンボルの４つのサブキャリア信号にインタリーブする例のみを示すが、図４において説明される技術は、１Ｋモードの場合の７５６、２Ｋモードの場合の１５１２、４Ｋモードの場合の３０２４、８Ｋモードの場合の６０４８、１６Ｋモードの場合の１２０９６、及び３２Ｋモードの場合の２４１９２等、より多くの数のサブキャリアに拡大適用され得ることは理解されるであろう。
図４に示すインタリーバメモリ１００の入力アドレス及び出力アドレスの指定は、奇数シンボルの場合と、偶数シンボルの場合とについて示される。偶数ＣＯＦＤＭシンボルの場合、データセルは入力チャネルから取得され、アドレス生成部１０２によってＣＯＦＤＭシンボル毎に生成されたアドレスのシーケンス１２０に従ってインタリーバメモリ１２４．１に書き込まれる。この書き込みアドレスは、上述のように、インタリーブが書き込みアドレスのシャッフルによって達成されるように、偶数シンボルに適用される。したがって、各インタリーブされたシンボルについて、ｙ（ｈ（ｑ））＝ｙ’（ｑ）である。
奇数シンボルの場合、インタリーバメモリ１２４．１と同じインタリーバメモリ１２４．２が用いられる。しかし、図４に示すように、奇数シンボルの場合、書き込み順序１３２は、前の偶数シンボル１２６の読み出しに用いられるアドレスシーケンスと同じアドレスシーケンスである。この特徴により、奇数シンボルインタリーバ及び偶数シンボルインタリーバの実施態様は、所与のアドレスに対する読み出し動作が書き込み動作の前に行われる場合、１つのインタリーバメモリ１００のみを用いることができる。奇数シンボルの場合にインタリーバメモリ１２４に書き込まれたデータセルは、その後、次の偶数ＣＯＦＤＭシンボルの場合に、アドレス生成部１０２によって生成されたシーケンス１３４で読み出され、以下同様に処理される。したがって、シンボルにつき１つのアドレスだけが生成され、奇数／偶数ＣＯＦＤＭシンボルについての書き込み及び読み出しは並行して実行される。
要約すると、図４に表現されるように、すべてのアクティブなサブキャリアについてアドレスのセットＨ（ｑ）が計算されると、入力ベクトルＹ’＝（ｙ０’、ｙ１’、ｙ２’…ｙＮｍａｘ−１’）が処理されて、インタリーブされたベクトルＹ’＝（ｙ０、ｙ１、ｙ２…ｙＮｍａｘ−１）が生成される。このインタリーブされたベクトルＹ’＝（ｙ０、ｙ１、ｙ２…ｙＮｍａｘ−１）は、以下の式によって定義される。

偶数シンボルの場合：ｙＨ（ｑ）＝ｙ’ｑ（ｑ＝０，…，Ｎｍａｘ−１）
奇数シンボルの場合：ｙｑ＝ｙ’Ｈ（ｑ）（ｑ＝０，…，Ｎｍａｘ−１）
言い換えれば、偶数ＯＦＤＭシンボルの場合、入力ワードは、置換された順序でメモリに書き込まれ、並び順で読み出されるが、奇数シンボルの場合、並び順で書き込まれ、置換された順序で読み出される。上記の場合、置換Ｈ（ｑ）は、以下の表によって定義される。
Figure 0005253093
図４に示すように、デインタリーバメモリ３４０は、インタリーバ３３のアドレス生成部と等価のアドレス生成部によって生成された、アドレス生成部１０２により生成されたアドレスのセットと同じアドレスのセットを、書き込みアドレスと読み出しアドレスとを逆転させて適用することにより、インタリーバ１００によって適用されたインタリーブを逆転させる。したがって、偶数シンボルの場合、書き込みアドレス３４２は並び順であり、読み出しアドレス３４４は、アドレス生成部によって提供される。これに対して、奇数シンボルの場合、書き込み順序３４６は、アドレス生成部によって生成されたアドレスのセットから規定され、読み出し順序３４８は並び順である。
［４Ｋモードにおけるアドレス生成］
４Ｋモードにおける置換関数Ｈ（ｑ）の生成に用いられるアルゴリズムの概略ブロック図が、図５に示される。図５では、０〜４０９５のアドレスを生成するために、１２段のレジスタ段２００と、生成多項式に従ってシフトレジスタ段２００に接続されたｘｏｒゲート２０２とにより、線形フィードバックシフトレジスタが形成される。したがって、レジスタ段２００の保持データに従って、レジスタ段Ｒ［０］、及びレジスタ段Ｒ［２］の保持データをｘｏｒ演算することにより、シフトレジスタの次のビットがｘｏｒゲート２０２の出力から提供される。生成多項式に従って、レジスタ段２００の保持データから、擬似ランダムビット列が生成される。しかしながら、説明したように、４Ｋモード用のアドレスを生成するために、置換回路２１０が設けられ、この置換回路２１０は、その出力において、シフトレジスタ２００内のビットの順序を順序Ｒ’ｉ［ｎ］から順序Ｒｉ［ｎ］に効果的に置換する。その後、置換回路２１０の出力からの１１個のビットは、接続チャネル２１２に供給される。接続チャネル２１２には、チャネル２１４を介して、トグル回路２１８によって提供された最上位ビットが加えられる。したがって、チャネル２１２上では１２ビットのアドレスが生成される。しかし、アドレスの信頼性を保証するために、アドレスチェック回路２１６が、生成されたアドレスを分析して、アドレスが所定の最大値を超えているか否かを判断する。生成されたアドレスが所定の最大値を超える場合、制御信号が生成され、接続チャネル２２０を介して制御部２２４に供給される。この場合、生成されたアドレスは廃棄され、特定のシンボルのために新たなアドレスが再生成される。
要約すると、ＬＦＳＲ（Linear Feedback Shift Register：線形フィードバックシフトレジスタ）を用いて、（Ｎｒ−１）のビットワードＲ’ｉが定義される。ここで、Ｎｒ＝ｌｏｇ２Ｍｍａｘであり、４Ｋモードにおいては、Ｍｍａｘ＝４０９６である。
このシーケンスを生成するために用いられる多項式は以下の通りである。
Figure 0005253093
式中、ｉは０〜Ｍｍａｘ−１の間で変化する。
Ｒ’ｉワードが生成されると、Ｒ’ｉワードは置換されて、Ｒｉと呼ばれる別の（Ｎｒ−１）のビットワードが生成される。Ｒｉは、以下に示すビット置換によってＲ’ｉから導き出される。
Figure 0005253093
すなわち、４Ｋモードの場合、例えばＲ’ｉのビット番号１０が、Ｒｉのビット位置番号７へ移動されることを意味する。
その後、アドレスＨ（ｑ）が、以下の式によりＲｉから導き出される。
Figure 0005253093
上記の式のうち、
Figure 0005253093
の部分は、図５において、トグルブロックＴ２１８によって示されている。
その後、生成されたアドレスが許容可能なアドレスの範囲内にあるか否かを検証するために、Ｈ（ｑ）に対してアドレスチェックが実行される。例えば、４Ｋモードにおいて、（Ｈ（ｑ）＜Ｎｍａｘ）の場合（ここで、Ｎｍａｘ＝３０２４）、アドレスは有効である。アドレスが有効でない場合、制御部はそれを通知され、指数ｉを増分することにより、新たなＨ（ｑ）を生成しようと試みる。
トグルブロックの役割は、１行内でＮｍａｘを超えるアドレスを２度生成しないことを確実にすることである。実際、Ｎｍａｘを超える値が生成された場合、これは、アドレスＨ（ｑ）の最上位ビット（Most Significant Bit：ＭＳＢ）（すなわち、トグルビット）が１であることを意味する。そこで、生成される次の値は、０に設定されたＭＳＢを有し、これにより有効なアドレスが生成されることが保証される。
以下の式は、以上の挙動をまとめて、このアルゴリズムのループ構造を理解し易くするためのものである。
Figure 0005253093
以下に説明するように、アドレス生成部の一実施形態において、上述した置換コードは、すべてのＯＦＤＭシンボルのためのアドレスを生成するために用いられる。別の例では、置換コードのセットが、連続したシンボルに対して循環されるように、置換コードがシンボル間で変化してもよい。このために、ＯＦＤＭシンボルが奇数であるか偶数であるかを示す情報を提供する制御線１０８、及び、現在のモードを示す情報を提供する制御線１１０を用いて、置換コードが選択される。複数の置換コードが循環されるこの例示的な形式は、後述するように、奇数インタリーバのみが用いられる例に特に適している。異なる置換コードを用いるべきであるということを示す信号が、制御線１１１を介して提供される。一実施形態では、可能な置換コードが、置換回路２１０に予め格納されている。別の実施形態では、制御部２２４が、ＯＦＤＭシンボルのために用いる新たな置換コードを供給する。
［受信装置］
図６は、本発明の実施形態の技術と共に用いることができる受信装置の例を説明するための図である。図６に示すように、ＣＯＦＤＭ信号は、アンテナ３００によって受信され、チューナ３０２によって復調され、アナログ−ディジタル変換部３０４によってディジタル形式に変換される。ガードインターバル除去処理部３０６は、周知の技術により、高速フーリエ変換（Fast Fourier Transform：ＦＦＴ）処理部３０８をチャネル推定／補正処理部３１０と共に用いて、埋込−信号復号部３１１と協働して、受信されたＣＯＦＤＭシンボルからデータが再生される前に、ＣＯＦＤＭシンボルからガードインターバルを除去する。復調されたデータは、マッピング部３１２から再生され、シンボルデインタリーバ３１４に供給される。シンボルデインタリーバ３１４は、受信したデータシンボルを逆マッピングして、デインタリーブされたデータを有する出力データストリームを再生成するように動作する。
図７に示すように、シンボルデインタリーバ３１４は、データ処理装置に設けられ、インタリーバメモリ５４０及びアドレス生成部５４２を有する。インタリーバメモリ５４０は、図４に示したものと同様であり、上述したように、アドレス生成部５４２により生成されたアドレスのセットを利用することによってデインタリーブするように動作する。アドレス生成部５４２は、図６に示すように形成され、各ＣＯＦＤＭサブキャリア信号から再生されたデータシンボルを出力データストリームにマッピングするために、対応するアドレスを生成するように構成される。
図６に示すＣＯＦＤＭ受信装置の残りの部分には、誤りを訂正し、ソースデータの推定値を再生するための誤り訂正符号化部３１８が設けられる。
本発明の実施形態の技術によって提供される、受信装置及び送信装置両方にとっての利点の１つは、受信装置及び送信装置において動作するシンボルインタリーバ及びシンボルデインタリーバは、生成多項式及び置換順序を変更することにより、１Ｋモード、２Ｋモード、４Ｋモード、８Ｋモード、１６Ｋモード、及び３２Ｋモードの間で切り替わることができることである。したがって、図７に示すアドレス生成部５４２は、モードを示す情報が供給される入力５４４と、奇数ＣＯＦＤＭシンボル／偶数ＣＯＦＤＭシンボルが存在するか否かを示す情報が供給される入力５４６とを有する。これにより、図５に示すようなアドレス生成部を有する、図３及び図７に示すようなシンボルインタリーバ及びデインタリーバを形成することができるため、柔軟性のある実施態様が提供される。したがって、アドレス生成部は、各モードについて指示される生成多項式及び置換順序を変更することにより、種々の異なるモードに適応することができる。例えば、これは、ソフトウェアの変更を用いることにより達成される。或いは、他の実施形態では、受信装置は、埋込−信号処理部３１１においてＤＶＢ−Ｔ２のモードを示す埋込信号を検出することができ、この信号を用いて、検出されたモードに従うシンボルデインタリーバを自動的に構成することができる。
［奇数インタリーバの最適な使用］
図４に示すように、２つのシンボルインタリーブ処理により、インタリーブ中に用いられるメモリの量を低減することができる。２つのシンボルインタリーブ処理のうち１つは偶数ＣＯＦＤＭシンボルのための処理であり、もう１つは奇数ＣＯＦＤＭシンボルのための処理である。図４に示す例において、奇数シンボルの書き込み順序は、偶数シンボルの読み出し順序と同じである。したがって、奇数シンボルがメモリから読み出されるときに、偶数シンボルを当該読み出された場所に書き込むことができ、その後、偶数シンボルがメモリから読み出されると、奇数シンボルを当該読み出された場所に書き込むことができる。
上記で説明した、アドレス生成部１０２のための生成多項式及び置換コードの選択は、以下のインタリーバの相対的な性能のシミュレーション分析によって確認される。インタリーバの相対的な性能は、連続したシンボルを分離するインタリーバの相対的な能力、すなわち「インタリーブ品質」を用いて評価されてきた。上述のように、単一のインタリーバメモリを用いるためには、インタリーブを奇数シンボル及び偶数シンボルの両方に対して効果的に実行しなければならない。インタリーバ品質の相対的な測定値は、（複数のサブキャリアにおける）距離Ｄを定義することによって求められる。インタリーバの入力において距離≦Ｄであり、インタリーバの出力において距離≧Ｄであるサブキャリアの数を特定するために、以下の式に示す基準Ｃが選択される。その後、各距離Ｄについてのサブキャリアの数は、その相対的な距離に関して重み付けされる。基準Ｃは、奇数ＣＯＦＤＭシンボル及び偶数ＣＯＦＤＭシンボルの両方において評価される。Ｃを最小とすることにより、優れた品質のインタリーバが実現される。
Figure 0005253093
式中、Ｎｅｖｅｎ（ｄ）及びＮｏｄｄ（ｄ）はそれぞれ、偶数シンボル及び奇数シンボルにおける、インタリーバの出力において、サブキャリア間の間隔がｄ以内のままであるサブキャリアの数である。
上述のように、また例えば図８（ａ）及び図８（ｂ）に示すように、（上記で定義した基準Ｃを用いた）インタリーバの性能の実験的な分析の結果、ＤＶＢ−Ｔの２Ｋシンボルインタリーバ及び８Ｋシンボルインタリーバ、並びにＤＶＢ−Ｈの４Ｋシンボルインタリーバのために設計されたインタリーブ方式は、偶数シンボルよりも奇数シンボルに対して良好に動作することが発見された。したがって、例えば１６Ｋモードの場合の、図８（ａ）及び図８（ｂ）によって示されるようなインタリーバの性能の評価結果から、奇数インタリーバは偶数インタリーバよりも良好に動作することが明らかになった。これは、偶数シンボルのインタリーバの結果を示す図８（ａ）と、奇数シンボルのインタリーバの結果を示す図８（ｂ）とを比較することによって分かる。インタリーバの入力において隣接していた複数のサブキャリアの、インタリーバの出力においての平均距離が、偶数シンボルのインタリーバの場合よりも、奇数シンボルのインタリーバの場合に大きいことが分かる。
当然のことながら、シンボルインタリーバを実装するために必要とされるインタリーバメモリの量は、ＣＯＦＤＭキャリアシンボルにマッピングされるデータシンボルの数に依存する。したがって、１６Ｋモードのシンボルインタリーバは、３２Ｋモードのシンボルインタリーバを実装するのに必要なメモリの半分を必要とする。同様に、８Ｋモードのシンボルインタリーバを実装するのに必要とされるメモリの量は、１６Ｋモードのインタリーバを実装するのに必要なメモリの量の半分である。したがって、ＯＦＤＭシンボル当たりの搬送可能なデータシンボルの最大数を設定する或るモードのシンボルインタリーバを実装するように構成された送信装置又は受信装置は、その所与の最大モードにおけるＯＦＤＭシンボル当たりのサブキャリアの最大数の半数以下のサブキャリアを提供する任意の他のモードにおいて２つの奇数インタリーブ処理を実行するのに十分なメモリを有する。例えば、３２Ｋインタリーバを有する受信装置又は送信装置は、各自の１６Ｋメモリをそれぞれ有する２つの１６Ｋ奇数インタリーブ処理に対応するのに十分なメモリを有する。
したがって、奇数インタリーブ処理のより良好な性能を得るために、複数の動作モードに対応可能なシンボルインタリーバを構成することができるので、最大モードにおけるサブキャリアの数、つまりＯＦＤＭシンボル当たりのサブキャリアの最大数の半数以下のサブキャリアを有するモードにおいては、奇数シンボルインタリーブ処理だけが用いられる。したがって、この最大モードは、最大メモリサイズを設定する。例えば、３２Ｋモードが可能な送信装置／受信装置において、よりキャリアの少ない（すなわち、１６Ｋ、８Ｋ、４Ｋまたは１Ｋ）モードで動作するとき、別個の奇数シンボルインタリーブ処理及び偶数シンボルインタリーブ処理を用いるのではなく、２つの奇数インタリーブ処理を用いる。
奇数インタリーブモードのみにおいて入力データシンボルをＯＦＤＭシンボルのサブキャリアにインタリーブする、図３に示したシンボルインタリーバ３３の応用例が、図９に示されている。シンボルインタリーバ３３．１は、アドレス生成部１０２．１が、奇数インタリーブ処理のみを実行するように適合されたこと以外は、図３に示すシンボルインタリーバ３３と全く同じである。図９に示す例では、シンボルインタリーバ３３．１は、ＯＦＤＭシンボル当たりの搬送可能なデータシンボルの数が、ＯＦＤＭシンボル当たりのサブキャリアの数が最大である動作モードにおいて１つのＯＦＤＭシンボルが搬送できる最大数の半分以下であるモードで動作している。したがって、シンボルインタリーバ３３．１は、インタリーバメモリ１００を分割するように構成されている。図９に示す例では、インタリーバメモリ１００は、２つの部分４０１、４０２に分割されている。図９は、データシンボルが、奇数インタリーブ処理を用いてＯＦＤＭシンボルにマッピングされるモードで動作するシンボルインタリーバ３３．１の例として、インタリーバメモリ４０１、４０２のそれぞれの拡大図示している。この拡大図は、図４において示された送信側における４つのシンボルＡ、Ｂ、Ｃ、Ｄとして表現された奇数インタリーブモードの説明を示す。したがって、図９に示すように、連続した第１のセットのデータシンボル及び第２のセットのデータシンボルについて、これらのデータシンボルは、上述のように、並び順でインタリーバメモリ４０１、４０２に書き込まれ、アドレス生成部１０２によって生成されたアドレスに従う、置換された順序で読み出される。したがって、図９に示すように、連続した第１のセットのデータシンボル及び第２のセットのデータシンボルに対して奇数インタリーブ処理が実行されるように、インタリーバメモリは２つの部分に分割される。シンボルインタリーバはもはや、奇数モード及び偶数モードのインタリーブの場合のように、シンボルインタリーバメモリの同じ部分を再利用することはできないため、第１のセットのデータシンボルは、インタリーバメモリの第１の部分４０１に書き込まれ、第２のセットのデータシンボルは、インタリーバメモリの第２の部分４０２に書き込まれる。
図７にも示したが、奇数インタリーブ処理のみで動作するように応用された受信装置におけるインタリーバの対応する例を、図１０に示す。図１０に示すように、インタリーバメモリ５４０は、２つの部分４１０、４１２に分割され、アドレス生成部５４２は、データシンボルの連続したセットについて、データシンボルを、メモリの各部分４１０、４１２に書き込み、これらの各部分４１０、４１２からデータシンボルを読み出して、奇数インタリーブ処理のみを実行するように応用されている。したがって、図９に示した送信装置に対応して、図１０は、受信装置において実行され、拡大図として図４に示された、インタリーバメモリの第１の部分４１０及び第２の部分４１２のそれぞれに対して動作するインタリーブ処理のマッピングを示す。したがって、データシンボルの第１のセットは、例えば書き込みシーケンス１、３、０、２として示されるように、アドレス生成部５４２により生成されたアドレスにより規定された、データシンボルの置換された書き込み順序で、インタリーバメモリの第１の部分４１０に書き込まれる。図示するように、その後、データシンボルが、インタリーバメモリの第１の部分４１０から並び順で読み出され、したがって元の順序Ａ、Ｂ、Ｃ、Ｄを再生する。
同様に、連続したＯＦＤＭシンボルから再生された後続の第２のセットのデータシンボルが、アドレス生成部５４２により生成されたアドレスに従って、置換された順序でインタリーバメモリの第２の部分４１２に書き込まれ、並び順で出力データストリームに読み出される。
一実施形態では、受信機は、インタリーバメモリの第１の部分４１０に書き込むために第１のセットのデータシンボルに対して生成されたアドレスを、第２のセットのデータシンボルをインタリーバメモリ４１２に書き込むために再利用することができる。同様に、送信装置は、インタリーバの第１の部分のために第１のセットのデータシンボルに対して生成されたアドレスも、メモリの第２の部分に並び順で書き込まれた第２のセットのデータシンボルを読み出すために再利用することができる。
［オフセットを有する奇数インタリーバ］
単一の奇数のみのインタリーバではなく、奇数のみのインタリーバのシーケンスを用いることにより、２つの奇数インタリーバを用いるインタリーバの性能をさらに向上させることができる。これは、インタリーバに入力されるあらゆるデータビットが常に同じＯＦＤＭシンボルのサブキャリアを変調してしまうことがなくなるからである。
奇数のみのインタリーバのシーケンスは、以下のいずれかによって実現され得る。
・データキャリアの数を法として、インタリーバアドレスにオフセットを追加すること、又は
・インタリーバにおいて置換コードのシーケンスを用いること
［オフセットの追加］
データキャリアの数を法として、インタリーバアドレスにオフセットを追加することにより、ＯＦＤＭシンボルが効果的にシフト及びラップラウンドされるので、インタリーバに入力されるあらゆるデータビットが、常に同じＯＦＤＭシンボルのキャリアを変調するわけではなくなる。したがって、アドレス生成部は、オプションとして、出力チャネルＨ（ｑ）上でアドレス生成部により生成されたアドレスにおいてオフセットを生成するオフセット生成部を有してもよい。
オフセットは、各シンボルを変化させる。例えば、このオフセットは循環的なシーケンスであってもよい。この循環的なシーケンスは、例えば長さ４であってよく、例えば素数からなってもよい。例えば、このようなシーケンスは
０、４１、９７、１５７
であってもよい。
さらに、オフセットはランダムシーケンスであってもよい。このランダムシーケンスは、類似のＯＦＤＭシンボルインタリーバの別の生成部、又は何らかの他の手段によって生成されてもよい。
［置換シーケンスの利用］
図５に示すように、制御線１１１は、アドレス生成部１０２の制御部２２４から置換回路２１０に延びている。上述のように、一実施形態では、アドレス生成部は、連続したＯＦＤＭシンボルに対し、置換コードのセットからの異なる置換コードを適用することができる。インタリーバのアドレス生成部において１つの置換シーケンスを用いることにより、インタリーバに入力されるあらゆるデータビットが、ＯＦＤＭシンボルにおいて常に同じサブキャリアを変調してしまう可能性が低減する。
例えば、これは循環的なシーケンスであり得るこれにより、一連の置換コードのセットにおける異なる置換コードが、連続したＯＦＤＭシンボルに対して用いられ、その後繰り返される。この循環的なシーケンスは、例えば、２又は４の長さであり得る。４Ｋシンボルインタリーバの例の場合、ＯＦＤＭシンボルを通して循環する２つの置換コードのシーケンスは例えば、以下のようになり得る。
７ １０ ５ ８ １ ２ ４ ９ ０ ３ ６＊
６ ２ ７ １０ ８ ０ ３ ４ １ ９ ５
一方、４つの置換コードのシーケンスは以下のようになり得る。
７ １０ ５ ８ １ ２ ４ ９ ０ ３ ６＊＊
６ ２ ７ １０ ８ ０ ３ ４ １ ９ ５
９ ５ ４ ２ ３ １０ １ ０ ６ ８ ７
１ ４ １０ ３ ９ ７ ２ ６ ５ ０ ８
１つの置換コードから別の置換コードへの切り替えは、制御チャネル１０８を介して通知される奇数／偶数信号における変更に応じて達成することができる。これに応じて、制御部２２４は、制御線１１１を介して、置換コード回路２１０において置換コードを変更する。
１Ｋシンボルインタリーバの例では、２つの置換コードは以下のようになり得る。
４ ３ ２ １ ０ ５ ６ ７ ８
３ ２ ５ ０ １ ４ ７ ８ ６
一方、４つの置換コードは以下のようになり得る。
４ ３ ２ １ ０ ５ ６ ７ ８
３ ２ ５ ０ １ ４ ７ ８ ６
７ ５ ３ ８ ２ ６ １ ４ ０
１ ６ ８ ２ ５ ３ ４ ０ ７
２Ｋ、８Ｋ、及び１６Ｋキャリアのモードの場合、又は０．５Ｋキャリアのモードの場合にも、シーケンスの他の組み合わせが可能であり得る。例えば、０．５Ｋ、２Ｋ、８Ｋ及び１６Ｋについての以下の置換コードは、シンボルの良好な非相関性を提供し、循環的に用いられて、アドレス生成部により各モードについて生成されたアドレスに対するオフセットを生成することができる。
２Ｋモード：
０ ７ ５ １ ８ ２ ６ ９ ３ ４＊
４ ８ ３ ２ ９ ０ １ ５ ６ ７
８ ３ ９ ０ ２ １ ５ ７ ４ ６
７ ０ ４ ８ ３ ６ ９ １ ５ ２
８Ｋモード：
５ １１ ３ ０ １０ ８ ６ ９ ２ ４ １ ７＊
８ １０ ７ ６ ０ ５ ２ １ ３ ９ ４ １１
１１ ３ ６ ９ ２ ７ ４ １０ ５ １ ０ ８
１０ ８ １ ７ ５ ６ ０ １１ ４ ２ ９ ３
１６Ｋモード：
８ ４ ３ ２ ０ １１ １ ５ １２ １０ ６ ７ ９
７ ９ ５ ３ １１ １ ４ ０ ２ １２ １０ ８ ６
６ １１ ７ ５ ２ ３ ０ １ １０ ８ １２ ９ ４
５ １２ ９ ０ ３ １０ ２ ４ ６ ７ ８ １１ １
上に示した置換コードでは、最初の２つを２シーケンスのサイクルにおいて用いることができ、一方、４つすべてを４シーケンスのサイクルにおいて用いることができる。さらに、アドレス生成部におけるオフセットを提供して、インタリーブされたシンボル（いくつかは上記と共通である）における良好な非相関性を生成するための、いくつかのさらなる循環する４つの置換コードのシーケンスを以下に提供する。
０．５Ｋモード：
３ ７ ４ ６ １ ２ ０ ５
４ ２ ５ ７ ３ ０ １ ６
５ ３ ６ ０ ４ １ ２ ７
６ １ ０ ５ ２ ７ ４ ３
２Ｋモード：
０ ７ ５ １ ８ ２ ６ ９ ３ ４＊
３ ２ ７ ０ １ ５ ８ ４ ９ ６
４ ８ ３ ２ ９ ０ １ ５ ６ ７
７ ３ ９ ５ ２ １ ０ ６ ４ ８
４Ｋモード：
７ １０ ５ ８ １ ２ ４ ９ ０ ３ ６＊＊
６ ２ ７ １０ ８ ０ ３ ４ １ ９ ５
１０ ３ ４ １ ２ ７ ０ ６ ８ ５ ９
０ ８ ９ ５ １０ ４ ６ ３ ２ １ ７
８Ｋモード：
５ １１ ３ ０ １０ ８ ６ ９ ２ ４ １ ７＊
８ １０ ７ ６ ０ ５ ２ １ ３ ９ ４ １１
１１ ３ ６ ９ ２ ７ ４ １０ ５ １ ０ ８
１０ ８ １ ７ ５ ６ ０ １１ ４ ２ ９ ３
＊これらはＤＶＢ−Ｔ規格における置換コードである
＊＊これらはＤＶＢ−Ｈ規格における置換コードである
２Ｋ、４Ｋ及び８Ｋモードでのアドレス生成部及び対応するインタリーバの例が、欧州特許出願第０４２５１６６７．４号に開示されており、その内容は参照として本明細書に援用される。０．５Ｋモードのためのアドレス生成部は、係属中の英国特許出願第０７２２５５３．５号に開示されている。本発明の範囲から逸脱することなく、上述した実施形態に対して種々の変更が行われてもよい。特に、本発明の態様を表すために用いられた生成多項式及び置換順序の例示的な表現は、限定を意図しておらず、等価な形式の生成多項式及び置換順序に拡大適用される。
当然のことながら、図１に示す送信装置及び図６に示す受信装置は、例示の目的のみで提供され、限定を意図していない。例えば、ビットインタリーバ及びマッピング部及びデマッピング部に対するシンボルインタリーバ及びデインタリーバの位置は変更され得ることが理解されるであろう。当然のことながら、インタリーバはｖ−ビットベクトルの代わりにＩ／Ｑシンボルをインタリーブし得るが、インタリーバ及びデインタリーバの効果は、その相対位置を変更しても同様の硬貨を達成することができる。受信装置において、同様の変更を行ってもよい。したがって、インタリーバ及びデインタリーバは異なるデータタイプに対して動作してもよく、例示的な上記実施形態において記載した位置とは異なる位置に配置してもよい。
受信装置の一実施態様によれば、ＯＦＤＭシンボルの所定の数のサブキャリア信号から受信したシンボルを出力シンボルストリームにマッピングするデータ処理装置が提供される。
上述したように、特定のモードの実施態様を参照して説明したインタリーバの置換コード及び生成多項式を、そのモードでのキャリアの数に従って所定の許容されるアドレスの最大数を変更することにより、他のモードに等しく適用することができる。
上述のように、本発明の実施形態は、ＤＶＢ−Ｔ、ＤＶＢ−Ｔ２及びＤＶＢ−Ｈ等のＤＶＢ規格で用いられ、これらは本明細書に参照として援用される。例えば、本発明の実施形態は、ＤＶＢ−Ｈ規格に従って、ハンドヘルド端末において動作する送信装置又は受信装置において用いられてもよい。このハンドヘルド端末は、例えば、携帯電話（第２世代、第３世代又はより高次の世代のいずれか）又は個人情報端末又はタブレット型パーソナルコンピュータに組み込まれてもよい。このようなハンドヘルド端末は、建物の中、又は例えば自動車若しくは電車での高速移動中に、ＤＶＢ−Ｈ又はＤＶＢ−Ｔ／Ｔ２に互換性のある信号を受信可能であってもよい。このハンドヘルド端末は、電池、電気の幹線、又は低圧直流電源によって電力供給されてもよく、又は自動車のバッテリによって電力供給されてもよい。ＤＶＢ−Ｈによって提供されるサービスは、音声、メッセージ、インターネットの閲覧、ラジオ、静止画及び／又は動画、テレビジョンサービス、双方向サービス、ビデオオンデマンド又はニアビデオオンデマンド及びオプション等であり得る。これらのサービスは、互いに組み合わさって動作してもよい。本発明の他の例示的な実施形態は、ヨーロッパ電気通信標準化協会（European Telecommunications Standards Institute：ＥＴＳＩ）規格ＥＮ３０２ ７５５に従って指定されたＤＶＢ−Ｔ２において用いられる。本発明の他の例示的な実施形態は、ＤＶＢ−Ｃ２として知られているケーブル送信規格で用いられる。しかしながら、本明細書はＤＶＢでの利用に限定されず、他の固定及び移動体の両方の送信又は受信用の規格に拡大適用されてもよいことは理解されるであろう。
例えばＤＶＢ−Ｔ２規格で用いることができる、符号化ＯＦＤＭ送信装置の概略ブロック図である。 シンボルマッピング部及びフレームビルダがインタリーバの動作を説明する、図１に示す送信装置の部分の概略ブロック図である。 図２に示すシンボルインタリーバの概略ブロック図である。 図３に示すインタリーバメモリ、及び受信装置における対応するシンボルデインタリーバの概略ブロック図である。 ４Ｋモードの場合の、図３に示すアドレス生成部の概略ブロック図である。 例えばＤＶＢ−Ｔ２規格で用いることができる、符号化ＯＦＤＭ受信装置の概略ブロック図である。 図６に示すシンボルデインタリーバの概略ブロック図である。 図８（ａ）は、偶数ＯＦＤＭシンボルの場合のインタリーバの結果を示す図であり、インタリーバの入力において隣接していたサブキャリアの、インタリーバの出力における距離のプロットを示す。図８（ｂ）は、奇数ＯＦＤＭシンボルの場合のインタリーバの結果を示す図であり、インタリーバの入力において隣接していたサブキャリアの、インタリーバの出力における距離のプロットを示す。 図３に示すシンボルインタリーバの概略ブロック図であり、奇数インタリーブモードのみに従ってインタリーブが実行される動作モードを示す。 図７に示すシンボルデインタリーバの概略ブロック図であり、奇数インタ処理のみに従ってインタリーブが実行される動作モードを示す。

Claims (52)

  1. 送信すべき入力データシンボルを、直交周波数分割多重（Orthogonal Frequency Division Multiplexed: ＯＦＤＭ）シンボルの所定の数のサブキャリア信号にマッピングするデータ処理装置であって、
    前記ＯＦＤＭシンボルの前記サブキャリア信号にマッピングするための、所定の数の入力データシンボルをインタリーバメモリに読み込み、当該入力データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記インタリーバメモリから前記サブキャリア信号に読み出して、前記入力データシンボルを当該サブキャリア信号にインタリーブしてマッピングを実行するインタリーバと、
    前記入力データシンボルを前記サブキャリア信号のうちの１つにマッピングするために、当該入力データシンボル毎に、前記アドレスのセットを生成するアドレス生成部とを具備し、
    前記アドレス生成部は、
    所定数のレジスタ段を有し、生成多項式に従って擬似ランダムビットシーケンスを生成する線形フィードバックシフトレジスタと、
    前記アドレスを生成するために、前記レジスタ段の保持データを受信して、当該レジスタ段に存在するビットを置換コードに従って置換する置換回路と、
    アドレスチェック回路と共に動作して、前記生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成する制御部とを有し、
    前記所定の最大有効アドレスは、４０００であり、
    前記線形フィードバックシフトレジスタは、１１段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    Figure 0005253093
     を有し、前記生成多項式において、［］内の数字は、レジスタ段の番号であり、ｉは、データシンボルの番号であり、
    前記置換コードは、１つの付加的なビットを用いて、１２ビットのアドレスを生成し、
    前記置換回路は、前記アドレスを生成するために、前記レジスタ段の前記ビットの順序を置換する前記置換コードを、ＯＦＤＭシンボル毎に変更することを特徴とする
    データ処理装置。
  2. 請求項１に記載のデータ処理装置であって、
    前記置換回路は、連続したＯＦＤＭシンボルに対し、異なる置換コードのシーケンスを循環させる
    データ処理装置。
  3. 請求項２に記載のデータ処理装置であって、
    前記異なる置換コードのシーケンスのうちの１つは、以下の表
    Figure 0005253093
     に規定された置換コードに従って、ｎ番目の前記レジスタ段に存在するビットＲ’ｉ［ｎ］から、ｉ番目のデータシンボルについての１２ビットのアドレスＲｉ［ｎ］を生成する
    データ処理装置。
  4. 請求項２又は３に記載のデータ処理装置であって、
    前記異なる置換コードのシーケンスは、
    Figure 0005253093
     及び
    Figure 0005253093
     の２つの置換コードを有する
    データ処理装置。
  5. 請求項１に記載のデータ処理装置であって、
    前記所定の最大有効アドレスは、２０００〜４０９６の値である
    データ処理装置。
  6. 請求項５に記載のデータ処理装置であって、
    前記ＯＦＤＭシンボルは、既知のシンボルを搬送するように構成されたパイロットサブキャリアを有し、
    前記所定の最大有効アドレスは、前記ＯＦＤＭシンボルに存在する前記パイロットサブキャリアの数に依存する
    データ処理装置。
  7. 請求項１に記載のデータ処理装置であって、
    複数の動作モードのうちの１つにより、４０００のサブキャリア信号が提供され、
    前記４０００のサブキャリア信号は、前記複数の動作モードのうちの任意の動作モードのＯＦＤＭシンボルにおけるサブキャリア信号の最大数の半数以下であり、
    前記入力データシンボルは、第１のＯＦＤＭシンボルにマッピングするための第１のセットの入力データシンボルと、第２のＯＦＤＭシンボルにマッピングするための第２のセットの入力データシンボルとを有し、
    前記データ処理装置は、前記第１のセットの入力データシンボル及び前記第２のセットの入力データシンボルの両方を、奇数インタリーブ処理に従ってインタリーブし、
    前記奇数インタリーブ処理は、
    前記第１のセットの入力データシンボルの並び順に従って、当該第１のセットの入力データシンボルを前記インタリーバメモリの第１の部分に書き込み、
    前記異なる置換コードのシーケンスのうちの１つの置換コードにより生成された前記アドレスのセットによって規定された順序に従って、前記第１のセットの入力データシンボルを前記インタリーバメモリの第１の部分から前記第１のＯＦＤＭシンボルの前記サブキャリア信号に読み出し、
    前記第２のセットの入力データシンボルの並び順に従って、当該第２のセットの入力データシンボルを前記インタリーバメモリの第２の部分に書き込み、
    前記異なる置換コードのシーケンスのうちの別の置換コードにより生成された前記アドレスのセットによって規定された順序に従って、前記第２のセットの入力データシンボルを前記インタリーバメモリの第２の部分から前記第２のＯＦＤＭシンボルの前記サブキャリア信号に読み出すことを含む
    データ処理装置。
  8. 入力データシンボルをＯＦＤＭシンボルの所定の数のサブキャリア信号にマッピングするデータ処理装置を有する、ＯＦＤＭを用いて入力データシンボルを送信する送信装置であって、
    前記ＯＦＤＭシンボルの前記サブキャリア信号にマッピングするための、所定の数の入力データシンボルをインタリーバメモリに読み込み、当該入力データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記インタリーバメモリから前記サブキャリア信号に読み出して、前記入力データシンボルを当該サブキャリア信号にインタリーブしてマッピングを実行するインタリーバと、
    前記入力データシンボルを前記サブキャリア信号のうちの１つにマッピングするために、当該入力データシンボル毎に、前記アドレスのセットを生成するアドレス生成部とを具備し、
    前記アドレス生成部は、
    所定数のレジスタ段を有し、生成多項式に従って擬似ランダムビットシーケンスを生成する線形フィードバックシフトレジスタと、
    前記アドレスを生成するために、前記レジスタ段の保持データを受信して、当該レジスタ段に存在するビットを置換コードに従って置換する置換回路と、
    アドレスチェック回路と共に動作して、前記生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成する制御部とを有し、
    前記所定の最大有効アドレスは、４０００であり、
    前記線形フィードバックシフトレジスタは、１１段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    Figure 0005253093
     を有し、前記生成多項式において、［］内の数字は、レジスタ段の番号であり、ｉは、データシンボルの番号であり、
    前記置換コードは、１つの付加的なビットを用いて、１２ビットのアドレスを生成し、
    前記置換回路は、前記アドレスを生成するために、前記レジスタ段の前記ビットの順序を置換する前記置換コードを、ＯＦＤＭシンボル毎に変更することを特徴とする
    送信装置。
  9. 請求項８に記載の送信装置であって、
    ＤＶＢ−Ｔ（Digital Video Broadcasting-Terrestrial）規格、ＤＶＢ−Ｈ（Digital Video Broadcasting-Handheld）規格、又はＤＶＢ−Ｔ２（Digital Video Broadcasting-Terrestrial2）規格を含むディジタルビデオ放送規格に従ってデータを送信する
    送信装置。
  10. 送信すべき入力データシンボルを、ＯＦＤＭシンボルの所定の数のサブキャリア信号にマッピングするマッピング方法であって、
    前記ＯＦＤＭシンボルの前記サブキャリア信号にマッピングするための所定の数の入力データシンボルをインタリーバメモリに読み込むステップと、
    前記入力データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記インタリーバメモリから前記サブキャリア信号に読み出して、前記入力データシンボルを前記サブキャリア信号にインタリーブしてマッピングを実行するステップと、
    前記入力データシンボルを前記サブキャリア信号のうちの１つにマッピングするために、前記入力データシンボル毎に、前記アドレスのセットを生成するステップとを具備し、
    前記アドレスのセットを生成するステップは、
    所定数のレジスタ段を有する線形フィードバックシフトレジスタを用いて、生成多項式に従って擬似ランダムビットシーケンスを生成するステップと、
    前記レジスタ段の保持データを受信し、当該レジスタ段に存在するビットを、置換回路を用いて、置換コードに従って置換することで前記アドレスを生成するステップと
    前記生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成するステップとを含み、
    前記所定の最大有効アドレスは、４０００であり、
    前記線形フィードバックシフトレジスタは、１１段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    Figure 0005253093
     を有し、前記生成多項式において、［］内の数字は、レジスタ段の番号であり、ｉは、データシンボルの番号であり、
    前記置換コードは、１つの付加的なビットを用いて、１２ビットのアドレスを生成し、
    当該マッピング方法は、さらに、
    前記アドレスのセットを生成するために、前記レジスタ段の前記ビットの順序を置換する前記置換コードを、ＯＦＤＭシンボル毎に変更するステップを具備することを特徴とする
    マッピング方法。
  11. 請求項１０に記載のマッピング方法であって、
    前記置換コードを変更するステップは、連続したＯＦＤＭシンボルに対し、異なる置換コードのシーケンスを循環させるステップを含む
    マッピング方法。
  12. 請求項１１に記載のマッピング方法であって、
    前記異なる置換コードのシーケンスのうちの１つは、以下の表
    Figure 0005253093
     に規定された置換コードに従って、ｎ番目の前記レジスタ段に存在するビットＲ’ｉ［ｎ］から、ｉ番目のデータシンボルについての１２ビットのアドレスＲｉ［ｎ］を生成する
    マッピング方法。
  13. 請求項１１又は１２に記載のマッピング方法であって、
    前記異なる置換コードのシーケンスは、
    Figure 0005253093
     及び
    Figure 0005253093
     の２つの置換コードを有する
    マッピング方法。
  14. 請求項１０に記載のマッピング方法であって、
    前記所定の最大有効アドレスは、２０００〜４０９６の値である
    マッピング方法。
  15. 請求項１４に記載のマッピング方法であって、
    前記ＯＦＤＭシンボルは、既知のシンボルを搬送するように構成されたパイロットサブキャリアを有し、
    前記所定の最大有効アドレスは、前記ＯＦＤＭシンボルに存在する前記パイロットサブキャリアの数に依存する
    マッピング方法。
  16. 請求項１０に記載のマッピング方法であって、
    複数の動作モードのうちの１つにより、４０００のサブキャリア信号が提供され、
    前記４０００のサブキャリア信号は、前記複数の動作モードのうちの任意の動作モードのＯＦＤＭシンボルにおけるサブキャリア信号の最大数の半数以下であり、
    前記マッピング方法は、さらに、
    前記入力データシンボルを、第１のＯＦＤＭシンボルにマッピングするための第１のセットの入力データシンボルと、第２のＯＦＤＭシンボルにマッピングするための第２のセットの入力データシンボルとに分割するステップと、
    前記第１のセットの入力データシンボル及び前記第２のセットの入力データシンボルの両方を、奇数インタリーブ処理に従ってインタリーブするステップとを具備し、
    前記奇数インタリーブ処理は、
    前記第１のセットの入力データシンボルの並び順に従って、当該第１のセットの入力データシンボルを前記インタリーバメモリの第１の部分に書き込み、
    前記異なる置換コードのシーケンスのうちの１つの置換コードにより生成された前記アドレスのセットによって規定された順序に従って、前記第１のセットの入力データシンボルを前記インタリーバメモリの第１の部分から前記第１のＯＦＤＭシンボルの前記サブキャリア信号に読み出し、
    前記第２のセットの入力データシンボルの並び順に従って、当該第２のセットの入力データシンボルを前記インタリーバメモリの第２の部分に書き込み、
    前記異なる置換コードのシーケンスのうちの別の置換コードにより生成された前記アドレスのセットによって規定された順序に従って、前記第２のセットの入力データシンボルを前記インタリーバメモリの第２の部分から前記第２のＯＦＤＭシンボルの前記サブキャリア信号に読み出すことを含む
    マッピング方法。
  17. 入力データシンボルを、ＯＦＤＭシンボルの所定の数のサブキャリア信号を介して送信する送信方法であって、
    前記ＯＦＤＭシンボルのサブキャリア信号を介して送信するための所定の数の入力データシンボルをインタリーバメモリに読み込むステップと、
    前記ＯＦＤＭシンボルのサブキャリア信号を介して送信するための入力データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記インタリーバメモリから前記サブキャリア信号に読み出して、前記入力データシンボルを前記サブキャリア信号にインタリーブしてマッピングを実行するステップと、
    前記入力データシンボルを前記サブキャリア信号のうちの１つにマッピングするために、前記入力データシンボル毎に、前記アドレスのセットを生成するステップとを具備し、
    前記アドレスのセットを生成するステップは、
    所定数のレジスタ段を有する線形フィードバックシフトレジスタを用いて、生成多項式に従って擬似ランダムビットシーケンスを生成するステップと、
    前記レジスタ段の保持データを受信し、当該レジスタ段に存在するビットを、置換回路を用いて、置換コードに従って置換することで前記アドレスを生成するステップと、
    前記生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成するステップとを含み、
    前記所定の最大有効アドレスは、４０００であり、
    前記線形フィードバックシフトレジスタは、１１段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    Figure 0005253093
     を有し、前記生成多項式において、［］内の数字は、レジスタ段の番号であり、ｉは、データシンボルの番号であり、
    前記置換コードは、１つの付加的なビットを用いて、１２ビットのアドレスを生成し、
    当該送信方法は、さらに、
    前記アドレスのセットを生成するために、前記レジスタ段の前記ビットの順序を置換する前記置換コードを、ＯＦＤＭシンボル毎に変更するステップを具備することを特徴とする
    送信方法。
  18. 請求項１７に記載の送信方法であって、
    前記送信は、ＤＶＢ−Ｔ規格、ＤＶＢ−Ｈ規格、又はＤＶＢ−Ｔ２規格を含むディジタルビデオ放送規格に従って送信することを含む
    送信方法。
  19. ＯＦＤＭシンボルのサブキャリア信号にインタリーブされたデータシンボルを送信する際に用いられ、当該入力データシンボルを当該サブキャリア信号のうちの１つにマッピングするために、当該入力データシンボル毎に、アドレスのセットを生成するアドレス生成装置であって、
    所定数のレジスタ段を有し、生成多項式に従って擬似ランダムビットシーケンスを生成する線形フィードバックシフトレジスタと、
    前記アドレスを生成するために、前記レジスタ段の保持データを受信して、当該レジスタ段に存在するビットを置換コードに従って置換する置換回路と、
    アドレスチェック回路と共に動作して、生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成する制御部とを有し、
    前記所定の最大有効アドレスは、４０００であり、
    前記線形フィードバックシフトレジスタは、１１段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    Figure 0005253093
     を有し、前記生成多項式において、［］内の数字は、レジスタ段の番号であり、ｉは、データシンボルの番号であり、
    前記置換コードは、１つの付加的なビットを用いて、１２ビットのアドレスを生成し、
    前記置換回路は、前記アドレスを生成するために、前記レジスタ段の前記ビットの順序を置換する前記置換コードを、ＯＦＤＭシンボル毎に変更することを特徴とする
    アドレス生成装置。
  20. 請求項１９に記載のアドレス生成装置であって、
    前記置換回路は、連続したＯＦＤＭシンボルに対し、異なる置換コードのシーケンスを循環させる
    アドレス生成装置。
  21. 請求項２０に記載のアドレス生成装置であって、
    前記異なる置換コードのシーケンスのうちの１つは、以下の表
    Figure 0005253093
     に規定された置換コードに従って、ｎ番目の前記レジスタ段に存在するビットＲ’ｉ［ｎ］から、ｉ番目のデータシンボルについての１２ビットのアドレスＲｉ［ｎ］を生成する
    アドレス生成装置。
  22. 請求項２０又は２１に記載のアドレス生成装置であって、
    前記異なる置換コードのシーケンスは、
    Figure 0005253093
     及び
    Figure 0005253093
     の２つの置換コードを有する
    アドレス生成装置。
  23. ＯＦＤＭシンボルの所定の数のサブキャリア信号から受信したデータシンボルを、出力シンボルストリームにマッピングするデータ処理装置であって、
    前記ＯＦＤＭシンボルの前記サブキャリア信号から受信した所定の数のデータシンボルをインタリーバメモリに読み込み、当該データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記インタリーバメモリから前記出力シンボルストリームに読み出して、前記データシンボルを前記サブキャリア信号からデインタリーブしてマッピングを実行するデインタリーバと、
    前記ＯＦＤＭシンボルのサブキャリア信号から受信したデータシンボルを前記出力シンボルストリームにマッピングするために、当該受信したデータシンボル毎に、前記アドレスのセットを生成するアドレス生成部とを具備し、
    前記アドレス生成部は、
    所定数のレジスタ段を有し、生成多項式に従って擬似ランダムビットシーケンスを生成する線形フィードバックシフトレジスタと、
    前記サブキャリア信号のうちの１つのアドレスを生成するために、前記レジスタ段の保持データを受信して、当該レジスタ段に存在するビットを置換コードに従って置換する置換回路と、
    アドレスチェック回路と共に動作して、生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成する制御部とを有し、
    前記所定の最大有効アドレスは、４０００であり、
    前記線形フィードバックシフトレジスタは、１１段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    Figure 0005253093
     を有し、前記生成多項式において、［］内の数字は、レジスタ段の番号であり、ｉは、データシンボルの番号であり、
    前記置換コードは、１つの付加的なビットを用いて、１２ビットのアドレスを生成し、
    前記置換回路は、前記アドレスのセットを生成するために、前記レジスタ段の前記ビットの順序を置換する前記置換コードを、ＯＦＤＭシンボル毎に変更することを特徴とする
    データ処理装置。
  24. 請求項２３に記載のデータ処理装置であって、
    前記置換回路は、連続したＯＦＤＭシンボルに対し、異なる置換コードのシーケンスを循環させる
    データ処理装置。
  25. 請求項２４に記載のデータ処理装置であって、
    前記異なる置換コードのシーケンスのうちの１つは、以下の表
    Figure 0005253093
     に規定された置換コードに従って、ｎ番目の前記レジスタ段に存在するビットＲ’ｉ［ｎ］から、ｉ番目のデータシンボルについての１２ビットのアドレスＲｉ［ｎ］を生成する
    データ処理装置。
  26. 請求項２４又は２５に記載のデータ処理装置であって、
    前記異なる置換コードのシーケンスは、
    Figure 0005253093
     及び
    Figure 0005253093
     の２つの置換コードを有する
    データ処理装置。
  27. 請求項２３に記載のデータ処理装置であって、
    前記所定の最大有効アドレスは、２０００〜４０９６の値である
    データ処理装置。
  28. 請求項２７に記載のデータ処理装置であって、
    前記ＯＦＤＭシンボルは、既知のシンボルを搬送するように構成されたパイロットサブキャリアを有し、
    前記所定の最大有効アドレスは、前記ＯＦＤＭシンボルに存在する前記パイロットサブキャリアの数に依存する
    データ処理装置。
  29. 請求項２３に記載のデータ処理装置であって、
    複数の動作モードのうちの１つにより、４０００のサブキャリア信号が提供され、
    前記４０００のサブキャリア信号は、前記複数の動作モードのうちの任意の動作モードのＯＦＤＭシンボルにおけるサブキャリア信号の最大数の半数以下であり、
    前記データシンボルは、第１のＯＦＤＭシンボルから受信された第１のセットのデータシンボルと、第２のＯＦＤＭシンボルから受信された第２のセットのデータシンボルとを有し、
    前記データ処理装置は、前記第１のセットのデータシンボル及び前記第２のセットのデータシンボルを、奇数インタリーブ処理に従って前記出力シンボルストリームにデインタリーブし、
    前記奇数インタリーブ処理は、
    前記置換コードのシーケンスのうちの１つの置換コードにより生成されたアドレスのセットによって規定された順序に従って、前記第１のＯＦＤＭシンボルのサブキャリア信号から受信した前記第１のセットのデータシンボルを、前記インタリーバメモリの第１の部分に書き込み、
    前記第１のセットのデータシンボルの並び順に従って、当該第１のセットのデータシンボルを前記インタリーバメモリの第１の部分から前記出力シンボルストリームに読み出し、
    前記置換コードのシーケンスのうちの別の置換コードにより生成されたアドレスのセットによって規定された順序に従って、前記第２のＯＦＤＭシンボルのサブキャリア信号から受信した第２のセットのデータシンボルを、前記インタリーバメモリの第２の部分に書き込み、
    前記第２のセットのデータシンボルの並び順に従って、当該第２のセットのデータシンボルを前記インタリーバメモリの第２の部分から前記出力シンボルストリームに読み出すことを含む
    データ処理装置。
  30. ＯＦＤＭシンボルの所定の数のサブキャリア信号から受信されたデータシンボルを出力シンボルストリームにマッピングするように構成されたデータ処理装置を有し、ＯＦＤＭシンボルを受信して、当該ＯＦＤＭシンボルからデータシンボルを再生するように構成された、ＯＦＤＭ変調されたシンボルからデータを受信する受信装置であって、
    前記データ処理装置は、
    前記ＯＦＤＭシンボルの前記サブキャリア信号から受信した所定の数のデータシンボルをインタリーバメモリに読み込み、当該データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記インタリーバメモリから前記出力シンボルストリームに読み出して、前記データシンボルを前記サブキャリア信号からデインタリーブしてマッピングを実行するデインタリーバと、
    前記ＯＦＤＭシンボルのサブキャリア信号から受信したデータシンボルを前記出力シンボルストリームにマッピングするために、当該受信したデータシンボル毎に、前記アドレスのセットを生成するアドレス生成部とを具備し、
    前記アドレス生成部は、
    所定数のレジスタ段を有し、生成多項式に従って擬似ランダムビットシーケンスを生成する線形フィードバックシフトレジスタと、
    前記サブキャリア信号のうちの１つのアドレスを生成するために、前記レジスタ段の保持データを受信して、当該レジスタ段に存在するビットを置換コードに従って置換する置換回路と、
    アドレスチェック回路と共に動作して、前記生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成する制御部とを有し、
    前記所定の最大有効アドレスは、４０００であり、
    前記線形フィードバックシフトレジスタは、１１段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    Figure 0005253093
     を有し、前記生成多項式において、［］内の数字は、レジスタ段の番号であり、ｉは、データシンボルの番号であり、
    前記置換コードは、１つの付加的なビットを用いて、１２ビットのアドレスを生成し、
    前記置換回路は、前記アドレスのセットを生成するために、前記レジスタ段の前記ビットの順序を置換する前記置換コードを、ＯＦＤＭシンボル毎に変更することを特徴とする
    受信装置。
  31. 請求項３０に記載の受信装置であって、
    ＤＶＢ−Ｔ規格、ＤＶＢ−Ｈ規格、又はＤＶＢ−Ｔ２規格を含むディジタルビデオ放送規格に従って変調されたデータを受信するように構成される
    受信装置。
  32. ＯＦＤＭシンボルの所定の数のサブキャリア信号から受信したデータシンボルを出力シンボルストリームにマッピングするマッピング方法であって、
    前記ＯＦＤＭシンボルの前記サブキャリア信号から受信した所定の数のデータシンボルをインタリーバメモリに読み込むステップと、
    前記データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記インタリーバメモリから前記出力シンボルストリームに読み出して、前記データシンボルを前記サブキャリア信号からデインタリーブしてマッピングを実行するステップと、
    前記サブキャリア信号から受信したデータシンボルを前記出力シンボルストリームにマッピングするために、当該受信したデータシンボル毎に、前記アドレスのセットを生成するステップとを具備し、
    前記アドレスのセットを生成するステップは、
    所定数のレジスタ段を有する線形フィードバックシフトレジスタを用いて、生成多項式に従って擬似ランダムビットシーケンスを生成するステップと、
    前記レジスタ段の保持データを受信し、当該レジスタ段に存在するビットを、置換回路を用いて、置換コードに従って置換することで前記アドレスを生成するステップと、
    生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成するステップとを含み、
    前記所定の最大有効アドレスは、４０００であり、
    前記線形フィードバックシフトレジスタは、１１段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    Figure 0005253093
     を有し、前記生成多項式において、［］内の数字は、レジスタ段の番号であり、ｉは、データシンボルの番号であり、
    前記置換コードは、１つの付加的なビットを用いて、１２ビットのアドレスを生成し、
    当該マッピング方法は、さらに、
    前記アドレスのセットを生成するために、前記レジスタ段の前記ビットの順序を置換する前記置換コードを、ＯＦＤＭシンボル毎に変更するステップを具備することを特徴とする
    マッピング方法。
  33. 請求項３２に記載のマッピング方法であって、
    前記置換コードを変更するステップは、連続したＯＦＤＭシンボルに対し、異なる置換コードのシーケンスを循環させるステップを含む
    マッピング方法。
  34. 請求項３３に記載のマッピング方法であって、
    前記異なる置換コードのシーケンスのうちの１つは、以下の表
    Figure 0005253093
     に規定された置換コードに従って、ｎ番目の前記レジスタ段に存在するビットＲ’ｉ［ｎ］から、ｉ番目のデータシンボルについての１２ビットのアドレスＲｉ［ｎ］を生成する
    マッピング方法。
  35. 請求項３３又は３４に記載のマッピング方法であって、
    前記異なる置換コードのシーケンスは、
    Figure 0005253093
     及び
    Figure 0005253093
     の２つの置換コードを有する
    マッピング方法。
  36. 請求項３２に記載のマッピング方法であって、
    前記所定の最大有効アドレスは、２０００〜４０９６の値である
    マッピング方法。
  37. 請求項３６に記載のマッピング方法であって、
    前記ＯＦＤＭシンボルは、既知のシンボルを搬送するように構成されたパイロットサブキャリアを有し、
    前記所定の最大有効アドレスは、前記ＯＦＤＭシンボルに存在する前記パイロットサブキャリアの数に依存する
    マッピング方法。
  38. 請求項３２に記載のマッピング方法であって、
    複数の動作モードのうちの１つにより、４０００のサブキャリア信号が提供され、
    前記４０００のサブキャリア信号は、前記複数の動作モードのうちの任意の動作モードのＯＦＤＭシンボルにおけるサブキャリア信号の最大数の半数以下であり、
    前記データシンボルは、第１のＯＦＤＭシンボルから受信された第１のセットのデータシンボルと、第２のＯＦＤＭシンボルから受信された第２のセットのデータシンボルとを有し、
    前記サブキャリア信号から受信した前記所定の数のデータシンボルを前記インタリーバメモリに読み込むステップと、前記データシンボルを前記インタリーバメモリから前記出力シンボルストリームに読み出すステップとは、奇数インタリーブ処理に従って実行され、
    前記奇数インタリーブ処理は、
    前記置換コードのシーケンスのうちの１つの置換コードにより生成されたアドレスのセットによって規定された順序に従って、前記第１のＯＦＤＭシンボルのサブキャリア信号から受信した前記第１のセットのデータシンボルを、前記インタリーバメモリの第１の部分に書き込み、
    前記第１のセットのデータシンボルの並び順に従って、当該第１のセットのデータシンボルを、前記インタリーバメモリの第１の部分から前記出力シンボルストリームに読み出し、
    前記置換コードのシーケンスのうちの別の置換コードにより生成されたアドレスのセットによって規定された順序に従って、前記第２のＯＦＤＭシンボルのサブキャリア信号から受信した前記第２のセットのデータシンボルを、前記インタリーバメモリの第２の部分に書き込み、
    前記第２のセットのデータシンボルの並び順に従って、当該第２のセットのデータシンボルを、前記インタリーバメモリの第２の部分から前記出力シンボルストリームに読み出すことを含む
    マッピング方法。
  39. ＯＦＤＭ変調されたシンボルからデータを受信する受信方法であって、
    出力シンボルストリームを生成するために、前記ＯＦＤＭシンボルの所定の数のサブキャリア信号から所定の数のデータシンボルを受信するステップと、
    前記ＯＦＤＭシンボルの前記サブキャリア信号から受信した所定の数のデータシンボルをインタリーバメモリに読み込むステップと、
    前記データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記インタリーバメモリから前記出力シンボルストリームに読み出して、前記データシンボルを前記サブキャリア信号からデインタリーブしてマッピングを実行するステップと、
    前記サブキャリア信号から受信したデータシンボルを前記出力シンボルストリームにマッピングするために、当該受信したデータシンボル毎に、前記アドレスのセットを生成するステップとを具備し、
    前記アドレスのセットを生成するステップは、
    所定数のレジスタ段を有する線形フィードバックシフトレジスタを用いて、生成多項式に従って擬似ランダムビットシーケンスを生成するステップと、
    前記レジスタ段の保持データを受信し、当該レジスタ段に存在するビットを、置換回路を用いて、置換コードに従って置換することで前記アドレスを生成するステップと
    生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成するステップとを含み、
    前記所定の最大有効アドレスは、４０００であり、
    前記線形フィードバックシフトレジスタは、１１段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    Figure 0005253093
     を有し、前記生成多項式において、［］内の数字は、レジスタ段の番号であり、ｉは、データシンボルの番号であり、
    前記置換コードは、１つの付加的なビットを用いて、１２ビットのアドレスを生成し、
    当該受信方法は、さらに、
    前記アドレスのセットを生成するために、前記レジスタ段の前記ビットの順序を置換する前記置換コードを、ＯＦＤＭシンボル毎に変更するステップを具備することを特徴とする
    受信方法。
  40. 請求項３９に記載の受信方法であって、
    前記データの受信は、ＤＶＢ−Ｔ規格、ＤＶＢ−Ｈ規格、又はＤＶＢ−Ｔ２規格を含むディジタルビデオ放送規格に従う
    受信方法。
  41. ＯＦＤＭシンボルのサブキャリア信号にインタリーブされたデータシンボルを受信する際に用いられ、当該データシンボル毎に、当該データシンボルがマッピングされるサブキャリア信号のうちの１つを示すアドレスのセットを生成するアドレス生成装置であって、
    所定数のレジスタ段を有し、生成多項式に従って擬似ランダムビットシーケンスを生成する線形フィードバックシフトレジスタと、
    前記アドレスを生成するために、前記レジスタ段の保持データを受信して、当該レジスタ段に存在するビットを置換コードに従って置換する置換回路と、
    アドレスチェック回路と共に動作して、生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成する制御部とを有し、
    前記所定の最大有効アドレスは、４０００であり、
    前記線形フィードバックシフトレジスタは、１１段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    Figure 0005253093
     を有し、前記生成多項式において、［］内の数字は、レジスタ段の番号であり、ｉは、データシンボルの番号であり、
    前記置換コードは、１つの付加的なビットを用いて、１２ビットのアドレスを生成し、
    前記置換回路は、前記アドレスのセットを生成するために、前記レジスタ段の前記ビットの順序を置換する前記置換コードを、ＯＦＤＭシンボル毎に変更することを特徴とする
    アドレス生成装置。
  42. 請求項４１に記載のアドレス生成装置であって、
    前記置換回路は、連続したＯＦＤＭシンボルに対し、異なる置換コードのシーケンスを循環させる
    データ処理装置。
  43. 請求項４２に記載のアドレス生成装置であって、
    前記異なる置換コードのシーケンスのうちの１つは、以下の表
    Figure 0005253093
     に規定された置換コードに従って、ｎ番目の前記レジスタ段に存在するビットＲ’ｉ［ｎ］から、ｉ番目のデータシンボルについての１２ビットのアドレスＲｉ［ｎ］を生成する
    アドレス生成装置。
  44. 請求項４２又は４３に記載のアドレス生成装置であって、
    前記異なる置換コードのシーケンスは、
    Figure 0005253093
     及び
    Figure 0005253093
     の２つの置換コードを有する
    アドレス生成装置。
  45. 第１のＯＦＤＭシンボルにマッピングするための第１のセットの入力データシンボルと、第２のＯＦＤＭシンボルにマッピングするための第２のセットの入力データシンボルとを有する、送信すべき入力データシンボルを、ＯＦＤＭシンボルの、複数の動作モードのうちの１つに従って規定される所定の数のサブキャリア信号にマッピングするデータ処理装置であって、
    前記ＯＦＤＭシンボルの前記サブキャリア信号にマッピングするための、所定の数の入力データシンボルをインタリーバメモリに読み込み、当該入力データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記インタリーバメモリから前記サブキャリア信号に読み出して、前記入力データシンボルを当該サブキャリア信号にインタリーブしてマッピングを実行するインタリーバと、
    前記入力データシンボルを前記サブキャリア信号のうちの１つにマッピングするために、前記入力データシンボル毎に、前記アドレスのセットを生成するアドレス生成部とを具備し、
    前記アドレス生成部は、
    所定数のレジスタ段を有し、生成多項式に従って擬似ランダムビットシーケンスを生成する線形フィードバックシフトレジスタと、
    前記サブキャリア信号のうちの１つのアドレスを生成するために、前記レジスタ段の保持データを受信して、当該レジスタ段に存在するビットを置換コードに従って置換する置換回路と、
    アドレスチェック回路と共に動作して、生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成する制御部とを有し、
    前記複数の動作モードのうちの１つは、ＯＦＤＭシンボルにつき４０００のサブキャリア信号を提供し、
    前記４０００のサブキャリア信号は、前記複数の動作モードのうちの任意の動作モードのＯＦＤＭシンボルにおけるサブキャリア信号の最大数の半数以下であり、
    前記所定の最大有効アドレスは、４０００であり、
    前記線形フィードバックシフトレジスタは、１１段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    Figure 0005253093
     を有し、前記生成多項式において、［］内の数字は、レジスタ段の番号であり、ｉは、データシンボルの番号であり、
    前記置換コードは、１つの付加的なビットを用いて、１２ビットのアドレスを生成し、
    当該データ処理装置は、前記第１のセットの入力データシンボル及び前記第２のセットの入力データシンボルの両方を、奇数インタリーブ処理に従ってインタリーブするように構成され、
    前記奇数インタリーブ処理は、
    前記第１のセットの入力データシンボルの並び順に従って、当該第１のセットの入力データシンボルを前記インタリーバメモリの第１の部分に書き込み、
    前記アドレスのセットによって規定された順序に従って、前記第１のセットの入力データシンボルを、前記インタリーバメモリの第１の部分から前記第１のＯＦＤＭシンボルのサブキャリア信号に読み出し、
    前記第２のセットの入力データシンボルの並び順に従って、当該第２のセットの入力データシンボルを前記インタリーバメモリの第２の部分に書き込み、
    前記アドレスのセットによって規定された順序に従って、前記第２のセットの入力データシンボルを、前記インタリーバメモリの第２の部分から前記第２のＯＦＤＭシンボルのサブキャリア信号に読み出すことを含む
    データ処理装置。
  46. 請求項４５に記載のデータ処理装置であって、
    前記置換コードは、以下の表
    Figure 0005253093
     に規定された置換コードに従って、ｎ番目の前記レジスタ段に存在するビットＲ’ｉ［ｎ］から、ｉ番目のデータシンボルについての１２ビットのアドレスＲｉ［ｎ］を生成する
    データ処理装置。
  47. 第１のＯＦＤＭシンボルにマッピングするための第１のセットの入力データシンボルと、第２のＯＦＤＭシンボルにマッピングするための第２のセットの入力データシンボルとを有する、送信すべき入力データシンボルを、ＯＦＤＭシンボルの、複数の動作モードのうちの１つに従って規定される所定の数のサブキャリア信号にマッピングするマッピング方法であって、
    前記ＯＦＤＭシンボルの前記サブキャリア信号にマッピングするための所定の数の入力データシンボルをインタリーバメモリに読み込むステップと、
    前記入力データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記インタリーバメモリから前記サブキャリア信号に読み出して、前記入力データシンボルを前記サブキャリア信号にインタリーブしてマッピングを実行するステップと、
    前記入力データシンボルを前記サブキャリア信号のうちの１つにマッピングするために、前記入力データシンボル毎に、前記アドレスのセットを生成するステップとを具備し、
    前記アドレスのセットを生成するステップは、
    所定数のレジスタ段を有する線形フィードバックシフトレジスタを用いて、生成多項式に従って擬似ランダムビットシーケンスを生成するステップと、
    前記レジスタ段の保持データを受信し、当該レジスタ段に存在するビットを、置換回路を用いて、置換コードに従って置換することで前記アドレスを生成するステップと、
    前記生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成するステップとを含み、
    前記複数の動作モードのうちの１つは、ＯＦＤＭシンボルにつき４０００のサブキャリア信号を提供し、
    前記４０００のサブキャリア信号は、前記複数の動作モードのうちの任意の動作モードのＯＦＤＭシンボルにおけるサブキャリア信号の最大数の半数以下であり、
    前記所定の最大有効アドレスは、４０００であり、
    前記線形フィードバックシフトレジスタは、１１段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    Figure 0005253093
     を有し、前記生成多項式において、［］内の数字は、レジスタ段の番号であり、ｉは、データシンボルの番号であり、
    前記置換コードは、１つの付加的なビットを用いて、１２ビットのアドレスを生成し、
    当該マッピング方法は、さらに、
    前記第１のセットの入力データシンボル及び前記第２のセットの入力データシンボルを、奇数インタリーブ処理に従ってインタリーブするステップを具備し、
    前記奇数インタリーブ処理は、
    前記第１のセットの入力データシンボルの並び順に従って、当該第１のセットの入力データシンボルを前記インタリーバメモリの第１の部分に書き込み、
    前記アドレスのセットによって規定された順序に従って、前記第１のセットの入力データシンボルを、前記インタリーバメモリの第１の部分から前記第１のＯＦＤＭシンボルのサブキャリア信号に読み出し、
    前記第２のセットの入力データシンボルの並び順に従って、当該第２のセットの入力データシンボルを前記インタリーバメモリの第２の部分に書き込み、
    前記アドレスのセットによって規定された順序に従って、前記第２のセットの入力データシンボルを、前記インタリーバメモリの第２の部分から前記第２のＯＦＤＭシンボルのサブキャリア信号に読み出すことを含む
    マッピング方法。
  48. 請求項４７に記載のマッピング方法であって、
    前記置換コードは、以下の表
    Figure 0005253093
     に規定された置換コードに従って、ｎ番目の前記レジスタ段に存在するビットＲ’ｉ［ｎ］から、ｉ番目のデータシンボルについての１２ビットのアドレスＲｉ［ｎ］を生成する
    マッピング方法。
  49. ＯＦＤＭシンボルの、複数の動作モードのうちの１つに従って規定された所定の数のサブキャリア信号から受信した、第１のＯＦＤＭシンボルから受信した第１のセットのデータシンボルと、第２のＯＦＤＭシンボルから受信した第２のセットのデータシンボルとに分割されたデータシンボルを、出力シンボルストリームにマッピングするデータ処理装置であって、
    前記ＯＦＤＭシンボルの前記サブキャリア信号から受信した所定の数のデータシンボルをインタリーバメモリに読み込み、当該データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記インタリーバメモリから前記出力シンボルストリームに読み出して、前記データシンボルを前記サブキャリア信号からデインタリーブしてマッピングを実行するデインタリーバと、
    前記ＯＦＤＭシンボルの前記サブキャリア信号から受信したデータシンボルを前記出力シンボルストリームにマッピングするために、当該受信したデータシンボル毎に、前記アドレスのセットを生成するアドレス生成部とを具備し、
    前記アドレス生成部は、
    所定数のレジスタ段を有し、生成多項式に従って擬似ランダムビットシーケンスを生成する線形フィードバックシフトレジスタと、
    前記サブキャリア信号のうちの１つのアドレスを生成するために、前記レジスタ段の保持データを受信して、当該レジスタ段に存在するビットを置換コードに従って置換する置換回路と、
    アドレスチェック回路と共に動作して、前記生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成する制御部とを有し、
    前記複数の動作モードのうちの１つは、４０００のサブキャリア信号を有するＯＦＤＭ信号を提供し、
    前記４０００のサブキャリア信号は、前記複数の動作モードのうちの任意の動作モードのＯＦＤＭシンボルにおけるサブキャリア信号の最大数の半数以下であり、
    前記所定の最大有効アドレスは、４０００であり、
    前記線形フィードバックシフトレジスタは、１１段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    Figure 0005253093
     を有し、前記生成多項式において、［］内の数字は、レジスタ段の番号であり、ｉは、データシンボルの番号であり、
    前記置換コードは、１つの付加的なビットを用いて、１２ビットのアドレスを生成し、
    当該データ処理装置は、前記第１のセットのデータシンボル及び前記第２のセットのデータシンボルを、奇数インタリーブ処理に従って、前記出力シンボルストリームにデインタリーブするように構成され、
    前記奇数インタリーブ処理は、
    前記アドレスのセットによって規定された順序に従って、前記第１のＯＦＤＭシンボルのサブキャリア信号から受信した第１のセットのデータシンボルを、前記インタリーバメモリの第１の部分に書き込み、
    前記第１のセットのデータシンボルの並び順に従って、当該第１のセットのデータシンボルを、前記インタリーバメモリの前記第１の部分から前記出力シンボルストリームに読み出し、
    前記アドレスのセットによって規定された順序に従って、前記第２のＯＦＤＭシンボルのサブキャリア信号から受信した第２のセットのデータシンボルを、前記インタリーバメモリの第２の部分に書き込み、
    前記第２のセットのデータシンボルの並び順に従って、当該第２のセットのデータシンボルを、前記インタリーバメモリの前記第２の部分から前記出力シンボルストリームに読み出すことを含む
    データ処理装置。
  50. 請求項４９に記載のデータ処理装置であって、
    前記置換コードは、以下の表
    Figure 0005253093
     に規定された置換コードに従って、ｎ番目の前記レジスタ段に存在するビットＲ’ｉ［ｎ］から、ｉ番目のデータシンボルについての１２ビットのアドレスＲｉ［ｎ］を生成する
    方法。
  51. ＯＦＤＭシンボルの、複数の動作モードのうちの１つに従って規定された所定の数のサブキャリア信号から受信した、第１のＯＦＤＭシンボルから受信した第１のセットのデータシンボルと、第２のＯＦＤＭシンボルから受信した第２のセットのデータシンボルとを有するデータシンボルを、出力シンボルストリームにマッピングするマッピング方法であって、
    前記ＯＦＤＭシンボルの前記サブキャリア信号から受信した所定の数のデータシンボルをインタリーバメモリに読み込むステップと、
    前記データシンボルを、前記読み込みの順序とは異なる、アドレスのセットによって規定された順序で前記インタリーバメモリから前記出力シンボルストリームに読み出して、前記データシンボルを前記サブキャリア信号からデインタリーブしてマッピングを実行するステップと、
    前記サブキャリア信号から受信したデータシンボルを前記出力シンボルストリームにマッピングするために、当該受信したデータシンボル毎に、前記アドレスのセットを生成するステップとを具備し、
    前記アドレスのセットを生成するステップは、
    所定数のレジスタ段を有する線形フィードバックシフトレジスタを用いて、生成多項式に従って擬似ランダムビットシーケンスを生成するステップと、
    前記レジスタ段の保持データを受信し、当該レジスタ段に存在するビットを、置換回路を用いて、置換コードに従って置換することで前記アドレスを生成するステップと、
    生成されたアドレスが所定の最大有効アドレスを超えるとき、アドレスを再生成するステップとを含み、
    前記所定の最大有効アドレスは、４０００であり、
    前記線形フィードバックシフトレジスタは、１１段のレジスタ段及び当該線形フィードバックシフトレジスタのための生成多項式
    Figure 0005253093
     を有し、前記生成多項式において、［］内の数字は、レジスタ段の番号であり、ｉは、データシンボルの番号であり、
    前記置換コードは、１つの付加的なビットを用いて、１２ビットのアドレスを生成し、
    前記複数の動作モードのうちの１つは、ＯＦＤＭシンボルにつき４０００のサブキャリア信号を提供し、
    前記４０００のサブキャリア信号は、前記複数の動作モードのうちの任意の動作モードのＯＦＤＭシンボルにおけるサブキャリア信号の最大数の半数以下であり、
    前記サブキャリア信号から受信した前記所定の数のデータシンボルを前記インタリーバメモリに読み込むステップと、前記データシンボルを前記インタリーバメモリから前記出力シンボルストリームに読み出すステップとは、奇数インタリーブ処理に従って実行され、
    前記奇数インタリーブ処理は、
    前記アドレスのセットによって規定された順序に従って、前記第１のＯＦＤＭシンボルのサブキャリア信号から受信した第１のセットのデータシンボルを、前記インタリーバメモリの第１の部分に書き込み、
    前記第１のセットのデータシンボルの並び順に従って、当該第１のセットのデータシンボルを、前記インタリーバメモリの前記第１の部分から前記出力シンボルストリームに読み出し、
    前記アドレスのセットによって規定された順序に従って、前記第２のＯＦＤＭシンボルのサブキャリア信号から受信した第２のセットのデータシンボルを、前記インタリーバメモリの第２の部分に書き込み、
    前記第２のセットのデータシンボルの並び順に従って、当該第２のセットのデータシンボルを、前記インタリーバメモリの前記第２の部分から前記出力シンボルストリームに読み出すことを含む
    マッピング方法。
  52. 請求項５１に記載のマッピング方法であって、
    前記置換コードは、以下の表
    Figure 0005253093
     に規定された置換コードに従って、ｎ番目の前記レジスタ段に存在するビットＲ’ｉ［ｎ］から、ｉ番目のデータシンボルについての１２ビットのアドレスＲｉ［ｎ］を生成する
    マッピング方法。
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