PT2056472E - Equipamento e método de processamento de dados - Google Patents

Equipamento e método de processamento de dados Download PDF

Info

Publication number
PT2056472E
PT2056472E PT08253428T PT08253428T PT2056472E PT 2056472 E PT2056472 E PT 2056472E PT 08253428 T PT08253428 T PT 08253428T PT 08253428 T PT08253428 T PT 08253428T PT 2056472 E PT2056472 E PT 2056472E
Authority
PT
Portugal
Prior art keywords
symbols
address
sub
ofdm
data symbols
Prior art date
Application number
PT08253428T
Other languages
English (en)
Inventor
Matthew Paul Athol Taylor
John Nicholas Wilson
Samuel Asanbeng Atungsiri
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from GB0721269.9A external-priority patent/GB2454193B/en
Priority claimed from GB0721270A external-priority patent/GB2454194A/en
Application filed by Sony Corp filed Critical Sony Corp
Publication of PT2056472E publication Critical patent/PT2056472E/pt

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/276—Interleaving address generation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2739—Permutation polynomial interleaver, e.g. quadratic permutation polynomial [QPP] interleaver and quadratic congruence interleaver
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2782—Interleaver implementations, which reduce the amount of required interleaving memory
    • H03M13/2785—Interleaver using in-place interleaving, i.e. writing to and reading from the memory is performed at the same memory location
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6522—Intended application, e.g. transmission or communication standard
    • H03M13/6552—DVB-T2
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/26—Systems using multi-frequency codes
    • H04L27/2601—Multicarrier modulation systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/582—Pseudo-random number generators
    • G06F7/584—Pseudo-random number generators using finite field arithmetic, e.g. using a linear feedback shift register
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1165—QC-LDPC codes as defined for the digital video broadcasting [DVB] specifications, e.g. DVB-Satellite [DVB-S2]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/24—Systems for the transmission of television signals using pulse code modulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Mathematical Physics (AREA)
  • Algebra (AREA)
  • General Physics & Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Multimedia (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Error Detection And Correction (AREA)
  • Hardware Redundancy (AREA)
  • Communication Control (AREA)

Description

DESCRIÇÃO "EQUIPAMENTO E MÉTODO DE PROCESSAMENTO DE DADOS"
Campo da Invenção A presente invenção refere-se a um equipamento de processamento de dados com a funcionalidade de mapear símbolos de dados de entrada sobre sinais de sub-portadoras de símbolos Multiplexados por Divisão Ortogonal da Frequência (OFDM). A presente invenção também se refere a um gerador de endereços para utilização na escrita de símbolos em/extrair símbolos de uma memória de entrelaçador.
As formas de realização da presente invenção podem proporcionar um transmissor OFDM.
Antecedentes da Invenção A norma de Difusão de Televisão Digital Terrestre (DVB-T) utiliza Multiplexagem por Divisão Ortogonal da Frequência (OFDM) para enviar dados, representando imagens de vídeo e som, para receptores por meio de um sinal de radiocomunicações difundido. Sabe-se que a norma DVB-T tem dois modos, que são conhecidos como o modo 2k e o 8k. 0 modo 2k proporciona 2048 sub-portadoras, ao passo que o modo 8k proporciona 8192 sub-portadoras. De modo semelhante, proporcionou-se um modo 4k para a norma de Difusão de Televisão Digital para 1
Equipamentos Móveis (DVB-H), no qual o número de sub-portadoras é 4096.
De modo a melhorar a integridade de dados enviados utilizando DVB-T ou DVB-H, proporciona-se um entrelaçador de símbolos de modo a entrelaçar símbolos de dados de entrada à medida que estes símbolos são mapeados nos sinais de sub-portadoras de um símbolo OFDM. Um entrelaçador de símbolos deste tipo compreende uma memória de entrelaçador em combinação com um gerador de endereços. O gerador de endereços gera um endereço para cada um dos símbolos de entrada, indicando cada endereço um dos sinais de sub-portadoras do símbolo OFDM no qual se vai mapear o símbolo de dados. Para o modo 2k e o modo 8k divulgou-se uma configuração na norma DVB-T para gerar os endereços para o mapeamento. Também para o modo 4k da norma DVB-H se proporcionou uma configuração para gerar endereços para o mapeamento e um gerador de endereços para implementar este mapeamento é divulgado no pedido de Patente Europeia 1463256. O gerador de endereços compreende um registo de deslocamento com realimentação linear que tem a funcionalidade de gerar uma sequência de bits pseudo-aleatória e um circuito de permutação. O circuito de permutação permuta a ordem do conteúdo do registo de deslocamento com realimentação linear de modo a gerar um endereço. O endereço proporciona uma indicação de um local de memória da memória de entrelaçador para escrever o símbolo de dados de entrada na, ou extrair o símbolo de dados de entrada da memória de entrelaçador para executar o mapeamento num dos sinais de sub-portadoras do símbolo OFDM. De um modo semelhante, um gerador de endereços no receptor está configurado para gerar endereços da memória de entrelaçador para escrever os símbolos da dados recebidos na, ou extrair os símbolos de dados 2 da memória de entrelaçador para formar um fluxo de dados de saída.
Num artigo publicado, intitulado 'DVB-RCT': A Standard for Interactive DVB-T' por G. Faria e F. Scalise, divulgam-se dois sistemas para implementar um canal de retorno para a DVB Terrestre.
No documento US 6353900, divulga-se um entrelaçador que inclui um gerador de endereços para gerar um endereço de uma memória de entrelaçador utilizando um gerador de números pseudo-aleatórios. Os dados são escritos, sequencialmente, na memória de entrelaçador e, depois, lidos utilizando endereços especificados pelo gerador de endereços.
De acordo com um desenvolvimento posterior da norma de Difusão de Televisão Digital Terrestre, conhecida como DVB-T2, propôs-se que se podem proporcionar outros modos para a comunicação de dados.
Sumário da Invenção
De acordo com um aspecto da presente invenção, proporciona-se um equipamento de processamento de dados com a funcionalidade de mapear símbolos de dados de entrada a comunicar sobre um número predeterminado de sinais de sub-portadoras de um símbolo Multiplexado por Divisão Ortogonal de Frequência (OFDM). O equipamento de processamento de dados compreende um entrelaçador com a funcionalidade de enviar para uma memória de entrelaçador o número predeterminado de símbolos de dados de entrada para executar o mapeamento sobre os sinais 3 de sub-portadoras OFDM e extrair da memória de entrelaçador os símbolos de dados de entrada para as sub-portadoras OFDM para executar o mapeamento. A extracção é feita com uma ordem diferente da do envio, sendo a ordem determinada a partir de um conjunto de endereços, com o efeito de os símbolos de dados de entrada serem entrelaçados nos sinais de sub-portadoras. 0 conjunto de endereços é determinado por um gerador de endereços, sendo gerado um endereço para cada um dos símbolos de entrada para indicar um dos sinais de sub-portadoras sobre o qual se vai mapear o símbolo de dados. 0 gerador de endereços compreende um registo de deslocamento com realimentação linear incluindo um número predeterminado de andares de registo e com a funcionalidade de gerar uma sequência de bits pseudo-aleatória de acordo com um polinómio gerador e um circuito de permutação e uma unidade de controlo. 0 circuito de permutação tem a funcionalidade de receber o conteúdo dos andares de registo de deslocamento e permutar os bits presentes nos andares de registo de acordo com um código de permutação para formar um endereço de uma das sub-portadoras OFDM. A unidade de controlo tem a funcionalidade de, em combinação com um circuito de verificação de endereços, tornar a gerar um endereço quando um endereço gerado excede um endereço válido máximo predeterminado. 0 equipamento de processamento de dados é caracterizado por o endereço válido máximo predeterminado ser inferior a mil e vinte e quatro, o registo de deslocamento com realimentação linear ter nove andares de registo com um polinómio gerador para o registo de deslocamento com realimentação linear de /φ]=/^[ο]®^,[4], e 0 código de permutação formar, com um bit adicional, um endereço Ri[n] de 10 bits para o 4 símbolo de dados de ordem i a partir do bit presente no andar R'i[n] de registo de ordem n de acordo com a tabela
Posições de bits R'i 8 7 6 5 4 3 2 1 0 Posições de bits Ri 4 3 2 1 0 5 6 7 8
Embora se saiba que, de acordo com a norma DVB-T, se proporciona o modo 2k e o modo 8k e a norma DVB-H proporciona um modo 4k, propôs-se dotar a DVB-T2 com um modo lk. Enquanto o modo 8k proporciona uma configuração para estabelecer uma rede de frequência única com tempos de guarda suficientes para acomodar maiores atrasos de propagação entre transmissores DVB, sabe-se que o modo 2k proporciona uma vantagem em aplicações móveis. Isto acontece porque o período de 2k símbolos é apenas um quarto do período de 8k símbolos, permitindo que a estimativa de canal seja actualizada mais frequentemente, permitindo que o receptor siga, de modo mais preciso, a variação temporal do canal devido ao efeito doppler e outros. 0 modo 2k é, por conseguinte, vantajoso, para aplicações móveis. No entanto, propôs-se que um sistema de comunicações OFDM de acordo com a norma DVB-T2 seja obrigado a comunicar em ambientes ainda mais duros, o que obriga a que um receptor tenha que funcionar com maiores variações temporais no canal de comunicações, tal como com aplicações móveis. Por conseguinte, propôs-se um modo lk, embora, com o modo lk, seja necessária uma rede de frequência múltipla, o que complica uma configuração de transmissores para proporcionar um sistema de radiodifusão. No entanto, de modo a proporcionar o modo lk, deve proporcionar-se um entrelaçador de símbolos para mapear os símbolos de dados de entrada nos sinais de sub-portadoras do símbolo OFDM. 5
As formas de realização da presente invenção podem proporcionar um equipamento de processamento de dados com a funcionalidade de um entrelaçador de símbolos para mapear símbolos de dados a comunicar num símbolo OFDM tendo, substancialmente, mil sinais de sub-portadoras. Numa forma de realização, o número de sinais de sub-portadoras pode ser um valor, substancialmente, entre setecentos e mil e vinte e quatro. Além disso, os símbolos OFDM podem incluir sub-portadoras piloto que estão configuradas para suportar símbolos conhecidos e o endereço válido máximo predeterminado depende de um número dos símbolos de sub-portadoras piloto presentes no símbolo OFDM. Sendo assim, o modo lk pode ser proporcionado, por exemplo, para uma norma DVB, tal como DVB-T2, DVB-Cable2, dvb-t ou dvb-h. 0 mapeamento de símbolos de dados a transmitir nos sinais de sub-portadoras de um símbolo OFDM, onde o número de sinais de sub-portadoras é, aproximadamente, mil, representa um problema técnico que exige análise-simulação e testes para estabelecer um polinómio gerador apropriado para o registo de deslocamento de realimentação linear e a ordem de permutação. Isto acontece porque o mapeamento obriga a que os símbolos sejam entrelaçados nos sinais de sub-portadoras com o efeito de símbolos sucessivos do fluxo de dados de entrada serem separados, em frequência, por uma quantidade tão grande quanto possível, de modo a optimizar o desempenho de esquemas de codificação com correcção de erros.
Os esquemas de codificação com correcção de erros, tal como codificação LDPC/BCH, que foram propostos para a DVB-T2, têm um melhor desempenho quando o ruído e degradação dos valores de símbolos resultantes de comunicação não estão correlacionados. Os canais de radiodifusão terrestre podem estar sujeitos a 6 atenuação correlacionada nos domínios do tempo e da frequência. Sendo assim, ao separar, tanto quanto possível, símbolos codificados para diferentes sinais de sub-portadoras do símbolo OFDM, o desempenho de esquemas de codificação com correcção de erros pode ser melhorado.
Como irá ser explicado, descobriu-se, a partir de análise de desempenho de simulação, que o polinómio qerador para o registo de deslocamento de realimentação linear em combinação com a ordem do circuito de permutação indicada acima proporciona um bom desempenho. Além disso, ao proporcionar-se uma configuração que pode implementar a geração de endereços para cada um do modo 2k, modo 4k e modo 8k, alterando as derivações do polinómio gerador para o registo de deslocamento de realimentação linear e a ordem de permutação, pode proporcionar-se uma implementação económica do entrelaçador de símbolos para o modo lk. Além disso, um transmissor e um receptor podem ser alterados entre o modo lk, modo 2k, modo 4k, modo 8k e modo 16k alterando-se o polinómio gerador e as ordens de permutação. Isto pode ser efectuado em software (ou pela sinalização embebida), pelo que se proporciona uma implementação flexível. 0 bit adicional, que é utilizado para formar o endereço a partir do conteúdo do registo de deslocamento de realimentação linear, pode ser produzido por um circuito de mudança de estado que muda de 1 para 0 para cada endereço, de modo a reduzir a probabilidade de um endereço exceder o endereço válido máximo predeterminado, sendo, depois, o endereço seguinte um endereço válido. Num exemplo, o bit adicional é o bit mais significativo.
Num exemplo, o código de permutação acima é utilizado para gerar os endereços para executar o entrelaçamento para símbolos 7 OFDM sucessivos. Noutros exemplos, o código de permutação supracitado é um de uma pluralidade de códigos de permutação que são alterados de modo a reduzir uma possibilidade de bits sucessivos ou de dados que se encontram próximos num fluxo de dados de entrada serem mapeados na mesma sub-portadora de um símbolo OFDM. Num exemplo, utiliza-se um código de permutação diferente para executar o entrelaçamento entre símbolos OFDM sucessivos. A utilização de códigos de permutação diferentes para símbolos OFDM sucessivos pode proporcionar uma vantagem na qual o equipamento de processamento de dados tem a funcionalidade de entrelaçar os símbolos de dados de entrada nos sinais de sub-portadoras de símbolos OFDM pares e ímpares para um transmissor, enviando apenas os símbolos de dados para a memória, numa ordem sequencial, e extraindo os símbolos de dados da memória de acordo com o conjunto de endereços gerado pelo gerador de endereços e para um receptor, enviando apenas os símbolos de dados para a memória de acordo com o conjunto de endereços gerado pelo gerador de endereços e extraindo os símbolos de dados da memória numa ordem sequencial. Vários aspectos e características da presente invenção são definidos nas reivindicações apensas. Outros aspectos da presente invenção incluem um método para mapear símbolos de dados num número predeterminado de sinais de sub-portadoras de um símbolo Multiplexado por Divisão Ortogonal de Frequência (OFDM) para um fluxo de símbolos de saída, bem como um transmissor.
Breve Descrição dos Desenhos
Ir-se-ão, agora, descrever formas de realização da presente invenção, apenas a título de exemplo e fazendo referência aos desenhos em anexo, em que partes semelhantes são dotadas com algarismos de referência correspondentes e nos quais: A Figura 1 é um diagrama de blocos esquemático de um transmissor OFDM Codificado que pode ser utilizado, por exemplo, com a norma DVB-T2; A Figura 2 é um diagrama de blocos esquemático de partes do transmissor mostrado na Figura 1, no qual um mapeador de símbolos e um construtor de tramas ilustram o funcionamento de um entrelaçador; A Figura 3 é um diagrama de blocos esquemático do entrelaçador de símbolos mostrado na Figura 2; A Figura 4 é um diagrama de blocos esquemático de uma memória de entrelaçador mostrado na Figura 3 e o desentrelaçador de símbolos correspondente no receptor; A Figura 5 é um diagrama de blocos esquemático de um gerador de endereços mostrado na Figura 3 para o modo lk; A Figura 6 (a) é um diagrama que ilustra resultados para um entrelaçador utilizando o gerador de endereços mostrado na Figura 5 para símbolos pares e a Figura 6 (b) é um diagrama que ilustra resultados de simulação de um modelo para símbolos ímpares, enquanto a Figura 6(c) é um diagrama que ilustra resultados comparativos para um gerador de endereços utilizando 9 um código de permutação diferente para pares e a Figura 6 (d) é um diagrama correspondente para símbolos ímpares; A Figura 7 é um diagrama de blocos esquemático de um receptor OFDM Codificado que pode ser utilizado, por exemplo, com a norma DVB-T2; A Figura 8 é um diagrama de blocos esquemático de um desentrelaçador de símbolos que aparece na Figura 7; A Figura 9 (a) é um diagrama que ilustra resultados para um entrelaçador para símbolos OFDM pares e Figura 9(b) é um diagrama que ilustra resultados para símbolos OFDM ímpares; A Figura 10 proporciona um diagrama de blocos esquemático do entrelaçador de símbolos mostrado na Figura 3, que ilustra um modo de funcionamento no qual o entrelaçamento é executado de acordo com apenas um modo de entrelaçamento ímpar; e A Figura 11 proporciona um diagrama de blocos esquemático do desentrelaçador de símbolos mostrado na Figura 8, que ilustra um modo de funcionamento no qual o entrelaçamento é executado de acordo com apenas o modo de entrelaçamento ímpar.
Descrição de Formas de Realização Preferidas
Propôs-se que o número de modos, que estão disponíveis na norma DVB-T2, deve ser alargado para incluir um modo lk, um modo 16k e um modo 32k. A descrição que se segue é proporcionada para ilustrar o funcionamento de um entrelaçador de símbolos de acordo com a presente técnica, embora se deva compreender que o 10 entrelaçador de símbolos pode ser utilizado com outros modos e outras normas DVB. A Figura 1 proporciona um diagrama de blocos exemplificativo de um transmissor OFDM Codificado que pode ser utilizado, por exemplo, para transmitir imagens de vídeo e sinais áudio de acordo com a norma DVB-T2. Na Figura 1, uma fonte de programas gera dados para serem transmitidos pelo transmissor COFDM. Um codificador 2 de vídeo, um codificador 4 de áudio e um codificador 6 de dados geram vídeo, áudio e outros dados a transmitir que são introduzidos num multiplexador 10 de programas. A saída do multiplexador 10 de programas forma um fluxo multiplexado com outra informação exigida para comunicar o vídeo, áudio e outros dados. O multiplexador 10 proporciona um fluxo num canal 12 de ligação. Podem existir muitos destes fluxos multiplexados que são introduzidos em diferentes ramos A, B, etc. Por motivos de simplicidade, só se irá descrever o ramo A.
Como mostrado na Figura 1, um transmissor 20 COFDM recebe o fluxo num bloco 22 de adaptação de multiplexador e dispersão de energia. O bloco 22 de adaptação de multiplexador e dispersão de energia altera a ordem dos dados e introduz os dados apropriados num codificador 24 de correcção de erros sem canal de retorno que executa codificação com correcção de erros do fluxo. Um entrelaçador 26 de bits é proporcionado para entrelaçar os bits de dados codificados que, para o exemplo da DVB-T2, é a saída do codificador LDCP/BCH. A saída do entrelaçador 26 de bits é introduzida num mapeador 28 de bits numa constelação que mapeia grupos de bits num ponto de constelação, que vai ser utilizado para transportar os bits de dados codificados. As saídas do mapeador 28 de bits numa constelação são rótulos de pontos de 11 constelação que representam componentes reais e imaginários. Os rótulos de pontos de constelação representam símbolos de dados formados a partir de dois ou mais bits consoante o esquema de modulação utilizado. Estes irão ser designados por células de dados. Estas células de dados são levadas a atravessar um entrelaçador 30 temporal cujo efeito é entrelaçar células de dados resultantes de múltiplas palavras de código LDPC.
As células de dados são recebidas por um construtor 32 de tramas com células de dados produzidas pelo ramo B, etc., na Figura 1, por meio de outros canais 31. O construtor 32 de tramas, em seguida, forma muitas células de dados em sequências a transportar em símbolos COFDM, em que um símbolo COFDM compreende várias células de dados, sendo cada célula de dados mapeada numa das sub-portadoras. O número de sub-portadoras irá depender do modo de funcionamento do sistema, que pode incluir um de entre lk, 2k, 4k, 8k, 16k ou 32k, cada um dos quais proporciona um número diferente de sub-portadoras de acordo com, por exemplo, o quadro seguinte:
Modo Sub-portadoras 1K 756 2K 1512 4K 3024 8K 6048 16K 12096 32K 24192
Número de Sub-portadoras Adaptado da DVB-T/H
Assim, num exemplo, o número de sub-portadoras para o modo lk é setecentos e cinquenta e seis. Para o sistema DVB-T2, o 12 número de sub-portadoras por símbolo OFDM pode variar em função do número de portadoras piloto e outras reservadas. Assim, na DVB-T2, ao contrário do que se passa na DVB-T, o número de sub-portadoras para suporte de dados não é fixo. Os radiodifusores podem seleccionar um dos modos de funcionamento de entre lk, 2k, 4k, 8k, 16k, 32k, proporcionando, cada, uma gama de sub-portadoras para dados por símbolo OFDM, sendo o máximo disponível para cada um dos modos, respectivamente, 1024, 2048, 4096, 8192, 16384, 32768. Na DVB-T2, uma trama de camada física é constituída por muitos símbolos OFDM. Tipicamente, a trama inicia-se com um ou mais preâmbulos ou símbolos OFDM P2, que são, depois, seguidos por uma carga útil de números possuindo símbolos OFDM. O fim da trama de camada física é marcado por símbolos de encerramento de trama. Para cada modo de funcionamento, o número de sub-portadoras pode ser diferente para cada tipo de símbolo. Além disso, isto pode variar para cada um de acordo com a extensão de largura de banda seleccionada, se a reserva de tonalidades foi permitida e de acordo com o padrão de sub-portadoras piloto seleccionado. Sendo assim, uma generalização de um número específico de sub-portadoras por símbolo OFDM é difícil. No entanto, o entrelaçador de frequências para cada modo pode entrelaçar qualquer símbolo cujo número de sub-portadoras seja mais pequeno do que, ou o mesmo que o número disponível máximo de sub-portadoras para o modo dado. Por exemplo, no modo lk, o entrelaçador iria trabalhar para símbolos em que o número de sub-portadoras seria menor que, ou igual a 1024 e, para o modo 16k, o número de sub-portadoras seria menor que, ou igual a 16384. A sequência de células de dados a transportar em cada símbolo COFDM é, depois, transferida para o entrelaçador 33 de 13 símbolos. 0 símbolo COFDM é, depois, gerado por um bloco 37 construtor de símbolos COFDM que introduz sinais piloto e de sincronização fornecidos por um formador 36 de sinais piloto e embebidos. Um modulador 38 OFDM, forma em seguida, o símbolo OFDM no domínio do tempo que é introduzido num processador 40 de inserção de tempos de guarda para gerar um intervalo de guarda entre símbolos e, depois, num conversor 42 analógico-digital e, por fim, num amplificador RF no interior de um sistema 44 frontal RF para uma possível radiodifusão pelo transmissor COFDM desde uma antena 46.
Proporcionando um Modo lk
Para criar um novo modo 1K, têm que se definir diversos elementos, um dos quais é o entrelaçador 33 de símbolos 1K. O mapeador 28 de bits numa constelação, entrelaçador 33 de símbolos e o construtor 32 de tramas são mostrados em mais pormenor na Figura 2.
Como explicado acima, a presente invenção proporciona uma instalação para proporcionar um mapeamento quase óptimo dos símbolos de dados nos sinais de sub-portadoras OFDM. De acordo com o exemplo técnico, o entrelaçador de símbolos é proporcionado para efectuar o mapeamento óptimo dos símbolos de dados de entrada nos sinais de sub-portadoras COFDM de acordo com um código de permutação e polinómio gerador, o que foi verificado por análise-simulação.
Como mostrado na Figura 2, proporciona-se uma ilustração exemplificativa mais pormenorizada do mapeador 28 de bits numa constelação de símbolos e do construtor 32 de tramas para 14 ilustrar uma forma de realização exemplificativa da presente técnica. Os bits de dados recebidos do entrelaçador 26 de bits por meio de um canal 62 são agrupados em conjuntos de bits a mapear numa célula de dados, de acordo com um número de bits por símbolo proporcionados pelo esquema de modulação. 0 grupo de bits, que forma uma palavra de dados, é introduzido, em paralelo, por meio de canais 64 de dados, num processador 66 de mapeamento. 0 processador 66 de mapeamento, em seguida, selecciona um dos símbolos de dados de acordo com um mapeamento pré-atribuído. 0 ponto de constelação é representado por um componente real e um imaginário que é fornecido ao canal 29 de saída como uma de um conjunto de entradas no construtor 32 de tramas. 0 construtor 32 de tramas recebe as células de dados do mapeador 28 de bits numa constelação através do canal 29, em conjunto com células de dados dos outros canais 31. Após construir uma trama de muitas sequências de células COFDM, as células de cada símbolo COFDM são, em seguida, escritas numa memória 100 de entrelaçador e extraídas da memória 100 de entrelaçador de acordo com endereços de escrita e endereços de leitura gerados por um gerador 102 de endereços. De acordo com a ordem de escrita na memória e da extracção da memória, o entrelaçamento das células de dados é conseguido ao gerarem-se endereços apropriados. O funcionamento do gerador 102 de endereços e da memória 100 de entrelaçador irá ser descrito em mais pormenor e em poucas palavras recorrendo, como referência, às Figuras 3, 4 e 5. As células de dados entrelaçadas são, depois, combinadas com símbolos piloto e de sincronização, recebidos do formador 36 de sinalização piloto e embebida, num construtor 37 de símbolos OFDM para formar o símbolo COFDM que é introduzido no modulador 38 OFDM, como explicado acima. 15
Entrelaçador A Figura 3 proporciona um exemplo de partes do entrelaçador 33 de símbolos que ilustra a presente técnica para entrelaçar símbolos. Na Figura 3, as células de dados de entrada provenientes do construtor 32 de tramas são escritas na memória 100 de entrelaçador. As células de dados são escritas na memória 100 de entrelaçador de acordo com um endereço de escrita proveniente do gerador 102 de endereços, no canal 104 e extraídas da memória 100 de entrelaçador de acordo com um endereço de leitura proveniente do gerador 102 de endereços, num canal 106. O gerador 102 de endereços gera o endereço de escrita e o endereço de leitura como explicado em baixo, em função de o símbolo COFDM ser ímpar ou par, o que é identificado a partir de um sinal proveniente de um canal 108 e em função de um modo seleccionado que é identificado a partir de um sinal proveniente de um canal 110. Como explicado, o modo pode ser um de entre um modo lk, modo 2k, modo 4k, modo 8k, modo 16k ou um modo 32k. Como explicado em baixo, o endereço de escrita e o endereço de leitura são gerados diferentemente para símbolos ímpares e pares, como explicado fazendo referência à Figura 4, que proporciona uma implementação exemplificativa da memória 100 de entrelaçador.
No exemplo mostrado na Figura 4, mostra-se que a memória de entrelaçador compreende uma parte 100 superior que ilustra o funcionamento da memória de entrelaçador no transmissor e uma parte 340 inferior que ilustra o funcionamento da memória de desentrelaçador no receptor. O entrelaçador 100 e o desentrelaçador 340 são mostrados em conjunto na Figura 4 de modo a facilitar a compreensão do seu funcionamento. Como 16 mostrado na Figura 4, uma representação da comunicação entre o entrelaçador 100 e o desentrelaçador 340, por meio de outros dispositivos e por meio de um canal de transmissão, foi simplificada e representada como uma secção 140 entre o entrelaçador 100 e o desentrelaçador 340. O funcionamento do entrelaçador 100 é descrito nos parágrafos que se seguem:
Embora a Figura 4 proporcione uma ilustração de apenas quatro células de dados de entrada num exemplo de quatro sinais de sub- portadoras de um símbolo COFDM, deve compreender -se que a técnica ilustrada na Figura 4 pode ser estendida a um maior número de sub-portadoras, tais como 756 para o modo lk, 1512 para o modo 2k, 3024 para o modo 4k e 6048 para o modo co 12096 para o modo 16k e 24192 para o modo 32k. O endereçamento de entrada e saída da memória 100 de entrelaçador mostrado na Figura 4 é mostrado para símbolos ímpares e pares. Para um símbolo COFDM par, as células de dados são extraídas do canal 77 de entrada e escritas na memória 124.1 de entrelaçador de acordo com uma sequência de endereços 120 gerados para cada símbolo COFDM pelo gerador 102 de endereços. Os endereços de escrita são aplicados para o símbolo par, para que, como ilustrado, o entrelaçamento seja efectuado ao baralhar os endereços de escrita. Por conseguinte, para cada símbolo y(h(q)) = y'(q) entrelaçado.
Para símbolos ímpares, utiliza-se a mesma memória 124.2 de entrelaçador. No entanto, como mostrado na Figura 4, para o símbolo ímpar, a ordem 132 de escrita na memória tem a mesma sequência de endereços utilizada para extrair o símbolo 126 par anterior. Esta característica permite que as implementações de entrelaçador de símbolos ímpares e pares utilizem apenas uma 17 memória 100 de entrelaçador desde que a operação de extracção da memória para um dado endereço seja executada antes da operação de escrita na memória. As células de dados escritas na memória 124 de entrelaçador durante os símbolos impares são, depois, extraídas numa sequência 134 gerada pelo gerador 102 de endereços para o simbolo COFDM par seguinte e por aí adiante. Assim, só se gera um endereço por simbolo, sendo o envio para a memória e a escrita da memória para o simbolo COFDM impar/par executadas contemporaneamente.
Em resumo, como representado na Figura 4, depois de o conjunto H(q) de endereços ter sido calculado para todas as sub-portadoras activas, o vector Y' = (y0', yl', y2',..., yNmax-1') de entrada é processado para produzir o vector Y=(y0, yl, y2,..., yNmax-1) definido por: yH(q) = y'q para símbolos pares para q = 0,..., Nmax-1 yq = y'H(q) para simbolos impares para q = 0,..., Nmax-1
Por outras palavras, para simbolos OFDM pares, as palavras de entrada são escritas de um modo permutado numa memória e lidas de volta num modo sequencial, enquanto para simbolos impares, são escritas sequencialmente e lidas de volta permutadas. No caso acima, a permutação H(q) é definida pela tabela seguinte: q 0 12 3 H (q) 13 0 2
Tabela 1: permutação para um caso simples em que Nmax=4 18
Como mostrado na Figura 4, o desentrelaçador 340 funciona de modo a inverter o entrelaçamento aplicado pelo entrelaçador 100, ao aplicar o mesmo conjunto de endereços gerado por um gerador de endereços equivalente, mas aplicando inversamente os endereços de escrita na memória e de extracção da memória. Sendo assim, para símbolos pares, os endereços 342 de escrita na memória são sequenciais, enquanto os endereços 344 de extracção da memória são proporcionados pelo gerador de endereços. Correspondentemente, para os símbolos ímpares, a ordem 346 de escrita na memória é determinada do conjunto de endereços gerado pelo gerador de endereços, enquanto a extracção 348 da memória é sequencial.
Geração de Endereços para o Modo lk
Um diagrama de blocos esquemático do algoritmo utilizado para gerar a função H(q) de permutação é representado na Figura 5 para o modo 1K.
Uma implementação do gerador 102 de endereços para o modo lk é mostrada na Figura 5. Na Figura 5, um registo de deslocamento de realimentação linear é formado por nove andares 200 de registo e uma porta 202 OU exclusivo que está ligada aos andares do registo 200 de deslocamento de acordo com um polinómio gerador. Por conseguinte, de acordo com o conteúdo do registo 200 de deslocamento, um bit seguinte do registo de deslocamento é proporcionado pela saída da porta 202 OU exclusivo sujeitando o conteúdo do registo R[0] de deslocamento e do andar R[4] de registo à operação booleana OU exclusivo de acordo com o polinómio gerador: 19
De acordo com o polinómio gerador, uma sequência pseudo-aleatória de bits é gerada do conteúdo do registo 200 de deslocamento. No entanto, de modo a gerar um endereço para o modo lk, como ilustrado, proporciona-se um circuito 210 de permutação que permuta, efectivamente, a ordem dos bits no interior do registo 200 de deslocamento desde uma ordem R'i[n] para uma ordem Ri[n] na saída do circuito 210 de permutação. Nove bits da saída do circuito 210 de permutação são, depois, introduzidos num canal 212 de ligação ao qual é adicionado um bit mais significativo por meio de um canal 214 que é fornecido por um circuito 218 de mudança de estado. Gera-se, por conseguinte, no canal 212, um endereço de dez bits. No entanto, de modo a assegurar a autenticidade de um endereço, um circuito 216 de verificação de endereços analisa o endereço gerado para determinar se excede um valor máximo predeterminado. O valor máximo predeterminado pode corresponder ao número máximo de sinais de sub-portadoras, que estão disponíveis para símbolos de dados no interior do símbolo COFDM, disponível para o modo que está a ser utilizado. No entanto, o entrelaçador para o modo lk também pode ser utilizado para outros modos, para que o gerador 102 de endereços também possa ser utilizado para o modo 2k, modo 4k, modo 8k, modo 16k e modo 32k, regulando, em conformidade, o número de endereço válido máximo.
Se o endereço gerado exceder o valor máximo predeterminado, então, um sinal de controlo é gerado pela unidade 216 de verificação de endereços e introduzida, por meio de um canal 220 de ligação, numa unidade 224 de controlo. Se o endereço gerado exceder o valor máximo predeterminado, então, este endereço é 20 rejeitado e torna-se a gerar um novo endereço para o símbolo particular.
Para o modo lk, uma palavra R'i de (Nr-1) bits é definida, com Nr=log2Mmax, em que Mmax=1024 utilizando um LFSR (Registo de Deslocamento de Realimentação Linear). 0 polinómio utilizado para gerar esta sequência é:
Modo 1K: M - 4 [o]® 4 M em que i varia de 0 a Mmax - 1.
Depois de uma palavra R'i ter sido gerada, a palavra R'i sofre uma permutação para produzir outra palavra de (Nr-1) bits denominada Ri. Ri é derivada de R'i pelas permutações de bits dadas pelo quadro seguinte:
Posições de bits R'i 8 7 6 5 4 3 2 1 0 Posições de bits Ri 4 3 2 1 0 5 6 7 8
Permutação de bits para o modo lk
Como exemplo, isto significa que, para o modo lk, o bit número 8 de Rj é enviado para a posição de bit número 4 de Ri. 0 endereço H(q) é, então, derivado de Ra através da seguinte equação:
H(<0 = 0 mod2) - 2N·-1 + (j) · V j=0 21 A parte (imod2).2Nrl da equação acima está representada na Figura 5 pelo bloco T218 de mudança de estado.
Efectua-se, depois, uma verificação de endereço no H(q) para verificar se o endereço gerado está abrangido pelo intervalo de endereços aceitáveis: se (H(q)<Nmax), em que Nmax = 756 no modo 1K, por exemplo, então, o endereço é válido. Se o endereço não for válido, a unidade de controlo é informada e irá tentar gerar um novo H(q), incrementando o índice i. A função do bloco de mudança de estado é assegurar que não se gera um endereço que exceda Nmax duas vezes de seguida. Com efeito, se se gerar um valor excedentário, isto significa que o MSB (í. e., o bit de mudança de estado) do endereço H(q) era um. Assim, o valor gerado seguinte irá ter um MSB de zero, garantia da produção de um endereço válido. A equação que se segue resume o comportamento genérico e ajuda a compreender a estrutura fechada deste algoritmo: q = 0; for (i = 0; i < Mmax; i = i + 1)
Nr-2 j=o >f(H(q)<Nmax) q = q+l; }
Como irá ser explicado em poucas palavras, num exemplo do gerador de endereços, o código de permutação acima mencionado é utilizado para gerar endereços para todos os símbolos OFDM. Noutro exemplo, os códigos de permutação podem ser alterados entre símbolos, com o efeito de se efectuar um ciclo percorrendo 22 um conjunto de códigos de permutação para símbolos OFDM sucessivos. Com esta finalidade, as linhas 108, 110 de controlo que proporcionam uma indicação quanto ao facto do símbolo OFDM ser ímpar ou par e o modo em utilização são utilizadas para seleccionar o código de permutação. Este modo exemplificativo no qual se efectua um ciclo percorrendo uma pluralidade de códigos de permutação é particularmente apropriado para o exemplo no qual só se utiliza o entrelaçador ímpar que será explicado posteriormente. Um sinal indicativo de que se deve utilizar um código de permutação diferente é fornecido por meio de um canal 111 de controlo. Num exemplo, os códigos de permutação possíveis são previamente armazenados no circuito 210 de códigos de permutação. Noutro exemplo, a unidade 224 de controlo fornece o novo código de permutação a utilizar para um símbolo OFDM.
Análise de Suporte do Gerador de Endereços para o Modo lk A selecção do polinómio gerador e do código de permutação explicada acima para o gerador 102 de endereços, para o modo lk, foi identificada após análise-simulação do desempenho relativo do entrelaçador. O desempenho relativo do entrelaçador foi avaliado utilizando uma capacidade relativa do entrelaçador para separar símbolos sucessivos ou uma "qualidade de entrelaçamento". Como mencionado acima, efectivamente, o entrelaçamento deve ser executado para símbolos ímpares e pares, de modo a utilizar uma única memória de entrelaçador. A medida relativa da qualidade de entrelaçador é determinada pela definição de uma distância D (em número de sub-portadoras). Escolhe-se um critério C para identificar quantas sub-portadoras estão à distância £ D à saída do entrelaçador que estavam a uma distância < D à entrada do entrelaçador, sendo, então, o número 23 de sub-portadoras para cada distância D ponderado em relação à distância relativa. 0 critério C é avaliado para símbolos COFDM ímpares e pares. A minimização de C proporciona um entrelaçador de qualidade superior.
d=D d=D C = £ NeVen(d)N«*(d) / d I 1 em que: Neven(d) e N0dd(d) são o número de sub-portadoras num símbolo par e ímpar, respectivamente, na saída do entrelaçador que permanecem dentro do espaçamento d entre sub-portadoras. A análise do entrelaçador identificado acima para o modo lk para um valor de D = 5 é mostrada na Figura 6 (a), para os
símbolos COFDM pares e na Figura 6(b), para os símbolos COFDM ímpares. De acordo com a análise acima, o valor de C para o código de permutação identificado acima para o modo lk produziu um valor de C = 24, o que significa que o número ponderado de sub-portadoras com símbolos que estão separados por cinco ou menos na saída de acordo com a equação supracitada era de 24.
Uma análise correspondente é proporcionada para um código de permutação alternativo para símbolos COFDM pares na Figura 6 (c) e para símbolos COFDM ímpares na Figura 6(d). Como se pode ver, em comparação com os resultados ilustrados nas Figuras 6 (a) e 6(b), há mais componentes presentes que representam símbolos separados por pequenas distâncias, tais como D = 1 e D = 2, quando comparado com os resultados mostrados na Figura 6 (a) e 6(b), ilustrando que o código de permutação identificado acima para o entrelaçador de símbolos do modo lk produz um entrelaçador de qualidade superior. 24 Códigos de Permutação Alternativos
Verificou-se que os dez códigos alternativos possiveis ( [n] Ri posições de bits, em que η = 1 a 10) proporcionaram um entrelaçador de símbolos com uma boa qualidade, como determinado pelo critério C identificado acima
Posições de bits R'i 8 7 6 5 4 3 2 1 0 Posições de bits [1] Ri 5 3 2 1 0 6 7 4 8 Posições de bits [2] Ri 4 3 2 1 0 6 7 5 8 Posições de bits [3] Ri 4 3 2 1 0 5 7 6 8 Posições de bits [4] Ri 3 2 1 5 0 6 4 7 8 Posições de bits 0[5]Ri 4 2 3 0 1 7 5 8 6 Posições de bits [6] Ri 4 2 3 0 1 5 7 8 6 Posições de bits [7] Ri 4 2 3 0 1 5 6 8 7 Posições de bits [8]Rí 3 2 5 0 1 4 7 8 6 Posições de bits [9] Rí 4 2 3 0 1 5 7 8 6 Posições de bits [10]Ri 4 3 2 1 0 5 6 7 8
Permutação de bits para o modo 1K
Receptor A Figura 7 proporciona uma ilustração exemplificativa de um receptor que pode ser utilizado com a presente técnica. Como mostrado na Figura 7, um símbolo COFDM é recebido por uma antena 300 e detectado por um sintonizador 302 e convertido numa forma digital por um conversor 304 analógico-digital. Um processador 306 de remoção de intervalos de guarda remove o intervalo de guarda de um símbolo COFDM recebido, antes de os dados serem recuperados do símbolo COFDM utilizando um processador 308 de 25
Transformação Rápida de Fourier (FFT) em combinação com um dispositivo 310 de correcção e estimativa de canais em cooperação com uma unidade 311 de descodificação de sinalização embebida, de acordo com técnicas conhecidas. Os dados desmodulados são recuperados de um mapeador 312 e introduzidos num desentrelaçador 314 de simbolos cuja função é efectuar o mapeamento inverso do símbolo de dados recebido para tornar a gerar um fluxo de dados de saída com os dados desentrelaçados. O desentrelaçador 314 de símbolos é formado por um equipamento de processamento de dados, como mostrado na Figura 7, com uma memória 540 de entrelaçador e um gerador 542 de endereços. A memória de entrelaçador é como a mostrada na Figura 4 e tem a função, como já explicado acima, de efectuar o desentrelaçamento através da utilização de conjuntos de endereços gerados pelo gerador 542 de endereços. O gerador 542 de endereços é formado como mostrado na Figura 8 e está configurado para gerar endereços correspondentes para mapear os símbolos de dados recuperados de cada um dos sinais de sub-portadoras COFDM para um fluxo de dados de saída.
As partes restantes do receptor COFDM mostrado na Figura 7 são proporcionadas para efectuar uma descodificação 318 com correcção de erros para corrigir erros e recuperar uma estimativa dos dados fonte.
Uma vantagem proporcionada pela presente técnica para o receptor e o transmissor é que um entrelaçador de símbolos e um desentrelaçador de símbolos funcionando nos receptores e transmissores podem ser comutados entre o modo lk, 2k, 4k, 8k, 16k e 32k alterando os polinómios geradores e a ordem de permutação. Consequentemente, o gerador 542 de endereços, 26 mostrado na Figura 8, inclui uma entrada 544, proporcionando uma indicação do modo, bem como uma entrada 546 indicando se há símbolos COFDM impares/pares. Proporciona-se, desse modo, uma implementação flexível, porque um entrelaçador e desentrelaçador de símbolos podem ser formados como mostrado nas Figuras 3 e 8, com um gerador de endereços como ilustrado em qualquer das Figuras 5. 0 gerador de endereços pode, por conseguinte, ser adaptado aos diferentes modos, alterando-se os polinómios geradores e as ordens de permutação indicados para cada um dos modos. Por exemplo, isto pode ser efectuado utilizando uma alteração de software. Em alternativa, noutras formas de realização, um sinal embebido indicando o modo da transmissão DVB-T2 pode ser detectado no receptor, na unidade 311 de processamento de sinalização embebida e utilizado para configurar, automaticamente, o desentrelaçador de símbolos de acordo com o modo detectado.
Utilização Optimizada de Entrelaçadores Impares
Como mostrado na Figura 4, dois processos de entrelaçamento de símbolos, um para símbolos COFDM pares e um para símbolos COFDM ímpares, permitem a redução da quantidade de memória utilizada durante o entrelaçamento. No exemplo mostrado na Figura 4, a ordem de escrita na memória para o símbolo ímpar é a mesma que a ordem de extracção da memória para o símbolo par, por conseguinte, enquanto um símbolo ímpar está a ser extraído da memória, um símbolo par pode estar a ser escrito no local de onde se acabou de fazer a extracção; subsequentemente, quando esse símbolo par é extraído da memória, o símbolo ímpar que se segue pode ser escrito no local de onde se acabou de fazer a extracção. 27
Como mencionado acima, durante uma análise experimental do desempenho dos entrelaçadores (utilizando o critério C como definido acima) e, por exemplo, mostrado na Figura 9(a) e Figura 9(b), descobriu-se que os esquemas de entrelaçamento concebidos para os entrelaçadores de símbolos de 2k e 8k, para a dvb-t e para o entrelaçador de símbolos de 4k, para a dvb-H funcionavam melhor para símbolos ímpares que para símbolos pares. Assim, os resultados de avaliação de desempenho dos entrelaçadores, por exemplo, como ilustrado pelas Figuras 9 (a) e 9(b), revelaram que os entrelaçadores ímpares funcionam melhor que os entrelaçadores pares. Isto pode ver-se quando se compara a Figura 9(a), que mostra resultados para um entrelaçador para símbolos pares, com a Figura 9(b), que ilustra resultados para símbolos ímpares: pode ver-se que a distância média na saída de sub-portadoras de entrelaçador que estavam adjacentes à entrada de entrelaçador é maior para um entrelaçador de símbolos ímpares do que para um entrelaçador de símbolos pares.
Como se vai compreender, a quantidade de memória de entrelaçador exigida para implementar um entrelaçador de símbolos está dependente do número de símbolos de dados a mapear nos símbolos de portadoras COFDM. Assim, um entrelaçador de símbolos de modo 16k exige metade da memória necessária para implementar um entrelaçador de símbolos de modo 32k e, de modo semelhante, a quantidade de memória exigida para implementar um entrelaçador de símbolos de 8k é metade da necessária para implementar um entrelaçador de 16k. Por conseguinte, um transmissor ou receptor que esteja configurado para implementar um entrelaçador de símbolos de um modo, que define o número máximo de símbolos de dados que podem ser suportados por símbolo COFDM, então, esse transmissor ou receptor irá incluir memória suficiente para implementar dois processos de entrelaçamento 28 ímpar para qualquer outro modo, o que proporciona que o número de sub-portadoras por símbolo OFDM seja metade ou menos de metade nesse dado modo máximo. Por exemplo, um receptor ou transmissor incluindo um entrelaçador de 32K irá ter memória suficiente para acomodar dois processos de entrelaçamento ímpar de Ιβκ, cada um com a sua própria memória de 16K.
Por conseguinte, de modo a explorar o melhor desempenho dos processos de entrelaçamento ímpar, um entrelaçador de símbolos apto a acomodar múltiplos modos de modulação pode ser configurado para utilizar apenas um processo de entrelaçamento de símbolos ímpares se utilizado num modo que compreende metade ou menos de metade do número de sub-portadoras num modo máximo, que representa o número máximo de sub-portadoras por símbolo OFDM. Este modo máximo, por conseguinte, define o tamanho máximo de memória. Por exemplo, num transmissor/receptor apto a utilizar o modo 32K, quando funciona num modo com menos portadoras (í. e., 16K, 8K, 4K ou 1K), então, em vez de empregar processos de entrelaçamento distintos de símbolos ímpares e pares, ir-se-ão utilizar dois entrelaçadores ímpares.
Uma ilustração de uma adaptação do entrelaçador 33 de símbolos, que é mostrado na Figura 3, quando entrelaça símbolos de dados de entrada em sub-portadoras de símbolos OFDM apenas no modo de entrelaçamento ímpar é mostrada na Figura 10. O entrelaçador 33.1 de símbolos corresponde exactamente ao entrelaçador 33 de símbolos mostrado na Figura 3, excepto no facto de o gerador 102.1 de endereços estar adaptado para executar apenas o processo de entrelaçamento ímpar. Para o exemplo mostrado na Figura 10, o entrelaçador 33.1 de símbolos está a funcionar num modo em que o número de símbolos de dados que podem ser suportados por símbolo OFDM é inferior a metade do 29 número máximo que pode ser suportado por um símbolo OFDM num modo de funcionamento com o maior número de sub-portadoras por símbolo OFDM. Sendo assim, o entrelaçador 33.1 de símbolos foi configurado para dividir a memória 100 de entrelaçador. Para a presente ilustração mostrada na Figura 10, a memória de entrelaçador, então 100, é dividida em duas partes 401, 402. Como uma ilustração do entrelaçador 33.1 de símbolos funcionando num modo em que símbolos de dados são mapeados nos símbolos OFDM utilizando o processo de entrelaçamento ímpar, a Figura 10 proporciona uma vista alargada de cada metade da memória 401, 402 de entrelaçador. Este alargamento proporciona uma ilustração do modo de entrelaçamento ímpar, como representado para o lado do transmissor, para quatro símbolos A, B, C, D reproduzidos da Figura 4. Assim, como mostrado na Figura 10, para conjuntos sucessivos de primeiros e segundos símbolos de dados, os símbolos de dados são escritos, sequencialmente, na memória 401, 402 de entrelaçador e extraídos da memória de acordo com endereços gerados pelo gerador 102 de endereços numa ordem permutada de acordo com os endereços gerados pelo gerador de endereços, como explicado anteriormente. Assim, como ilustrado na Figura 10, dado que um processo de entrelaçamento ímpar está a ser executado para conjuntos sucessivos de primeiros e segundos conjuntos de símbolos de dados, a memória de entrelaçador deve ser dividida em duas partes. Os símbolos de um primeiro conjunto de símbolos de dados são escritos numa primeira metade da memória 401 de entrelaçador e símbolos de um segundo conjunto de símbolos de dados são escritos numa segunda parte da memória 402 de entrelaçador, porque o entrelaçador de símbolos já não consegue reutilizar as mesmas partes da memória de entrelaçador de símbolos, como pode ser acomodado quando se funciona num modo de entrelaçamento ímpar e par. 30
Um exemplo correspondente do entrelaçador no receptor, que aparece na Figura 8, mas adaptado para funcionar apenas com um processo de entrelaçamento ímpar é mostrado na Figura 11. Como mostrado na Figura 11, a memória 540 de entrelaçador é dividida em duas metades 410, 412 e o gerador 542 de endereços está adaptado para escrever símbolos de dados na memória de entrelaçador e extrair símbolos de dados da memória de entrelaçador em partes respectivas da memória 410, 412 para conjuntos sucessivos de símbolos de dados para implementar apenas um processo de entrelaçamento ímpar. Por conseguinte, em correspondência com a representação mostrada na Figura 10, a Figura 11 mostra o mapeamento do processo de entrelaçamento que é executado no receptor e ilustrado na Figura 4 como uma vista alargada, funcionando para a primeira e segunda metades da memória 410, 412 de entrelaçamento. Assim, um primeiro conjunto de símbolos de dados é escrito numa primeira parte da memória 410 de entrelaçador numa ordem permutada definida de acordo com os endereços gerados pelo gerador 542 de endereços, como ilustrado pela ordem de escrita nos símbolos de dados, o que proporciona uma sequência de escrita de 1, 3, 0, 2. Como ilustrado, os símbolos de dados são, depois, extraídos sequencialmente da primeira parte da memória 410 de entrelaçador, recuperando, assim, a sequência original A, B, C, D.
Correspondentemente, um segundo conjunto subsequente de símbolos de dados que são recuperados de um símbolo OFDM sucessivo é escrito na segunda metade da memória 412 de entrelaçador de acordo com os endereços gerados pelo gerador 542 de endereços numa ordem permutada e extraídos sequencialmente para o fluxo de dados de saída. 31
Num exemplo, os endereços gerados para um primeiro conjunto de símbolos de dados para escrever na primeira metade da memória 410 de entrelaçador podem ser reutilizados para escrever um segundo conjunto subsequente de símbolos de dados na memória 412 de entrelaçador. Correspondentemente, o transmissor também pode reutilizar endereços gerados para uma metade do entrelaçador para um primeiro conjunto de símbolos de dados para extrair um segundo conjunto de símbolos de dados que foi escrito sequencialmente na segunda metade da memória.
Entrelaçador ímpar com Desfasamento O desempenho de um entrelaçador, que utiliza dois entrelaçadores ímpares, poderia ser ainda melhor com a utilização de uma sequência de entrelaçadores apenas ímpares, em vez de um único entrelaçador apenas ímpar, para que qualquer bit de dados introduzido no entrelaçador não module sempre a mesma portadora no símbolo OFDM.
Uma sequência de entrelaçadores apenas ímpares poderia ser realizada pela: • adição de um desfasamento ao endereço de entrelaçador módulo o número de portadoras de dados, ou • utilização de uma sequência de permutações no entrelaçador. 32
Adição de um Desfasamento A adição de um desfasamento ao endereço de entrelaçador módulo o número de portadoras de dados desloca e envolve, efectivamente, o símbolo OFDM para que qualquer bit de dados introduzido no entrelaçador nem sempre module a mesma portadora no símbolo OFDM. Assim, o gerador de endereços poderia, opcionalmente, incluir um gerador de desfasamentos que gera um desfasamento num endereço gerado pelo gerador de endereços no canal H(q) de salda. 0 desfasamento iria alterar cada símbolo. Por exemplo, este desfasamento poderia proporcionar uma sequência cíclica. Esta sequência cíclica poderia, por exemplo, ter um comprimento 4 e poderia consistir em, por exemplo, números primos. Por exemplo, uma sequência deste tipo poderia ser: 0, 41, 97, 157
Para além disso, o desfasamento pode ser uma sequência aleatória que pode ser gerada por outro gerador de endereços a partir de um entrelaçador de símbolos OFDM semelhante ou pode ser gerado por qualquer outro meio.
Utilizando uma Sequência de Permutações
Como mostrado nas Figuras 5, uma linha 111 de controlo estende-se desde a unidade de controlo do gerador de endereços até ao circuito de permutação. Como mencionado acima, num exemplo, o gerador de endereços pode aplicar um código de permutação diferente a partir de um conjunto de códigos de 33 permutação para símbolos OFDM sucessivos. Utilizando de uma sequência de permutações no gerador de endereços de entrelaçador diminui a probabilidade de qualquer bit de dados introduzido no entrelaçador nem sempre modular a mesma sub-portadora no símbolo OFDM.
Por exemplo, isto poderia ser uma sequência cíclica, para que um código de permutação diferente num conjunto de códigos de permutação numa sequência seja utilizado para símbolos OFDM sucessivos e, depois, repetido. Esta sequência cíclica poderia ter, por exemplo, um comprimento de dois ou quatro. Para o exemplo do entrelaçador de símbolos 16K, nos quais se efectua um ciclo percorrendo uma sequência de dois códigos de permutação por símbolo OFDM poderia ser, por exemplo: 8432011151210679 7953111402121086 enquanto uma sequência de quatro códigos de permutação poderia ser: 8432011151210679 7953111402121086 6117523011081294 5129031024678111 A comutação de um código de permutação para outro poderia ser efectuada em resposta a uma alteração no sinal Ímpar/Par indicado no canal 108 de controlo. Em resposta, a unidade 224 e controlo altera o código de permutação no circuito 210 de códigos de permutação por meio da linha 111 de controlo. 34
Para o exemplo de um entrelaçador de símbolos lk, dois códigos de permutação poderiam ser: 432105678 325014786 enquanto quatro códigos de permutação poderiam ser: 432105678 325014786 753826140 168253407
Outras combinações de sequências podem ser possíveis para modos de portadoras 2k, 4k e 8k ou, de facto, modo de portadora 0,5k. Por exemplo, os seguintes códigos de permutação para cada um dos modos 0,5k, 2k, 4k e 8k proporcionam uma boa descorrelação de símbolos e podem ser utilizados ciclicamente para gerar o desfasamento do endereço gerado por um gerador de endereços para cada um dos respectivos modos:
Modo 2k: 0751826934* 4832901567 8390215746 7048369152
Modo 4k: 710581249036** 627108034195 954231010687 141039726508 35
Modo 8k: 51130108692417* 10854291067311 11698472101053 83117915640210
Para os códigos de permutação indicados acima, os primeiros dois poderiam ser utilizados num ciclo de duas sequências, enquanto todos os quatro poderiam ser utilizados para um ciclo de quatro sequências. Além disso, algumas outras sequências de quatro códigos de permutação, que são percorridas ciclicamente para proporcionar o desfasamento num gerador de endereços para produzir uma boa descorrelação nos símbolos entrelaçados (algumas são comuns às acima) são proporcionadas em seguida:
Modo 0,5k: 37461205 42573016 53604127 61052743
Modo 2k: 0751826934* 3270158496 4832901567 7395210648
Modo 4k: 710581249036** 627108034195 103412706859 089510463217 36
Modo 8k: 51130108692417* 81076052139411 11369274105108 10817560114293
* estas são as permutações na norma DVB-T ** estas são as permutações na norma DVB-H
Exemplos de geradores de endereços e entrelaçadores correspondentes, para os modos 2k, 4k e 8k, são divulgados no pedido de patente Europeia número 04251667.4. Um gerador de endereços para o modo 0,5k é divulgado no nosso pedido de patente UK co-pendente número 0722553.5.
As formas de realização descritas acima podem ser sujeitas a várias modificações sem divergir do âmbito da presente invenção como definida nas reivindicações apensas. Em particular, a representação exemplificativa do polinómio gerador e da ordem de permutação que foi utilizada para representar aspectos da invenção não se destina a ser limitativa e abrange formas equivalentes do polinómio gerador e da ordem de permutação.
Como se deve compreender, o transmissor e receptor mostrados, respectivamente, nas Figuras 1 e 7, são proporcionados apenas a titulo ilustrativo e não pretendem ser limitativos. Por exemplo, deve compreender-se que a posição do entrelaçador de símbolos e do desentrelaçador em relação, por exemplo, ao entrelaçador de bits e ao mapeador pode ser alterada. Como se deve compreender, o efeito do entrelaçador e do desentrelaçador não se altera devido à sua posição relativa, embora o entrelaçador possa estar 37 a entrelaçar símbolos I/Q em vez de vectores v-bit. Uma alteração correspondente pode ser efectuada no receptor. Consequentemente, o entrelaçador e o desentrelaçador podem funcionar com diferentes tipos de dados e podem ser posicionados diferentemente da posição descrita nas formas de realização exemplificativas.
Como explicado acima, os códigos de permutação e o polinómio gerador do entrelaçador, que foram descritos através da referência a uma implementação de um modo particular, também podem ser aplicados a outros modos, alterando o endereço máximo predeterminado permitido de acordo com o número de sub-portadoras para esse modo.
Como mencionado acima, as formas de realização da presente invenção são aplicáveis às normas DVB, tais como DVB-T, DVB-T2 e DVB-H. Por exemplo, as formas de realização da presente invenção podem ser utilizadas num transmissor ou receptor que funcione de acordo com a norma DVB-H, em terminais móveis portáteis. Os terminais móveis podem ser integrados em telefones móveis (sejam de segunda, terceira ou maior geração) ou Agendas Digitais Pessoais ou Tablet PC, por exemplo. Este tipo de terminais móveis pode estar apto a receber sinais compatíveis com a DVB-H ou DVB-T/T2 no interior de edifícios ou em movimento, por exemplo, em carros ou comboios, mesmo a altas velocidades. Os terminais móveis podem ser, por exemplo, alimentados por baterias, electricidade da rede ou uma fonte de alimentação CC de baixa tensão ou alimentados pela bateria dos automóveis. Os serviços que podem ser proporcionados pela DVB-H podem incluir voz, mensagens, navegação na Internet, rádio, imagens de vídeo fixas e/ou em movimento, serviços de televisão, serviços interactivos, vídeo ou vídeo em multidifusão a pedido e opção. 38
Os serviços podem funcionar em combinação uns com os outros. Noutros exemplos, as formas de realização da presente invenção são aplicáveis à norma DVB-T2 como especificado de acordo com a norma EN 302755 da ETSI. Noutros exemplos, as formas de realização da presente invenção são aplicáveis à norma de transmissão por cabo conhecida como DVB-C2. No entanto, deve compreender-se que a presente invenção não está limitada a aplicações à norma DVB e pode ser estendida a outras normas para transmissão ou recepção, fixa e móvel.
Lisboa, 12 de Janeiro de 2010 39

Claims (21)

  1. REIVINDICAÇÕES 1. Equipamento de processamento de dados com a funcionalidade de mapear símbolos de dados de entrada a comunicar sobre um número predeterminado de sinais de sub-portadoras de um símbolo Multiplexado por Divisão Ortogonal de Frequência (OFDM), compreendendo o equipamento de processamento de dados um entrelaçador (33) com a funcionalidade de enviar para uma memória (100) de entrelaçador o número predeterminado dos símbolos de dados de entrada para mapeamento sobre os sinais de sub-portadoras OFDM e extrair da memória (100) de entrelaçador os símbolos de dados de entrada para as sub-portadoras OFDM para executar o mapeamento, sendo a extracção feita com uma ordem diferente da do envio, sendo a ordem determinada a partir de um conjunto de endereços, com o efeito de os símbolos de dados de entrada serem entrelaçados nos sinais de sub-portadoras, um gerador (542) de endereços com a funcionalidade de gerar o conjunto de endereços, sendo gerado um endereço para cada um dos símbolos de dados de entrada para indicar um dos sinais de sub-portadoras sobre o qual se vai mapear o símbolo de dados, compreendendo o gerador (102) de endereços um registo (200) de deslocamento com realimentação linear incluindo um número predeterminado de andares de registo e com a funcionalidade de gerar uma sequência de bits pseudo-aleatória de acordo com um polinómio gerador, 1 um circuito (210) de permutação com a funcionalidade de receber o conteúdo dos andares de registo de deslocamento e permutar os bits presentes nos andares de registo de acordo com um código de permutação para formar um endereço de uma das sub-portadoras OFDM, e uma unidade (224) de controlo com a funcionalidade de, em combinação com um circuito (216) de verificação de endereços, tornar a gerar um endereço quando um endereço gerado excede um endereço válido máximo predeterminado, caracterizado por o endereço válido máximo predeterminado ser inferior a mil e vinte e quatro, o registo (200) de deslocamento com realimentação linear ter nove andares de registo com um polinómio gerador para o registo de deslocamento com realimentação linear de ^/[8] ^/-i|P]®^-iM> e a ordem de permutação formar, com um bit (218) adicional, um endereço Ri[n] de 10 bits para o simbolo de dados de ordem i a partir do bit presente no andar R'i[n] de registo de ordem n de acordo com um código definido pela tabela Posições de bits R'i 8 7 6 5 4 3 2 1 0 Posições de bits Ri 4 3 2 1 0 5 6 7 8
  2. 2. Equipamento de processamento de dados como reivindicado na Reivindicação 1, em que o endereço válido máximo 2 predeterminado é um valor entre setecentos e mil e vinte e quatro.
  3. 3. Equipamento de processamento de dados como reivindicado na Reivindicação 1 ou 2, em que o símbolo OFDM inclui sub-portadoras piloto que estão confiquradas para suportar símbolos conhecidos e o endereço válido máximo predeterminado depende de um número dos símbolos de sub-portadoras piloto presentes no símbolo OFDM.
  4. 4. Equipamento de processamento de dados como reivindicado na Reivindicação 1, 2 ou 3, em que a memória (100) de entrelaçador tem a funcionalidade de efectuar o mapeamento dos símbolos de dados de entrada sobre os sinais de sub-portadoras para símbolos OFDM pares enviando os símbolos de dados de acordo com o conjunto de endereços gerado pelo gerador de endereços e extraindo-os sequencialmente e, para símbolos OFDM ímpares, enviando os símbolos para a memória (100) de entrelaçador, com uma ordem sequencial e extrair os símbolos de dados da memória (110) de acordo com o conjunto de endereços gerado pelo gerador (102) de endereços.
  5. 5. Equipamento de processamento de dados como reivindicado em qualquer das Reivindicações 1 a 4, em que o circuito (210) de permutação tem a funcionalidade de alterar o código de permutação que permuta a ordem dos bits dos andares de registo para formar os endereços de um símbolo OFDM para outro.
  6. 6. Equipamento de processamento de dados como reivindicado na Reivindicação 5, em que o circuito (210) de permutação tem 3 a funcionalidade de efectuar um ciclo percorrendo uma sequência de diferentes códigos de permutação para simbolos OFDM sucessivos.
  7. 7. Equipamento de processamento de dados como reivindicado na Reivindicação 6, em que a sequência de códigos de permutação compreende dois códigos de permutação, que são: Posições de bits R'i 8 7 6 5 4 3 2 1 0 Posições de bits Ri 4 3 2 1 0 5 6 7 8 e Posições de bits R'i 8 7 6 5 4 3 2 1 0 Posições de bits Ri 3 2 5 0 1 4 7 8 6
  8. 8. Equipamento de processamento de dados como reivindicado na Reivindicação 6 ou 7, em que as sub-portadoras dos símbolos OFDM são metade ou menos de metade de um número máximo de sub-portadoras nos símbolos OFDM de um qualquer de uma pluralidade de modos de funcionamento e os símbolos de dados de entrada incluem primeiros conjuntos de símbolos de dados de entrada para mapeamento sobre símbolos OFDM pares e segundos conjuntos de símbolos de dados de entrada para mapeamento sobre símbolos OFDM ímpares e o equipamento de processamento de dados tem a funcionalidade de entrelaçar os símbolos de dados de entrada a partir dos primeiros e segundos conjuntos de acordo com um processo de entrelaçamento ímpar incluindo o processo de entrelaçamento ímpar 4 escrever os primeiros conjuntos de símbolos de dados de entrada numa primeira parte (401) da memória (100) de entrelaçador de acordo com uma ordem sequencial dos primeiros ; conjuntos de símbolos de dados de entrada f extrair os primeiros conjuntos de símbolos de dados de entrada da primeira parte (401) da memória (100) de entrelaçador para os sinais de sub-portadoras dos símbolos OFDM pares de acordo com uma ordem definida pelo conjunto de endereços gerado com um dos códigos de permutação da sequência, escrever o segundo conjunto de símbolos de dados de entrada numa segunda parte (412) da memória (100) de entrelaçador de acordo com uma ordem sequencial dos segundos conjuntos de símbolos de dados de entrada, e extrair os segundos conjuntos de símbolos de dados de entrada da segunda parte da memória (100) de entrelaçador para os sinais de sub-portadoras dos símbolos OFDM ímpares de acordo com uma ordem definida pelo conjunto de endereços gerado com outro dos códigos de permutação da sequência.
  9. 9. Transmissor para transmitir dados utilizando uma Multiplexagem por Divisão Ortogonal de Frequência, OFDM, incluindo o transmissor um equipamento de processamento de dados com a funcionalidade de mapear símbolos de dados de entrada a comunicar sobre um número predeterminado de sinais de sub-portadoras de um símbolo OFDM de acordo com qualquer das Reivindicações 1 a 8, e 5 um transmissor para transmitir o símbolo OFDM.
  10. 10. Transmissor como reivindicado na Reivindicação 9, em que o transmissor tem a funcionalidade de transmitir dados de acordo com uma norma de Difusão de Vídeo Digital, tal como a Difusão de Vídeo Digital Terrestre, Difusão de Vídeo Digital para Equipamentos Móveis, a norma Difusão de Vídeo Digital Terrestre2 ou a norma Difusão de Vídeo Digital por Cabo2 .
  11. 11. Método de mapeamento de símbolos de dados de entrada a comunicar sobre um número predeterminado de sinais de sub-portadoras de um símbolo Multiplexado por Divisão Ortogonal de Frequência, OFDM, compreendendo o método enviar para uma memória (100) de entrelaçador o número predeterminado de símbolos de dados de entrada para mapeamento sobre os sinais de sub-portadoras OFDM, extrair da memória (100) os símbolos de dados de entrada para as sub-portadoras OFDM para executar o mapeamento, sendo a extracção feita com uma ordem diferente do envio, sendo a ordem determinada a partir de um conjunto de endereços com o efeito de os símbolos de dados de entrada serem entrelaçados nos sinais de sub-portadoras, gerar o conjunto de endereços, sendo gerado um endereço para cada um dos símbolos de dados de entrada para indicar um dos sinais de sub-portadoras sobre o qual se vai mapear o símbolo de dados, compreendendo a geração do conjunto de endereços 6 utilizar um registo (200) de deslocamento com realimentação linear incluindo um número predeterminado de andares de registo para gerar uma sequência de bits pseudo-aleatória de acordo com um polinómio gerador, utilizar um circuito (210) de permutação com a funcionalidade de receber o conteúdo dos andares de registo de deslocamento e permutar os bits presentes nos andares de registo de acordo com um código de permutação para formar um endereço, e tornar a gerar um endereço quando um endereço gerado excede um endereço válido máximo predeterminado, caracterizado por o endereço válido máximo predeterminado ser inferior a mil e vinte e quatro, o registo (200) de deslocamento com realimentação linear ter nove andares de registo com um polinómio gerador para o registo de deslocamento com realimentação linear de /^[8]-/^i[o]®^h[4], e Q código de permutação formar, com um bit adicional, um endereço Ri[n] de 10 bits para o símbolo de dados de ordem i a partir do bit presente no andar R'i[n] de registo de ordem n de acordo com um código definido pela tabela Posições de bits R'i 8 7 6 5 4 3 2 1 0 Posições de bits Ri 4 3 2 1 0 5 6 7 8
  12. 12. Método como reivindicado na Reivindicação 11, em que o endereço válido máximo predeterminado é um valor entre setecentos e mil e vinte e quatro. 7
  13. 13. Método como reivindicado na Reivindicação 11 ou 12, em que o simbolo OFDM inclui sub-portadoras piloto que estão configuradas para suportar símbolos conhecidos e o endereço válido máximo predeterminado depende de um número dos símbolos de sub-portadoras piloto presentes no símbolo OFDM.
  14. 14. Método como reivindicado na Reivindicação 11, 12 ou 13, em que o envio para a memória (100) de entrelaçador dos símbolos de dados de entrada e a extracção desde a memória (100) de entrelaçador dos símbolos de dados de entrada para mapeamento sobre os sinais de sub-portadoras OFDM para se efectuar o mapeamento incluem para símbolos OFDM pares, enviar os símbolos de dados de acordo com o conjunto de endereços gerado pelo gerador de endereços e extrai-los com uma ordem sequencial, e para símbolos OFDM ímpares, enviar os símbolos para a memória (100) de entrelaçador numa ordem sequencial e extrair os símbolos de dados da memória (100) de entrelaçador de acordo com o conjunto de endereços gerado pelo gerador (102) de endereços.
  15. 15. Método como reivindicado em qualquer das Reivindicações 11 a 14, em que a utilização de um circuito (210) de permutação para receber o conteúdo dos andares (200) de registo de deslocamento e permutar os bits presentes nos andares (200) de registo, de acordo com um código de permutação para formar um endereço, inclui alterar o código de permutação que permuta a ordem dos bits dos andares de 8 registo para formar os endereços de um símbolo OFDM para outro.
  16. 16. Método como reivindicado na Reivindicação 15, em que alterar o código de permutação que permuta a ordem dos bits dos andares de registo para formar os endereços de um símbolo OFDM para outro inclui efectuar um ciclo percorrendo uma sequência de diferentes códigos de permutação para símbolos OFDM sucessivos.
  17. 17. Método como reivindicado na Reivindicação 16, em que a sequência de códigos de permutação compreende dois códigos de permutação, que são: Posições de bits R'i 8 7 6 5 4 3 2 1 0 Posições de bits Ri 4 3 2 1 0 5 6 7 8 e Posições de bits R'i 8 7 6 5 4 3 2 1 0 Posições de bits Ri 3 2 5 0 1 4 7 8 6
  18. 18. Método como reivindicado na Reivindicação 16 ou 17, em que as sub-portadoras dos símbolos OFDM são metade ou menos de metade de um número máximo de sub-portadoras nos símbolos OFDM de um qualquer de uma pluralidade de modos de funcionamento, compreendendo o método dividir os símbolos de dados de entrada em primeiros conjuntos de símbolos de dados de entrada para mapeamento sobre símbolos OFDM pares e segundos conjuntos de símbolos 9 de dados de entrada para mapeamento sobre símbolos OFDM ímpares e entrelaçar os símbolos de dados de entrada dos primeiros e segundos conjunto de acordo com um processo de entrelaçamento ímpar compreendendo escrever os primeiros conjuntos de símbolos de dados de entrada numa primeira parte (401) da memória (100) de entrelaçador de acordo com uma ordem sequencial dos primeiros conjuntos de símbolos de dados de entrada, extrair os primeiros conjuntos de símbolos de dados de entrada da primeira parte (401) da memória (100) de para os sinais de sub-portadoras dos símbolos OFDM pares de acordo com uma ordem definida pelo conjunto de endereços gerado com um dos códigos de permutação da sequência, escrever o segundo conjunto de símbolos de dados de entrada numa segunda parte (402) da memória (100) de entrelaçador de acordo com uma ordem sequencial dos segundos conjuntos de símbolos de dados de entrada, e extrair os segundos conjuntos de símbolos de dados de entrada da segunda parte (402) da memória (100) de entrelaçador para os sinais de sub-portadoras dos símbolos OFDM ímpares de acordo com uma ordem definida pelo conjunto de endereços gerado com outro dos códigos de permutação da sequência.
  19. 19. Método de transmissão de símbolos de dados de entrada por meio de um número predeterminado de sinais de 10 sub-portadoras de um símbolo Multiplexado por Divisão Ortogonal de Frequência, OFDM, compreendendo o método receber um número predeterminado dos símbolos de dados de entrada para mapeamento sobre o número predeterminado de sinais de sub-portadoras, mapeamento dos símbolos de dados de entrada a comunicar sobre o número predeterminado de sinais de sub-portadoras do símbolo OFDM, de acordo com o método reivindicado em qualquer das Reivindicações 11 a 18, e transmitir o símbolo OFDM.
  20. 20. Método de transmissão como reivindicado na Reivindicação 19, em que a transmissão está de acordo com uma norma de Difusão de Vídeo Digital, tal como a Difusão de Vídeo Digital Terrestre, Difusão de Vídeo Digital para Equipamentos Móveis, a norma Difusão de Vídeo Digital Terrestre2 ou a norma Difusão de Vídeo Digital por Cabo2.
  21. 21. Gerador (542) de endereços a utilizar na transmissão de símbolos de dados entrelaçados em sub-portadoras de um símbolo Multiplexado por Divisão Ortogonal de Frequência, OFDM, tendo o gerador (102) de endereços a funcionalidade de gerar um conjunto de endereços, sendo cada endereço gerado para cada um dos símbolos de dados para indicar um dos sinais de sub-portadoras sobre o qual se vai mapear o símbolo de dados, compreendendo o gerador (102) de endereços um registo (200) de deslocamento de realimentação linear incluindo um número predeterminado de andares de registo e 11 tendo a funcionalidade de gerar uma sequência pseudo-aleatória de bits de acordo com um polinómio gerador, um circuito (210) de permutação com a funcionalidade de receber o conteúdo dos andares de registo de deslocamento e permutar os bits presentes nos andares de registo de acordo com um código de permutação para formar um endereço, e uma unidade (224) de controlo com a funcionalidade de, em combinação com um circuito (216) de verificação de endereços, tornar a gerar um endereço quando um endereço gerado excede um endereço válido máximo predeterminado, caracterizado por o endereço válido máximo predeterminado ser inferior a mil e vinte e quatro, o registo (200) de deslocamento com realimentação linear ter nove andares de registo com um polinómio gerador para o registo de deslocamento com realimentação linear de ^[8] = ^,[0]©^[4], e a ordem de permutação formar, com um bit adicional, um endereço Ri[n] de 10 bits para o símbolo de dados de ordem i a partir do bit presente no andar R'i[n] de registo de ordem n de acordo com um código definido pelo quadro: Posições de bits R'i 8 7 6 5 4 3 2 1 0 Posições de bits Ri 4 3 2 1 0 5 6 7 8 Lisboa, 12 de Janeiro de 2010 12
PT08253428T 2007-10-30 2008-10-22 Equipamento e método de processamento de dados PT2056472E (pt)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
GB0721269.9A GB2454193B (en) 2007-10-30 2007-10-30 Data processing apparatus and method
GB0721270A GB2454194A (en) 2007-10-30 2007-10-30 Address generation polynomial and permutation matrix for DVB-T2 1k OFDM sub-carrier mode interleaver
GB0722645A GB2455071A (en) 2007-10-30 2007-11-19 Memory efficient data symbol interleaver which adaptively applies odd only, or odd and even interleaving processes, depending on OFDM mode
GB0722728A GB2454267A (en) 2007-10-30 2007-11-20 DVB interleaver for odd/even symbol streams splits memory for sub-carrier number up to half maximum/has common memory and immediate location reuse otherwise

Publications (1)

Publication Number Publication Date
PT2056472E true PT2056472E (pt) 2010-02-09

Family

ID=40097846

Family Applications (2)

Application Number Title Priority Date Filing Date
PT08253428T PT2056472E (pt) 2007-10-30 2008-10-22 Equipamento e método de processamento de dados
PT08253420T PT2056471E (pt) 2007-10-30 2008-10-22 Equipamento e método de processamento de dados

Family Applications After (1)

Application Number Title Priority Date Filing Date
PT08253420T PT2056471E (pt) 2007-10-30 2008-10-22 Equipamento e método de processamento de dados

Country Status (14)

Country Link
US (2) US8170091B2 (pt)
EP (2) EP2056471B1 (pt)
JP (1) JP5248983B2 (pt)
KR (2) KR101520486B1 (pt)
AT (2) ATE451753T1 (pt)
AU (1) AU2008237590B2 (pt)
DE (2) DE602008000145D1 (pt)
DK (2) DK2056472T3 (pt)
EA (1) EA014413B1 (pt)
ES (2) ES2336632T3 (pt)
GB (2) GB2454318B (pt)
PL (2) PL2056472T3 (pt)
PT (2) PT2056472E (pt)
TW (2) TWI442731B (pt)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8179954B2 (en) 2007-10-30 2012-05-15 Sony Corporation Odd interleaving only of an odd-even interleaver when half or less data subcarriers are active in a digital video broadcasting (DVB) standard
GB2454196B (en) * 2007-10-30 2012-10-10 Sony Corp Data processsing apparatus and method
US8885761B2 (en) 2003-03-25 2014-11-11 Sony Corporation Data processing apparatus and method
GB2454193B (en) 2007-10-30 2012-07-18 Sony Corp Data processing apparatus and method
DK2056549T3 (da) 2007-10-30 2013-02-04 Sony Corp Databehandlingsanordning og -fremgangsmåde
GB2460459B (en) 2008-05-30 2012-07-11 Sony Corp Data processing apparatus and method
JP2012004753A (ja) 2010-06-15 2012-01-05 Funai Electric Co Ltd テレビジョン信号受信装置
CN105340262B (zh) 2013-06-19 2018-07-27 Lg 电子株式会社 传输广播信号的装置、接收广播信号的装置、传输广播信号的方法和接收广播信号的方法
GB2515801A (en) 2013-07-04 2015-01-07 Sony Corp Transmitter and receiver and methods of transmitting and receiving
CN103532892A (zh) * 2013-09-27 2014-01-22 中国石油集团东方地球物理勘探有限责任公司 一种海洋石油勘探声学定位应答器通信编码方法
MX2018005575A (es) * 2015-11-10 2018-08-01 Sony Corp Aparato de procesamiento de datos, y metodo de procesamiento de datos.
WO2018187902A1 (en) 2017-04-10 2018-10-18 Qualcomm Incorporated An efficient interleaver design for polar codes
CN110838890B (zh) * 2019-10-25 2022-02-08 晶晨半导体(上海)股份有限公司 解交织方法及装置
CN113259277B (zh) * 2021-05-18 2023-02-28 成都图迅科技有限公司 一种5g上行pusch接收机信道估计方法
US20220385307A1 (en) * 2021-05-21 2022-12-01 Samsung Electronics Co., Ltd. Interleaver design and pairwise codeword distance distribution enhancement for turbo autoencoder

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB722553A (en) 1952-06-09 1955-01-26 Johannes Ditzel Improvements in or relating to feed or delivery devices for strip material
DK1635474T3 (da) * 1995-02-01 2010-11-29 Sony Corp Datatransmission med interleaving gennem på stedet adressering af RAM-hukommelse
EP2302808B1 (en) * 1995-02-01 2013-06-05 Sony Corporation Multi-channel transmission with interleaving through in-place addressing of RAM memory
JP2937919B2 (ja) * 1997-01-16 1999-08-23 日本電気アイシーマイコンシステム株式会社 疑似乱数発生回路
US6353900B1 (en) * 1998-09-22 2002-03-05 Qualcomm Incorporated Coding system having state machine based interleaver
GB9821385D0 (en) 1998-10-01 1998-11-25 British Broadcasting Corp Improvements relating to measuring channel state from a received signal and discriminating digital values from a received signal,suitable for use in cofdm
US6625234B1 (en) * 1998-12-10 2003-09-23 Nortel Networks Limited Efficient implementations of proposed turbo code interleavers for third generation code division multiple access
US6314534B1 (en) * 1999-03-31 2001-11-06 Qualcomm Incorporated Generalized address generation for bit reversed random interleaving
CA2344117C (en) * 2000-04-12 2009-06-30 Her Majesty The Queen In Right Of Canada As Represented By The Minister Of Industry Method and system for tiered digital television terrestrial broadcasting services using multi-bit-stream frequency interleaved ofdm
US7170849B1 (en) 2001-03-19 2007-01-30 Cisco Systems Wireless Networking (Australia) Pty Limited Interleaver, deinterleaver, interleaving method, and deinterleaving method for OFDM data
GB0110907D0 (en) * 2001-05-03 2001-06-27 British Broadcasting Corp Improvements in decoders for many carrier signals, in particular in DVB-T recievers
US7620111B2 (en) * 2002-08-13 2009-11-17 Nokia Corporation Symbol interleaving
GB2454193B (en) 2007-10-30 2012-07-18 Sony Corp Data processing apparatus and method
US8179954B2 (en) 2007-10-30 2012-05-15 Sony Corporation Odd interleaving only of an odd-even interleaver when half or less data subcarriers are active in a digital video broadcasting (DVB) standard
EP1463255A1 (en) 2003-03-25 2004-09-29 Sony United Kingdom Limited Interleaver for mapping symbols on the carriers of an OFDM system
GB2454196B (en) 2007-10-30 2012-10-10 Sony Corp Data processsing apparatus and method
KR100505694B1 (ko) * 2003-07-09 2005-08-02 삼성전자주식회사 직접 계산 방식에 의한 코드화 직교 주파수 분할 다중화수신기의 채널 상태 평가 장치 및 그 방법
ATE410830T1 (de) * 2004-03-10 2008-10-15 Ericsson Telefon Ab L M Addressgenerator für einen verschachtelungsspeicher und einen entschachtelungsspeicher
EP1771961A2 (en) * 2004-07-29 2007-04-11 QUALCOMM Incorporated System and method for interleaving
KR100608913B1 (ko) * 2004-11-10 2006-08-09 한국전자통신연구원 직교주파수분할다중(ｏｆｄｍ) 송신기에서의 인터리빙장치 및 방법
US7543197B2 (en) * 2004-12-22 2009-06-02 Qualcomm Incorporated Pruned bit-reversal interleaver
TWI241779B (en) * 2004-12-24 2005-10-11 Univ Nat Sun Yat Sen Symbol deinterleaver for digital video broadcasting system
US7395461B2 (en) * 2005-05-18 2008-07-01 Seagate Technology Llc Low complexity pseudo-random interleaver
US7657818B2 (en) 2005-06-22 2010-02-02 Adaptive Spectrum And Signal Alignment, Inc. Dynamic minimum-memory interleaving
US7681092B2 (en) * 2006-04-11 2010-03-16 Sharp Laboratories Of America, Inc. Systems and methods for interleaving and deinterleaving data in an OFDMA-based communication system
DK2056549T3 (da) 2007-10-30 2013-02-04 Sony Corp Databehandlingsanordning og -fremgangsmåde
DK2204002T3 (da) 2007-10-30 2013-06-17 Sony Corp Anordning og fremgangsmåde til databehandling
GB2460459B (en) 2008-05-30 2012-07-11 Sony Corp Data processing apparatus and method
US7945746B2 (en) * 2008-06-02 2011-05-17 Newport Media, Inc. Memory sharing of time and frequency de-interleaver for ISDB-T receivers

Also Published As

Publication number Publication date
ES2332836T3 (es) 2010-02-12
US20090110095A1 (en) 2009-04-30
DK2056471T3 (da) 2009-11-30
KR20090045102A (ko) 2009-05-07
TW200926657A (en) 2009-06-16
PL2056472T3 (pl) 2010-05-31
TW200926658A (en) 2009-06-16
EA200802075A1 (ru) 2009-06-30
PL2056471T3 (pl) 2010-02-26
US8320484B2 (en) 2012-11-27
JP5248983B2 (ja) 2013-07-31
KR101461676B1 (ko) 2014-11-13
EP2056472B1 (en) 2009-12-09
GB0819397D0 (en) 2008-11-26
EA014413B1 (ru) 2010-12-30
EP2056471A1 (en) 2009-05-06
PT2056471E (pt) 2009-10-29
AU2008237590B2 (en) 2012-03-29
GB2454317B (en) 2012-10-17
ATE443376T1 (de) 2009-10-15
ATE451753T1 (de) 2009-12-15
JP2009112010A (ja) 2009-05-21
KR20090045103A (ko) 2009-05-07
GB2454318B (en) 2012-10-17
GB2454318A (en) 2009-05-06
DE602008000145D1 (de) 2009-10-29
ES2336632T3 (es) 2010-04-14
GB0819374D0 (en) 2008-11-26
GB2454317A (en) 2009-05-06
TWI427954B (zh) 2014-02-21
US8170091B2 (en) 2012-05-01
TWI442731B (zh) 2014-06-21
US20120099665A1 (en) 2012-04-26
EP2056472A1 (en) 2009-05-06
DE602008000382D1 (de) 2010-01-21
KR101520486B1 (ko) 2015-05-14
EP2056471B1 (en) 2009-09-16
AU2008237590A1 (en) 2009-05-14
DK2056472T3 (da) 2010-04-19

Similar Documents

Publication Publication Date Title
PT2056472E (pt) Equipamento e método de processamento de dados
USRE48147E1 (en) 16K mode interleaver in a digital video broadcasting (DVB) standard
ES2408595T3 (es) Aparato y método para el tratamiento de datos
TWI450540B (zh) 資料處理設備及方法
US20180351773A1 (en) Data processing apparatus and method
PT2056467E (pt) Aparelho e método de processamento de dados
PT2247055E (pt) Entrelaçador para mapeamento de símbolos nas portadoras de um sistema ofdm
GB2462750A (en) Symbol to sub-carrier interleaver for DVB-T2 using odd interleaving