KR101464761B1 - 데이터 처리 장치 및 방법 - Google Patents

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Abstract

데이터 처리 장치는, 통신될 입력 데이터 심볼들을 OFDM 심볼의 기설정된 수의 서브캐리어 신호들에 맵핑한다. 데이터 프로세서는, 상기 OFDM 서브캐리어 신호들에 대한 맵핑을 위해 기설정된 수의 데이터 심볼들을 리드인하는 인터리버 메모리를 포함한다. 인터리버 메모리는, 맵핑을 달성하기 위해 상기 데이터 심볼들을 메모리에서 출력 심볼 스트림으로 리드아웃(read-out)하여- 상기 리드아웃은 리드인과 상이한 순서이고, 상기 순서는 어드레스의 세트로부터 결정됨 -, 상기 데이터 심볼이 상기 OFDM 서브캐리어 신호들로부터 디인터리버되도록 한다. 어드레스들의 세트는, 선형 피드백 시프트 레지스터와 순열 회로를 포함하는 어드레스 생성기로부터 생성된다. 선형 피드백 시프트 레지스터는,
Figure 112008075625962-pat00001
의 상기 선형 피드백 시프트 레지스터에 대한 생성기 다항식을 갖는 11개의 레지스터 스테이지들을 갖고, 상기 순열 코드는 부가 비트와 함께 12개의 비트 어드레스를 갖는다. 순열 코드는 하나의 OFDM 심볼로부터 다른 OFDM 심볼로 변경되어, DVB-T2와 같은 DVB 표준과 같은 OFDM 변조 시스템의 4k 동작 모드에 대해 데이터 심볼을 인터리빙할 때의 개선점을 제공한다. 이는 입력 데이터 비트 스트림에서 순서상 근접한 연속 데이터 비트들이 OFDM 심볼의 동일 서브캐리어 상에 맵핑될 가능성이 줄어들기 때문이다.
데이터 처리 장치, 인터리버, OFDM, 성상 매퍼

Description

데이터 처리 장치 및 방법{DATA PROCESSING APPARATUS AND METHOD}
본 발명은, OFDM(Orthogonal Frequency Division Multiplexed) 심볼들의 서브캐리어 신호들상에 입력 심볼들을 맵핑하도록 동작가능한 데이터 처리 장치에 관한 것이다.
본 발명의 실시예들은 OFDM 송신기를 제공할 수 있다.
디지털 비디오 지상파 방송(Digital Video Broadcasting-Terrestrial: DVB-T) 표준은 OFDM를 활용하여 비디오 영상 및 사운드를 나타내는 데이터를 방송 라디오 통신 신호를 통해 수신기로 통신한다. DVB-T 표준에는 2k 및 8k 모드의 두가지 모드가 존재하는 것으로 알려져 있다. 2k 모드는 2048 서브캐리어를 제공하며 반면에 8k 모드는 8192 서브캐리어를 제공한다. 유사하게, 디지털 비디오 핸드헬드 방송(Digital Video Broadcasting-Handheld: DVB-H) 표준의 경우에는 서브캐리어의 개수가 4096인 4k 모드가 제공되었다.
DVB-T2에 대해 제안된 LDPC/BCH 코딩과 같은 에러 정정 코딩 스킴은, 통신으로부터 기인한 심볼 값의 노이즈 및 열화가 정정불가능할 때, 더 잘 수행된다. 지상 방송 채널은 시간 및 주파수 도메인 모두에서 상관 페이딩을 겪을 수 있다. 이 처럼, 인코딩된 심볼들을 OFDM 심볼의 상이한 서브캐리어 신호들에 가능한 양만큼 분리함으로써, 에러 정정 코딩 스킴의 성능이 향상될 수 있다. 따라서, DVB-T 또는 DVB-H를 이용하여 통신되는 데이터의 무결성(integrity)을 향상시키기 위하여, 입력 데이터 심볼들이 OFDM 심볼의 서브캐리어 신호들 상에 매핑되므로 이들 심볼들을 인터리브하기 위한 심볼 인터리버가 제공된다. 이러한 심볼 인터리버는 인터리버 메모리와 어드레스 생성기를 포함한다. 인터리버는 인터리버 메모리에서 OFDM 서브캐리어 신호들에 맵핑하는 데이터 심볼을 리드-인투(read-into)하고, 상기 메모리에서 OFDM 서브캐리어 신호들에 대한 데이터 심볼을 리드-아웃(read-out)하도록 구성되며, 상기 리드-아웃은 리드-인과 순서가 상이하며, 그 순서는 어드레스 생성기에 의해 생성되는 어드레스의 세트로부터 결정된다. 2k 모드 및 8k 모드에 있어서, 구성은 매핑에 유효하도록 어드레스를 생성하는 DVB-T 표준에 개시되어 있다. 마찬가지로, DVB-H 표준의 4k모드의 경우, 매핑 어드레스를 생성하는 구성이 제공되었으며, 이와 같은 매핑을 구현하는 어드레스 생성기는 유럽 특허 출원 제 04251667.4호에 개시되어 있다. 어드레스 생성기는 의사 랜덤 비트 시퀀스(pseudo random bit sequence)를 생성하도록 동작가능한 선형 피드백 시프트 레지스터(linear feed back shift register) 및 순열 회로(permutaiton circuit)를 포함한다. 순열 회로는 어드레스를 생성하기 위해 선형 피드백 시프트 레지스터의 컨텐츠 순서를 순열로 배열한다. 어드레스는, 입력 데이터 심볼을 라이트하거나, 또는 입력 데이터 심볼을 인터리버 메모리로부터 리드하기 위해 인터리버 메모리의 메모리 위치의 인디케이션을 제공하여, OFDM 심볼의 서브캐리어 신호 중 하나에 맵 핑한다. 유사하게, 수신기 내의 어드레스 생성기는, 수신된 데이터 심볼들을 라이트하거나 상기 데이터 심볼을 인터리버 메모리로부터 판독하여 출력 데이터 스트림을 형성하도록 하기 위해, 인터리버 메모리의 어드레스를 생성하도록 구성된다.
DVB-T2로 알려진 디지털 비디오 방송-지상 표준에 따라서, 데이터 통신을 향상시키고, 특히 데이터 심볼들을 OFDM 심볼의 서브캐리어 신호들에 인터리빙하도록 향상된 구성을 제공하려는 바램이 존재한다.
본 발명의 일 양태에 따르면, OFDM(Orthogonal Frequency Division Multiplexed) 심볼들의 기설정된 수의 서브캐리어 신호들에 대해 통신될 입력 데이터 심볼들을 맵핑하도록 동작가능한 데이터 처리 장치가 제공된다. 데이터 처리 장치는, OFDM 서브캐리어 신호들에 맵핑하기 위한 기설정된 수의 데이터 심볼들을 메모리에 리드인(read-into)하고, 상기 맵핑을 달성하기 위해 상기 데이터 심볼들을 메모리에서 리드아웃(read-out)하여, 상기 데이터 심볼이 서브캐리어 신호들에 인터리빙되도록 동작가능한 인터리버 - 상기 리드아웃은 리드인과 상이한 순서이고, 상기 순서는 어드레스의 세트로부터 결정됨 - 를 포함한다. 데이터 처리 장치는, 어드레스들의 세트를 생성하도록 동작가능한 어드레스 생성기를 포함하고, 어드레스는 입력 데이터 심볼들을 서브캐리어 신호들에 맵핑하기 위해 입력 데이터 심볼들 각각에 대해 생성된다. 어드레스 생성기는, 기설정된 수의 레지스터 스테 이지들을 포함하는, 생성기 다항식에 따라 의사 랜덤 비트 시퀀스를 생성하도록 동작가능한 선형 피드백 시프트 레지스터와, 상기 시프트 레지스터 스테이지들의 콘텐츠를 수신하고, 상기 레지스터 스테이지에 존재하는 비트들의 순서를 순열 코드에 따라 변경하여 상기 OFDM 서브캐리어들 중 하나의 어드레스를 형성하도록 구성된 순열 회로와, 어드레스 검사 회로와 협력하여, 생성된 어드레스가 소정의 최대 유효 어드레스를 초과하는 경우, 어드레스를 재생성하도록 동작가능한 제어 유닛을 포함한다. 상기 소정의 최대 유효 어드레스는 대략 4000개이고, 상기 선형 피드백 시프트 레지스터는,
Figure 112008075625962-pat00002
의 상기 선형 피드백 시프트 레지스터에 대한 생성기 다항식을 갖는 11개의 레지스터 스테이지들을 갖고, 상기 순열 순서는 부가 비트와 함께 12개의 비트 어드레스를 갖는다. 상기 데이터 처리 장치는, 상기 순열 회로가 상기 레지스터 스테이지들의 비트들의 순서를 변경하는 상기 순열 코드를 변경하여, 하나의 OFDM 심볼로부터 다른 OFDM 심볼까지의 어드레스의 세트를 형성도록 구성되는 것을 특징으로 한다.
본 발명의 실시예들은, 통신될 데이터 심볼들을 실질적으로 4000개의 서브캐리어 신호들을 갖는 OFDM 심볼에 맵핑하기 위한 심볼 인터리버로서 동작하여, 통신 데이터의 무결성의 향상을 제공할 수 있는, 데이터 처리 장치가 제공된다. 피드백 시프트 레지스터 내의 비트들의 순서를 하나의 OFDM 심볼로부터 다른 하나의 OFDM 심볼로 변경하는데 사용되는 순열 코드 변경의 결과로서 개선점이 제공된다. 예를 들어, 순열 코드는, 복수의 OFDM 심볼들의 각각에 대해 순환하 는 상이한 순열 코 드들의 시퀀스의 하나일 수 있다. 결과적으로, 연속적인 또는 입력 데이터 스트림 내에서 순서상 근접한 데이터 비트들이 OFDM 심볼의 동일 서브캐리어에 맵핑되는 가능성을 줄여, 에러 정정 인코딩이 보다 효율적으로 작용할 수 있게 하는 개선점이 제공된다.
일 실시예에서, 서브캐리어 신호들의 수는 실질적으로 2000과 4096 사이의 값일 수 있다. 또한, OFDM 심볼은 공지된 심볼들을 전하도록 구성되는 파일럿 서브캐리어들을 포함하고, 소정의 최대 유효 어드레스는 상기 OFDM 심볼에 존재하는 다수의 파일럿 서브캐리어 심볼들에 의존할 수 있다. 이처럼, 예를 들어, DVB-T2, DVB-T 또는 DVB-H와 같은 DVB 표준에 대해, 효율적인 심볼 인터리버에 4k 모드가 제공될 수 있다.
일례로, 상이한 순열 코드들의 시퀀스는, 아래 표
Figure 112008075625962-pat00003
에 의해 정의되는 순열 코드에 따라 i번째 데이터 심볼에 대해 n번째 레지스터 스테이지
Figure 112008075625962-pat00004
에 존재하는 비트로부터 12개의 비트 어드레스
Figure 112008075625962-pat00005
를 형성한다.
순열 코드들의 시퀀스는 임의의 수의 순열 코드들을 포함할 수 있지만, 일례에서는, 2개의 순열 코드만 존재한다. 일례에서, 2개의 순열 코드는,
Figure 112008075625962-pat00006
및
Figure 112008075625962-pat00007
이다.
예를 들어, 대략 4000개의 서브캐리어들이 복수의 동작 모드들 중 하나로서 제공될 수 있으며, 대략 4000개의 서브캐리어들은 동작 모드들 중 어느 하나의 OFDM 심볼 내의 서브캐리어들의 최대 수의 절반 이하를 제공한다. 입력 데이터 심볼들은, 제1 OFDM 심볼들에 대해 맵핑하기 위한 입력 데이터 심볼들의 제1 세트들과, 제2 OFDM 심볼에 맵핑하기 위한 입력 데이터 심볼들의 제2 세트들 내에 형성되거나 간주될 수 있다. 데이터 처리 장치는, 홀수의 인터리빙 처리에 따라 제1 세트들 및 제2 세트들 모두로부터 입력 데이터 심볼들을 인터리빙하도록 동작할 수 있다. 상기 홀수의 인터리빙 처리는, 입력 데이터 심볼들의 제1 세트들의 순차적 순서에 따라, 입력 데이터 심볼들의 제1 세트들을 인터리버 메모리의 제1 부분에 라이트하는 단계와, 시컨스의 순열 코드들 중 하나에 의해 정의되는 순서에 따라, 입력 데이터 심볼들의 제1 세트들을 인터리버 메모리의 제1 부분으로부터 리드아웃하는 단계와, 입력 데이터 심볼들의 제2 세트들의 순차적 순서에 따라, 입력 데이터 심볼들의 제2 세트를 인터리버 메모리의 제2 부분에 라이트하는 단계와, 시퀀스의 순열 코드들 중 다른 하나에 의해 정의된 순서에 따라, 입력 데이터 심볼들의 제2 세트들을 상기 인터리버 메모리의 제2 부분으로부터 리드아웃하는 단계를 포함한다.
상기 제1 OFDM 심볼들은 홀수 OFDM 심볼들일 수 있으며, 상기 제2 OFDM 심볼들은 짝수 OFDM 심볼들일 수 있다.
DVB-T의 2k 또는 8k 모드 및 DVB-H의 4k 모드에 따라서 동작하는 통상의 몇몇 OFDM 송신기 및 수신기에 있어서, 송신기 및 수신기에는 두가지 심볼 인터리빙 처리가 사용되며, 하나는 짝수 OFDM 심볼들에 대한 것이고 다른 하나는 홀수 OFDM 심볼들에 대한 것이다. 그러나, DVB-T의 2k 및 8k 심볼 인터리버와 DVB-H의 4k 심볼 인터리버용 인터리빙 방식은 짝수 심볼들보다 홀수 심볼들에 대해 더 잘 작동하는 것으로 분석되었다. 본 발명의 실시예들은 송신기/수신기가 최대 개수의 서브캐리어를 갖는 모드가 아니면 단지 홀수 심볼 인터리빙 처리가 사용되도록 구성된다. 그러므로, 복수의 동작 모드 중 하나에서 OFDM 심볼의 서브캐리어에 의해 전달될 수 있는 데이터 심볼등의 개수가 OFDM 심볼 당 서브캐리어 신호를 수반하는 가장 큰 개수의 데이터를 검증하는 동작 모드에서 전달될 수 있는 데이터 심볼의 개수의 1/2 보다 적은 경우, OFDM 심볼의 송신기 및 수신기의 인터리버는 홀수 인터리빙 처리를 이용하여 제1 및 제2 데이터 심볼 세트들을 인터리브하도록 구성된다. 상기 인터리버가 제1 및 제2 데이터 심볼 세트들의 데이터 심볼들을 홀수 인터리빙 처리를 이용하는 OFDM 심볼들 상에 인터리빙하기 때문에, 상기 인터리버는 인터리버 메모리의 다른 부분을 이용하여 데이터 심볼들을 라이트-인하고 리드-아웃한다. 따라서, 상기 인터리버가 홀수 인터리빙 처리 및 짝수 인터리빙 처리를 이용하여 제1 및 제2 데이터 심볼 세트들을 연속하는 제1 및 제2 OFDM 심볼 상에 인터리빙하여 이용가능한 메모리를 활용하는 예와 비교할 때, 사용되는 메모리 용량은 단지 홀수 인터리빙만을 위해 OFDM 심볼에 의해 전달될 수 있는 데이터 심볼들의 개수는 두배이다. 이것은 홀수 및 짝수 인터리빙 처리를 이용하여 OFDM 심볼 당 가장 큰 개수의 데이터 심볼들을 갖는 모드에서 OFDM 심볼로 전달할 수 있는 데이터 심볼 개수의 한배의 메모리 요건과 비교된다. 그러나, 이와 같은 최대의 동작 모드에서 OFDM 심볼 당 서브캐리어의 개수는 다음 OFDM 심볼 당 가장 큰 개수의 서브캐리어를 갖는 어떤 다른 동작 모드에서 다음 OFDM 심볼 당 가장 큰 개수의 서브캐리어의 용량에 두배이다.
따라서, 몇몇 예에 따르면, 임의의 동작 모드에서 입력 데이터 심볼을 전달하는데 이용가능한 OFDM 심볼의 서브캐리어를 통해 전달될 수 있는 최대 개수의 입력 데이터 심볼에 따라서 최소 크기의 인터리버 메모리가 제공될 수 있다.
몇몇 실시예에서, OFDM 심볼 당 최대 개수의 서브캐리어를 제공하는 동작 모드는 32k 모드가 있다. 다른 모드들은 1k, 2k, 4k, 8k 및 16k 모드 중 하나 이상을 포함할 수 있다. 따라서, 상기 설명으로부터 인식되는 바와 같이, 32k 모드에서 홀수 및 짝수 인터리빙 처리가 사용되어 데이터 심볼을 인터리브하여, 인터리버 메모리의 크기가 32k 데이터 심볼을 고려하여 충분할 수 있다. 그러나, 16k 모드 및 임의의 다른 모드의 경우, 홀수 인터리빙 처리만 사용되어, 6k 모드에서 32k 심볼의 메모리 크기와 같은 것이 필요하고, 4k 모드에서 8k 심볼의 메모리 크기와 같은 것이 필요하며, 그리고 2k 모드에서 4k 심볼의 메모리 크기와 같은 것이 필요하다.
본 발명의 다양한 양태 및 특징이 첨부된 청구항에 정의되어 있다. 본 발명의 다른 양태는, 송신기와 마찬가지로, 통신될 입력 심볼들을 OFDM 심볼의 기설정된 수의 서브캐리어 신호들에 맵핑하는 방법을 포함한다.
순열 코드가 하나의 OFDM 심볼로부터 다른 OFDM 심볼로 변경되어, DVB-T2와 같은 DVB 표준과 같은 OFDM 변조 시스템의 8k 동작 모드에 대해 데이터 심볼을 인터리빙할 때의 개선점을 제공할 수 있는 효과가 있다.
이제 유사한 구성 요소가 대응하는 참조 부호로 제공되는 첨부 도면을 참조하여 본 발명의 실시예들을 단지 예로서 설명할 것이다.
다음의 설명은 비록 심볼 인터리버가 다른 모드들, 다른 DVB 표준들 및 다른 OFDM 시스템들과 함께 사용될 수 있음이 인식될지라도, 본 발명의 기술에 따라서 심볼 인터리버의 동작을 예시하는 것으로 제공된다.
도 1은, 예를 들어, DVB-T2 표준에 따라서 비디오 영상 및 오디오 신호를 전송하는데 이용될 수 있는 COFDM(Coded OFDM) 송신기의 예시적인 블럭도를 제공한다. 도 1에서, 프로그램 소스는 COFDM 송신기에 의해 전송될 데이터를 생성한다. 비디오 디코더(2), 오디오 코더(4) 및 데이터 코더(6)는 전송될 비디오, 오디오 및 다른 데이터를 생성하며, 이들은 프로그램 다중화기(10)로 전달된다. 프로그램 다중화기(10)의 출력은 비디오, 오디오 및 다른 데이터를 통신하는데 필요한 다른 정보와 다중화된 스트림을 형성한다. 다중화기(10)는 연결 채널(12) 상에 스트림을 제공한다. 이와 같은 많은 다중화된 스트림들이 상이한 분기들(A, B 등)에 전달될 수 있다. 간단하게 하기 위해, 단지 분기 A만 설명될 것이다.
도 1에 도시된 바와 같이, COFDM 송신기(20)는 다중화기 적응 및 에너지 분 산 블럭(22)에서 스트림을 수신한다. 다중화기 적응 및 에너지 분산 블럭(22)은 데이터를 랜덤화하고 적합한 데이터를 전방 에러 정정 인코더(24)로 제공하여 스트림에 대한 에러 정정 인코딩을 수행한다. 비트 인터리버(26)는 DVB-T2를 예로 들면 LDCP/BCH 인코더의 출력인 인코드된 데이터 비트들을 인터리브하기 위해 제공된다. 비트 인터리버(26)로부터의 출력은 비트 인투 성상 매핑기(bit into constellation mapper)(28)로 전달되며, 이 매핑기에서 비트 그룹들을 인코드된 데이터 비트들을 전달하는데 사용될 성상점(constellation point) 상에 매핑한다. 비트 인투 성상 매핑기(28)로부터의 출력은 실수 및 허수 성분을 나타내는 성상점 라벨들이다. 이들 성상점 라벨은 사용되는 변조 방식에 따라 두개 이상의 비트로부터 형성된 데이터 심볼들을 나타낸다. 이들은 데이터 셀들로 지칭될 것이다. 이들 데이터 셀들은 시간 인터리버(30)를 통과하여 다수의 LDPC 코드 워드로부터 얻어지는 데이터 셀들을 인터리브한다.
데이터 셀들은 다른 채널들(31)을 통해 프레임 구축기(32)에 의해 수신되고, 도 1에서 데이터 셀들은 분기(B) 등에 의해 생성된다. 그 다음 프레임 구축기(32)는 다수의 데이터 셀들을 COFDM 심볼들로 전달될 시퀀스들로 형성하며, 여기서 하나의 COFDM 심볼은 다수의 데이터 셀들을 포함하며, 각 데이터 셀은 서브캐리어들 중 하나의 서브캐리어 상에 매핑된다. 서브캐리어의 개수는 시스템의 동작 모드에 따라 결정되며, 이 모드는 1k, 2k, 4k, 8k, 16k, 또는 32k 중 하나일 수 있고, 이들의 각각은, 예를 들어, 다음 표에 따라서 상이한 개수의 서브캐리어를 제공한다.
모드 서브캐리어
1k 756
2k 1512
4k 3024
8k 6048
16k 12096
32k 24192
DVB-T/H에 채택된 서브캐리어의 개수
이와 같이, 일 예에서, 4k 모드의 서브캐리어의 개수는 3024이다. DVB-T2 시스템의 경우, OFDM 심볼 당 서브캐리어의 개수는 파이롯 및 다른 예비 캐리어의 개수에 따라 변경될 수 있다. 따라서, DVB-T에서와 달리, DVB-T2에서는 데이터를 전달하는 서브캐리어의 개수는 일정하지 않다. 방송 사업자들은 1k, 2k, 4k, 8k, 16k, 또는 32k 중에서 동작 모드들 중 하나를 선택할 수 있으며, 각 모드는 OFDM 심볼당 데이터에 일정 범위의 서브캐리어들을 제공하며, 각각의 이들 모드에 이용가능한 최대수는 각기 1024, 2048, 4096, 8192, 16384, 32768이다. DVB-T2에서, 물리층 프레임은 다수의 OFDM 심볼들로 구성된다. 전형적으로, 프레임은 하나 이상의 프리앰블 또는 P2 OFDM 심볼에서 시작하고, 이어서 OFDM 심볼들을 전달하는 다수의 페이로드가 뒤따른다. 물리층 프레임의 마지막에는 심볼들을 종료하는 프레임으로 표시된다. 각 동작 모드에서, 서브캐리어의 개수는 각 심볼 유형별로 상이할 수있다. 더욱이, 이것은 밴드폭 확장의 선택 유뮤에 따라, 톤 예약의 인에이블 유무, 그리고 어떤 파이롯 서브캐리어 패턴이 선택되었는지에 따라서 각각에 대해 변경될 수 있다. 이와 같이 OFDM 심볼 당 특정 개수의 서브캐리어를 일반화하는 것은 어렵다. 그러나, 각 모드의 주파수 인터리버는 서브캐리어의 개수가 소정 모드의 이용가능한 최대의 서버캐리어 개수보다 작거나 같은 임의의 심볼을 인터리 브할 수 있다. 예를 들어, 1k 모드에서, 인터리버는 1024보다 적거나 같은 개수의 서브캐리어로, 그리고 16k 모드의 경우 16384보다 적거나 같은 개수의 서브캐리어로 심볼들을 처리할 것이다.
그 다음 각 COFDM 심볼에서 전달될 데이터 셀들의 시퀀스는 심볼 인터리버(33)로 전달된다. 그런 다음 COFDM 심볼은 파이롯 및 임베디드 신호 생성기(36)로부터 제공되는 파이롯 및 동기화 신호들을 도입하는 COFDM 심볼 구축기 블럭(37)에 의해 생성된다. 그 다음 OFDM 변조기(38)는 시간 도메인에서 OFDM 심볼을 형성하여 보호 삽입(guard insertion) 처리기(40)로 전달되어 심볼 사이에 보호 구간을 생성한 다음, 디지털-아날로그 변환기(42)로 전달되고, 마지막으로 RF 프론트엔드(44) 내 RF 증폭기로 전달되어 최종적으로 COFDM 송신기에 의해 안테나(46)로부터 방송을 하게 된다.
전술한 바와 같이, 본 발명은 데이터 심볼들을 OFDM 서브캐리어 신호들 상에 의사-최적(quasi-optimal)으로 매핑하는 것을 용이하게 해준다. 예시적인 기술에 따르면, 심볼 인터리버는 순열 코드 및 생성기 다항식에 따라 입력 데이터 심볼들을 COFDM 서브캐리어 신호들 상에 최적으로 매핑하도록 제공되며, 이것은 시뮬레이션 분석에 의해 확인되었다.
도 2에 도시된 바와 같이, 본 발명의 기술의 예시적인 실시예를 설명하는 비트 인투 심볼 성상 매핑기(28) 및 프레임 구축기(32)의 보다 상세한 예가 제공된다. 비트 인터리버(26)로부터 채널(62)을 통해 수신된 데이터 비트들은 변조 방식에 따라 제공되는 심볼 당 비트 개수에 따라서 데이터 셀 상에 매핑될 비트 세트들 로 그룹화된다. 데이터 워드를 형성하는 비트 그룹들은 데이터 채널(64)을 통해 병렬로 매핑 처리기(66)로 전달된다. 그 다음 매핑 처리기(66)는 미리 지정된 매핑에 따라서 데이터 심볼 중 하나를 선택한다. 실수 및 허수 성분으로 나타낸 성상점은 프레임 구축기(32)로의 입력들의 세트 중 하나로서 출력 채널(29)로 제공된다.
프레임 구축기(32)는 비트 인투 성상 매핑기(28)로부터 채널(29)을 통한 데이터 셀들과 함께, 다른 채널(31)로부터의 데이터 셀들을 수신한다. 다수의 COFDM 셀 시퀀스들로 이루어진 프레임을 구축한 후, 각 CODFM 심볼의 셀들은 어드레스 생성기(102)에 의해 생성된 라이트 및 리드 어드레스에 따라 인터리버 메모리(100)에 라이트되고 인터리버 메모리(100)로부터 리드된다. 라이트-인 및 리드-아웃 순서에 따라, 적합한 어드레스를 생성함으로써 데이터 셀들이 인터리빙된다. 어드레스 생성기(102) 및 인터리버 메모리(100)의 동작은 곧이어서 도 3, 도 4 및 도 5를 참조하여 더욱 상세히 설명될 것이다. 그 다음 인터리브된 데이터 셀들은 파이롯 및 임베디드 시그널링 형성기(36)로부터 OFDM 심볼 구축기(37)에 수신된 파이롯 및 동기화 심볼들과 조합되어 COFDM 심볼을 형성하여 전술한 OFDM 변조기(38)로 전달된다.
인터리버
도 3은 심볼 인터리버(33)의 구성 요소를 예시하는 것으로서, 심볼들을 인터리빙하는 본 발명의 기술을 예시한다. 도 3에서, 프레임 구축기(32)로부터의 입력 데이터 셀들은 인터리버 메모리(100)에 라이트된다. 이들 데이터 셀들은 어드레스 생성기(102)로부터 채널(104)을 통해 전달된 라이트 어드레스에 따라서 인터리버 메모리(100)에 라이트되며, 어드레스 생성기(102)로부터 채널(106)을 통해 전달된 리드 어드레스에 따라서 인터리버 메모리(100)로부터 리드된다. 어드레스 생성기(102)는, 이하에서 설명되는 바와 같이, COFDM 심볼이 홀수인지 짝수인지에 따라서(이것은 채널(110)로부터 전달된 신호로부터 식별됨), 그리고 채널(110)로부터 전달된 신호로부터 식별되는 선택 모드에 따라서 라이트 어드레스 및 리드 어드레스를 생성한다. 설명된 바와 같이, 모드는 1k 모드, 2k 모드, 4k 모드, 8k 모드, 16k 모드 또는 32k 모드 중 하나일 수 있다. 이하에서 설명되는 바와 같이, 라이트 어드레스 및 리드 어드레스는 인터리버 메모리(100)의 구현예를 예시하는 도 4를 참조하여 설명된 바와 같이 홀수 및 짝수 OFDM 심볼별로 상이하게 생성된다.
도 4에 도시된 예에서, 인터리버 메모리는 송신기의 인터리버 메모리의 동작을 예시하는 상부(100)와 수신기의 디인터리버 메모리의 동작을 예시하는 하부(340)를 포함하는 것으로 도시된다. 인터리버(100) 및 디인터리버(340)는 도 4에서 이들의 동작을 용이하게 이해하기 위해 함께 도시되어 있다. 도 4에 도시된 바와 같이, 다른 장치들을 통해서 그리고 전송 채널을 통해서 이루어지는 인터리버(100) 및 디인터리버(340) 간의 통신을 인터리버(100) 및 디인터리버(340) 사이에서 간단히 섹션(140)으로 나타냈다. 인터리버(100)의 동작은 다음 단락들에서 설명된다.
비록 도 4가 일예로 COFDM 심볼의 4개의 서브캐리어 신호 상에 단지 4개의 입력 데이터 셀을 예시적으로 제공하지만, 도 4에 예시된 기술이, 1k 모드에는 756, 2k 모드에는 1512, 4k 모드에는 3024, 8k 모드에는 6048, 16k 모드에는 12096, 그리고 32k 모드에는 24192 같이, 더 큰 개수의 서브캐리어로 확장될 수 있음이 인식될 것이다.
도 4에는 홀수 및 짝수 심볼들에 대한 인터리버 메모리(100)의 입력 및 출력 어드레싱이 도시되어 있다. 짝수 COFDM 심볼의 경우, 어드레스 생성기(102)에 의해 각 COFDM 심볼마다 생성된 어드레스들의 시퀀스에 따라서 데이터 셀들이 입력 채널(77)로부터 입력되어 인터리버 메모리(124.1)에 라이트된다. 짝수 심볼에 대한 라이트 어드레스가 인가되어서 예시된 바와 같이 라이트-인 어드레스의 셔플링에 의해 인터리빙이 수행된다. 따라서, 각각의 인터리브된 심볼은 y(h(q))=y'(q)가 된다.
홀수 심볼들의 경우, 동일한 인터리버 메모리(124.2)가 사용된다. 그러나, 도 4에 도시된 바와 같이, 홀수 심볼의 경우 라이트-인 순서(132)는 전술한 짝수 심볼(126)을 리드하는데 사용된 어드레스 시퀀스와 같다. 이러한 특징에 의해, 만일 소정의 어드레스에 대한 리드-아웃 동작이 라이트-인 동작에 앞서서 수행된다면, 홀수 및 짝수 심볼 인터리버의 구현예들은 단지 하나의 인터리버 메모리(100)만 사용할 수가 있다. 인터리버 메모리(124)에 라이트된 홀수 심볼들에 대한 데이터 셀들은 어드레스 생성기(102)에 의해 생성된 다음의 짝수 COFDM 심볼 등에 대한 시퀀스(134)로 리드된다. 따라서, 심볼마다 단지 하나의 어드레스가 생성되며, 홀수/짝수 COFDM 심볼에 대한 리드-인 및 라이트-아웃은 동시에 수행된다.
요약하면, 도 4에 나타낸 바와 같이, 일단 모든 액티브 서브캐리어의 어드레 스들의 세트(H(q))가 계산되었다면, 입력 벡터 Y'=(y0', y1', y2',...yNmax-1')가 처리되어 다음과 같이 정의된 인터리브된 벡터 Y= (y0, y1, y2,...yNmax-1)가 생성된다.
yH(q)=y'q (짝수 심볼, q=0,...,Nmax-1)
yq=y'H(q) (홀수 심볼, q=0,...,Nmax-1)
다시 말하면, 짝수 OFDM 심볼들의 경우 입력 워드들은 순열 방식으로 메모리에 라이트되고 다시 순차적 방식으로 리드되며, 반면에 홀수 심볼들의 경우 이들은 순차적으로 라이트되고 다시 순열 방식으로 리드된다. 상기의 경우에, 순열 함수 H(q)는 다음의 표와 같이 정의된다.
Nmax=4 인 간단한 경우의 순열
q 0 1 2 3
H(q) 1 3 0 2
도 4에 도시된 바와 같이, 디인터리버(340)는 동일한 어드레스 생성기에 의해 생성된 동일한 어드레스들의 세트를 적용하지만, 라이트-인 및 리드-아웃 어드레스를 반대로 적용함으로써, 인터리버(100)서 적용된 인터리빙을 역으로 동작한다. 이와 같이, 짝수 심볼의 경우, 라이트-인 어드레스(342)는 순차적 순서인 반면에, 리드-아웃 어드레스(344)는 어드레스 생성기에 의해 제공된다. 이에 대응되게, 홀수 심볼들의 경우, 라이트-인 순서(346)는 어드레스 생성기에 의해 생성되는 어드레스들의 세트로부터 결정되며, 반면에 리드-아웃(348)은 순차적 순서로 이루어진이다.
4k 모드의 어드레스 생성
4k 모드의 순열 함수(permutation function) H(q)를 생성하는데 사용되는 알고리즘의 개략적인 블럭도가 도 5에 도시된다. 도 5에서, 선형 피드백 시프트 레지스터는 0과 4095 사이의 어드레스를 생성하기 위해, 12개의 레지스터 스테이지(200)와, 생성기 다항식(generator polynominal)에 따라서 시프트 레지스터의 스테이지에 연결된 xor-게이트(202)로 구성된다. 그러므로, 시프트 레지스터(200)의 컨텐츠에 따라서, 시프트 레지스터의 다음 비트는 아래의 생성기 다항식에 따라서 시프트 레지스터 R[0]과, 레지스터 스테이지 R[2]의 컨텐츠를 배타적 논리합(xor)함으로써 xor-게이트(202)의 출력으로부터 제공된다. 생성기 다항식에 따라서, 시프트 레지스터(200)의 컨텐츠로부터 의사 랜덤 비트 시퀀스가 생성된다. 그러나, 예시된 바와 같은 4k 모드의 어드레스를 제공하기 위하여, 순열 회로(210)가 제공되며, 이것은 순열 회로(210)의 출력에서 순서 R'i[n]부터 순서 Ri[n]까지 시프트 레지스터(200)내 비트들의 순서를 효과적으로 다른 순열로 배열한다. 그 다음에 순열 회로(210)의 출력으로부터의 11개의 비트는 연결 채널(212)로 전달되고, 이 비트에 토글 회로(218)에 의해 채널(214)을 통해 제공된 최상위 비트가 부가된다. 따라서, 12 비트 어드레스가 채널(212) 상에 생성된다. 그러나, 어드레스의 신뢰성을 보장하기 위하여, 어드레스 검사 회로(216)는 생성된 어드레스를 분석하여, 서브캐리어 신호들의 최대값을 초과하는지 여부를 판단한다. 만일 최대값을 초과하면, 제어 신호가 생성되어 연결 채널(220)을 통해 제어 유닛(224)으로 전달된다. 만일 생성된 어드레스가 캐리어 수의 최대값을 초과하면, 이 어드레스는 거부되고 특정 심볼에 대한 새로운 어드레스가 재생성된다.
요컨대, 4k 모드에서, (Nr-1) 비트 워드 R'i가 정의되며, 여기서 Nr=log2Mmax이고, Mmax=4096이며, LFSR(Linear Feedback Shift Register)가 사용된다.
이와 같은 시퀀스를 생성하는데 사용되는 다항식은 다음과 같다.
Figure 112008075625962-pat00008
여기서 i는 1부터 Mmax-1까지 값을 갖는다.
일단 하나의 R'i 워드가 생성되었다면, 이 R'i 워드는 순열을 통해 Ri 라 하는 또 다른 (Nr-1) 비트 워드를 생성하며, Ri는 이하 표에 제공된 비트 순열에 의해 R'i 로부터 유도된다.
Figure 112008075625962-pat00009
표: 4k 모드의 비트 순열
일 예로서, 전술한 순열 코드에 대해, 이것은 4k 모드에서 R'i 의 비트수 10는 Ri의 비트 위치 수 7로 전송됨을 의미한다.
그 다음 아래 수학식을 통해 어드레스 H(q)가 Ri 로부터 유도된다.
Figure 112008075625962-pat00010
상기 수학식의 (imod2)·2Nr-1 성분은 도 5에서 토글 블럭 T(218)로 도시된다.
그런 다음 H(q)에 대해 어드레스 검사가 수행되어 생성된 어드레스가 허용가능한 어드레스의 범위 내에 존재하는지를 확인한다: 만일 H(q)＜Nmax 이라면(여기서 예를 들어 4k 모드에서 Nmax=3024임), 이 어드레스는 유효하다. 만일 어드레스가 유효하지 않으면, 제어 유닛은 통보를 받고 인덱스i를 증분함으로써 새로운 H(q)를 생성할 것이다.
토글 블럭의 역할은 한 행에서 두번 Nmax를 초과하는 어드레스를 생성하지 않도록 하는 것이다. 실제로, 만일 초과하는 값이 생성되었다면, 이것은 어드레스 H(q)의 MSB(즉, 토글 비트)가 1 이었음을 의미한다. 그래서 생성된 다음값은 MSB가 0으로 설정되어, 유효 어드레스의 생성을 보장할 것이다.
아래 수학식은 전체 거동을 개괄하고 이 알고리즘의 루프 구조의 이해를 돕는다.
Figure 112008075625962-pat00011
간략히 설명되는 바와 같이, 어드레스 생성기의 일례에서는, 모든 OFDM 심볼에 대해 어드레스를 생성하기 위해, 전술한 순열 코드가 사용된다. 다른 예에서, 순열 코드는 순열 코드의 세트가 연속적인 OFDM 심볼들에 대해 순환되는 효과를 이용해서, 심볼들 사이에서 변화될 수 있다. 이를 위해, OFDM 심볼이 홀수 인지 짝수인지에 대한 인디케이션을 제공하는 제어선(108, 110)과 현재 모드가 순열 코드를 선택하는데 이용된다. 복수의 순열 코드가 순환하는 본 예에서의 모드는 특히, 나중에 설명될, 홀수의 인터리버만이 사용되는 예에 적합하다. 상이한 순열 코드가 사용되어야 한다는 것을 나타내는 신호가 제어 채널(111)을 통해 제공된다. 일 예에서, 가능한 순열 코드는 순열 코드 회로(210) 내에 사전-저장된다. 다른 예에서, 제어 유닛(224)은 OFDM 심볼에 사용될 새로운 순열 코드를 공급한다.
수신기
도 6은 본 발명의 기술과 함께 사용될 수 있는 수신기의 예를 예시한다. 도 6에 도시된 바와 같이, COFDM 신호는 안테나(300)에 의해 수신되어 튜너(302)에 의해 검출되고 아날로그-디지털 변환기(304)에 의해 디지털 형태로 변환된다. 보호 구간 제거 처리기(306)는 수신된 COFDM 심볼로부터 보호 구간을 제거한 다음에, 공지의 기술에 따라서 임베디드-시그널링 디코딩 유닛(311)과 협력하는 채널 추정기 및 정정(310)과 조합하여 고속 푸리에 변환(FFT) 처리기(308)를 이용하여 COFDM 심볼로부터 데이터를 복구한다. 복조된 데이터는 매퍼(312)로부터 복구되어 심볼 디인터리버(314)에 전달되며, 이 심볼 디인터리버는 수신된 데이터 심볼의 역매핑을 수행하여 데이터가 디인터리브된 출력 데이터 스트림을 재생성하도록 동작한다.
심볼 디인터리버(314)는 도 6에 도시된 바와 같이 인터리버 메모리(540) 및 어드레스 생성기(542)를 구비한 데이터 처리 장치로부터 형성된다. 인터리버 메모리는 도 4에 도시된 바와 같고 앞에서 이미 설명된 바와 같이 어드레스 생성기(542)에 의해 생성된 어드레스의 세트들을 활용하여 디인터리빙을 수행하도록 동작한다. 어드레스 생성기(542)는 도 7에 도시된 바와 같이 형성되어 해당 어드레스를 생성하여 각각의 COFDM 서브캐리어 신호들로부터 복구된 데이터 심볼들을 출력 데이터 스트림으로 매핑하도록 배치된다.
도 6에 도시된 COFDM 수신기의 나머지 요소들은 에러 정정 디코딩(318)을 수행하여 에러를 정정하고 소스 데이터의 추정치를 복구하도록 제공된다.
본 발명의 기술에 의해 제공되는 수신기 및 송신기의 한가지 강점은 수신기 및 송신기에서 동작하는 심볼 인터리버 및 심볼 디인터리버가 1k, 2k, 4k, 8k, 16k 및 32k 모드 사이에서 전환될 수 있다는 것이다. 따라서, 도 7에 도시된 어드레스 생성기(542)는 모드를 가리키는 입력(544)과, 홀수/짝수 COFDM 심볼의 존재 여부를 가리키는 입력(546)을 포함한다. 이에 의해 적응적 구현예가 제공되는데, 이것은 심볼 인터리버 및 디인터리버가, 도 5에 예시된 바와 같은 어드레스 생성기와 함께, 도 3 및 7에 도시된 바와 같이 생성될 수 있기 때문이다. 따라서, 어드레스 생성기는 생성기 다항식 및 각각의 모드에 대해 지정된 순열 순서로 변경함으로써 다른 모드들에 적응될 수 있다. 예를 들어, 이것은 소프트웨어를 변경함으로써 수행될 수 있다. 대안으로, 다른 실시예에서, DVB-T2 전송의 모드를 가리키는 임베디드 신호가 임베디드-시그널링 처리 유닛(311) 내 수신기에서 검출되고 검출된 모드에 따라서 심볼 디인터리버를 자동적으로 구성하는데 사용될 수 있다.
홀수 인터리버의 최적 사용
도 4에 도시된 바와 같이, 하나가 짝수 COFDM 심볼용이고 다른 하나는 홀수 ODFM 심볼용인 두가지 심볼 인터리빙 처리기들은 인터리빙 동안에 사용되는 메모리량을 줄여준다. 도 4에 도시된 예에서 홀수 심볼의 라이트 인 순서는 짝수 심볼의 리드아웃 순서와 같으며, 홀수 심볼이 메모리로부터 리드되는 동안에 짝수 심볼이 리드된 바로 그 위치에 라이트될 수 있으며, 이어서 그 짝수 심볼이 메모리로부터 리드될 때, 다음의 홀수 심볼이 리드된 바로 그 위치에 라이트될 수 있다.
전술한 다항식 생성기와 순열 코드의 선택은 인터리버의 상대적 성능의 후속 시뮬레이션 분석으로 식별된다. 인터리버의 상대적 성능은 인터리버의 상대적 능력을 이용하여 상승되어, 연속 심볼 또는 "인터리빙 품질"을 분리한다. 인터리버 품질의 상대적 측정은 거리 D를 (서브캐리어의 수로) 정의함으로써 결정된다. 기준 C는, 인터리버의 입력에서 D 이하의 거리였던 인터리버의 출력에서 D 이하의 거리인 다수의 서브캐리어를 식별하도록 선택되며, 각 거리 D에 대한 서브캐리어의 수는 상대적 거리에 대해 가중화된다. 기준 C는 짝수 또는 홀수 COFDM 심볼 모두에 대해 평가된다. C를 축소하는 것을 우수한 품질의 인터리버를 생성한다.
Figure 112008075625962-pat00012
여기서, Neven(d)와 Nodd(d)는 서로에 대해 d 서브캐리어 공간 내에 남아 있는 인터리버의 출력에서 각각 짝수 및 홀수 심볼에서의 서브캐리어의 수이다.
전술한 바와 같이, 도 8(a) 및 도 8(b)에 도시된 인터리버의 성능을 실험 분석하는 동안에(앞에서 정의된 기준 C를 이용함), DVB-T의 2k 및 8k 심볼 인터리버와 DVB-H의 4k 심볼 인터리버 용의 인터리빙 방식이 짝수 심볼보다 홀수 심볼에 더 잘 동작함을 발견하였다. 따라서, 예를 들어, 도 8(a) 및 도 8(b)에 예시된 바와 같이, 인터리버의 성능 평가 결과로부터 홀수 인터리버가 짝수 인터리버보다 더 잘 동작함이 밝혀졌다. 이것은 짝수 심볼의 인터리버 결과를 나타내는 도 8(a)와 홀수 심볼의 결과를 예시하는 도 8(b)를 비교함으로써 알수가 있었다. 즉, 인터리버의 입력에서 인접했었던 서버캐리어의 인터리버 출력에서의 평균 거리는 짝수 심볼의 인터리버보다 홀수 심볼의 인터리버가 더 크다는 것을 알 수가 있었다.
인식되는 바와 같이, 심볼 인터리버를 구현하는데 필요한 인터리버 메모리량은 COFDM 캐리어 심볼 상에 매핑될 데이터 심볼의 개수에 따라 결정된다. 따라서, 16k 모드 심볼 인터리버는 32k 모드의 심볼 인터리버를 구현하는데 필요한 메모리의 1/2이 필요하며, 유사하게 8k 심볼 인터리버를 구현하는데 필요한 메모리량은 16k 인터리버를 구현하는데 필요한 메모리의 1/2이다. 그러므로, 송신기 또는 수신기는 소정 모드의 심볼 인터리버를 구현하도록 구성되고, 이것은 OFDM 심볼 당 전달될 수 있는 최대 데이터 심볼의 개수를 설정하며, 그 수신기 또는 송신기는 어떤 다른 모드의 두가지 홀수 인터리빙 처리들을 구현하는데 충분한 메모리를 포함할 것이며, 이것은 그 소정의 최대의 모드에서 OFDM 심볼 당 서브캐리어의 개수의 1/2이거나 그의 1/2보다 적게 해준다. 예를 들어, 32k 인터리버를 포함하는 수신기 또는 송신기는 각기 자신의 16k 메모리를 갖는 두가지 16k 홀수 인터리빙 처리들을 수용하기게 충분한 메모리를 구비할 것이다.
따라서, 홀수 인터리빙 처리의 성능을 더욱 양호하게 개발하기 위하여, 다수의 변조 모드를 수용할 수 있는 심볼 인터리버는 OFDM 심볼 당 최대 개수의 서브캐리어를 나타내는 최대 모드의 서브캐리어의 개수의 1/2 또는 그의 1/2보다 적은 모드인 경우, 단지 홀수 심볼 인터리빙 처리가 사용되도록 구성될 수 있다. 이에 의해, 이와 같은 최대 모드는 최대의 메모리 크기를 설정한다. 예를 들어, 32k 모드가 가능한 송신기/수신기에서 더 적은 캐리어(즉, 16k, 8k, 4k, 또는 1k)를 갖는 모드로 동작할 때, 개별의 홀수 및 짝수 심볼 인터리빙 처리들을 채용하는 것 보다 2개의 홀수 인터리버가 사용될 것이다.
도 9에는 단지 홀수 인터리빙 모드에서 입력 데이터 심볼들을 OFDM 심볼의 서브캐리어들 상에 인터리빙할 때 도 3에서 도시된 심볼 인터리버(33)의 적응예가 도시된다. 심볼 인터리버(33.1)는 어드레스 생성기(102.1)가 홀수 인터리빙 처리만을 수행하도록 적응된 것 외에는 도 3에 도시된 심볼 인터리버(33)에 정확하게 대응한다. 도 9에 도시된 예에서, 심볼 인터리버(33.1)는 OFDM 심볼 당 전달될 수 있는 데이터 심볼의 개수가 OFDM 심볼 당 가장 큰 개수의 서브캐리어를 갖는 모드에서 OFDM 심볼에 의해 전달될 수 있는 최대 개수의 1/2보다 적은 모드로 동작한다. 이와 같이, 심볼 인터리버(33.1)는 인터리버 메모리(100)를 분할하도록 구성되었다. 도 9에 도시된 본 발명의 예에서, 인터리버 메모리(100)는 2개 부분(401, 402)으로 분할된다. 홀수 인터리빙 처리를 이용하여 데이터 심볼들을 OFDM 심볼들 상에 매핑하는 모드에서 동작하는 심볼 인터리버(33.1)의 일 예로서, 도 9는 인터리버 메모리(401, 402)의 각각의 절반의 확대도를 제공한다. 확대도는 도 4에서 재생된 4개의 심볼(A, B, C, D)에 대해 송신기 측에 나타낸 홀수 인터리빙 모드의 일 예를 제시한다. 그러므로, 도 9에 도시된 바와 같이, 연속하는 제1 및 제2 데이터 심볼 세트들의 경우, 순차적 순서로 인터리버 메모리(402)에 라이트되고, 전술한 바와 같은 어드레스 생성기(102)에 의해 생성된 어드레스에 따라 순열 순서로 리드된다. 그래서, 도 9에 예시된 바와 같이, 연속하는 제1 및 제2 데이터 심볼 세트들에 대한 홀수 인터리빙 처리가 수행되므로, 인터리버 메모리는 2개 부분으로 분할되어야 한다. 제1 데이터 심볼 세트로부터의 심볼들은 인터리버 심볼(401)의 전반부에 라이트되고 제2 데이터 심볼 세트로부터의 심볼들은 인터리버 메모리(402)의 후반부에 라이트되는데, 이는 심볼 인터리버가 홀수 및 짝수 인터리빙 모드에서 동작할 때 수용될 수 있는 심볼 인터리버 메모리의 동일 부분들을 더 이상 다시 사용할 수 없기 때문이다.
도 10에는 도 7에 존재하지만 단지 홀수 인터리빙 처리를 동작하도록 구성된 수신기 내 인터리버의 대응예가 도시된다. 도 10에 도시된 바와 같이, 인터리버 메모리(540)는 2개의 절반부(410, 412)로 분할되며, 그리고 어드레스 생성기(542)는 연속적인 데이터 심볼의 세트들이 홀수 인터리빙 처리만을 구현하도록 데이터 심볼들을 인터리버 메모리에 라이트하고 데이터 심볼들을 인터리버 메모리로부터 각각의 메모리 부분(410, 412)으로 리드한다. 그러므로, 도 9에 도시된 표현에 따라서, 도 10은 인터리빙 메모리(410, 412)의 전반부 및 후반부에 대해 동작하는 확대도로서 수신기에서 수행되고 도 4에 예시된 인터리빙 처리의 매핑을 도시한다. 따라서, 제1 데이터 심볼 세트는 1, 3, 0, 2의 라이트 시퀀스를 제공하는 데이터 심볼들의 라이팅 순서로 예시된 바와 같이 어드레스 생성기(542)에 의해 생성되는 어드레스에 따라서 정의된 순열 순서로 인터리버 메모리(410)의 제1 부분에 라이트된다. 예시된 바와 같이, 데이터 심볼들을 순차적 순서로 인터리버 메모리(410)의 제1 부분으로부터 리드하여서 원래의 시퀀스(A, B, C, D)를 복구한다.
이에 대응되게, 연속하는 OFDM 심볼로부터 복구된 제2의 후속 데이터 심볼 세트가 어드레스 생성기(542)에 의해 생성된 어드레스에 따라서 순열 순서로 인터리버 메모리(412)의 후반부에 라이트되고 순차적 순서로 출력 데이터 스트림으로 리드된다.
일 예에서, 제1 데이터 심볼 세트를 인터리버 메모리(410)의 전반부에 라이트하기 위해 생성된 어드레스들은 제2의 후속 데이터 심볼 세트를 인터리버 메모리(412)에 라이트하는데 재사용될 수 있다. 이에 대응되게, 송신기도 메모리의 후반부에 순차적 순서로 라이트되는 제2 데이터 심볼 세트를 리드하기 위해 제1 데이터 심볼 세트에 대한 인터리버의 절반부용으로 생성된 어드레스를 재사용할 수 있다.
오프셋을 갖는 짝수 인터리버
2개의 홀수 인터리버를 사용하는 인터리버의 성능은, 단일 홀수 인터리버만을 사용하는 것보다 홀수의 인터리버들만의 시퀀스를 이용함으로써 더 개선될 수 있으며, 이에 따라 인터리버에 대한 데이터 입력의 임의의 비트가 OFDM 심볼에서 항상 동일 캐리어를 변조하는 것은 아니다.
홀수의 인터리버들만의 시퀀스는,
· 오프셋을 데이터 캐리어의 수인 인터리버 어드레스 모듈로에 부가하는 것, 또는
· 인터리버에서 순열의 시퀀스를 이용하는 것
중 어느 하나에 의해 실현될 수 있다.
오프셋 부가
오프셋을 데이터 캐리어의 수인 인터리버 어드레스 모듈로에 부가하는 것은, 인터리버에 대한 데이터 입력의 임의의 비트가 OFDM 심볼에서 동일한 캐리어를 항상 변조하는 것은 아니도록, OFDM 심볼을 효과적으로 시프트 및 랩-라운드(wrap-round)한다. 따라서, 어드레서 생성기는, 출력 채널 H(q) 상에서 어드레스 생성기에 의해 생성된 어드레스 내에 오프셋을 생성하는 오프셋 생성기를 선택적으로 포함할 수 있다.
오프셋은 각 심볼을 변화시킬 수 있다. 예를 들어, 이 오프셋은 주기적 시퀀스일 수 있다. 이 주기적 시퀀스는, 예를 들어, 길이 4일 수 있고, 가령, 소수(prime number)로 구성될 수 있다. 예를 들어, 그러한 시퀀스는
0, 41, 97, 157
일 수 있다.
또한, 오프셋은, 유사한 OFDM 심볼 인터리버로부터 다른 어드레스 생성기에 의해 생성되거나, 몇몇 다른 수단에 의해 생성될 수 있는 랜덤 시퀀스일 수 있다.
순열 시퀀스의 사용
도 5에 도시된 바와 같이, 제어선(111)은 어드레스 생성기의 제어 유닛으로부터 순열 회로까지 연장될 수 있다. 전술한 바와 같이, 일예에서, 어드레스 생성기는 연속하는 OFDM 심볼들에 대한 순열 코드들의 세트와 상이한 순열 코드를 적용할 수 있다. 인터리버 어드레스 생성기에서 순열 시퀀스를 사용하면 인터리버로 입력되는 임의의 데이터 비트가 항상 OFDM 심볼에서 동일한 서브캐리어를 변조할 가능성을 줄여준다.
예를 들어, 이는 시퀀스 내 순열 코드들의 세트에서 상이한 순열 코드가 연속하는 OFDM 심볼들에 사용되도록 주기적 시퀀스(cyclic sequence)일 수 있다. 이와 같은 주기적 시퀀스는, 예를 들어, 2 또는 4의 길이로 구성될 수 있다. 4k 심볼 인터리버를 예로 들면, OFDM 심볼마다 주기를 이루는 2개의 순열 코드로 이루어진 시퀀스는 예를 들어 다음과 같다.
7 10 5 8 1 2 4 9 0 3 6**
6 2 7 10 8 0 3 4 1 9 5
반면에 4개의 순열 코드로 이루어진 시퀀스는 다음과 같다.
7 10 5 8 1 2 4 9 0 3 6**
6 2 7 10 8 0 3 4 1 9 5
9 5 4 2 3 10 1 0 6 8 7
1 4 10 3 9 7 2 6 5 0 8
하나의 순열 코드를 또 다른 순열 코드로 전환하는 것은 제어 태널(108) 상에 표시된 홀수/짝수 신호가 변경시 이에 응답하여 수행될 수 있다. 이에 응답하여, 제어 유닛(224)은 제어 라인(111)을 통해 순열 코드 회로(210) 내 순열 코드를 변경한다.
1k 심볼 인터리버를 예로 들면, 2개의 순열 코드는 다음과 같다.
4 3 2 1 0 5 6 7 8
3 2 5 0 1 4 7 8 6
반면에 4개의 순열 코드들은 다음과 같다.
4 3 2 1 0 5 6 7 8
3 2 5 0 1 4 7 8 6
7 5 3 8 2 6 1 4 0
1 6 8 2 5 3 4 0 7
2k, 4k 및 16k 캐리어 모드 또는 0.5k 캐리어 모드에서는 다른 시퀀스의 조합들이 가능할 수 있다. 예를 들어, 각각의 0.5k, 2k, 4k 및 16k 에서 다음의 순열 코드들은 심볼들의 디코릴레이션을 양호하게 해주며 주기적으로 사용되어 어드레스 생성기에 의해 다음의 각각의 모드들에서 생성된 어드레스에 대한 옵셋을 생성할 수 있다.
2k 모드:
0 7 5 1 8 2 6 9 3 4 *
4 8 3 2 9 0 1 5 6 7
8 3 9 0 2 1 5 7 4 6
7 0 4 8 3 6 9 1 5 2
8k 모드:
5 11 3 0 0 8 6 9 2 4 1 7*
8 10 7 6 0 5 2 1 3 9 4 11
11 3 6 9 2 7 4 10 5 1 0 8
10 8 1 7 5 6 0 11 4 2 9 3
16k 모드:
8 4 3 2 0 11 1 5 12 10 6 7 9
7 9 5 3 11 1 4 0 2 12 10 8 6
6 11 7 5 2 3 0 1 10 8 12 9 4
5 12 9 0 3 10 2 4 6 7 8 11 1
상기에 표시된 순열 코드에서, 첫번째 2개는 2 시퀀스 주기로 사용될 수 있으며, 반면에 4개 모두는 4 시퀀스 주기에 사용될 수 있다. 또한, 인터리브된 심볼들(몇몇은 상기와 공통임)에서 양호한 디코릴레이션을 위해 어드레스 생성기의 옵셋을 제공하도록 주기를 이루는 4개의 순환 코드들로 이루어진 약간의 추가적인 시퀀스들이 아래에 제공된다.
0.5k 모드:
3 7 4 6 1 2 0 5
4 2 5 7 3 0 1 6
5 3 6 0 4 1 2 7
6 1 0 5 2 7 4 3
2k 모드:
0 7 5 1 8 2 6 9 3 4 *
3 2 7 0 1 5 8 4 9 6
4 8 3 2 9 0 1 5 6 7
7 3 9 5 2 1 0 6 4 8
4k 모드:
7 10 5 8 1 2 4 9 0 3 6 **
6 2 7 10 8 0 3 4 1 9 5
10 3 4 1 2 7 0 6 8 5 9
0 8 9 5 10 4 6 3 2 1 7
8k 모드:
5 11 3 0 10 8 6 9 2 4 1 7 *
10 8 5 4 2 9 1 0 6 7 3 11
11 6 9 8 4 7 2 1 0 10 5 3
8 3 11 7 9 1 5 6 4 0 2 10
* 이것은 DVB-T 표준에서 순열이다
** 이것은 DVB-H 표준에서 순열이다.
2k, 4k 및 8k 모드의 어드레스 생성기, 및 대응하는 인터리버의 예는 유럽 특허 출원 제 04251667.4 호에 개시되며, 이 출원의 내용은 본 명세서에서 참조문헌으로 인용된다. 0.5k 모드의 어드레스 생성기는 본 출원인에 의해 계류중인 UK 특허 출원 제 0722553.5 호에 개시된다. 본 발명의 범주로부터 일탈함이 없이 전술한 실시예에 대한 각종 변형이 있을 수 있다. 특히, 본 발명의 양태를 나타내기 위해 사용된 생성기 다항식 및 순열 순서의 예시적인 표현은 생성기 다항식 및 순열 순서를 제한하는 것으로 의도하지 않으며 그의 등가의 형태로 확장하는 것으로 의도한다.
인식되는 바와 같이, 도 1 및 도 6에서 각기 도시된 송신기 및 수신기는 단지 예시적인 것으로 제공되고 제한하는 것으로 의도하지 않는다. 예를 들어, 비트 인터리버 및 매핑기에 대한 심볼 인터리버 및 디인터리버의 위치는 변경될 수 있음이 인식될 것이다. 비록 인터리버가 v-비트 벡터 대신에 I/Q 심볼을 인터리빙할지라도, 인터리버 및 디인터리버의 효과는 그들의 상대적 위치에 의해 변경되지 않는다. 수신기에서 대응하는 변경이 있을 수 있다. 따라서 인터리버 및 디인터리버는 상이한 데이터 형태에 대해 동작할 수 있으며, 예시적인 실시예에서 설명된 위치와 다르게 배치될 수 있다.
수신기의 일 구현예에 따르면, OFDM 심볼의 기설정된 수의 서브캐리어들로부터 수신된 심볼들을 출력 심볼 스트림에 맵핑하는 데이터 처리 장치가 제공된다.
전술한 바와 같이, 특정 모드의 실시를 참조하여 기술된, 인터리버의 순열 코드들 및 생성기 다항식들은, 다른 모드에서도 그 모드에 대한 서브캐리어들의 수에 따라 소정의 최대 허용된 어드레스를 변경함으로써, 동일하게 적용될 수 있다.
전술한 바와 같이, 본 발명의 실시예들에서는, 본 명세서에 참조로 통합되는, DVB-T2, DVB-T 또는 DVB-H와 같은 DVB 표준 적용할 수 있다. 예를 들어, 본 발명의 실시예에는, 핸드헬드 모바일 터미널 내에서, DVB-H 표준에 따라 동작하는 송신기 또는 수신기에 사용될 수 있다. 모바일 터미널은, 가령, 모바일 전화(제2, 제3 또는 그 이상의 세대) 또는 PDA 또는 타블렛 PC와 통합될 수 있다. 그러한 모바일 터미널은 DVB-H 또는 DVB-T/T2 호환가능 신호를 건물 안 또는 차 또는 기차 안에서 심지어 고속으로 이동 중에도 수신할 수 있다. 모바일 터미널은 가령 배터리, 콘센트 전기 또는 저전압 DC 서플라이에 의해 전력공급을 받거나, 자동차 배터리로부터 전력을 공급받을 수 있다. DVB-H에 의해 제공될 수 있는 서비스는, 음성, 메시징, 인터넷 브라우징, 라디오, 스틸 및/또는 무빙 비디오 이미지, 텔레비전 서비스, 상호작용 서비스, 비디오 또는 유사 주문형 비디오를 포함할 수 있다. 서비스는, 서로 조합하여 작동할 수 있다. 본 발명의 다른 실시예에서는, ETSI 표준 EN 302 755에 따라 특정되는 DVB-T2가 적용될 수 있다. 본 발명의 다른 실시예에서, DVB-C2로 공지된 케이블 전송 표준이 적용될 수 있다. 그러나, 본 발명은 DVB에만 한정되는 것은 아니며, 고정식 또는 이동식 모두에 있어서, 다른 전송 및 수신 표준으로 확대될 수 있다.
도 1은, 예를 들어, DVB-T2 표준과 함께 사용될 수 있는 COFDM(Coded OFDM) 송신기의 개략적인 블럭도이다.
도 2는 심볼 매핑기 및 프레임 구축기가 인터리버의 동작을 예시하는 도 1에 도시된 송신기의 구성 요소의 개략적인 블럭도이다.
도 3은 도 2에 도시된 심볼 인터리버의 개략적인 블럭도이다.
도 4는 도 3에 도시된 인터리버 메모리 및 인터리버 내 대응하는 심볼 디인터리버의 개략적인 블럭도이다.
도 5는 도 3에 도시된 4k 모드의 어드레스 생성기의 개략적인 블럭도이다.
도 6은, 예를 들어, DVB-T2 표준과 함께 사용될 수 있는 COFDM 수신기의 개략적인 블럭도이다.
도 7은 도 6에 도시된 심볼 디인터리버의 개략적인 블럭도이다.
도 8(a)는 짝수 OFDM 심볼에 대한 인터리버의 결과를 예시하는 도면이고, 도 8(b)는 홀수 OFDM 심볼에 대한 결과를 예시하는 도면이며, 도 8(a) 및 도 8(b)는 인터리버 입력에서 인접했던 서브캐리어의 인터리버 출력에서의 거리의 플롯을 도시한다.
도 9는 도 3에 도시된 심볼 인터리버의 개략적인 블럭도를 제공하는 것으로서, 단지 홀수 인터리빙 모드에 따라 인터리빙을 수행하는 동작 모드를 예시하는 도면이다.
도 10은 도 7에 도시된 심볼 디인터리버의 개략적인 블럭도를 제공하는 것으 로서, 단지 홀수 인터리빙 모드에 따라 인터리빙을 수행하는 동작 모드를 예시하는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
1: 소스 코딩 및 다중화
2: 비디오 코더
4: 오디오 코더
6: 데이터 코더
22: 적응적 에너지 분산
24: LDPC BCH 인코더
26: 비트 인터리버
28: 비트 투 성상 매핑기
30: 시간 인터리버
32: 프레임 구축기
33: 심볼 인터리버
36: 파이롯+임베디드 시그널링
37: OFDM 심볼 구축기
38: OFDM 변조기
40: 보호 구간 삽입
44: 프론트 엔드
66: 성상 매핑기
32: 프레임 구축기
100: 메모리
102: 어드레스 생성기
100: 인터리버 메모리
104: 라이트 어드레스
102: 어드레스 생성기
106: 리드 어드레스

Claims (26)

  1. 전달할 데이터 심볼들을 OFDM(Orthogonal Frequency Division Multiplexed) 심볼들의 기설정된 수의 서브캐리어 신호들에 맵핑하도록 동작가능한 데이터 처리 장치로서,
    OFDM 서브캐리어 신호들에 맵핑하기 위한 기설정된 수의 데이터 심볼들을 메모리에 리드인(read-into)하고, 상기 맵핑을 달성하기 위해 OFDM 서브캐리어들에 대한 데이터 심볼들을 상기 메모리로부터 리드아웃(read-out)하여, 상기 데이터 심볼들이 상기 서브캐리어 신호들에 인터리빙되도록 동작가능한 인터리버와 - 상기 리드아웃은 상기 리드인과 상이한 순서이고, 상기 순서는 어드레스들의 세트로부터 결정됨 -,
    상기 어드레스들의 세트를 생성하도록 동작가능한 어드레스 생성기 - 어드레스는 상기 서브캐리어 신호들 중 하나에 데이터 심볼을 맵핑하기 위해 데이터 심볼들마다 생성됨 -
    를 포함하고,
    상기 어드레스 생성기는,
    기설정된 수의 레지스터 스테이지들을 포함하고, 생성기 다항식에 따라 의사 랜덤 비트 시퀀스를 생성하도록 동작가능한 선형 피드백 시프트 레지스터와,
    시프트 레지스터 스테이지들의 컨텐츠를 수신하고, 상기 레지스터 스테이지들에 존재하는 비트들의 순서를 순열 코드에 따라 변경하여 어드레스를 형성하도록 동작가능한 순열 회로와,
    어드레스 검사 회로와 협력하여, 생성된 어드레스가 소정의 최대 유효 어드레스를 초과하는 경우, 어드레스를 재생성하도록 동작가능한 제어 유닛
    을 포함하고,
    상기 소정의 최대 유효 어드레스는 4096개이고,
    상기 선형 피드백 시프트 레지스터는,
    Figure 112014055040610-pat00013
    의 상기 선형 피드백 시프트 레지스터를 위한 생성기 다항식을 갖는 11개의 레지스터 스테이지들을 갖고, 상기 순열 코드는 부가 비트와 함께 12개의 비트 어드레스를 형성하며,
    상기 순열 회로는, 상기 레지스터 스테이지들의 비트들의 순서를 변경하는 상기 순열 코드를 변경하여, OFDM 심볼마다 상기 어드레스들을 형성하도록 구성되는 것을 특징으로 하는 데이터 처리 장치.
  2. 제1항에 있어서, 상기 순열 회로는 연속적인 OFDM 심볼들에 대해 상이한 순열 코드들의 시퀀스를 순환시키도록 동작가능한, 데이터 처리 장치.
  3. 제2항에 있어서, 상기 상이한 순열 코드들의 시퀀스 중 하나는, 표
    Figure 112014055040610-pat00014
    에 의해 정의되는 순열 코드에 따라 n번째 레지스터 스테이지
    Figure 112014055040610-pat00015
    에 존재하는 비트로부터 i번째 데이터 심볼에 대한 12개의 비트 어드레스
    Figure 112014055040610-pat00016
    를 형성하는 데이터 처리 장치.
  4. 제2항 또는 제3항에 있어서, 상기 순열 코드들의 시퀀스는, 표
    Figure 112008075625962-pat00017
    및
    Figure 112008075625962-pat00018
    인 2개의 순열 코드들을 포함하는 데이터 처리 장치.
  5. 제1항에 있어서, 상기 소정의 최대 유효 어드레스는 실질적으로 2000과 4096 사이의 값인 데이터 처리 장치.
  6. 제5항에 있어서, 상기 OFDM 심볼은, 공지된 심볼들을 전하도록 구성되는 파일럿 서브캐리어들을 포함하고, 상기 소정의 최대 유효 어드레스는 상기 OFDM 심볼에 존재하는 파일럿 서브캐리어 심볼들의 개수에 의존하는 데이터 처리 장치.
  7. 제1항에 있어서, 4096개의 서브캐리어들은, 복수의 동작 모드들 중 하나에 의해 제공되고, 상기 4096개의 서브캐리어들은 상기 동작 모드들 중 어느 하나의 OFDM 심볼들 내의 최대 수의 서브캐리어들의 절반 이하를 제공하며, 상기 데이터 심볼들은 제1 OFDM 심볼들에 맵핑하기 위한 데이터 심볼들의 제1 세트들과, 제2 OFDM 심볼들에 맵핑하기 위한 데이터 심볼들의 제2 세트들을 포함하고, 상기 데이터 처리 장치는 홀수의 인터리빙 처리에 따라 상기 제1 세트들 및 제2 세트들 모두로부터의 상기 데이터 심볼들을 인터리빙하도록 동작가능하고,
    상기 홀수의 인터리빙 처리는,
    상기 데이터 심볼들의 제1 세트들의 순차적 순서에 따라, 상기 데이터 심볼들의 제1 세트들을 상기 메모리의 제1 부분에 라이트하는 단계와,
    상기 시퀀스의 순열 코드들 중 하나로 생성된 상기 어드레스들의 세트에 의해 정의되는 순서에 따라, 상기 데이터 심볼들의 제1 세트들을 상기 메모리의 제1 부분으로부터 상기 제1 OFDM 심볼들의 서브캐리어 신호들에 리드아웃하는 단계와,
    상기 데이터 심볼들의 제2 세트들의 순차적 순서에 따라 상기 데이터 심볼들의 제2 세트들을 상기 메모리의 제2 부분에 라이트하는 단계와,
    상기 시퀀스의 순열 코드들 중 다른 하나로 생성된 상기 어드레스들의 세트에 의해 정의되는 순서에 따라, 상기 데이터 심볼들의 제2 세트들을 상기 메모리의 제2 부분으로부터 상기 제2 OFDM 심볼들의 서브캐리어 신호들에 리드아웃하는 단계
    를 포함하는 데이터 처리 장치.
  8. 데이터 심볼들을 OFDM 심볼들의 기설정된 수의 서브캐리어 신호들에 맵핑하는 데이터 처리 장치를 포함하며, OFDM을 이용하여 상기 데이터 심볼들을 송신하는 송신기로서,
    상기 데이터 처리 장치는,
    OFDM 서브캐리어 신호들에 맵핑하기 위한 기설정된 수의 데이터 심볼들을 메모리에 리드인하고, 상기 맵핑을 달성하기 위해 OFDM 서브캐리어들에 대한 데이터 심볼들을 상기 메모리로부터 리드아웃하여, 상기 데이터 심볼들이 상기 서브캐리어 신호들에 인터리빙되도록 동작가능한 인터리버와 - 상기 리드아웃은 상기 리드인과 상이한 순서이고, 상기 순서는 어드레스들의 세트로부터 결정됨 -,
    상기 어드레스들의 세트를 생성하도록 동작가능한 어드레스 생성기 - 어드레스는 상기 서브캐리어 신호들 중 하나에 맵핑하기 위해 상기 데이터 심볼들마다 생성됨 -
    를 포함하고, 상기 어드레스 생성기는,
    기설정된 수의 레지스터 스테이지들을 포함하고, 생성기 다항식에 따라 의사-랜덤 비트 시퀀스를 생성하도록 동작가능한 선형 피드백 시프트 레지스터와,
    시프트 레지스터 스테이지들의 컨텐츠를 수신하고, 순열 코드에 따라 상기 레지스터 스테이지들에 존재하는 비트들의 순서를 변경하여 어드레스를 형성하도록 동작가능한 순열 회로와,
    어드레스 검사 회로와 협력하여, 생성된 어드레스가 소정의 최대 유효 어드레스를 초과하는 경우, 어드레스를 재생성하도록 동작가능한 제어 유닛
    을 포함하고,
    소정의 최대 유효 어드레스는 4096개이고,
    상기 선형 피드백 시프트 레지스터는,
    Figure 112014055040610-pat00019
    의 상기 선형 피드백 시프트 레지스터를 위한 생성기 다항식을 갖는 11개의 레지스터 스테이지들을 갖고, 상기 순열 코드는 부가 비트와 함께 12개의 비트 어드레스를 형성하며,
    상기 순열 회로는, 상기 레지스터 스테이지들의 비트들의 순서를 변경하는 상기 순열 코드를 변경하여, OFDM 심볼마다 상기 어드레스들을 형성하도록 구성되는 것을 특징으로 하는 송신기.
  9. 제8항에 있어서, 상기 송신기는 DVB-T(Digital Video Broadcasting-Terrestrial), DVB-H(DVB-Handheld) 표준 또는 DVB-T2(Digital Video Broadcasting-Terrestrial 2) 표준과 같은 DVB 표준에 따라 데이터를 송신하도록 동작가능한 송신기.
  10. 전달할 데이터 심볼들을 OFDM 심볼들의 기설정된 수의 서브캐리어 신호들에 맵핑하는 방법으로서,
    OFDM 서브캐리어 신호들에 맵핑하기 위한 기설정된 수의 데이터 심볼들을 메모리에 리드인하는 단계와,
    상기 맵핑을 달성하기 위해 OFDM 서브캐리어들에 대한 상기 데이터 심볼들을 상기 메모리로부터 리드아웃하여, 상기 데이터 심볼들이 상기 서브캐리어 신호들에 인터리빙되도록 하는 단계와 - 상기 리드아웃은 상기 리드인과 상이한 순서이고, 상기 순서는 어드레스들의 세트로부터 결정됨 -,
    상기 어드레스들의 세트를 생성하는 단계 - 어드레스는 상기 서브캐리어 신호들 중 하나에 데이터 심볼을 맵핑하기 위해 상기 데이터 심볼들마다 생성됨 -
    를 포함하고,
    상기 어드레스들의 세트를 생성하는 단계는,
    기설정된 수의 레지스터 스테이지들을 포함하는 선형 피드백 시프트 레지스터를 이용하여 생성기 다항식에 따라 의사 랜덤 비트 시퀀스를 생성하는 단계와,
    시프트 레지스터 스테이지들의 컨텐츠를 수신하여 상기 레지스터 스테이지들에 존재하는 비트들의 순서를 순열 코드에 따라 변경하도록 동작가능한 순열 회로를 이용하여 어드레스를 형성하는 단계와,
    생성된 어드레스가 소정의 최대 유효 어드레스를 초과하는 경우, 어드레스를 재생성하는 단계
    를 포함하고,
    상기 소정의 최대 유효 어드레스는 4096개이고,
    상기 선형 피드백 시프트 레지스터는,
    Figure 112014055040610-pat00020
    의 상기 선형 피드백 시프트 레지스터를 위한 생성기 다항식을 갖는 11개의 레지스터 스테이지들을 갖고, 상기 순열 코드는 부가 비트와 함께 12개의 비트 어드레스를 형성하며,
    상기 레지스터 스테이지들의 비트들의 순서를 변경하는 상기 순열 코드를 변경하여, OFDM 심볼마다 상기 어드레스들의 세트를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 순열 코드를 변경하는 것은, 연속적인 OFDM 심볼들에 대한 상이한 순열 코드들의 시퀀스를 순환시키는 것을 포함하는 방법.
  12. 제11항에 있어서, 상기 상이한 순열 코드의 시퀀스 중 하나는, 표
    Figure 112014055040610-pat00021
    에 의해 정의되는 순열 코드에 따라 n번째 레지스터 스테이지
    Figure 112014055040610-pat00022
    에 존재하는 비트로부터 i번째 데이터 심볼에 대한 12개의 비트 어드레스
    Figure 112014055040610-pat00023
    를 형성하는 방법.
  13. 제11항 또는 제12항에 있어서, 상기 순열 코드들의 시퀀스는,
    Figure 112008075625962-pat00024
    및
    Figure 112008075625962-pat00025
    인 2개의 순열 코드들을 포함하는 방법.
  14. 제10항에 있어서, 상기 소정의 최대 유효 어드레스는 실질적으로 2000과 4096 사이의 값인 방법.
  15. 제14항에 있어서, 상기 OFDM 심볼은, 공지된 심볼들을 전하도록 구성된 파일럿 서브캐리어들을 포함하고, 상기 소정의 최대 유효 어드레스는 상기 OFDM 심볼에 존재하는 파일럿 서브캐리어 심볼들의 개수에 의존하는 방법.
  16. 제10항에 있어서, 4096개의 서브캐리어들은 복수의 동작 모드 중 하나에 의해 제공되고, 상기 4096개의 서브캐리어들은 상기 동작 모드들 중 어느 하나의 OFDM 심볼들 내의 최대 수의 서브캐리어들의 절반 이하를 제공하며,
    상기 방법은,
    상기 제1 OFDM 심볼들에 맵핑하기 위한 데이터 심볼들의 제1 세트들과 제2 OFDM 심볼들에 맵핑하기 위한 데이터 심볼들의 제2 세트들을 포함하는 데이터 심볼들을 분할하는 단계와,
    홀수의 인터리빙 처리에 따라 상기 제1 세트들 및 상기 제2 세트들 모두로부터의 데이터 심볼들을 인터리빙하는 단계
    를 포함하고,
    상기 홀수의 인터리빙 처리는,
    상기 데이터 심볼들의 제1 세트들의 순차적 순서에 따라, 상기 데이터 심볼들의 제1 세트들을 상기 메모리의 제1 부분에 라이트하는 단계와,
    상기 시퀀스의 순열 코드들 중 하나로 생성된 상기 어드레스들의 세트에 의해 정의된 순서에 따라, 상기 데이터 심볼들의 제1 세트들을 상기 메모리의 제1 부분으로부터 상기 제1 OFDM 심볼들의 서브캐리어 신호들에 리드아웃하는 단계와,
    상기 데이터 심볼들의 제2 세트들의 순차적 순서에 따라, 상기 데이터 심볼들의 제2 세트를 상기 메모리의 제2 부분에 라이트하는 단계와,
    상기 시퀀스의 순열 코드들 중 다른 하나로 생성된 상기 어드레스들의 세트에 의해 정의되는 순서에 따라, 상기 데이터 심볼들의 제2 세트들을 상기 메모리의 제2 부분으로부터 상기 제2 OFDM 심볼들의 서브캐리어 신호들에 리드아웃하는 단계를 포함하는 방법.
  17. OFDM 심볼의 기설정된 수의 서브캐리어 신호들을 통해 데이터 심볼들을 송신하는 방법으로서,
    OFDM 서브캐리어 신호들에 맵핑하기 위한 기설정된 수의 데이터 심볼들을 메모리에 리드인하는 단계와,
    상기 맵핑을 달성하기 위해 OFDM 서브캐리어들상에서 송신하기 위한 상기 데이터 심볼들을 상기 메모리로부터 리드아웃하는 단계와, - 상기 리드아웃은 상기 리드인과 상이한 순서이고, 상기 순서는 어드레스들의 세트로부터 결정됨 -,
    상기 어드레스들의 세트를 생성하는 단계 - 어드레스는 상기 서브캐리어 신호들 중 하나에 맵핑하기 위한 상기 데이터 심볼들마다 생성됨 -
    를 포함하고,
    상기 어드레스들의 세트를 생성하는 단계는,
    기설정된 수의 레시스터 스테이지들을 포함하는 선형 피드백 시프트 레지스터를 이용하여 생성기 다항식에 따라 의사-랜덤 비트를 생성하는 단계와,
    시프트 레지스터 스테이지들의 컨텐츠를 수신하여 상기 레지스터 스테이지들에 존재하는 비트들의 순서를 순열 코드에 따라 변경하도록 동작가능한 순열 회로를 이용하여 어드레스를 형성하는 단계와,
    생성된 어드레스가 소정의 최대 유효 어드레스를 초과하는 경우, 어드레스를 재생성하는 단계
    를 포함하고,
    상기 소정의 최대 유효 어드레스는 4096개이고,
    상기 선형 피드백 시프트 레지스터는,
    Figure 112014055040610-pat00026
    의 상기 선형 피드백 시프트 레지스터를 위한 생성기 다항식을 갖는 11개의 레지스터 스테이지들을 갖고, 상기 순열 코드는 부가 비트와 함께 12개의 비트 어드레스를 형성하며,
    상기 레지스터 스테이지들의 비트들의 순서를 변경하는 상기 순열 코드를 변경하여, OFDM 심볼마다 상기 어드레스들의 세트를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 송신하는 단계는 DVB-T(Digital Video Broadcasting-Terrestrial), DVB-H(DVB-Handheld) 또는 DVB-T2(Digital Video Broadcasting-Terrestrial 2) 표준과 같은 DVB 표준에 따라 송신하는 단계를 포함하는 방법.
  19. OFDM 심볼의 서브캐리어들에 인터리빙된 데이터 심볼들의 송신에 이용되며, 어드레스들의 세트를 생성하도록 동작가능한 어드레스 생성기로서 - 어드레스 각각은 서브캐리어 신호들 중 하나에 상기 데이터 심볼들을 맵핑하기 위해 상기 데이터 심볼들마다 생성됨 -,
    기설정된 수의 레지스터 스테이지들을 포함하고, 생성기 다항식에 따라 의사-랜덤 비트 시퀀스를 생성하도록 동작가능한 선형 피드백 시프트 레지스터와,
    시프트 레지스터 스테이지들의 컨텐츠를 수신하고, 순열 코드에 따라 상기 레지스터 스테이지들에 존재하는 비트들의 순서를 변경하여 어드레스를 형성하도록 동작가능한 순열 회로와,
    어드레스 검사 회로와 협력하여, 생성된 어드레스가 소정의 최대 유효 어드레스를 초과하는 경우, 어드레스를 재생성하도록 동작가능한 제어 유닛
    을 포함하고,
    상기 소정의 최대 유효 어드레스는 4096개이고,
    상기 선형 피드백 시프트 레지스터는,
    Figure 112014055040610-pat00027
    의 상기 선형 피드백 시프트 레지스터를 위한 생성기 다항식을 갖는 11개의 레지스터 스테이지들을 갖고, 상기 순열 순서는 부가 비트와 함께 12개의 비트 어드레스를 형성하며,
    상기 순열 회로는, 상기 레지스터 스테이지들의 비트들의 순서를 변경하는 상기 순열 코드를 변경하여, OFDM 심볼마다 상기 어드레스들의 세트를 형성하도록 구성되는 것을 특징으로 하는 어드레스 생성기.
  20. 제19항에 있어서, 상기 순열 회로는 연속적인 OFDM 심볼들에 대한 상이한 순열 코드들의 시퀀스를 순환시키도록 동작가능한 어드레스 생성기.
  21. 제20항에 있어서, 상기 상이한 순열 코드들의 시퀀스 중 하나는, 표
    Figure 112014055040610-pat00028
    에 의해 정의되는 순열 코드에 따라 n번째 레지스터 스테이지
    Figure 112014055040610-pat00029
    에 존재하는 비트로부터 i번째 데이터 심볼에 대한 12개의 비트 어드레스
    Figure 112014055040610-pat00030
    를 형성하는 어드레스 생성기.
  22. 제20항 또는 제21항에 있어서, 상기 순열 코드들의 시퀀스는,
    Figure 112008075625962-pat00031
    및
    Figure 112008075625962-pat00032
    인 2개의 순열 코드들을 포함하는 어드레스 생성기.
  23. 전달할 데이터 심볼들을 OFDM(Orthogonal Frequency Division Multiplexed) 심볼들의 기설정된 수의 서브캐리어 신호들에 맵핑하도록 동작가능한 데이터 처리 장치로서 - 상기 기설정된 수의 서브캐리어 신호들은 복수의 동작 모드 중 하나에 따라 결정되고, 상기 데이터 심볼들은 제1 OFDM 심볼들에 맵핑하기 위한 데이터 심볼들의 제1 세트들과, 제2 OFDM 심볼들에 맵핑하기 위한 데이터 심볼들의 제2 세트들을 포함함 -,
    OFDM 서브캐리어 신호들에 맵핑하기 위한 기설정된 수의 데이터 심볼들을 메모리에 리드인하고, 상기 맵핑을 달성하기 위해 OFDM 서브캐리어들에 대한 데이터 심볼들을 상기 메모리로부터 리드아웃하여, 상기 데이터 심볼들이 상기 서브캐리어 신호들에 인터리빙되도록 동작가능한 인터리버와 - 상기 리드아웃은 상기 리드인과 상이한 순서이고, 상기 순서는 어드레스들의 세트로부터 결정됨 -,
    상기 어드레스들의 세트를 생성하도록 동작가능한 어드레스 생성기 - 어드레스는 상기 서브캐리어 신호들 중 하나에 상기 데이터 심볼들을 맵핑하기 위해 상기 데이터 심볼들마다 생성됨 -
    를 포함하고,
    상기 어드레스 생성기는,
    기설정된 수의 레지스터 스테이지들을 포함하고, 생성기 다항식에 따라 의사 랜덤 비트 시퀀스를 생성하도록 동작가능한 선형 피드백 시프트 레지스터와,
    시프트 레지스터 스테이지들의 컨텐츠를 수신하고, 상기 레지스터 스테이지들에 존재하는 비트들의 순서를 순열 코드에 따라 변경하여 어드레스를 형성하는 순열 회로와,
    어드레스 검사 회로와 협력하여, 생성된 어드레스가 소정의 최대 유효 어드레스를 초과하는 경우, 어드레스를 재생성하도록 동작가능한 제어 유닛
    을 포함하고,
    상기 복수의 동작 모드들 중 하나는, OFDM 심볼당 4096개의 서브캐리어들을 제공하고, 상기 4096개의 서브캐리어들은 상기 동작 모드들 중 어느 하나의 OFDM 심볼들 내의 최대 수의 서브캐리어들의 절반 이하를 제공하며,
    상기 소정의 최대 유효 어드레스는 4096개이고,
    상기 선형 피드백 시프트 레지스터는,
    Figure 112014055040610-pat00033
    의 상기 선형 피드백 시프트 레지스터를 위한 생성기 다항식을 갖는 11개의 레지스터 스테이지들을 갖고, 상기 순열 코드는 부가 비트와 함께 12개의 비트 어드레스를 형성하며, 상기 데이터 처리 장치는, 홀수의 인터리빙 처리에 따라, 상기 제1 세트들 및 상기 제2 세트들 모두로부터의 데이터 심볼들을 인터리빙하도록 적응되며,
    상기 홀수의 인터리빙 처리는,
    상기 데이터 심볼들의 제1 세트들의 순차적 순서에 따라, 상기 데이터 심볼들의 제1 세트들을 상기 메모리의 제1 부분에 라이트하는 단계와,
    상기 어드레스들의 세트에 의해 정의된 순서에 따라, 상기 데이터 심볼들의 제1 세트들을 상기 메모리의 제1 부분으로부터 상기 제1 OFDM 심볼들의 서브캐리어 신호들에 리드아웃하는 단계와,
    상기 데이터 심볼들의 제2 세트들의 순차적 순서에 따라, 상기 데이터 심볼들의 제2 세트를 상기 메모리의 제2 부분에 라이트하는 단계와,
    상기 어드레스들의 세트들에 의해 정의된 순서에 따라, 상기 데이터 심볼들의 제2 세트들을 상기 메모리의 제1 부분으로부터 상기 제2 OFDM 심볼들의 서브캐리어 신호들에 리드아웃하는 단계를 포함하는 데이터 처리 장치.
  24. 제23항에 있어서, 상기 순열 코드는 표
    Figure 112014055040610-pat00034
    에 의해 정의되는 순열 코드에 따라 n번째 레지스터 스테이지
    Figure 112014055040610-pat00035
    에 존재하는 비트로부터 i번째 데이터 심볼에 대한 12개의 비트 어드레스
    Figure 112014055040610-pat00036
    를 형성하는 데이터 처리 장치.
  25. 전달할 데이터 심볼들을 OFDM 심볼들의 기설정된 수의 서브캐리어 신호들에 맵핑하는 방법으로서- 상기 기설정된 수의 서브캐리어 신호들은 복수의 동작 모드 중 하나에 따라 결정되고, 상기 데이터 심볼들은 제1 OFDM 심볼들에 맵핑하기 위한 데이터 심볼들의 제1 세트들과, 제2 OFDM 심볼들에 맵핑하기 위한 데이터 심볼들의 제2 세트들을 포함함 -,
    OFDM 서브캐리어 신호들에 맵핑하기 위한 기설정된 수의 데이터 심볼들을 메모리에 리드인하는 단계와,
    상기 맵핑을 달성하기 위해 OFDM 서브캐리어들에 대한 데이터 심볼들을 상기 메모리로부터 리드아웃하여, 상기 데이터 심볼이 상기 서브캐리어 신호들에 인터리빙되도록 하는 단계와 - 상기 리드아웃은 상기 리드인과 상이한 순서이고, 상기 순서는 어드레스들의 세트로부터 결정됨 -,
    상기 어드레스들의 세트를 생성하는 단계 - 어드레스는 상기 서브캐리어 신호들 중 하나에 데이터 심볼을 맵핑하기 위해 상기 데이터 심볼들마다 생성됨 -
    를 포함하고,
    상기 어드레스들의 세트를 생성하는 단계는,
    기설정된 수의 레지스터 스테이지들을 포함하는 선형 피드백 시프트 레지스터를 이용하여 생성기 다항식에 따라 의사 랜덤 비트 시퀀스를 생성하는 단계와,
    시프트 레지스터 스테이지들의 컨텐츠를 수신하여 상기 레지스터 스테이지들에 존재하는 비트들의 순서를 순열 코드에 따라 변경하도록 동작가능한 순열 회로를 이용하여 어드레스를 형성하는 단계와,
    생성된 어드레스가 소정의 최대 유효 어드레스를 초과하는 경우, 어드레스를 재생성하는 단계
    를 포함하고,
    상기 복수의 동작 모드들 중 하나는 4096개의 서브캐리어들을 제공하고, 상기 4096개의 서브캐리어들은 상기 동작 모드들 중 어느 하나의 OFDM 심볼들 내에 최대 수의 서브캐리어들의 절반 이하를 제공하며,
    상기 선형 피드백 시프트 레지스터는,
    Figure 112014055040610-pat00037
    의 상기 선형 피드백 시프트 레지스터를 위한 생성기 다항식을 갖는 11개의 레지스터 스테이지들을 갖고, 상기 순열 코드는 부가 비트와 함께 12개의 비트 어드레스를 형성하며,
    홀수 인터리빙 처리에 따라, 상기 제1 세트들 및 상기 제2 세트들 모두로부터의 상기 데이터 심볼들을 인터리빙하는 단계
    를 포함하고,
    상기 홀수의 인터리빙 처리는,
    상기 데이터 심볼들의 제1 세트들의 순차적 순서에 따라, 상기 데이터 심볼들의 제1 세트들을 상기 메모리의 제1 부분에 라이트하는 단계와,
    상기 어드레스들의 세트에 의해 정의되는 순서에 따라, 상기 데이터 심볼들의 제1 세트들을 상기 메모리의 제1 부분으로부터 상기 제1 OFDM 심볼들의 서브캐리어 신호들에 리드아웃하는 단계와,
    상기 데이터 심볼들의 제2 세트들의 순차적 순서에 따라 상기 데이터 심볼들의 제2 세트들을 상기 메모리의 제2 부분에 라이트하는 단계와,
    상기 어드레스들의 세트에 의해 정의되는 순서에 따라, 상기 데이터 심볼들의 제2 세트들을 상기 메모리의 제2 부분으로부터 상기 제2 OFDM 심볼들의 서브캐리어 신호들에 리드아웃하는 단계를 포함하는 방법.
  26. 제25항에 있어서, 상기 순열 코드는 표
    Figure 112014055040610-pat00038
    에 의해 정의되는 순열 코드에 따라 n번째 레지스터 스테이지
    Figure 112014055040610-pat00039
    에 존재하는 비트로부터 i번째 데이터 심볼에 대한 12개의 비트 어드레스
    Figure 112014055040610-pat00040
    를 형성하는 방법.
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