JP5247824B2 - アナログ電流出力回路 - Google Patents

Description

この発明は、制御システムでの制御対象である負荷（例えば電磁弁や電流入力アンプなど）にアナログ電流を供給するアナログ電流出力回路に関するものである。

制御システムとして、例えば、ＰＬＣ（プログラマブル・ロジック・コントローラ）を用いて構成されるタンク内水位を制御する水位制御システムを例にとると、制御対象である負荷は水の流量を制御する電磁弁である。電磁弁には様々な種類があるが、弁の開閉を４〜２０ｍＡの電流で制御するものが多い。そして、電磁弁に設けられる４〜２０ｍＡの電流受信部の抵抗値の仕様範囲は、一般に、６００Ω以下である。

負荷にアナログ電流を供給するアナログ電流出力回路は、電源とグランドとの間に、出力トランジスタと負荷とをこの順に直列に配置し、出力電流指令値と一致するアナログ電流が負荷に流れるように、出力トランジスタの通過電流を制御する構成である。

そして、アナログ電流出力回路に接続される負荷となる電磁弁の抵抗値は、仕様範囲（例えば０Ω〜６００Ω）内で電磁弁の種類によって異なるので、アナログ電流出力回路に供給する電源の電圧は、十分に高い電圧にする必要がある。

そのため、従来では、負荷の抵抗値が小さく、かつアナログ出力電流が大きい場合に、出力トランジスタでの電力損失が大きくなり、それによる出力トランジスタの内部発熱が大きな課題になっている。

上記の課題に対して、例えば特許文献１では、スイッチング方式の低損失な電源を使用するとともに、その電力電圧を連続的に可変にし、出力トランジスタでの電力損失を低減する方法が提案されている。すなわち、特許文献１では、電源にスイッチング方式の降圧回路を用い、降圧回路から出力トランジスタのコレクタに供給される電圧とエミッタ端子が接続される出力端子との間の電位差をＯＰアンプで検出し、それをスイッチング方式の降圧回路にＲｅｆ電圧として与えている。これによって、出力トランジスタのコレクタ・エミッタ間電圧Ｖｃｅを常に＋１Ｖ程度の一定値に保つことで、出力トランジスタの消費電力を削減する技術が開示されている。

特開２０００−２５２７５４号公報

しかし、上記した従来技術では、電源電圧を連続的に変化させることによって、損失を極力減らすように考慮されているが、負荷抵抗値が高い場合、アナログ出力電流値を急激に上昇させるために、出力トランジスタのコレクタに接続されているスイッチング方式電源の電圧を急激に上昇させようとしても、アナログ出力電流の増加に対して電源電圧の上昇が追いつかず、電流出力の応答が遅くなるという問題がある。

この発明は、上記に鑑みてなされたものであり、接続される負荷の抵抗値が小さい場合の電力損失の低減と、接続される負荷の抵抗値が大きい場合の高速応答性の確保とを実現できるアナログ電流出力回路を得ることを目的とする。

上述した目的を達成するために、この発明は、電源とグランドとの間に、出力トランジスタと負荷とを直列に配置し、前記負荷へのアナログ出力電流が出力指令電流と一致するように前記出力トランジスタの通過電流を制御するアナログ電流出力回路において、前記電源の電圧は、電源電圧切替回路が切り替えた第１の電源電圧と該第１の電源電圧よりも低い第２の電源電圧とのいずれかの電圧であり、前記電源電圧切替回路は、内部制御電圧と負荷端電圧とを比較するコンパレータの比較結果に応じて、前記内部制御電圧が前記負荷端電圧よりも小さいときは前記第１の電源電圧を選択し、前記内部制御電圧が前記負荷端電圧よりも大きいときは前記第２の電源電圧を選択するように構成され、前記内部制御電圧は、アナログ出力電流０から所定アナログ出力電流値までが０Ｖで、該所定アナログ出力電流値よりアナログ出力電流の最大値までは電流に比例した右肩上がりの電圧軌跡を示し、かつアナログ出力電流の最大値で、接続される前記負荷抵抗値が仕様範囲の中央付近の抵抗値である場合の負荷端電圧と交差するように内部制御電圧生成回路にて生成されることを特徴とする。

この発明によれば、接続される負荷の抵抗値の仕様範囲の中央付近の抵抗値を基準に、アナログ出力最大電流値のときの負荷の電圧が内部制御電圧生成回路の出力電圧と一致するように回路定数を調整することによって、その中央付近の抵抗値よりも小さい抵抗値を有する負荷に対しては、アナログ出力電流が小さい場合は高い電源電圧を、アナログ出力電流が大きい場合は低い電源電圧を出力トランジスタに供給する一方、その中央付近の抵抗値よりも大きい抵抗値を有する負荷に対しては常に出力トランジスタに高い電源電圧を供給するように作用する。したがって、接続される負荷の抵抗値が小さい場合は出力トランジスタで生じる電力損失を低減することができ、また、接続される負荷の抵抗値が大きい場合は高速応答性を確保することができるという効果を奏する。

図１は、この発明の実施の形態１によるアナログ電流出力回路の構成を示すブロック図である。 図２は、電源電圧の切り替え動作を説明する特性図である。 図３は、電源電圧の切り替えを行わない場合の電力損失の一特性例を示す図である。 図４は、この発明による電源電圧の切り替えを行った場合の電力損失の一特性例を示す図である。 図５は、この発明の実施の形態２によるアナログ電流出力回路の構成を示すブロック図である。 図６は、この発明の実施の形態３によるアナログ電流出力回路の構成を示すブロック図である。 図７は、この発明の実施の形態４によるアナログ電流出力回路の構成を示すブロック図である。 図８は、この発明の実施の形態５によるアナログ電流出力回路の構成を示すブロック図である。 図９は、この発明の実施の形態６によるアナログ電流出力回路の構成を示すブロック図である。 図１０は、この発明の実施の形態７によるアナログ電流出力回路の構成を示すブロック図である。

符号の説明

１，３５，４０，４１，４４ スイッチング方式のＤＣ／ＤＣ変換器
２ 出力トランジスタ
３ 負荷
４ 電流検出用抵抗器
５，６，１５，１６，１７，２６，３２ 抵抗器
７，１４ 演算増幅器（ＯＰアンプ）
８，３６，４２ スイッチ（切替回路）
９ 第１の基準電圧源
１０ 第２の基準電圧源
１１ コンパレータ
１２ 電圧シフタ
１３ ＤＡ変換器
２５，４７ 電源
２７，２８ ツェナーダイオード
２９ 切替トランジスタ（切替回路）
３１，４５ 電圧源
３７ 基準電圧源（別の基準電圧源）
４６ ボリューム

以下に図面を参照して、この発明にかかるアナログ電流出力回路の好適な実施の形態を詳細に説明する。

実施の形態１．
図１は、この発明の実施の形態１によるアナログ電流出力回路の構成を示すブロック図である。前記したように、出力トランジスタでの電力損失が大きくなるのは、接続される負荷の抵抗値が小さく、かつ、アナログ出力電流値が大きいときである。そこで、この発明にかかるアナログ電流出力回路は、そのような状況において、電力損失を低減でき、かつ、接続される負荷の抵抗値が、大きい場合であっても小さい場合であっても、アナログ出力電流値を最小から最大に急激に変化させたときに高速に応答できるように構成した。

図１において、当該アナログ電流出力回路は、電源としてスイッチング方式のＤＣ／ＤＣ変換器１を備えている。ＤＣ／ＤＣ変換器１の電圧出力端子１ａとグランドとの間に、出力トランジスタ２と負荷（抵抗値Ｒ_Ｌ）３と電流検出用抵抗器４とがこの順に直列に配置される。

負荷３は、負荷の種類によって、Ｒ_Ｌ＝０Ω〜６００Ωのいずれかの抵抗値を有している。なお、負荷３とグランドとの間に挿入されている電流検出用抵抗器４は、演算増幅器（以降、「ＯＰアンプ」という）１４の一方の入力にも接続され、電流検出用抵抗器４に生じる電圧が検出されるようにしているが、この電流検出用抵抗器４を出力トランジスタ２のエミッタと負荷との間に挿入位置を変更するとともに、ＯＰアンプ１４の２入力の接続を変更して電流検出器の両端の電圧を検出するようにしてもよい。

ＤＣ／ＤＣ変換器１の電圧出力端子１ａと出力トランジスタ２のコレクタとの接続ラインとグランドとの間に、抵抗器５，６の直列接続による分圧回路が設けられ、抵抗器５，６の接続部はＯＰアンプ７の一方の入力端子に接続されている。ＯＰアンプ７の他方の入力端子は切替回路としてのスイッチ８の出力端子に接続され、ＯＰアンプ７の出力端子はＤＣ／ＤＣ変換器１の基準電圧端子１ｂに接続されている。

スイッチ８の一方の入力端子は第１の基準電圧源９の正極端に接続され、スイッチ８の他方の入力端子は第２の基準電圧源１０の正極端に接続されている。スイッチ８の切り替えはコンパレータ１１の出力状態によって制御される。第１の基準電圧源９の負極端と第２の基準電圧源１０の負極端とは、共に、グランドに接続されている。第１の基準電圧源９は、第１の基準電圧Ｈを出力する。第２の基準電圧源１０は、第１の基準電圧Ｈよりも低い第２の基準電圧Ｌを出力する。なお、スイッチ８と第１の基準電圧源９と第２の基準電圧源１０との全体は、電源電圧切替回路を構成している。

コンパレータ１１の一方の入力端子は出力トランジスタ２のエミッタと負荷３との接続部（負荷端）に接続され、コンパレータ１１の他方の入力端子は電圧シフタ１２の出力端子に接続されている。

外部から電流出力指令が入力されるＤＡ変換器１３の出力端子は、ＯＰアンプ１４の一方の入力端子に接続されるとともに、抵抗器１５，１６の直列接続による分圧回路を介してグランドに接続されている。抵抗器１５，１６の接続部は電圧シフタ１２の入力端子に接続されている。なお、抵抗器１５，１６による分圧回路と電圧シフタ１２との全体は、内部制御電圧生成回路を構成している。

ＯＰアンプ１４の他方の入力端子は、負荷３と電流検出用抵抗器４との接続部に接続され、ＯＰアンプ１４の出力端子は抵抗器１７を介して出力トランジスタ２のベースに接続されている。

以上の構成において、この発明によるアナログ電流出力回路は次のような動作を行う。すなわち、ＤＡ変換器１３は、外部から入力される電流出力指令のディジタル値を出力指令アナログ電圧に変換して出力する。ＯＰアンプ１４は、ＤＡ変換器１３からの出力指令アナログ電圧と、電流検出用抵抗器４にて検出された負荷３へのアナログ出力電流に対応した出力電圧との差分に応じた電流を、抵抗器１７を介して出力トランジスタ２のベースに供給し、電流出力指令の指令値に合致したアナログ電流を負荷３に安定的に出力できるように出力トランジスタ２の通過電流を制御している。

この実施の形態１では、ＤＣ／ＤＣ変換器１は、外部から基準電圧端子１ｂに供給される基準電圧の大きさに応じて、第１の電源電圧である電源電圧ＶｃｃＨと、該電源電圧ＶｃｃＨよりも低い第２の電源電圧である電源電圧ＶｃｃＬとを切り替えて生成できる電源である。

すなわち、ＤＣ／ＤＣ変換器１は、スイッチ８が第１の基準電圧源９を選択したとき、ＯＰアンプ７を介して入力される第１の基準電圧Ｈに基づき電源電圧ＶｃｃＨを生成し、また、スイッチ８が第２の基準電圧源１０を選択したとき、ＯＰアンプ７を介して入力される第２の基準電圧Ｌに基づき電源電圧ＶｃｃＬを生成する。

そして、このように生成した電源電圧ＶｃｃＨまたは電源電圧ＶｃｃＬが、分圧回路（抵抗器５，６）とＯＰアンプ７とによる帰還回路の作用によって安定的に、電圧出力端子１ａから出力トランジスタ２のコレクタに供給される。

コンパレータ１１は、電圧シフタ１２が出力する内部制御電圧Ｖａと、出力トランジスタ２のエミッタ端子と負荷３との接続部（負荷端）に現れる負荷端電圧Ｖｂとの大小関係を比較し、Ｖａ≦Ｖｂである場合はスイッチ８に第１の基準電圧源９を選択させ、Ｖａ＞Ｖｂである場合はスイッチ８に第２の基準電圧源１０を選択させる制御信号をスイッチ８に出力する。

これによって、ＤＣ／ＤＣ変換器１では、コンパレータ１１での比較結果が、Ｖａ≦Ｖｂである場合は高い電源電圧ＶｃｃＨを出力トランジスタ２のコレクタに供給し、Ｖａ＞Ｖｂである場合は低い電源電圧ＶｃｃＬを出力トランジスタ２のコレクタに供給するように、電源電圧の切り替えが行われる。

ここで、ＤＡ変換器１３が出力する出力指令アナログ電圧は、電流出力指令のディジタル値を電圧変換したものであるので、ＤＡ変換器１３が出力する出力指令アナログ電圧を分圧する抵抗器１５，１６による分圧回路で分圧した分圧電圧は、出力指令電流（アナログ出力電流）＝０を基点として、出力指令電流（アナログ出力電流）の増加に伴い、右肩上がりの直線軌跡の変化を示す電圧信号となる。

電圧シフタ１２は、分圧回路での分圧電圧から引き算することで、負荷３に供給されるアナログ出力電流が０から所定アナログ電流値１８（図２参照）に至るまでの期間は０Ｖを継続して出力し、該所定アナログ電流値１８以後は分圧回路から入力する分圧電圧をそのまま出力する。これによって、電圧シフタ１２が出力する内部制御電圧Ｖａは、出力電流＝０から所定アナログ電流値１８までは０Ｖで、所定アナログ電流値１８からはアナログ出力電流に比例した右肩上がりの直線軌跡に沿った変化を示す電圧信号となる。

一方、負荷端電圧Ｖｂは、アナログ出力電流＝０を基点とし、アナログ出力電流の増加に伴い、該アナログ出力電流と負荷抵抗との積で表される右肩上がりの直線軌跡の変化を示す電圧信号である。

次に、図２をも参照して、電圧シフタ１２とコンパレータ１１とスイッチ８とを含む動作を具体的に説明する。

図２は、電源電圧の切り替えを説明する特性図である。図２において、横軸はアナログ出力電流であり、縦軸は電圧である。図２では、接続される負荷３の抵抗値Ｒ_Ｌが、６００Ω、３００Ω、２００Ω、５０Ωである場合における各々の負荷端電圧Ｖｂの右肩上がりの直線軌跡と、内部制御電圧Ｖａの折れ線軌跡の一例とが示されている。

内部制御電圧Ｖａが０Ｖであるアナログ出力電流範囲１９は、電圧シフタ１２が分圧電圧を０Ｖにシフトするアナログ出力電流範囲である。内部制御電圧Ｖａは、このシフトするアナログ出力電流範囲１９より、アナログ出力電流の増加とともに右肩上がりの直線軌跡に沿った変化を示している。図２では、内部制御電圧Ｖａの右肩上がりの直線軌跡は、抵抗値Ｒ_Ｌが５０Ω、２００Ω、３００Ωである場合の負荷端電圧Ｖｂの直線軌跡とこの順に交差している。そして、抵抗値Ｒ_Ｌが３００Ωである場合の負荷端電圧Ｖｂの直線軌跡とはアナログ出力電流の最大値で交差している。抵抗値Ｒ_Ｌが６００Ωである場合の負荷端電圧Ｖｂの直線軌跡とは交差していない。

この実施の形態では、内部制御電圧Ｖａの立ち上がり開始位置と傾きは、負荷３の抵抗値Ｒ_Ｌが仕様範囲内の中央付近の抵抗値においてアナログ出力電流の最大値で負荷端電圧Ｖｂと交差するように定めてある。なお、今の例では、抵抗値Ｒ_Ｌの仕様範囲は、Ｒ_Ｌ＝０Ω〜Ｒ_Ｌ＝６００Ωであるので、最大アナログ電流値で交差対象となる負荷端電圧Ｖｂは、Ｒ_Ｌ＝３００Ωの負荷３を接続した場合のものである。それ故、図２では、抵抗値Ｒ_Ｌが３００Ωである場合の負荷端電圧Ｖｂの直線軌跡と内部制御電圧Ｖａの折れ線軌跡とが、アナログ出力電流の最大値で交差している様子を示してある。

コンパレータ１１は、このような内部制御電圧Ｖａと負荷端電圧Ｖｂとの大小関係を比較している。したがって、この実施の形態では、例えば図２に示すような電源電圧の切り替えが行われる。

図２において、例えば、負荷３の抵抗値Ｒ_Ｌが２００Ωである場合、Ｖａ≦Ｖｂである期間２０では、スイッチ８は基準電圧源９を選択するので、高い電源電圧ＶｃｃＨが用いられ、Ｖａ＞Ｖｂである期間２１では、スイッチ８は基準電圧源１０を選択するので、低い電源電圧ＶｃｃＬが用いられる。負荷３の抵抗値Ｒ_Ｌがさらに小さい５０Ωである場合も同様の電源電圧の切り替えが行われる。一方、負荷３の抵抗値Ｒ_Ｌが６００Ωである場合は、常にＶａ＜Ｖｂであり、スイッチ８は基準電圧源９を選択し続けるので、電源電圧の切り替えは行われず、常に高い電源電圧ＶｃｃＨが用いられる。

要するに、図２では、Ｒ_Ｌ＜３００Ωの場合は、アナログ出力電流が小さいときは、Ｖａ≦Ｖｂとなって高い電源電圧ＶｃｃＨが用いられ、アナログ出力電流が大きくなると、Ｖａ＞Ｖｂとなって低い電源電圧ＶｃｃＬに切り替わる。一方、Ｒ_Ｌ≧３００Ωの場合では、アナログ出力電流が小さいときも大きいときも、常にＶａ≦Ｖｂとなって高い電源電圧ＶｃｃＨが用いられることが示されている。

ここで、出力トランジスタ２のコレクタ・エミッタ間電圧Ｖｃｅは、電流検出用抵抗器４の抵抗値が小さく無視できるとすると、電源電圧Ｖｃｃ、アナログ出力電流Ｉ_０、負荷抵抗Ｒ_Ｌを用いて、Ｖｃｅ＝Ｖｃｃ−Ｉ_０×Ｒ_Ｌと表される。また、出力トランジスタ２の発熱量（電力損失）Ｗは、Ｗ＝Ｖｃｅ×Ｉ_０と表される。

つまり、負荷３の抵抗値Ｒ_Ｌが小さいときは、電源電圧Ｖｃｃが、高い電源電圧ＶｃｃＨであっても低い電源電圧ＶｃｃＬであっても、当該アナログ電流出力回路の動作に悪影響を与えない。しかし、負荷抵抗Ｒ_Ｌが小さいときで、かつアナログ出力電流Ｉ_０が大きい場合には、コレクタ・エミッタ間電圧Ｖｃｅは、電源電圧Ｖｃｃとして、低い電源電圧ＶｃｃＬを用いる方が高い電源電圧ＶｃｃＨを用いるよりも小さくなる。

そこで、この実施の形態では、図２に示すように、Ｒ_Ｌ＜３００Ωの場合、アナログ出力電流が小さいときは高い電源電圧ＶｃｃＨを用い、アナログ出力電流が大きくなると、低い電源電圧ＶｃｃＬに切り替わるので、負荷抵抗Ｒ_Ｌが小さく、かつアナログ出力電流Ｉ_０が大きい場合に問題になる出力トランジスタ２の発熱量（電力損失）Ｗを低くすることができる。

また、負荷３の抵抗値Ｒ_Ｌが大きいときは、電源電圧Ｖｃｃは、常に高い電源電圧ＶｃｃＨでなければならないが、図２に示すように、Ｒ_Ｌ≧３００Ωの場合は、常に高い電源電圧ＶｃｃＨが用いられる。

したがって、負荷３の抵抗値Ｒ_Ｌが大きいときに、ＤＡ変換器１３に外部から入力される電流出力指令が値０から値ＭＡＸまで一気に急変した場合でも、電源電圧Ｖｃｃは、最初から高い電源電圧ＶｃｃＨを適用しているので、追従性に問題は生じない。

次に、図３は、電源電圧の切り替えを行わない場合の電力損失の一特性例を示す図である。図４は、この発明による電源電圧の切り替えを行った場合の電力損失の一特性例を示す図である。図３と図４では、接続される負荷３の抵抗値Ｒ_Ｌが０Ω、１００Ω、２００Ω、３００Ω、４００Ω、５００Ω、６００Ωである場合の電力損失とアナログ出力電流との関係が示されている。なお、図４では、電源電圧の切り替えを行う場合と行わない場合の境界は、抵抗値Ｒ_Ｌが３００Ωと４００Ωの中間に設定されている。

図３と図４において、例えば、接続される負荷３の抵抗値Ｒ_Ｌが０Ωの場合で、最大アナログ出力電流（２０ｍＡ）が流れている場合は、電源電圧の切り替えを行わない場合に生じる０．３Ｗの電力損失が、上記した方法で電源電圧の切り替えを行うと、０．１７Ｗの電力損失に低減されることが解る。このように、接続される負荷３の抵抗値Ｒ_Ｌが３００Ω以下の小さい抵抗値である場合、電源電圧の切り替えを行うので、アナログ出力電流が大きくなるときに問題となる電力損失が低減される。

以上のように実施の形態１によれば、接続される負荷の抵抗値の仕様範囲の中央付近の抵抗値を基準に、アナログ出力最大電流値のときの負荷の電圧が内部制御電圧生成回路の出力電圧と一致するように回路定数を調整することによって、その中央付近の抵抗値よりも小さい抵抗値を有する負荷に対しては、アナログ出力電流が小さい場合は高い電源電圧を、アナログ出力電流が大きい場合は低い電源電圧を出力トランジスタに供給する一方、その中央付近の抵抗値よりも大きい抵抗値を有する負荷に対しては常に出力トランジスタに高い電源電圧を供給するようにした。

したがって、接続される負荷の抵抗値が小さい場合は、アナログ出力電流が大きいときに出力トランジスタに供給する電源電圧は低電圧となって出力トランジスタで生じる電力損失を低減するとともに、低い電源電圧であっても適正な動作が行われるため、高速応答性を確保することができる。また、接続される負荷の抵抗値が大きい場合は、出力トランジスタに供給する電源電圧は常に高い電圧であっても出力トランジスタで生じる電力損失は少なく、常に高い電圧が供給されるため、高速応答性を確保することができる。

以下、電源電圧切替回路の変形例を実施の形態２〜５として説明し、内部制御電圧Ｖａの生成方法の変形例を実施の形態６，７として説明する。

実施の形態２．
図５は、この発明の実施の形態２によるアナログ電流出力回路の構成を示すブロック図である。なお、図５では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号を付してある。ここでは、この実施の形態２に関わる部分を中心に説明する。

図５に示すように、この実施の形態２によるアナログ電流出力回路では、図１（実施の形態１）に示した構成において、電源電圧切替回路（スイッチ８、基準電圧源９，１０）に代えて、電源電圧切替回路（電源２５、抵抗器２６、ツェナーダイオード２７，２８及び切替回路としての切替トランジスタ２９）を設けてある。

ツェナーダイオード２７，２８は、各カソードが並列に、抵抗器２６を介して電源２５に接続されるとともに、ＯＰアンプ７の他方の入力端子に接続されている。ツェナーダイオード２７のアノードはグランドに接続され、ツェナーダイオード２８のアノードは切替トランジスタ２９のコレクタに接続されている。切替トランジスタ２９のベースはコンパレータ１１の出力端子に接続され、切替トランジスタ２９のエミッタはグランドに接続されている。

ここで、ツェナーダイオード２７のツェナー電圧Ｖｚｈは第１の基準電圧Ｈであり、ツェナーダイオード２８のツェナー電圧Ｖｚｌは第２の基準電圧Ｌである。したがって、電源２５の電圧はツェナー電圧Ｖｚｈよりも高い電圧である。

以上の構成において、コンパレータ１１は、入力する内部制御電圧Ｖａと負荷端電圧Ｖｂとの大小関係が、Ｖａ≦Ｖｂである場合には、出力レベルを低レベルにする。これによって、トランジスタ２９はオフ動作状態を維持するので、ツェナーダイオード２７のツェナー電圧Ｖｚｈ（第１の基準電圧Ｈ）がＯＰアンプ７を介してＤＣ／ＤＣ変換器１の基準電圧端子１ｂに入力され、ＤＣ／ＤＣ変換器１の電圧出力端子１ａから電源電圧ＶｃｃＨが出力される。

また、コンパレータ１１は、入力する内部制御電圧Ｖａと負荷端電圧Ｖｂとの大小関係が、Ｖａ＞Ｖｂである場合には、出力レベルを高レベルにする。これによって、トランジスタ２９はオン動作状態になるので、ツェナーダイオード２７に電流が流れ、ツェナー電圧Ｖｚｌ（第２の基準電圧Ｌ）がＯＰアンプ７を介してＤＣ／ＤＣ変換器１の基準電圧端子１ｂに入力され、ＤＣ／ＤＣ変換器１の電圧出力端子１ａから電源電圧ＶｃｃＬが出力される。

したがって、実施の形態２によれば、実施の形態１と同様に、接続される負荷３の抵抗値Ｒ_Ｌに応じた高い電源電圧ＶｃｃＨと低い電源電圧ＶｃｃＬとを切り替えて出力トランジスタ２に供給することができる。

実施の形態３．
図６は、この発明の実施の形態３によるアナログ電流出力回路の構成を示すブロック図である。なお、図６では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号を付してある。ここでは、この実施の形態３に関わる部分を中心に説明する。

図６に示すように、この実施の形態３によるアナログ電流出力回路では、図１（実施の形態１）に示した構成において、電源（ＤＣ／ＤＣ変換器１）に代えて、電源（ＤＣ／ＤＣ変換器３５）を設け、電源電圧切替回路（スイッチ８、基準電圧源９，１０）に代え
て、電源電圧切替回路（別の基準電圧を出力する基準電圧源３７、切替回路としてのスイッチ３６）を設けてある。

スイッチ３６の一方の端子はＤＣ／ＤＣ変換器３５の基準電圧端子３５ｂに接続され、スイッチ３６の他方の端子は基準電圧源３７の正極端に接続されている。基準電圧源３７の負極端はグランドに接続されている。基準電圧源３７は所定の基準電圧を出力する。

スイッチング方式のＤＣ／ＤＣ変換器３５は、内部に第２の基準電圧Ｌを出力する基準電圧源を有し、基準電圧端子３５ｂに外部から基準電圧が供給されない場合は、その内蔵する基準電圧源を用いて電源電圧ＶｃｃＬを生成し、電圧出力端子３５ａから出力トランジスタ２のコレクタに出力する。

また、ＤＣ／ＤＣ変換器３５は、基準電圧端子３５ｂに外部から基準電圧が供給される場合は、外部からの基準電圧を内蔵する第２の基準電圧Ｌに加算した第１の基準電圧Ｈを用いて電源電圧ＶｃｃＨを生成し、電圧出力端子３５ａから出力トランジスタ２のコレクタに出力する。

スイッチ３６は、コンパレータ１１がＶａ≦Ｖｂの比較判定をしているときは閉状態であり、基準電圧源３７の正極端をＤＣ／ＤＣ変換器３５の基準電圧端子３５ｂに接続す
る。また、スイッチ３６は、コンパレータ１１がＶａ＞Ｖｂの比較判定をしているときは開状態になり、基準電圧源３７の正極端をＤＣ／ＤＣ変換器３５の基準電圧端子３５ｂとの接続を切り離す。

したがって、実施の形態３によれば、実施の形態１と同様に、接続される負荷３の抵抗値Ｒ_Ｌに応じた高い電源電圧ＶｃｃＨと低い電源電圧ＶｃｃＬとを切り替えて出力トランジスタ２に供給することができる。

実施の形態４．
図７は、この発明の実施の形態４によるアナログ電流出力回路の構成を示すブロック図である。なお、図７では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号を付してある。ここでは、この実施の形態４に関わる部分を中心に説明する。

図７に示すように、この実施の形態４によるアナログ電流出力回路では、図１（実施の形態１）に示した構成において、電源（ＤＣ／ＤＣ変換器１）に代えて、電源（ＤＣ／ＤＣ変換器Ｈ４０、ＤＣ／ＤＣ変換器Ｌ４１）を設け、電源電圧切替回路（スイッチ８、基準電圧源９，１０）に代えて、電源電圧切替回路（切替回路としてのスイッチ４２）を設けてある。

スイッチング方式のＤＣ／ＤＣ変換器Ｈ４０は、内部に第１の基準電圧Ｈを出力する基準電圧源を有し、その内蔵する基準電圧源を用いて電源電圧ＶｃｃＨを生成する。また、スイッチング方式のＤＣ／ＤＣ変換器Ｌ４１は、内部に第２の基準電圧Ｌを出力する基準電圧源を有し、その内蔵する基準電圧源を用いて電源電圧ＶｃｃＬを生成する。

スイッチ４２は、コンパレータ１１がＶａ≦Ｖｂの比較判定をしているときは、ＤＣ／ＤＣ変換器Ｈ４０が電圧出力端子４０ａに出力する電圧（電源電圧ＶｃｃＨ）を選択して出力トランジスタ２のコレクタに出力する。

また、スイッチ４２は、コンパレータ１１がＶａ＞Ｖｂの比較判定しているときは、ＤＣ／ＤＣ変換器Ｌ４１が電圧出力端子４１ａに出力する電圧（電源電圧ＶｃｃＬ）を選択して出力トランジスタ２のコレクタに出力する。

したがって、実施の形態４によれば、実施の形態１と同様に、接続される負荷３の抵抗値Ｒ_Ｌに応じた高い電源電圧ＶｃｃＨと低い電源電圧ＶｃｃＬとを切り替えて出力トランジスタ２に供給することができる。

実施の形態５．
図８は、この発明の実施の形態５によるアナログ電流出力回路の構成を示すブロック図である。なお、図８では、図７（実施の形態４）に示した構成要素と同一ないしは同等である構成要素には同一の符号を付してある。ここでは、この実施の形態５に関わる部分を中心に説明する。

図８に示すように、この実施の形態５によるアナログ電流出力回路では、図７（実施の形態４）に示した構成において、電源（ＤＣ／ＤＣ変換器Ｈ４０、ＤＣ／ＤＣ変換器Ｌ４１）に代えて、電源（電圧源４５、ＤＣ／ＤＣ変換器Ｌ４４）を設けてある。

電圧源４５は、電源電圧ＶｃｃＨをスイッチ４２の一方の入力端子に出力する。また、スイッチング方式のＤＣ／ＤＣ変換器Ｌ４４は、内蔵する基準電圧源の電圧に基づき電源電圧ＶｃｃＬを生成し、スイッチ４２の他方の入力端子に出力する。

スイッチ４２は、コンパレータ１１がＶａ≦Ｖｂの比較判定をしているときは、電圧源４５の出力電圧（電源電圧ＶｃｃＨ）を選択して出力トランジスタ２のコレクタに出力する。

また、スイッチ４２は、コンパレータ１１がＶａ＞Ｖｂの比較判定しているときは、ＤＣ／ＤＣ変換器Ｌ４４が電圧出力端子４４ａに出力する電圧（電源電圧ＶｃｃＬ）を選択して出力トランジスタ２のコレクタに出力する。

したがって、実施の形態５によれば、実施の形態１と同様に、接続される負荷３の抵抗値Ｒ_Ｌに応じた高い電源電圧ＶｃｃＨと低い電源電圧ＶｃｃＬとを切り替えて出力トランジスタに供給することができる。

実施の形態６．
図９は、この発明の実施の形態６によるアナログ電流出力回路の構成を示すブロック図である。なお、図９では、図５（実施の形態２）に示した構成要素と同一ないしは同等である構成要素には同一の符号を付してある。ここでは、この実施の形態６に関わる部分を中心に説明する。

図９に示すように、この実施の形態６によるアナログ電流出力回路では、図５（実施の形態２）に示した構成において、内部制御圧生成回路（抵抗器１５，１６による分圧回路と電圧シフタ１２）における電圧シフタ１２に代えて、出力電圧Ｖｃの電圧源３１と抵抗器３２とを設けてある。

分圧回路（抵抗器１５，１６）の分圧出力端は直接コンパレータ１１の他方の入力端子に接続されている。そして、電源３１の正極端はグランドに接続され、電源３１の負極端は抵抗器３２を介してコンパレータ１１の他方の入力端子に接続されている。

分圧回路（抵抗器１５，１６）はＤＡ変換器１３の出力を抵抗器１５と１６との分圧比にしたがって分圧する。その分圧電圧は、前記したように、アナログ出力電流＝０を基点として、アナログ出力電流の増加に伴い、右肩上がりの直線軌跡の変化を示す。電圧源３１および抵抗器３２は、実施の形態１の電圧シフタ１２の機能を別の手段で実現するためのもので、アナログ出力電流が図２に示す所定アナログ電流値１８となるように抵抗器３２および電圧Ｖｃの値が調整されている。

すなわち、コンパレータ１１の他方の入力端子には、分圧回路（抵抗器１５，１６）の分圧電圧に電圧源３１からの逆電圧（−Ｖｃ）が加算されて入力されるので、図２に示すアナログ出力電流範囲１９の間は０Ｖで、そこから右肩上がりの直線軌跡の変化を示す内部制御電圧Ｖａが印加されることになる。

したがって、実施の形態６によれば、実施の形態１と同様に、接続される負荷３の抵抗値Ｒ_Ｌが３００Ωである場合の負荷端電圧Ｖｂに、アナログ出力電流の最大値で交差する内部制御電圧Ｖａを生成することができる。なお、この実施の形態６では、実施の形態２への適用例を示したが、実施の形態１，３〜５にも同様に適用することができる。

実施の形態７．
図１０は、この発明の実施の形態７によるアナログ電流出力回路の構成を示すブロック図である。なお、図１０では、図５（実施の形態２）に示した構成要素と同一ないしは同等である構成要素には同一の符号を付してある。ここでは、この実施の形態７に関わる部分を中心に説明する。

図１０に示すように、この実施の形態７によるアナログ電流出力回路では、図５（実施の形態２）に示した構成において、コンパレータ１１はオフセット調整機能付きのものである。そして、内部制御圧生成回路（抵抗器１５，１６による分圧回路と電圧シフタ１２）における電圧シフタ１２を削除して、分圧回路（抵抗器１５，１６）の分圧電圧を直接コンパレータ１１の他方の入力端子に印加するようにしている。

コンパレータ１１において、他方の入力端子に印加された分圧電圧Ｖａに対してオフセット電圧が生じるように、オフセット調整ボリューム４６を操作し、図２に示すアナログ出力電流範囲１９の区間でオフセット電圧が０Ｖ以下となるように調整する。

これによって、コンパレータ１１の他方の入力端子には、図２に示すアナログ出力電流範囲１９の間は０Ｖで、そこから右肩上がりの直線軌跡の変化を示す内部制御電圧Ｖａが印加されることになるので、コンパレータ１１は、正しく、Ｖａ≦Ｖｂ、Ｖａ＞Ｖｂの比較判定を行うことができる。

したがって、実施の形態７によれば、実施の形態１と同様に、接続される負荷３の抵抗値Ｒ_Ｌが３００Ωである場合の負荷端電圧Ｖｂに、出力電流が最大である付近で交差する内部制御電圧Ｖａを生成することができる。なお、この実施の形態７では、実施の形態２への適用例を示したが、実施の形態１，３〜５にも同様に適用することができる。

ここで、この発明にかかるアナログ電流出力回路は、ＰＬＣを用いたシーケンス制御システムの他に、計装システムや制御用コンピュータを用いた制御システムなど、アナログ出力電流によって制御を行うシステムに適用できるものである。したがって、以上説明した実施の形態１〜７では、接続される負荷として、電磁弁を例に挙げて説明したが、その他の負荷として、例えば電流入力アンプも含まれる。

以上のように、この発明にかかるアナログ電流出力回路は、接続される負荷の抵抗値が小さい場合は電力損失を低減することができるとともに高速応答性が確保でき、また、接続される負荷の抵抗値が大きい場合は、もともと電力損失が少ないが、高速応答性を確保することができる特徴をもつため、特に、高速かつ温度上昇を抑えたアナログ電流出力回路として有用であり、自然空冷のシステムに適している。

Claims (9)

1. 電源とグランドとの間に、出力トランジスタと負荷とを直列に配置し、前記負荷へのアナログ出力電流が出力指令電流と一致するように前記出力トランジスタの通過電流を制御するアナログ電流出力回路において、
   前記電源の電圧は、電源電圧切替回路が切り替えた第１の電源電圧と該第１の電源電圧よりも低い第２の電源電圧とのいずれかの電圧であり、
   前記電源電圧切替回路は、内部制御電圧と負荷端電圧とを比較するコンパレータの比較結果に応じて、前記内部制御電圧が前記負荷端電圧よりも小さいときは前記第１の電源電圧を選択し、前記内部制御電圧が前記負荷端電圧よりも大きいときは前記第２の電源電圧を選択するように構成され、
   前記内部制御電圧は、アナログ出力電流０から所定アナログ出力電流値までが０Ｖで、該所定アナログ出力電流値よりアナログ出力電流の最大値までは電流に比例した右肩上がりの電圧軌跡を示し、かつアナログ出力電流の最大値で、接続される前記負荷抵抗値が仕様範囲の中央付近の抵抗値である場合の負荷端電圧と交差するように内部制御電圧生成回路にて生成される、
   ことを特徴とするアナログ電流出力回路。
2. 前記内部制御電圧生成回路は、
   前記出力指令電流に対応した電圧を分圧する分圧回路と、
   前記分圧回路から出力される分圧電圧に一定の電圧シフトを行って前記内部制御電圧を出力する電圧シフタと、
   を備えていることを特徴とする請求項１に記載のアナログ電流出力回路。
3. 前記内部制御電圧生成回路は、
   前記出力指令電流に対応した電圧を分圧する分圧回路と、
   前記分圧回路から出力される分圧電圧をアナログ出力電流０から所定アナログ電流値に至るまでの期間の間だけ０Ｖに保持するのに必要な逆極性の電圧を出力する電圧源と、を備え、前記分圧電圧と前記電圧源の出力電圧とを加算した電圧が前記内部制御電圧として出力される、
   ことを特徴とする請求項１に記載のアナログ電流出力回路。
4. 前記電源は、供給される第１の基準電圧及び該第１の基準電圧よりも低い第２の基準電圧のいずれかに基づき、対応する前記第１の電源電圧と前記第２の電源電圧とを生成するスイッチング方式のＤＣ／ＤＣ変換器であり、
   前記電源電圧切替回路は、
   前記第１の基準電圧を出力する第１の基準電圧源と、
   前記第２の基準電圧を出力する第２の基準電圧源と、
   前記コンパレータでの比較結果に応じて、前記内部制御電圧が前記負荷端電圧よりも小さいときは前記第１の基準電圧を前記ＤＣ／ＤＣ変換器に供給し、前記内部制御電圧が前記負荷端電圧よりも大きいときは前記第２の基準電圧を前記ＤＣ／ＤＣ変換器に供給する切替回路と、
   を備えたことを特徴とする請求項１に記載のアナログ電流出力回路。
5. 前記電源は、供給される第１の基準電圧及び該第１の基準電圧よりも低い第２の基準電圧のいずれかに基づき、対応する前記第１の電源電圧と前記第２の電源電圧とを生成するスイッチング方式のＤＣ／ＤＣ変換器であり、
   前記電源電圧切替回路は、
   前記第１の基準電圧を出力する第１のツェナーダイオードであって、カソード端子が所定電圧の電源と前記ＤＣ／ＤＣ変換器とに接続され、アノード端子がグランドに接続される第１のツェナーダイオードと、
   前記第２の基準電圧を出力する第２のツェナーダイオードであって、カソード端子が前記所定電圧の電源と前記ＤＣ／ＤＣ変換器とに接続される第２のツェナーダイオードと、
   前記コンパレータでの比較結果、前記内部制御電圧が前記負荷端電圧よりも小さいときは前記第２のツェナーダイオードのアノード端子とグランドとの間の接続を遮断し、前記内部制御電圧が前記負荷端電圧よりも大きいときは前記第２のツェナーダイオードのアノード端子とグランドとの間を接続する切替回路と、
   を備えたことを特徴とする請求項１に記載のアナログ電流出力回路。
6. 前記電源は、内蔵する基準電圧源の電圧に基づき前記第２の電源電圧を生成するとともに、外部から別の基準電圧が入力されたとき、該別の基準電圧を前記内蔵する基準電圧源の電圧に加算して前記第１の電源電圧を生成するスイッチング方式のＤＣ／ＤＣ変換器であり、
   前記電源電圧切替回路は、
   前記別の基準電圧を出力する基準電圧源と、
   前記コンパレータでの比較結果に応じて、前記内部制御電圧が前記負荷端電圧よりも小さいときは前記基準電圧源を前記ＤＣ／ＤＣ変換器に接続し、前記内部制御電圧が前記負荷端電圧よりも大きいときは前記基準電圧源と前記ＤＣ／ＤＣ変換器との接続を切り離す切替回路と、
   を備えていることを特徴とする請求項１に記載のアナログ電流出力回路。
7. 前記電源は、内蔵する基準電圧源の電圧に基づき前記第１の電源電圧を生成するスイッチング方式の第１のＤＣ／ＤＣ変換器と、内蔵する基準電圧源の電圧に基づき前記第２の電源電圧を生成するスイッチング方式の第２のＤＣ／ＤＣ変換器とで構成され、
   前記電源電圧切替回路は、前記コンパレータでの比較結果に応じて、前記内部制御電圧が前記負荷端電圧よりも小さいときは前記第１のＤＣ／ＤＣ変換器の出力電圧を前記出力トランジスタに供給し、前記内部制御電圧が前記負荷端電圧よりも大きいときは前記第２のＤＣ／ＤＣ変換器の出力電圧を前記出力トランジスタに供給する切替回路、
   を備えていることを特徴とする請求項１に記載のアナログ電流出力回路。
8. 前記電源は、前記第１の電源電圧を出力する電圧源と、内蔵する基準電圧源の電圧に基づき前記第２の電源電圧を生成するスイッチング方式のＤＣ／ＤＣ変換器とで構成され、
   前記電源電圧切替回路は、前記コンパレータでの比較結果に応じて、前記内部制御電圧が前記負荷端電圧よりも小さいときは前記電圧源の出力電圧を前記出力トランジスタに供給し、前記内部制御電圧が前記負荷端電圧よりも大きいときは前記ＤＣ／ＤＣ変換器の出力電圧を前記出力トランジスタに供給する切替回路、
   を備えていることを特徴とする請求項１に記載のアナログ電流出力回路。
9. 前記出力トランジスタのエミッタと前記負荷との間、または前記負荷とグランドとの間に、アナログ出力電流を検出する抵抗器が設けられていることを特徴とする請求項１に記載のアナログ電流出力回路。

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