JP5233450B2 - 瞬低補償装置 - Google Patents

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Description

本発明は並列型インバータと直列型インバータを組み合わせた構成の瞬低補償装置に関するものである。
一般に、電力系統においては、この系統に接続されている負荷の急変やこの系統への落雷に起因した短時間の系統遮断による瞬時電圧低下（以下「瞬低」と称する）が発生することがある。そして、電力系統に瞬低が発生した場合、当該電力系統に接続されている機器（負荷）の停止や誤動作などの障害が発生する虞がある。このため、瞬低による機器の停止や誤動作等を防止する目的で一般に電力系統には、瞬低補償装置が備えられている。
図１２は従来の瞬低補償装置の回路構成例を示す図である。図１２に示すように、系統電源１を含む電力系統２には、高速スイッチ３を介して負荷４が接続されている。並列型インバータ５の交流側は電力ライン６を介して負荷４に並列に接続されている。並列型インバータ５の直流側にはキャパシタ９が接続されている。また、前記瞬低補償装置は高速スイッチ３と並列型インバータ５とを制御するために制御シーケンサ６と制御部８とを有している。制御シーケンサ６では、電圧検出器１０で検出した電力系統２の電圧ＶSと、電流検出器１１で検出した電力系統２の電流ＩSとを入力し、これらの系統電圧ＶSと系統電流ＩSに基づいて、スイッチ信号ＳOとゲイン信号ｇ１とを出力する。制御部８では、このゲイン信号ｇ１と、図示しない基準電圧発生器で生成した基準電圧ＶREFと、電圧検出器１２で検出した負荷４の電圧ＶLとを入力し、これらのゲイン信号ｇ１と基準電圧ＶREFと負荷電圧ＶLとに基づいて、並列型インバータ５を動作させるためのゲート制御信号ＧPを出力する。
そして、詳細な説明は省略するが、前記瞬低補償装置では系統電圧ＶSが正常である平常時には、高速スイッチ３を介して系統電源１から負荷４に電力を供給する。この間、並列型インバータ５は高効率化のためにスイッチングを行わない待機状態とする。或いは、並列型インバータ５によってキャパシタ９への充電や電力系統２の高調波電流の補償を行う機能を持たせることもある。一方、電力系統２に瞬低が発生したことを系統電圧ＶSに基づいて検出したときには、キャパシタ９に蓄積されている直流電力を並列型インバータ５で交流電力に変換して負荷４に供給し、高速スイッチ３は遮断する。かくして瞬低が補償される。
しかし、この瞬低を検出してから補償を開始する方式では、瞬低の検出遅れやスイッチ遮断動作時間などの原因により、瞬低が発生してから高速スイッチ３を遮断するまでに時間がかかるため、負荷電圧波形に急激な落ち込みが生じることがある。
これに対して下記の特許文献１では、瞬低発生時の負荷電圧波形の急激な落ち込みを防止することができる瞬低補償装置を提案している。特許文献１の瞬低補償装置の制御ブロック図を図１３に示し、動作説明を図１４に示す。前記特許文献１の瞬低補償装置は図１２の回路構成において、制御部８の代わりに制御部２０を設けたものである。図１３に示す制御ブロック図の制御部２０は、負荷電圧ＶLを一定に保つための電圧制御指令部のみを備えたものであり、偏差演算部２１と電流制御部２２と乗算部２３と加算部２４とＰＷＭ(Pulse Width Modulation)変調器２５とから構成されている。
基準電圧ＶREFは瞬低発生前の系統電圧ＶSに同期した定格電圧の基準波形であり、制御部２０では、瞬低が発生（図１４の時刻ｔ１）し、この瞬低を検出（図１４の時刻ｔ２）した後は基準電圧ＶREFを基準にしてゲート制御信号ＧＰ（インバータ出力電圧指令）を並列型インバータ５へ出力することにより、負荷電圧ＶLの補償を行う。このとき、瞬低によって系統電圧ＶSは減少するが、並列型インバータ５の電圧制御によって負荷電圧ＶLは一定に保たれるため、電力系統２のリアクトル１３には瞬低が発生する前とは逆向きの電圧が印加されることになる。このため、系統電流ＩSは特別な制御を行わなくても減少する。そして、系統電流ＩSが零になったことを検出した時点（図１４の時刻ｔ３）で高速スイッチ３を遮断する。
また、図示及び詳細な説明は省略するが、下記の特許文献２には並列型インバータと直列インバータと組み合わせた瞬低補償装置によって瞬低補償制御を行うことが記載されており、下記の特許文献３には１台の並列型インバータで電流制御により高速スイッチに流れる電流が零となるように制御し、高速スイッチに流れる電流が零となったときに高速スイッチを遮断して電圧制御に切り替える構成の瞬低補償装置が記載されている。
特願２００７−２７３４４１号 特開２０００−０３２６６５号公報 特開２００６−１８７０８９号公報
しかしながら、上記特許文献１に記載の瞬低補償装置の場合には、瞬低発生直後に系統電流を零にする制御は存在しない。このため、例えば瞬低発生と同時に負荷４の消費電力や力率が急変した場合、系統電流を零にすることができず、高速スイッチ３の遮断時に発生するサージ電圧によって負荷電圧が大きくひずむ可能性がある。
また、上記特許文献２に記載の瞬低補償装置の場合には、並列型インバータと直列インバータとを備えて瞬低補償制御を行うものであるが、高速スイッチの遮断時にサージ電圧を抑制する制御を行うものではないため、前記サージ電圧によって負荷電圧が大きくひずむ可能性がある。
また、上記特許文献３に記載の瞬低補償装置の場合には、１台の並列型インバータで電流制御により高速スイッチに流れる電流が零となるように制御し、この高速スイッチに流れる電流が零となったときに高速スイッチを遮断して電圧制御に切り替えるため、この制御の切り替えタイミングの精度が高くないと、切り替えタイミングがずれてしまい、結果としてサージ電圧の抑制ができずに負荷電圧にひずみが発生してしまうという問題があった。
従って、本発明は上記の事情に鑑み、高速スイッチの遮断時にサージ電圧を抑制して、負荷電圧にひずみが発生するのを防止することができる瞬低補償装置を提供することを課題とする。
上記課題を解決する第１発明の瞬低補償装置は、負荷（３９）と系統電源（３７）とを接続する電力系統（３８）に設けられたスイッチ（３３）と、
前記負荷（３９）に並列に接続された並列型インバータ（３１）と、
前記電力系統（３８）に設けられた直列トランス（３４）を介して前記負荷（３９）に直列に接続された直列型インバータ（３２）と、
前記並列型インバータ（３１）と前記直列型インバータ（３２）とに接続された直流充電部（４１）と、
前記電力系統（３８）の系統電圧（ＶS）と系統電流（ＩS）を監視して、前記スイッチ（３４）の開閉制御をするとともに、第１のゲイン信号（ｇ１１）と第２のゲイン信号（ｇ１２）とを出力する制御シーケンサ（３５）と、
前記直列型インバータ（３２）を動作させる第１のゲート制御信号（ＧS）を出力する系統電流制御指令部（６１）と、前記並列型インバータ（３１）を動作させる第２のゲート制御信号（ＧP）を出力する負荷電圧ひずみ補償部（６２）とを有する制御部（３６）とを有し、
前記系統電流制御指令部（６１）は、
前記系統電流（ＩS）に前記第１のゲイン信号（ｇ１１）を乗算した値と、直列型インバータの出力電流（ＩINV）との偏差に基づいて電流指令値（ＩS1）を生成し、この電流指令値（ＩS1）に基づき、前記直列型インバータの出力電流（ＩINV）を前記系統電流（ＩS）に一致させるように前記直列型インバータを動作させる前記第１のゲート制御信号（ＧS）を生成する構成とし、
前記負荷電圧ひずみ補償部（６２）は、
基準電圧（ＶREF）と負荷電圧（ＶL）との偏差に基づいて第１の電圧指令値（ＶP1）を生成し、この第１の電圧指令値（ＶP1）に前記基準電圧（ＶREF）を加算して第２の電圧指令値（ＶP2）を生成し、この第２の電圧指令値（ＶP2）に前記第２のゲイン信号（ｇ１２）を乗算して第３の電圧指令値（ＶP3）を生成し、この第３の電圧指令値（ＶP3）に基づき、前記負荷電圧（ＶL）を前記基準電圧（ＶREF）に一致させて負荷電圧ひずみ補償を行うように前記並列型インバータ（３１）を動作させる前記第２のゲート制御信号（ＧP）を生成する構成とし、
前記制御シーケンサ（３５）は、
前記系統電圧（ＶS）が一瞬でも瞬低検出しきい値（ＶSET）以下になったら、前記第１のゲイン信号（ｇ１１）及び前記第２のゲイン信号（ｇ１２）を０から所定値に増加させ、
前記系統電圧（ＶS）が瞬低検出しきい値（ＶSET）以下になり、且つ、この瞬低検出しきい値（ＶSET）以下の状態が瞬低監視時間（ＴDET）の間継続したら、前記第１のゲイン信号（ｇ１１）を前記所定値から０に減少させ、
前記系統電流ＩSが電流検出しきい値（ＩSET）以下になったら、前記スイッチを遮断させる構成とした、
ことを特徴とする。
また、第２発明の瞬低補償装置は、第１発明の瞬低補償装置において、
前記制御シーケンサ（３５）は、
前記系統電圧（ＶS）が一瞬でも瞬低検出しきい値（ＶSET）以下になったら、前記第２のゲイン信号（ｇ１２）を０から前記所定値よりも大きな値（ｍ）に増加させた後、前記所定値まで減少させる構成としたことを特徴とする。
また、第３発明の瞬低補償装置は、第１又は第２発生の瞬低補償装置において、
前記系統電流指令値部（６１）は、
前記系統電流（ＩS）を、ローパスフィルタを介して入力し、このローパスフィルタの出力に前記第１のゲイン信号（ｇ１１）を乗算する構成としたことを特徴とする。
また、第４発明の瞬低補償装置は、負荷（１０９）と系統電源（１０７）とを接続する電力系統（１０８）に設けられたスイッチ（１０３）と、
前記負荷（１０９）に並列に接続された並列型インバータ（１０１）と、
前記電力系統（１０８）に設けられた直列トランス（１０４）を介して前記負荷（１０９）に直列に接続された直列型インバータ（３２）と、
前記並列型インバータ（１０１）と前記直列型インバータ（１０２）とに接続された直流充電部（１１１）と、
前記電力系統（１０８）の系統電圧（ＶS）と系統電流（ＩS）を監視して、前記スイッチ（１０４）の開閉制御をするとともに、第１のゲイン信号（ｇ２１）と第２のゲイン信号（ｇ２２）と第３のゲイン信号（ｇ２３）とを出力する制御シーケンサ（３５）と、
前記直列型インバータ（１０２）を動作させる第１のゲート制御信号（ＧS）を出力する系統電流制御指令部（１３１）と、前記並列型インバータ（１０１）を動作させる第２のゲート制御信号（ＧP）を出力する負荷電圧ひずみ補償部（１０２）とを備えた制御部（１０６）とを有し、
前記系統電流制御指令部（１３１）は、
前記系統電流（ＩS）に前記第１のゲイン信号（ｇ２１）を乗算して第１の電流指令値（ＩS1）を生成する一方、電流目標値の０と前記系統電流ＩSとの偏差を第１の比例ゲイン（Ｋｐ2）倍した値に前記第２のゲイン信号（ｇ２２）を乗算して第２の電流指令値（ＩS2）を生成し、
前記第１の電流指令値（ＩS1）又は前記第２の電流指令値（ＩS2）と、直列型インバータの出力電流（ＩINV）との偏差を第２の比例ゲイン（Ｋｐ1）倍して電圧指令値（ＶS1）を生成し、この電圧指令値（ＶS1）に基づき、前記直列型インバータの出力電流（ＩINV）を前記系統電流（ＩS）に一致させるように前記直列型インバータを動作させる前記第２のゲート制御信号（ＧS）を生成する、又は、前記系統電流ＩSが前記電流目標値の０となるように前記直列型インバータ（１０２）を動作させる前記第１のゲート制御信号（ＧS）を生成する構成とし、
前記負荷電圧ひずみ補償部（１３２）は、
基準電圧（ＶREF）と負荷電圧（ＶL）との偏差に基づいて第１の電圧指令値（ＶP1）を生成し、この第１の電圧指令値（ＶP1）に前記基準電圧（ＶREF）を加算して第２の電圧指令値（ＶP2）を生成し、この第２の電圧指令値（ＶP2）に前記第３のゲイン信号（ｇ２３）を乗算して第３の電圧指令値（ＶP3）を生成し、この第３の電圧指令値（ＶP3）に基づき、前記負荷電圧（ＶL）を前記基準電圧（ＶREF）に一致させて負荷電圧ひずみ補償を行うように前記並列型インバータ（１０１）を動作させる前記第２のゲート制御信号（ＧP）を生成する構成とし、
前記制御シーケンサ（１０５）は、
前記系統電圧（ＶS）が一瞬でも瞬低検出しきい値（ＶSET）以下になったら、前記第１のゲイン信号（ｇ２１）及び前記第３のゲイン信号（ｇ２３）を０から所定値に増加させ、
前記系統電圧（ＶS）が瞬低検出しきい値（ＶSET）以下になり、且つ、この瞬低検出しきい値（ＶSET）以下の状態が瞬低監視時間（ＴDET）の間継続したら、前記第１のゲイン信号（ｇ２１）を前記所定値から０に減少させる一方、前記第２のゲイン信号（ｇ２２）を０から所定値に増加させ、
前記系統電流ＩSが電流検出しきい値（ＩSET）以下になったら、前記スイッチを遮断させる構成とした、
ことを特徴とする。
また、第５発明の瞬低補償装置は、第４発明の瞬低補償装置において、
前記制御シーケンサ（１０５）は、
前記系統電圧（ＶS）が一瞬でも瞬低検出しきい値（ＶSET）以下になったら、前記第３のゲイン信号（ｇ２３）を前記所定値よりも大きな値（ｎ）に増加させた後、前記所定値まで減少させる構成としたことを特徴とする。
また、第６発明の瞬低補償装置は、第４又は第５発明の瞬低補償装置において、
前記制御シーケンサ（１０５）は、
前記系統電圧（ＶS）が瞬低検出しきい値（ＶSET）以下になり、且つ、この瞬低検出しきい値（ＶSET）以下の状態が瞬低監視時間（ＴDET）の間継続したら、前記第１のゲイン信号（ｇ２１）を前記所定値から０にランプ状に減少させる一方、前記第２のゲイン信号（ｇ２２）を０から所定値にランプ状に増加させる構成としたことを特徴とする。
第１発明の瞬低補償装置によれば、直列型インバータ（３２）によって、直列型インバータの出力電流（ＩINV）を系統電流（ＩS）に一致させるように電流制御をすることにより、系統電流（ＩS）を十分に減少させからスイッチ（３３）を遮断することができるため、スイッチ（３３）を遮断するときのサージ電圧による負荷電圧（ＶL）のひずみを抑えることができる。
しかも、この直列型インバータ（３２）による電流制御と同時に並列型インバータ（３１）によって、負荷電圧（ＶL）を基準電圧（ＶREF）に一致させて負荷電圧ひずみを補償するように電圧制御を行うため、系統電流（ＩS）（スイッチに流れる電流）が零でないときにスイッチ（３３）を遮断してサージ電圧が発生したとしても、このサージ電圧による負荷電圧（ＶL）のひずみを補償することができる。従って、スイッチ（３３）の遮断タイミングを高精度に行わなくても、負荷電圧（ＶL）が大きくひずむことはない。
更には、系統電圧（ＶS）が一瞬でも瞬低検出しきい値（ＶSET）以下になったら、直列型インバータ（３２）による電流制御と並列型インバータ（３１）による電圧制御を開始するため、瞬低による負荷電圧（ＶL）の落ち込みを最小限にすることができる。
第２発明の瞬低補償装置によれば、系統電圧（ＶS）が一瞬でも瞬低検出しきい値（ＶSET）以下になったとき（並列型インバータによる電圧制御を開始するとき）、第２のゲイン信号（ｇ１２）を０から所定値よりも大きな値（ｍ）に増加させるため、瞬低による負荷電圧（ＶL）の落ち込みを更に抑制することができる。
第３発明の瞬低補償装置によれば、ローパスフィルタ（８１）を介して系統電流（ＩS）を入力するため、系統電圧（ＶS）が急激に零になるような瞬低が発生して系統電流（ＩS）が急激に減少したとしても、この瞬低による負荷電圧（ＶL）の落ち込みを抑制することができる。また、直列型インバータ（３２）の出力端に接続されたＬＣフィルタ（５２）などによって系統電流（ＩS）に重畳する振動波形を、ローパスフィルタ（８１）によって除去するという効果を得ることも可能である。
第４発明の瞬低補償装置によれば、直列型インバータ（１０２）によって、系統電流ＩSが電流目標値の０となるように電流制御をすることにより、系統電流（ＩS）を確実に零になるまで減少させることができ、系統電流（ＩS）が十分に減少してからスイッチ（１０３）を遮断することができるため、スイッチ（１０３）を遮断するときのサージ電圧による負荷電圧（ＶL）のひずみを抑えることができる。
しかも、この直列型インバータ（１０２）による電流制御と同時に並列型インバータ（１０１）によって、負荷電圧（ＶL）を基準電圧（ＶREF）に一致させて負荷電圧ひずみを補償するように電圧制御を行うため、系統電流（ＩS）（スイッチに流れる電流）が零でないときにスイッチ（１０３）を遮断してサージ電圧が発生したとしても、このサージ電圧による負荷電圧（ＶL）のひずみを補償することができる。従って、スイッチ（１０３）の遮断タイミングを高精度に行わなくても、負荷電圧（ＶL）が大きくひずむことはない。
更には、系統電圧（ＶS）が一瞬でも瞬低検出しきい値（ＶSET）以下になったら、直列型インバータ（１０２）による電流制御と並列型インバータ（１０１）による電圧制御を開始するため、瞬低による負荷電圧（ＶL）の落ち込みを最小限にすることができる。
第５発明の瞬低補償装置によれば、系統電圧（ＶS）が一瞬でも瞬低検出しきい値（ＶSET）以下になったとき（並列型インバータによる電圧制御を開始するとき）、第３のゲイン信号（ｇ２３）を０から所定値よりも大きな値（ｎ）に増加させるため、瞬低による負荷電圧（ＶL）の落ち込みを更に抑制することができる。
第６発明の瞬低補償装置によれば、第１のゲイン信号（ｇ２１）を所定値から０にランプ状に減少させ、第２のゲイン信号（ｇ２２）を０から所定値にランプ状に増加させることにより、直列型インバータの出力電流（ＩINV）を系統電流（ＩS）に一致させるように電流制御するための（瞬低による系統電流の減少を抑制するための）第１の電流指令値（ＩS1）と、系統電流ＩSが電流目標値の０となるように電流制御するための第２の電流指令値（ＩS2）との切り替えが緩やかになるため、ゲイン信号（ｇ２１，ｇ２２）をステップ状に増減して第１の電流指令値（ＩS1）と第２の電流指令値（ＩS2）との切り替え瞬時に行う場合に比べて、この切り替え時の振動の発生を抑制することができる。
以下、本発明の実施の形態例を図面に基づき詳細に説明する。
＜実施の形態例１＞
図１は本発明の実施の形態例１に係る瞬低補償装置の回路構成図、図２は前記瞬低補償装置の直列トランスの等価回路図、図３は前記瞬低補償装置の制御ブロック図、図４は前記瞬低補償装置の動作説明図である。
図１に示す本実施の形態例１の瞬低補償装置は、図１２に示す従来の瞬低補償装置と対比すると、電力系統のリアクトル１３を直列トランス３４に置き換え、この直列トランス３４を介して負荷３９と接続される直列型インバータ３２を追加した構成となっている。ここで直列トランス３４は定格電圧を印加したときに流れる励磁電流が定格電流の１％程度になるように設計する。
回路構成について詳述すると、図１に示すように、本実施の形態例１の瞬低補償装置は並列型インバータ３１と直列型インバータ３２とを組み合わせたものであり、これらのインバータ３１，３２の他、高速スイッチ３３、直列トランス３４、制御シーケンサ３５、制御部３６などを有している。
高速スイッチ３３はＩＧＢＴなどのスイッチング素子を用いて構成されたものであり、系統電源３７と負荷３９とを接続する電力系統３８に設けられている（系統電源３７と負荷３９との間に介装されている）。直列トランス３４は高速スイッチ３３と負荷３９との間において電力系統３８に設けられている。
並列型インバータ３１の交流側は、電力ライン４０を介して負荷３９に並列に接続されている。電力ライン４０は、直列トランス３４と負荷３９との間において電力系統３８に接続されている。直列型インバータ３２の交流側は、直列トランス３４を介して負荷３９に直列に接続されている。直列トランス３４は一次側が電力系統３８に接続され、二次側が直列型インバータ３２に接続されている。並列型インバータ３１の直流側と直列型インバータ３２の直流側には、これらに共通の直流充電部４１が接続されている。直列型インバータ３２はＩＧＢＴなどのスイッチング素子を用いて構成されており、直流充電部４１に蓄積されている直流電力を交流電力に変換し、直列トランス３４を介して負荷３９に供給する。並列型インバータ３１はＩＧＢＴなどのスイッチング素子を用いて構成されており、直流充電部４１に蓄積されている直流電力を交流電力に変換し、電力ライン４０を介して負荷３９に供給する。なお、図示例の直流充電部４１は電気二重層キャパシタなどのキャパシタであるが、これに代えてバッテリを用いてもよい。
電力系統３８において、系統電源３７と高速スイッチ３３の間には電圧検出器４２と電流検出器４３とが設けられている。電圧検出器４２では電力系統３８の電圧ＶSを検出して、この系統電圧ＶS（検出信号）を制御シーケンサ３５へ出力する。電流検出器４３では電力系統３８の電流ＩSを検出して、この系統電流ＩS（検出信号）を制御シーケンサ３５と制御部３６へ出力する。また、電力系統３８において、直列トランス３４と負荷３９との間には電圧検出器４４が設けられている。電圧検出器４４では負荷３９の電圧ＶLを検出して、この負荷電圧ＶL（検出信号）を制御部３６へ出力する。
直列型インバータ３２の交流側と直列トランス３４とを接続する電力ライン４５には、電流検出器４６が設けられている。この電流検出器４６では直列型インバータ３２の出力電流ＩINVを検出して、この出力電流ＩINV（検出信号）を制御部３６へ出力する。
また、並列型インバータ３１の出力端（交流側の電力ライン４０）にはリアクトル４７とキャパシタ４８とからなるＬＣフィルタ４９が設けられ、直列型インバータ３２の出力端（交流側の電力ライン４５）にはリアクトル５０とキャパシタ５１とからなるＬＣフィルタ５２が設けられている。
詳細は後述するが、制御シーケンサ３５では、電圧検出器４２で検出した電力系統３８の電圧ＶS（検出信号）と、電流検出器４３で検出した電力系統３８の電流ＩS（検出信号）とを入力し、これらの系統電圧ＶSと系統電流ＩSに基づいて、スイッチ信号（ゲート制御信号）ＳOとゲイン信号ｇ１１，ｇ１２とを出力する。制御シーケンサ３５からスイッチ信号ＳOが出力されている間、高速スイッチ３３はＯＮ状態（導通状態）となる。
制御部３６では、ゲイン信号ｇ１１，ｇ１２と、図示しない基準電圧発生器で生成した基準電圧ＶREFと、電流検出器４３で検出した電力系統３８の電流ＩS（検出信号）と、電圧検出器４４で検出した負荷３９の電圧ＶL（検出信号）と、電流検出器４６で検出した直列型インバータ３２の出力電流ＩINV（検出信号）とを入力し、これらのゲイン信号ｇ１１，ｇ１２と基準電圧ＶREFと基準電圧ＶREFと系統電流ＩSと負荷電圧ＶLと直列型インバータ３２の出力電流ＩINVとに基づいて、並列型インバータ３１を制御するためのゲート制御信号ＧPと、直列型インバータ３２を制御するためのゲート制御信号ＧSとを出力する。
そして、直列型インバータ３２ではゲート制御信号ＧPに基づいて電流制御を行い、並列型インバータ３１ではゲート制御信号ＧSに基づいて電圧制御（負荷電圧ひずみ補償）を行う。
ここで、これらの電流制御と電圧制御（負荷電圧ひずみ補償）について、図２〜図４を参照して詳細に説明する。
図３に示すように、制御部３６は系統電流制御指令部６１と、負荷電圧ひずみ補償部（電圧制御指令部）６２とを有している。系統電流制御指令部６１は直列型インバータ３２にゲート制御信号ＧS（直列型インバータ３２の出力電圧指令）を出力するための制御ブロックであり、偏差演算部７１と乗算部７２と電流制御部７３とＰＷＭ変調器７４とを有している。負荷電圧ひずみ補償部６２は並列型インバータ３１にゲート制御信号ＧP（並列型インバータ３１の出力電圧指令）を出力するための制御ブロックであり、偏差演算部７５と電圧制御部７６と加算部７７と乗算部７８とＰＷＭ変調器７９とを有している。なお、この負荷電圧ひずみ補償部７１は従来（図１３）と同様の電圧制御指令部である。
まず、系統電流制御指令部６１について詳述する。乗算部７２では系統電流ＩSにゲイン信号ｇ１１を乗算（ＩS×ｇ１１）して、この乗算した値を偏差演算部７１へ出力する。ゲイン信号ｇ１１の大きさは制御シーケンサ３５において０〜１の範囲に設定される（詳細後述）。従って、ゲイン信号ｇ１１が１のときには、系統電流ＩSがそのまま偏差演算部７１へ出力されることになり、ゲイン信号１１が０のときには、偏差演算部７１への出力が零になる。
偏差演算部７１では乗算部７２で乗算した値と、直列型インバータ３２の出力電流ＩINVとの偏差を演算し、この偏差を電流制御部７３へ出力する。従って、ゲイン信号ｇ１１が１のときには、系統電流ＩSと直列型インバータ３２の出力電流ＩINVとの偏差（ＩS−ＩINV）が偏差演算部７１で演算され、この偏差が電流制御部７３へ出力されることになる。
電流制御部７３では、偏差演算部７１で演算した偏差をＰＩ（比例・積分）演算することにより、電流指令値ＩS1を生成してＰＷＭ変調器７４へ出力する。ＰＷＭ変調器７４では、電流指令値ＩS1をＰＷＭ変調（パルス幅変調）してゲート制御信号ＧS（直列型インバータ３２の出力電圧指令）を生成し、このゲート制御信号ＧSを直列型インバータ３２へ出力する。
従って、直列型インバータ３２では、このゲート制御信号ＧSに応じて動作（直流電力を交流電力に変換）することにより、直列型インバータ３２の出力電流ＩINVを系統電流ＩSに一致させるように電流制御を行う。
次に、負荷電圧ひずみ補償部６２について詳述する。偏差演算部７５では基準電圧ＶREFと、負荷電圧ＶLとの偏差（ＶREF−ＶL）を演算し、この偏差を電流制御部７６へ出力する。基準電圧ＶREFは瞬低発生前の系統電圧ＶSに同期した定格電圧の基準波形である。例えば基準電圧発生器において、電圧検出器４２から系統電圧ＶSを取り込み、ＰＬＬ演算等をして系統電圧ＶSの位相の演算等をすることにより、系統電源３７が供給する三相電圧（高調波成分を含まず、且つ、位相ずれのない三相電圧）の電圧値及び位相を示す基準電圧ＶREFを出力する。
電圧制御部７６では、偏差演算部７５で演算した偏差をＰＤ（比例・微分）演算することにより、電圧指令値ＶP1を生成して加算部７７へ出力する。加算部７７では、電圧指令値ＶP1に基準電圧ＶREFを加算（ＶP1＋ＶREF）することにより、電圧指令値ＶP2を生成して乗算部７８へ出力する。
乗算部７８では、電圧指令値ＶP2にゲイン信号ｇ１２を乗算（ＶP2×ｇ１２）することにより、電圧指令値ＶP3を生成してＰＷＭ変調器７９へ出力する。ゲイン信号ｇ１１の大きさは制御シーケンサ３５において０〜１の範囲に設定される（詳細後述）。従って、ゲイン信号ｇ１２が１のときには、電圧指令値ＶP2の値がそのまま電圧指令値ＶP3としてＰＷＭ変調器７９へ出力されることになり、ゲイン信号１２が０のときには、ＰＷＭ変調器７９への出力が零になる。
ＰＷＭ変調器７９では、電圧指令値ＶP3をＰＷＭ変調（パルス幅変調）してゲート制御信号ＧP（並列型インバータ３１の出力電流指令）を生成し、このゲート制御信号ＧPを並列型インバータ３１へ出力する。
従って、並列型インバータ３１では、このゲート制御信号ＧPに応じて動作（直流電力を交流電力に変換）することにより、負荷電圧ＶLを基準電圧ＶREFに一致させるように電圧制御して、負荷電圧ＶLのひずみ補償を行う。
直列型インバータ３２による電流制御と並列型インバータ３１による電圧制御（負荷電圧ひずみ補償）を開始するタイミングや、高速スイッチ３３を遮断するタイミングなどは制御シーケンサ３５によって制御される。この制御の詳細を図４に基づいて説明する。
図４に示すように、瞬低発生前（具体的には時刻ｔ２で瞬低を検出する前）には、制御シーケンサ３５ではゲイン信号ｇ１１，ｇ１２を何れも０とし、直列型インバータ３２及び並列型インバータ３１は待機状態となる。待機状態では、直列型インバータ３２は下段アームのスイッチング素子のみをＯＮ（導通）状態とする。これにより直列トランス３４の二次側は短絡された状態となり、直列トランス３４の一次側では漏れインダクタンスｌ1，ｌ2分（図２参照）の電圧降下が発生し、負荷３９には系統電流ＩSが流れる。また、待機状態では、並列型インバータ３１は全てのスイッチング素子をＯＦＦ（非導通）状態とすることにより、電圧制御（負荷電圧ひずみ補償）を行わない状態とする。
次に、制御シーケンサ３５では系統電圧ＶSを監視し、例えば時刻ｔ１で電力系統３８に瞬低が発生した後、時刻ｔ２において系統電圧ＶSが一瞬でも、予め設定した瞬低検出しきい値ＶSET以下になると、瞬低が発生したと判断して（第１の瞬低検出）、制御部３６へ出力するゲイン信号ｇ１１，ｇ１２を何れもステップ状（瞬時）に０から１に増加させる。
その結果、制御部３６の系統電流制御指令部６１からはゲート制御信号ＧS（直列型インバータ３２の出力電流指令）が直列型インバータ３２へ出力され、且つ、制御部３６の負荷電圧ひずみ補償部６２からはゲート制御信号ＧP（並列型インバータ３１の出力電圧指令）が並列型インバータ３１へ出力される。即ち、時刻ｔ２における第１の瞬低検出によって、直列型インバータ３２では直列型インバータ３２の出力電流ＩINVを系統電流ＩSに一致させる電流制御が開始され、且つ、並列型インバータ３１では負荷電圧ＶLを基準電圧ＶREFに一致させる電圧制御（負荷電圧ひずみ補償）が開始される。
なお、時刻ｔ２での第１の瞬低検出はノイズによる誤検出である可能性があるが、この誤検出によって両インバータ３１，３２が動作したとしても、直列型インバータ３２が出力する電流ＩINVは時刻ｔ２よりも前の系統電流ＩSと等しいものであり、また、並列型インバータ３１の出力電圧は負荷電圧ひずみがなければ負荷電圧と等しいものとなるため、システムには悪影響を与えない。
制御シーケンサ３５では時刻ｔ２以降も系統電圧ＶSの監視を続けており、時刻ｔ２で系統電圧ＶSが瞬低検出しきい値ＶSET以下になったことを検出してから、この系統電圧ＶSが瞬低検出しきい値ＶSET以下の状態が、予め設定した瞬低監視時間ＴDETの間（時刻ｔ２からｔ３までの間）継続した場合、再度、瞬低が発生したと判断する（第２の瞬低検出）。この第２の瞬低検出以降（時刻ｔ３以降）、制御シーケンサ３５ではゲイン信号ｇ１１を１から０へとランプ状（傾斜状）に減少させる。なお、ゲイン信号ｇ１１を１から０まで減少させる具体的な時間については、事前にシミュレーションや実験などを行って適宜設定しておけばよい。
ゲイン信号ｇ１１が１のときには、直列型インバータ３２の出力電流ＩINVが系統電流ＩSに等しくなるように直列型インバータ３２で電流制御が行われるため、瞬低による系統電流ＩSの減少を抑制することができる。一方、ゲイン信号ｇ１１が１から０へ減少していくと、直列型インバータ３２では、この減少したゲイン信号ｇ１１と系統電流ＩSとを乗算部７２で乗算した値に直列型インバータ３２の出力電流ＩINVが等しくなるように電圧制御をすることになる。このため、直列型インバータ３２の出力電流ＩINVはゲイン信号ｇ１１が１から０へと減少するのに伴って減少し、ゲイン信号ｇ１１が０のときには零になる。このときには直列トランス３４の二次側が開放された場合と等価であり、系統電流ＩSは前述の直列トランス３４の励磁電流相当（定格の１％）まで減少する。このため、高速スイッチ３３を遮断してもサージ電圧による影響を低減することができるようになる。
一方、ゲイン信号ｇ１２については、制御シーケンサ３５では第２の瞬低検出以降（時刻ｔ３以降）も引き続き１の状態を維持する。従って、第２の瞬低検出以降（時刻ｔ３以降）も引き続き、制御部３６の負荷電圧ひずみ補償部６２では負荷電圧ＶLが基準電圧ＶREFに等しくなるようなゲート制御信号ＧP（並列型インバータ３１の出力電圧指令）を出力し、このゲート制御信号ＧPに基づいて並列型インバータ３１では、引き続き負荷電圧ＶLのひずみ補償（負荷電圧ＶLを基準電圧ＶREFに一致させる電圧制御）を行う。
最後に、制御シーケンサ３５では系統電流ＩSを三相個別に監視し、系統電流ＩSが予め設定した電流検出しきい値ＩSET（例えば定格の１０％）以下になった相から、順次、スイッチ信号ＳOの出力を停止することにより、高速スイッチ３３を遮断（ＯＦＦ状態に）する（時刻ｔ４）。高速スイッチ３３を遮断すると連系運転から自立運転に移行する。自立運転では直列型インバータ３２は停止状態とし、並列型インバータ３１は負荷電圧ひずみ補償を継続する。
以上のように、本実施の形態例１の瞬低補償装置によれば、直列型インバータ３２によって、直列型インバータ３２の出力電流ＩINVを系統電流ＩSに一致させるように電流制御をすることにより、系統電流ＩSを十分に減少させから高速スイッチ３３を遮断することができるため、高速スイッチ３３を遮断するときのサージ電圧による負荷電圧ＶLのひずみを抑えることができる。
しかも、この直列型インバータ３２による電流制御と同時に並列型インバータ３１によって、負荷電圧ＶLを基準電圧ＶREFに一致させて負荷電圧ひずみを補償するように電圧制御を行うため、系統電流ＩS（高速スイッチ３３に流れる電流）が零でないときに高速スイッチ３３を遮断してサージ電圧が発生したとしても、このサージ電圧による負荷電圧ＶLのひずみを補償することができる。従って、高速スイッチ３３の遮断タイミングを高精度に行わなくても、負荷電圧ＶLが大きくひずむことはない。
更には、系統電圧ＶSが一瞬でも瞬低検出しきい値ＶSET以下になったら、直列型インバータ３２による電流制御と並列型インバータ３１による電圧制御を開始するため、瞬低による負荷電圧ＶLの落ち込みを最小限にすることができる。
＜実施の形態例２＞
図５は本発明の実施の形態例２に係る瞬低補償装置の動作説明図である。なお、本実施の形態例２の瞬低補償装置の回路構成や制御部の構成については上記実施の形態例１の瞬低補償装置と同様であるため（図１〜図３参照）、ここでの図示及び詳細説明を省略する。
上記実施の形態例１の制御シーケンサ３５では、図４に示すように系統電圧ＶSが一瞬でも瞬低検出しきい値ＶSET以下になって瞬低が発生したと判断したとき（第１の瞬低検出：時刻ｔ２）、ゲイン信号ｇ１２をステップ状に０から１へ増加させている。
これに対して、本実施の形態例２では、第１の瞬低検出（時刻ｔ２）直後のゲイン信号ｇ１２の値を、上記実施の形態例１よりも増加させている。即ち、図５に示すように、本実施の形態例２の制御シーケンサ３５では、系統電圧ＶSが一瞬でも瞬低検出しきい値ＶSET以下になって瞬低が発生したと判断したときに（第１の瞬低検出：時刻ｔ２）、ゲイン信号ｇ１２をステップ状に０から１よりも大きな値ｍに増加させ、その後はＴ１の期間でｍから１までランプ状に減少させる。
これ以外の動作については上記実施の形態例１（図４参照）と同様であるため、ここでの詳細な説明は省略する。
上記の如く第１の瞬低検出（時刻ｔ２）直後のゲイン信号ｇ１２の値を１よりも増加させているのは、並列型インバータ３１の出力端に接続されているＬＣフィルタ４９での遅延により並列型インバータ３１の出力電圧の立上げが遅れても、瞬低発生時の負荷電圧ＶLの落ち込みを抑制することができるようにするためである。
なお、具体的なゲイン信号ｇ１２の増加量（ｍの値）については、誤検出時においても負荷電圧ＶLの異常上昇が許容できる範囲に収まるように（負荷電圧ＶLが過電圧とならない程度に）選定する必要がある。かかる増加量は事前にシミュレーションや実験などを行って適宜設定しておけばよい。期間Ｔ１の具体的な値についても、事前にシミュレーションや実験などを行って適宜設定しておけばよい。
以上のように、本実施の形態例２の瞬低補償装置によれば、系統電圧ＶSが一瞬でも瞬低検出しきい値ＶSET以下になったとき（並列型インバータ３１による電圧制御を開始するとき）、ゲイン信号ｇ１２を０から１よりも大きな値ｍに増加させるため、瞬低による負荷電圧ＶLの落ち込みを更に抑制することができる。
＜実施の形態例３＞
図６は本発明の実施の形態例３に係る瞬低補償装置の制御ブロック図である。なお、本実施の形態例３の瞬低補償装置の回路構成については上記実施の形態例１の瞬低補償装置と同様であるため（図１，図３参照）、ここでの図示及び詳細説明を省略する。
図６に示すように、本実施の形態例３では、制御部３６の系統電流制御指令部６１に一次遅れのローパスフィルタ８１が設けられており、系統電流ＩSが、このローパスフィルタ８１を介して乗算部７２に入力されるようになっている。即ち、上記実施の形態例１の制御部３６の構成において、系統電流ＩSの入力部にローパスフィルタ８１を追加した構成となっている。なお、図示例のローパスフィルタ８１（一次遅れ）の伝達関数においてＴは時定数、ｓはラプラス演算子、Ｇはゲインであり、時定数Ｔ及びゲインＧの具体的な値は、事前にシミュレーションや実験などを行って適宜設定しておけばよい。
これ以外の制御部３６の構成については上記実施の形態例１（図３参照）と同様であるため、ここでの詳細な説明は省略する。
系統電圧ＶSが急激に零になるような瞬低が発生した場合、系統電圧ＩSもすぐに零になる。しかし、本実施の形態例３の瞬低補償装置によれば、制御部３６の系統電流制御指令部６１にローパスフィルタ８１が設けられ、このローパスフィルタ８１を介して系統電流ＩSが入力されるため、直列型インバータ３２はローパスフィルタ８１で設定した時定数Ｔだけ前の系統電流ＩSに等しい出力電流ＩINVを出力するようになる。このため、系統電圧ＶSが急激に零になるような瞬低が発生して系統電流ＩSが急激に減少したとしても、瞬低発生前の系統電流ＩSに等しい電流を負荷３９に供給するようになり、瞬低発生時の負荷電圧ＶLの低下を抑制することができる。また、直列型インバータ３２の出力端に接続されたＬＣフィルタ５２などによって系統電流ＩSに重畳する振動波形を、ローパスフィルタ８１によって除去するという効果を得ることも可能である。
なお、本実施の形態例３と上記実施の形態例２とを組み合わせてもよい。
＜実施の形態例４＞
図７は本発明の実施の形態例４に係る瞬低補償装置の回路構成図、図８は前記瞬低補償装置の制御ブロック図、図９は前記瞬低補償装置の動作説明図である。
図７に示す本実施の形態例４の瞬低補償装置は、図１に示す実施の形態例１の瞬低補償装置と同様に図１２に示す従来の瞬低補償装置と対比すると、電力系統側のリアクトル１３を直列トランス１０４で置き換え、この直列トランス１０４を介して直列型インバータ１０２を追加した構成となっている。
この直列トランス１０４の等価回路も前述の直列トランス３４と同様に図２に示すようになる。ここで、一次側の漏れインダクタンスをｌ1、二次側の漏れインダクタンスをｌ2、相互インダクタンスをＬｍとする。本瞬低補償装置の回路構成では、直列トランス１０４の相互インダクタンスＬｍを、従来方式におけるフィルタのインダクタンス成分と同程度まで小さくし、系統と負荷の間にフィルタと等価なインダクタンス成分を持たせるように設計する。これにより、直列型インバータ１０２を開放状態とした場合において、電力系統１０８と負荷１０９との間には（Ｌｍ＋ｌ1）のインダクタンス成分しか存在しない。
本瞬低補償装置の回路構成について詳述すると、図７に示すように、本実施の形態例４の瞬低補償装置は並列型インバータ１０１と直列型インバータ１０２とを組み合わせたものであり、これらのインバータ１０１，１０２の他、高速スイッチ１０３、直列トランス０１４、制御シーケンサ１０５、制御部１０６などを有している。
高速スイッチ１０３はＩＧＢＴなどのスイッチング素子を用いて構成されたものであり、系統電源１０７と負荷１０９とを接続する電力系統１０８に設けられている（系統電源１０７と負荷１０９との間に介装されている）。直列トランス１０４は高速スイッチ１０３と負荷１０９との間において電力系統１０８に設けられている。
並列型インバータ１０１の交流側は、電力ライン１１０を介して負荷１０９に並列に接続されている。電力ライン１１０は、直列トランス１０４と負荷１０９との間において電力系統１０８に接続されている。直列型インバータ１０２の交流側は、直列トランス１０４を介して負荷１０９に直列に接続されている。直列トランス１０４は一次側が電力系統１０８に接続され、二次側が直列型インバータ１０２に接続されている。並列型インバータ１０１の直流側と直列型インバータ１０２の直流側には、これらのインバータ１０１，１０２に共通の直流充電部１１１が接続されている。直列型インバータ１０２はＩＧＢＴなどのスイッチング素子を用いて構成されており、直流充電部１１１に蓄積されている直流電力を交流電力に変換し、直列トランス１０４を介して負荷１０９に供給する。並列型インバータ１０１はＩＧＢＴなどのスイッチング素子を用いて構成されており、直流充電部１１１に蓄積されている直流電力を交流電力に変換し、電力ライン１１０を介して負荷１０９に供給する。なお、図示例の直流充電部１１１はバッテリであるが、これに代えて電気二重層キャパシタなどのキャパシタを用いてもよい。
電力系統１０８において、系統電源１０７と高速スイッチ１０３の間には電圧検出器１１２と電流検出器１１３とが設けられている。電圧検出器１１２では電力系統１０８の電圧ＶSを検出して、この系統電圧ＶS（検出信号）を制御シーケンサ１０５へ出力する。電流検出器１１３では電力系統１０８の電流ＩSを検出して、この系統電流ＩS（検出信号）を制御シーケンサ１０５と制御部１０６へ出力する。また、電力系統１０８において、直列トランス１０４と負荷１０９との間には電圧検出器１１４が設けられている。電圧検出器１１４では負荷１０９の電圧ＶLを検出して、この負荷電圧ＶL（検出信号）を制御部１０６へ出力する。
直列型インバータ１０２の交流側と直列トランス１０４とを接続する電力ライン１１５には、電流検出器１１６が設けられている。この電流検出器１１６では直列型インバータ１０２の出力電流ＩINVを検出して、この出力電流ＩINV（検出信号）を制御部１０６へ出力する。
また、並列型インバータ１０１の出力端（交流側の電力ライン１１０）にはリアクトル１１７とキャパシタ１１８とからなるＬＣフィルタ１１９が設けられ、直列型インバータ１０２の出力端（交流側の電力ライン１１５）にはリアクトル１２０とキャパシタ１２１とからなるＬＣフィルタ１２２が設けられている。
詳細は後述するが、制御シーケンサ１０５では、電圧検出器１１２で検出した電力系統１０８の電圧ＶS（検出信号）と、電流検出器１１３で検出した電力系統１０８の電流ＩS（検出信号）とを入力し、これらの系統電圧ＶSと系統電流ＩSに基づいて、スイッチ信号（ゲート制御信号）ＳOとゲイン信号ｇ２１，ｇ２２，ｇ２３とを出力する。制御シーケンサ１０５からスイッチ信号ＳOが出力されている間、高速スイッチ１０３はＯＮ状態（導通状態）となる。
制御部１０６では、ゲイン信号ｇ２１，ｇ２２，ｇ２３と、図示しない基準電圧発生器で生成した基準電圧ＶREFと、電流検出器１１３で検出した電力系統１０８の電流ＩS（検出信号）と、電圧検出器１１４で検出した負荷１０９の電圧ＶL（検出信号）と、電流検出器１１６で検出した直列型インバータ１０２の出力電流ＩINV（検出信号）とを入力し、これらのゲイン信号ｇ２１，ｇ２２，ｇ２３と基準電圧ＶREFと基準電圧ＶREFと系統電流ＩSと負荷電圧ＶLと直列型インバータ１０２の出力電流ＩINVとに基づいて、並列型インバータ１０１を制御するためのゲート制御信号ＧPと、直列型インバータ１０２を制御するためのゲート制御信号ＧSとを出力する。
かかる回路構成の本瞬低補償装置では、直列型インバータ１０２を開放状態とした場合（直列型インバータ１０２のゲート制御信号ＧSをＯＦＦにした場合）、電力系統１０８と負荷１０９との間には（Ｌｍ＋ｌ1）のインダクタンス成分しか存在しない。更に、本瞬低補償装置が待機状態のとき、直列型インバータ１０２には電流が流れないため、直列型インバータ１０２のスイッチング素子の導通損失を零にすることができるという利点がある。
そして、直列型インバータ１０２ではゲート制御信号ＧPに基づいて電流制御を行い、並列型インバータ１０１ではゲート制御信号ＧSに基づいて電圧制御（負荷電圧ひずみ補償）を行う。
ここで、これらの電流制御と電圧制御（負荷電圧ひずみ補償）について、図２，図８，図９も参照して詳細に説明する。
図８に示すように、制御部１０６は系統電流制御指令部１３１と、負荷電圧ひずみ補償部（電圧制御指令部）１３２とを有している。系統電流制御指令部１３１は直列型インバータ１０２にゲート制御信号ＧS（直列型インバータ１０２の出力電圧指令）を出力するための制御ブロックであり、乗算部１４１，１４８と加算部１４２と偏差演算部１４３，１４６と比例ゲイン演算部１４４，１４７とＰＷＭ変調器１４５とを有している。負荷電圧ひずみ補償部１３２は並列型インバータ１０１にゲート制御信号ＧP（並列型インバータ１０１の出力電圧指令）を出力するための制御ブロックであり、偏差演算部１４９と電圧制御部１５０と加算部１５１と乗算部１５２とＰＷＭ変調器１５３とを有している。なお、この負荷電圧ひずみ補償部１３２は従来（図１３）と同様の電圧制御指令部である。
まず、系統電流制御指令部１３１について詳述する。乗算部１４１では系統電流ＩSにゲイン信号ｇ２１を乗算（ＩS×ｇ２１）して電流指令値ＩS1を生成し、この電流指令値ＩS1を加算部１４２へ出力する。ゲイン信号ｇ２１の大きさは制御シーケンサ１０５において０〜１の範囲に設定される（詳細後述）。従って、ゲイン信号ｇ２１が１のときには、系統電流ＩSがそのまま電流指令値ＩS1として加算部１４２へ出力されることになり、ゲイン信号２１が０のときには、加算部１４２への出力が零になる。
一方、偏差演算部１４６では、予め設定されている電流目標値の０と系統電流ＩSとの偏差（０−ＩS）を演算し、この偏差を比例ゲイン演算部１４７へ出力する。比例ゲイン演算部１４７では偏差演算部１４６で演算した偏差を比例ゲインＫｐ2倍（Ｋｐ2×（０−ＩS））して、乗算部１４８へ出力する。乗算部１４８では前記偏差を比例ゲインＫｐ2倍した値にゲイン信号ｇ２２を乗算して電流指令値ＩS2を生成し、この電流指令値ＩS2を加算部１４２へ出力する。ゲイン信号ｇ２２の大きさは制御シーケンサ１０５において０〜１の範囲に設定される（詳細後述）。従って、ゲイン信号ｇ２２が１のときには前記偏差を比例ゲインＫｐ2倍した値がそのまま電流指令値ＩS2として加算部１４２へ出力されることになり、ゲイン信号２２が０のときには加算部１４２への出力が零になる。
加算部１４２では、乗算部１４１で乗算した値と乗算部１４８で乗算した値とを加算して、偏差演算部１４３へ出力する。但し、制御シーケンサ１０５ではゲイン信号ｇ２１とゲイン信号ｇ２２の何れか一方が１のときには他方を０にする（詳細後述）。従って、加算部１４４では、これらのゲイン信号ｇ２１，２２により、電流指令値ＩS1と電流指令値ＩS2の何れか一方を選択して偏差演算部１４３へ出力することになる。即ち、ゲイン信号ｇ２１，ｇ２２によって、偏差演算部１４３へ入力する電流指令値を切り替えている。
偏差演算部１４３では、加算部１４２で選択された電流指令値ＩS1又は電流指令値ＩS2と、直列型インバータ１０２の出力電流ＩINVとの偏差を演算し、この偏差を比例ゲイン演算部１４４へ出力する。即ち、ゲイン信号ｇ２１が１のときには、系統電流ＩS（電流指令値ＩS1）と直列型インバータ１０２の出力電流ＩINVとの偏差（ＩS−ＩINV）を演算し、この偏差を比例ゲイン演算部１４４へ出力する。ゲイン信号ｇ２２が１のときには、電流指令値ＩS2と直列型インバータ１０２の出力電流ＩINVの偏差（（Ｋｐ2×（０−ＩS））−ＩINV）を演算し、この偏差を比例ゲイン演算部１４４へ出力する。
比例ゲイン演算部１４４では、偏差演算部１４３で演算した偏差を比例ゲインＫｐ1倍して電圧指令値ＶS1を生成し、この電圧指令値ＶS1をＰＷＭ変調器１４５へ出力する。ＰＷＭ変調器１４５では、電圧指令値ＶS1をＰＷＭ変調（パルス幅変調）してゲート制御信号ＧS（直列型インバータ１０２の出力電流指令）を生成し、このゲート制御信号ＧSを直列型インバータ１０２へ出力する。
従って、直列型インバータ１０２では、このゲート制御信号ＧSに応じて動作（直流電力を交流電力に変換）することにより、直列型インバータ１０２の出力電流ＩINVを系統電流ＩSに一致させるように電流制御を行う（電流指令値ＩS1が選択された場合）、或いは、系統電流ＩSが電流目標値の０となるように電流制御を行う（電流指令値ＩS2が選択された場合）。
つまり、電流指令値ＩS1は、直列型インバータ１０２の出力電流ＩINVを系統電流ＩSに等しくして瞬低による系統電流ＩSの減少を抑制するため、系統電流ＩS（電流検出器１１３の検出信号）を用いて生成する。即ち、電流指令値ＩS1は、瞬低による系統電流ＩSの減少を直列型インバータ１０２が補うように出力する。更に、直列トランス１０４は相互インダクタンスＬｍが小さいため、直列トランス１０４に励磁電流が流れてしまうことにより、系統電流ＩSが零にならない場合がある。そのため、系統電流ＩSを零にするための電流指令値ＩS2は、０を電流目標値とし、この電流目標値０と系統電流Ｉｓとの偏差を比例ゲインＫP2倍するマイナーループの演算をして生成する。そして、これら２種類の電流指令値ＩS1，ＩS2をゲイン信号ｇ２１，２２によって切り替える（選択する）。そして、この選択された電流指令値ＩS1又は電流指令値ＩS2と直列型インバータ１０２の出力電流ＩINVとの偏差を比例ゲインＫP1倍して電圧指令値ＶS1を生成し、この電圧指令値ＶS1をＰＷＭ変調して、直列型インバータ１０２を動作させるためのゲート制御信号Ｇｓを生成する。
次に、負荷電圧ひずみ補償部１３２について詳述する。偏差演算部１４９では基準電圧ＶREFと、負荷電圧ＶLとの偏差（ＶREF−ＶL）を演算し、この偏差を電流制御部１５０へ出力する。基準電圧ＶREFは瞬低発生前の系統電圧ＶSに同期した定格電圧の基準波形である。例えば基準電圧発生器において、電圧検出器４２から系統電圧ＶSを取り込み、ＰＬＬ演算等をして系統電圧ＶSの位相の演算等をすることにより、系統電源１０７が供給する三相電圧（高調波成分を含まず、且つ、位相ずれのない三相電圧）の電圧値及び位相を示す基準電圧ＶREFを出力する。
電圧制御部１５０では、偏差演算部１４６で演算した偏差をＰＤ（比例・微分）演算することにより、電圧指令値ＶP1を生成して加算部１５１へ出力する。加算部１５１では、電圧指令値ＶP1に基準電圧ＶREFを加算（ＶP1＋ＶREF）することにより、電圧指令値ＶP2を生成して乗算部１５２へ出力する。
乗算部１５２では、電圧指令値ＶP2にゲイン信号ｇ２３を乗算（ＶP2×ｇ２３）することにより、電圧指令値ＶP3を生成してＰＷＭ変調器１５３へ出力する。ゲイン信号ｇ２３の大きさは制御シーケンサ１０５において０〜１の範囲に設定される（詳細後述）。従って、ゲイン信号ｇ２３が１のときには、電圧指令値ＶP2の値がそのまま電圧指令値ＶP3としてＰＷＭ変調器１５３へ出力されることになり、ゲイン信号２３が０のときには、ＰＷＭ変調器１５３への出力が零になる。
ＰＷＭ変調器１５３では、電流指令値ＶP3をＰＷＭ変調（パルス幅変調）してゲート制御信号ＧP（並列型インバータ１０１の出力電流指令）を生成し、このゲート制御信号ＧPを並列型インバータ１０１へ出力する。
従って、並列型インバータ１０１では、このゲート制御信号ＧPに応じて動作（直流電力を交流電力に変換）することにより、負荷電圧ＶLを基準電圧ＶREFに一致させるように電圧制御して、負荷電圧ＶLのひずみ補償を行う。
直列型インバータ１０２による電流制御と並列型インバータ１０１による電圧制御（負荷電圧ひずみ補償）を開始するタイミングや、高速スイッチ１０３を遮断するタイミングなどは制御シーケンサ１０５によって制御される。この制御の詳細を図９に基づいて説明する。
図９に示すように、瞬低発生前（具体的には時刻ｔ２で瞬低を検出する前）には、制御シーケンサ１０５ではゲイン信号ｇ２１，ｇ２２，ｇ２３を何れも０とし、直列型インバータ１０２及び並列型インバータ１０１は待機状態となる。待機状態では、直列型インバータ１０２のゲート制御信号ＧPをＯＦＦにして直列型インバータ１０２を開放状態（スイッチング素子をＯＦＦ状態）とし、直列型インバータ１０２による電圧制御は行わず、電力系統１０８と負荷１０９を（Ｌｍ＋ｌ1）のインダクタンスで接続する。待機状態では、並列型インバータ１０１においても、ゲート制御信号ＧPをＯＦＦにして並列型インバータ１０１を開放状態（スイッチング素子をＯＦＦ状態）とすることにより、電圧制御（負荷電圧ひずみ補償）は行わない状態とする。
次に、制御シーケンサ１０５では系統電圧ＶSを監視し、例えば時刻ｔ１で電力系統１０８に瞬低が発生した後、時刻ｔ２において系統電圧ＶSが一瞬でも、予め設定した瞬低検出しきい値ＶSET以下になると、瞬低が発生したと判断して（第１の瞬低検出）、制御部１０６へ出力するゲイン信号ｇ２１，ｇ２３を何れもステップ状（瞬時）に０から１に増加させる。
その結果、制御部１０６の系統電流制御指令部１３１からはゲート制御信号ＧS（直列型インバータ１０２の出力電圧指令）が直列型インバータ１０２へ出力され、且つ、制御部３６の負荷電圧ひずみ補償部１３２からはゲート制御信号ＧP（並列型インバータ１０１の出力電圧指令）が並列型インバータ１０１へ出力される。即ち、時刻ｔ２における第１の瞬低検出によって、直列型インバータ１０２では直列型インバータ１０２の出力電流ＩINVを系統電流ＩSに一致させる電流制御が開始され、且つ、並列型インバータ１０１では負荷電圧ＶLを基準電圧ＶREFに一致させる電圧制御（負荷電圧ひずみ補償）が開始される。
なお、時刻ｔ２での第１の瞬低検出はノイズによる誤検出である可能性があるが、この誤検出によって両インバータ１０１，１０２が動作したとしても、直列型インバータ１０２が出力する電流ＩINVは時刻ｔ２よりも前の系統電流ＩSと等しいものであり、また、並列型インバータ１０１の出力電圧は負荷電圧ひずみがなければ負荷電圧となるため、システムに悪影響を与えない。
制御シーケンサ１０５では時刻ｔ２以降も系統電圧ＶSの監視を続けており、時刻ｔ２で系統電圧ＶSが瞬低検出しきい値ＶSET以下になったことを検出してから、この系統電圧ＶSが瞬低検出しきい値ＶSET以下の状態が、予め設定した瞬低監視時間ＴDETの間（時刻ｔ２からｔ３までの間）継続した場合、再度、瞬低が発生したと判断する（第２の瞬低検出）。
そして、この第２の瞬低検出時（時刻ｔ３）に制御シーケンサ１０５では、ゲイン信号ｇ２１をステップ状に１から０に減少させ、且つ、ゲイン信号ｇ２２を０から１へステップ状に増加させる。このため、制御部１０６の系統電流制御指令部１３１では、ゲイン信号ｇ２１，２２に基づいて電流指令値を、直列型インバータ１０２の出力電流ＩINVを系統電流ＩSに一致させるため（瞬低による系統電流ＩSの減少を抑制するため）の電流指令値ＩS1から、系統電流ＩSを零にするための電流指令値ＩS2へ切り替える。その結果、直列型インバータ１０２では、直列型インバータ１０２の出力電流ＩINVを系統電流ＩSに一致させるための電流制御は停止して、系統電流ＩSを電流目標値の０に一致させるための電流制御を開始する。即ち、時刻ｔ３（第２の瞬低検出）以降、直列型インバータ１０２では系統電流ＩSを零にするための電流制御を行う。
一方、ゲイン信号ｇ２３については、制御シーケンサ１０５では第２の瞬低検出以降（時刻ｔ３以降）も引き続き１の状態を維持する。従って、第２の瞬低検出以降（時刻ｔ３以降）も引き続き、制御部１０６の負荷電圧ひずみ補償部１３２では負荷電圧ＶLが基準電圧ＶREFに等しくなるようなゲート制御信号ＧP（並列型インバータ１０１の出力電圧指令）を出力し、このゲート制御信号ＧPに基づいて並列型インバータ１０１では、引き続き負荷電圧ＶLのひずみ補償（負荷電圧ＶLを基準電圧ＶREFに一致させる電圧制御）を行う。
最後に、制御シーケンサ１０５では系統電流ＩSを三相個別に監視し、系統電流ＩSが予め設定した電流検出しきい値ＩSET（例えば定格の１０％）以下になった相から、順次、スイッチ信号ＳOの出力を停止することにより、高速スイッチ１０３を遮断（ＯＦＦ状態に）する（時刻ｔ４）。高速スイッチ１０３を遮断すると連系運転から自立運転に移行する。自立運転では直列型インバータ１０２は停止状態とし、並列型インバータ１０１は負荷電圧ひずみ補償を継続する。
以上のように、本実施の形態例４の瞬低補償装置によれば、直列型インバータ１０２によって、系統電流ＩSが電流目標値の０となるように電流制御をすることにより、系統電流ＩSを確実に零になるまで減少させることができ、系統電流ＩSが十分に減少してから高速スイッチ１０３を遮断することができるため、高速スイッチ１０３を遮断するときのサージ電圧による負荷電圧ＶLのひずみを抑えることができる。
しかも、この直列型インバータ１０２による電流制御と同時に並列型インバータ１０１によって、負荷電圧ＶLを基準電圧ＶREFに一致させて負荷電圧ひずみを補償するように電圧制御を行うため、系統電流ＩS（高速スイッチ１０３に流れる電流が零でないときに高速スイッチ１０３を遮断してサージ電圧が発生したとしても、このサージ電圧による負荷電圧ＶLのひずみを補償することができる。従って、高速スイッチ１０３の遮断タイミングを高精度に行わなくても、負荷電圧ＶLが大きくひずむことはない。
更には、系統電圧ＶSが一瞬でも瞬低検出しきい値ＶSET以下になったら、直列型インバータ１０２による電流制御と並列型インバータ１０１による電圧制御を開始するため、瞬低による負荷電圧ＶLの落ち込みを最小限にすることができる。
＜実施の形態例５＞
図１０は本発明の実施の形態例５に係る瞬低補償装置の動作説明図である。なお、本実施の形態例５の瞬低補償装置の回路構成や制御部の構成については上記実施の形態例４の瞬低補償装置と同様であるため（図７〜図９参照）、ここでの図示及び詳細説明を省略する。
上記実施の形態例４の制御シーケンサ１０５では、図９に示すように系統電圧ＶSが一瞬でも瞬低検出しきい値ＶSET以下になって瞬低が発生したと判断したとき（第１の瞬低検出：時刻ｔ２）、ゲイン信号ｇ２３をステップ状に０から１へ増加させている。
これに対して、本実施の形態例５では、第１の瞬低検出（時刻ｔ２）直後のゲイン信号ｇ２３の値を、上記実施の形態例４よりも増加させている。即ち、図１０に示すように、本実施の形態例５の制御シーケンサ１０５では、系統電圧ＶSが一瞬でも瞬低検出しきい値ＶSET以下になって瞬低が発生したと判断したときに（第１の瞬低検出：時刻ｔ２）、ゲイン信号ｇ２３をステップ状に０から、１よりも大きな値ｎに増加させ、その後はＴ１の期間でｎから１までランプ状に減少させる。
これ以外の動作については上記実施の形態例４（図９参照）と同様であるため、ここでの詳細な説明は省略する。
上記の如く第１の瞬低検出（時刻ｔ２）直後のゲイン信号ｇ２３の値を１よりも増加させているのは、並列型インバータ１０１の出力端に接続されているＬＣフィルタ１１９での遅延により並列型インバータ１０１の出力電圧の立上げが遅れても、瞬低発生時の負荷電圧ＶLの落ち込みを抑制することができるようにするためである。
なお、具体的なゲイン信号ｇ２３の増加量（ｎの値）については、誤検出時においても負荷電圧ＶLの異常上昇が許容できる範囲に収まるように（負荷電圧ＶLが過電圧とならない程度に）選定する必要がある。かかる増加量は事前にシミュレーションや実験などを行って適宜設定しておけばよい。期間Ｔ１の具体的な値についても、事前にシミュレーションや実験などを行って適宜設定しておけばよい。
以上のように、本実施の形態例５の瞬低補償装置によれば、系統電圧ＶSが一瞬でも瞬低検出しきい値ＶSET以下になったとき（並列型インバータ１０１による電圧制御を開始するとき）、ゲイン信号ｇ２３を０から、１よりも大きな値ｎに増加させるため、瞬低による負荷電圧（ＶL）の落ち込みを更に抑制することができる。
＜実施の形態例６＞
図１１は本発明の実施の形態例６に係る瞬低補償装置の動作説明図である。なお、本実施の形態例６の瞬低補償装置の回路構成や制御部の構成については上記実施の形態例４の瞬低補償装置と同様であるため（図７〜図９参照）、ここでの図示及び詳細説明を省略する。
上記実施の形態例４の制御シーケンサ１０５では、図９に示すように第２の瞬低検出時（時刻ｔ３）にゲイン信号ｇ２１をランプ状に１から０へ減少させ、ゲイン信号ｇ２２をステップ状に０から１へ増加させている。
これに対して、本実施の形態例６では、図１０に示すように第２の瞬低検出時（時刻ｔ３）にゲイン信号ｇ２１をＴ２の期間でランプ状に１から０へ減少させ、ゲイン信号ｇ２２もＴ２の期間でランプ状に０から１へ増加させている。期間Ｔ２の具体的な値については、事前にシミュレーションや実験などを行って適宜設定しておけばよい。
これ以外の動作については上記実施の形態例４（図９参照）と同様であるため、ここでの詳細な説明は省略する。
本実施の形態例５の瞬低補償装置によれば、ゲイン信号ｇ２１を１から０にランプ状に減少させ、ゲイン信号ｇ２２を０から所定値にランプ状に増加させることにより、直列型インバータ１０２の出力電流ＩINVを系統電流ＩSに一致させるように電流制御するための（瞬低による系統電流の減少を抑制するための）電流指令値ＩS1と、系統電流ＩSが電流目標値の０となるように電流制御するための電流指令値ＩS2との切り替えが緩やかになるため、ゲイン信号ｇ２１，ｇ２２をステップ状に増減して電流指令値ＩS1と電流指令値ＩS2との切り替え瞬時に行う場合に比べて、この切り替え時の振動の発生を抑制することができる。
なお、本実施の形態例６と上記実施の形態例５とを組み合わせてもよい。
本発明は瞬低補償装置に関するものであり、負荷と系統電源とを接続する電力系統に設けられた高速スイッチの遮断時にサージ電圧を抑制して、負荷電圧にひずみが発生するのを防止する場合に適用して有用なものである。
本発明の実施の形態例１に係る瞬低補償装置の回路構成図である。 前記瞬低補償装置の直列トランスの等価回路図である。 前記瞬低補償装置の制御ブロック図である。 前記瞬低補償装置の動作説明図である。 本発明の実施の形態例２に係る瞬低補償装置の動作説明図である。 本発明の実施の形態例３に係る瞬低補償装置の制御ブロック図である。 本発明の実施の形態例４に係る瞬低補償装置の回路構成図である。 前記瞬低補償装置の制御ブロック図である。 前記瞬低補償装置の動作説明図である。 本発明の実施の形態例５に係る瞬低補償装置の動作説明図である。 本発明の実施の形態例６に係る瞬低補償装置の動作説明図である。 従来の瞬低補償装置の回路構成例を示す図である。 従来の瞬低補償装置の制御ブロック図である。 従来の瞬低補償装置の動作説明図である。
符号の説明
３１ 並列型インバータ
３２ 直列型インバータ
３３ 高速スイッチ
３４ 直列トランス
３５ 制御シーケンサ
３６ 制御部
３７ 系統電源
３８ 電力系統
３９ 負荷
４０ 電力ライン
４１ 直流充電部
４２ 電圧検出器
４３ 電流検出器
４４ 電圧検出器
４５ 電力ライン
４６ 電流検出器
４７ リアクトル
４８ キャパシタ
４９ ＬＣフィルタ
５０ リアクトル
５１ キャパシタ
５２ ＬＣフィルタ
６１ 系統電流制御指令部
６２ 負荷電圧ひずみ補償部
７１ 偏差演算部
７２ 乗算部
７３ 電圧制御部
７４ ＰＷＭ変調器
７５ 偏差演算部
７６ 電圧制御部
７７ 加算部
７８ 乗算部
７９ ＰＷＭ変調器
８１ ローパスフィルタ
１０１ 並列型インバータ
１０２ 直列型インバータ
１０３ 高速スイッチ
１０４ 直列トランス
１０５ 制御シーケンサ
１０６ 制御部
１０７ 系統電源
１０８ 電力系統
１０９ 負荷
１１０ 電力ライン
１１１ 直流充電部
１１２ 電圧検出器
１１３ 電流検出器
１１４ 電圧検出器
１１５ 電力ライン
１１６ 電流検出器
１１７ リアクトル
１１８ キャパシタ
１１９ ＬＣフィルタ
１２０ リアクトル
１２１ キャパシタ
１２２ ＬＣフィルタ
１３１ 系統電流制御指令部
１３２ 負荷電圧ひずみ補償部
１４１ 乗算部
１４２ 加算部
１４３ 偏差演算部
１４４ 比例ゲイン演算部
１４５ ＰＷＭ変調
１４６ 偏差演算部
１４７ 比例ゲイン演算部
１４８ 乗算部
１４９ 偏差演算部
１５０ 電圧制御部
１５１ 加算部
１５２ 乗算部
１５３ ＰＷＭ変調器

Claims (6)

  1. 負荷（３９）と系統電源（３７）とを接続する電力系統（３８）に設けられたスイッチ（３３）と、
    前記負荷（３９）に並列に接続された並列型インバータ（３１）と、
    前記電力系統（３８）に設けられた直列トランス（３４）を介して前記負荷（３９）に直列に接続された直列型インバータ（３２）と、
    前記並列型インバータ（３１）と前記直列型インバータ（３２）とに接続された直流充電部（４１）と、
    前記電力系統（３８）の系統電圧（ＶS）と系統電流（ＩS）を監視して、前記スイッチ（３４）の開閉制御をするとともに、第１のゲイン信号（ｇ１１）と第２のゲイン信号（ｇ１２）とを出力する制御シーケンサ（３５）と、
    前記直列型インバータ（３２）を動作させる第１のゲート制御信号（ＧS）を出力する系統電流制御指令部（６１）と、前記並列型インバータ（３１）を動作させる第２のゲート制御信号（ＧP）を出力する負荷電圧ひずみ補償部（６２）とを有する制御部（３６）とを有し、
    前記系統電流制御指令部（６１）は、
    前記系統電流（ＩS）に前記第１のゲイン信号（ｇ１１）を乗算した値と、直列型インバータの出力電流（ＩINV）との偏差に基づいて電流指令値（ＩS1）を生成し、この電流指令値（ＩS1）に基づき、前記直列型インバータの出力電流（ＩINV）を前記系統電流（ＩS）に一致させるように前記直列型インバータを動作させる前記第１のゲート制御信号（ＧS）を生成する構成とし、
    前記負荷電圧ひずみ補償部（６２）は、
    基準電圧（ＶREF）と負荷電圧（ＶL）との偏差に基づいて第１の電圧指令値（ＶP1）を生成し、この第１の電圧指令値（ＶP1）に前記基準電圧（ＶREF）を加算して第２の電圧指令値（ＶP2）を生成し、この第２の電圧指令値（ＶP2）に前記第２のゲイン信号（ｇ１２）を乗算して第３の電圧指令値（ＶP3）を生成し、この第３の電圧指令値（ＶP3）に基づき、前記負荷電圧（ＶL）を前記基準電圧（ＶREF）に一致させて負荷電圧ひずみ補償を行うように前記並列型インバータ（３１）を動作させる前記第２のゲート制御信号（ＧP）を生成する構成とし、
    前記制御シーケンサ（３５）は、
    前記系統電圧（ＶS）が一瞬でも瞬低検出しきい値（ＶSET）以下になったら、前記第１のゲイン信号（ｇ１１）及び前記第２のゲイン信号（ｇ１２）を０から所定値に増加させ、
    前記系統電圧（ＶS）が瞬低検出しきい値（ＶSET）以下になり、且つ、この瞬低検出しきい値（ＶSET）以下の状態が瞬低監視時間（ＴDET）の間継続したら、前記第１のゲイン信号（ｇ１１）を前記所定値から０に減少させ、
    前記系統電流ＩSが電流検出しきい値（ＩSET）以下になったら、前記スイッチを遮断させる構成とした、
    ことを特徴とする瞬低補償装置。
  2. 請求項１に記載する瞬低補償装置において、
    前記制御シーケンサ（３５）は、
    前記系統電圧（ＶS）が一瞬でも瞬低検出しきい値（ＶSET）以下になったら、前記第２のゲイン信号（ｇ１２）を０から前記所定値よりも大きな値（ｍ）に増加させた後、前記所定値まで減少させる構成としたことを特徴とする瞬低補償装置。
  3. 請求項１又は２に記載する瞬低補償装置において、
    前記系統電流指令値部（６１）は、
    前記系統電流（ＩS）を、ローパスフィルタを介して入力し、このローパスフィルタの出力に前記第１のゲイン信号（ｇ１１）を乗算する構成としたことを特徴とする瞬低補償装置。
  4. 負荷（１０９）と系統電源（１０７）とを接続する電力系統（１０８）に設けられたスイッチ（１０３）と、
    前記負荷（１０９）に並列に接続された並列型インバータ（１０１）と、
    前記電力系統（１０８）に設けられた直列トランス（１０４）を介して前記負荷（１０９）に直列に接続された直列型インバータ（３２）と、
    前記並列型インバータ（１０１）と前記直列型インバータ（１０２）とに接続された直流充電部（１１１）と、
    前記電力系統（１０８）の系統電圧（ＶS）と系統電流（ＩS）を監視して、前記スイッチ（１０４）の開閉制御をするとともに、第１のゲイン信号（ｇ２１）と第２のゲイン信号（ｇ２２）と第３のゲイン信号（ｇ２３）とを出力する制御シーケンサ（３５）と、
    前記直列型インバータ（１０２）を動作させる第１のゲート制御信号（ＧS）を出力する系統電流制御指令部（１３１）と、前記並列型インバータ（１０１）を動作させる第２のゲート制御信号（ＧP）を出力する負荷電圧ひずみ補償部（１０２）とを備えた制御部（１０６）とを有し、
    前記系統電流制御指令部（１３１）は、
    前記系統電流（ＩS）に前記第１のゲイン信号（ｇ２１）を乗算して第１の電流指令値（ＩS1）を生成する一方、電流目標値の０と前記系統電流ＩSとの偏差を第１の比例ゲイン（Ｋｐ2）倍した値に前記第２のゲイン信号（ｇ２２）を乗算して第２の電流指令値（ＩS2）を生成し、
    前記第１の電流指令値（ＩS1）又は前記第２の電流指令値（ＩS2）と、直列型インバータの出力電流（ＩINV）との偏差を第２の比例ゲイン（Ｋｐ1）倍して電圧指令値（ＶS1）を生成し、この電圧指令値（ＶS1）に基づき、前記直列型インバータの出力電流（ＩINV）を前記系統電流（ＩS）に一致させるように前記直列型インバータを動作させる前記第２のゲート制御信号（ＧS）を生成する、又は、前記系統電流ＩSが前記電流目標値の０となるように前記直列型インバータ（１０２）を動作させる前記第１のゲート制御信号（ＧS）を生成する構成とし、
    前記負荷電圧ひずみ補償部（１３２）は、
    基準電圧（ＶREF）と負荷電圧（ＶL）との偏差に基づいて第１の電圧指令値（ＶP1）を生成し、この第１の電圧指令値（ＶP1）に前記基準電圧（ＶREF）を加算して第２の電圧指令値（ＶP2）を生成し、この第２の電圧指令値（ＶP2）に前記第３のゲイン信号（ｇ２３）を乗算して第３の電圧指令値（ＶP3）を生成し、この第３の電圧指令値（ＶP3）に基づき、前記負荷電圧（ＶL）を前記基準電圧（ＶREF）に一致させて負荷電圧ひずみ補償を行うように前記並列型インバータ（１０１）を動作させる前記第２のゲート制御信号（ＧP）を生成する構成とし、
    前記制御シーケンサ（１０５）は、
    前記系統電圧（ＶS）が一瞬でも瞬低検出しきい値（ＶSET）以下になったら、前記第１のゲイン信号（ｇ２１）及び前記第３のゲイン信号（ｇ２３）を０から所定値に増加させ、
    前記系統電圧（ＶS）が瞬低検出しきい値（ＶSET）以下になり、且つ、この瞬低検出しきい値（ＶSET）以下の状態が瞬低監視時間（ＴDET）の間継続したら、前記第１のゲイン信号（ｇ２１）を前記所定値から０に減少させる一方、前記第２のゲイン信号（ｇ２２）を０から所定値に増加させ、
    前記系統電流ＩSが電流検出しきい値（ＩSET）以下になったら、前記スイッチを遮断させる構成とした、
    ことを特徴とする瞬低補償装置。
  5. 請求項４に記載する瞬低補償装置において、
    前記制御シーケンサ（１０５）は、
    前記系統電圧（ＶS）が一瞬でも瞬低検出しきい値（ＶSET）以下になったら、前記第３のゲイン信号（ｇ２３）を前記所定値よりも大きな値（ｎ）に増加させた後、前記所定値まで減少させる構成としたことを特徴とする瞬低補償装置。
  6. 請求項４又は５に記載する瞬低補償装置において、
    前記制御シーケンサ（１０５）は、
    前記系統電圧（ＶS）が瞬低検出しきい値（ＶSET）以下になり、且つ、この瞬低検出しきい値（ＶSET）以下の状態が瞬低監視時間（ＴDET）の間継続したら、前記第１のゲイン信号（ｇ２１）を前記所定値から０にランプ状に減少させる一方、前記第２のゲイン信号（ｇ２２）を０から所定値にランプ状に増加させる構成としたことを特徴とする瞬低補償装置。
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