JP5218593B2 - ELECTRO-OPTICAL DEVICE AND ELECTRONIC DEVICE HAVING THE SAME - Google Patents
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Description
本発明は、例えば素子基板上に周辺駆動回路が作り込まれてなる駆動回路内蔵型の液晶装置等の電気光学装置及該電気光学装置を具備してなる電子機器の技術分野に属する。 The present invention belongs to a technical field of an electro-optical device such as a liquid crystal device having a built-in driving circuit in which a peripheral driving circuit is formed on an element substrate, and an electronic apparatus including the electro-optical device.
この種の液晶装置等の電気光学装置では、その画像表示領域に、画像表示用に駆動される複数の画素部がマトリクス状に配列されている。各画素部には、例えば、画素電極と各画素電極をスイッチング制御する薄膜トランジスタ(Thin Film Transistor;以下、適宜「TFT」という。)とが配置されており、縦横に相隣接する画素電極間の間隙に沿って走査線、データ線、容量線等の配線が設けられている。特に、駆動回路内蔵型の場合には、走査線やデータ線を駆動するための走査線駆動回路やデータ線駆動回路が、同一素子基板上における周辺領域に作り込まれている。このため、通常は、素子基板の一辺に沿って配列された複数の外部回路接続端子から周辺駆動回路に至る、電源信号線、クロック信号線、画像信号線、制御信号線等の各種配線が、周辺領域内に平面レイアウトされている。 In an electro-optical device such as this type of liquid crystal device, a plurality of pixel portions driven for image display are arranged in a matrix in the image display region. In each pixel portion, for example, a pixel electrode and a thin film transistor (hereinafter, referred to as “TFT” as appropriate) for controlling switching of each pixel electrode are arranged, and a gap between adjacent pixel electrodes vertically and horizontally is arranged. A wiring such as a scanning line, a data line, and a capacitor line is provided along the line. In particular, in the case of a built-in driving circuit, a scanning line driving circuit and a data line driving circuit for driving a scanning line and a data line are formed in a peripheral region on the same element substrate. Therefore, usually, various wirings such as a power signal line, a clock signal line, an image signal line, and a control signal line from a plurality of external circuit connection terminals arranged along one side of the element substrate to the peripheral drive circuit are provided. A planar layout is provided in the peripheral area.
ここで、電気光学装置或いは素子基板の小型化の要請に沿って、限られた周辺領域内に外部回路接続端子から周辺回路に至る多数本の各種配線が収まるように、或いは限られた周辺領域内で近接配置される各種配線間における相互ノイズが低減されるように、当該各種配線の平面レイアウトを工夫する技術も提案されている(特許文献1及び2参照)。
Here, in accordance with the demand for miniaturization of the electro-optical device or the element substrate, a large number of various wirings from the external circuit connection terminal to the peripheral circuit are accommodated in the limited peripheral region, or the limited peripheral region There has also been proposed a technique for devising a planar layout of various wirings so as to reduce mutual noise between various wirings arranged close to each other (see
この種の電気光学装置では、装置或いは素子基板の小型化を図りつつも、駆動周波数向上や精細度向上による画像の高品位化の要請は、実践上極めて強い。 In this type of electro-optical device, there is an extremely strong demand in practice for improving the image quality by improving the driving frequency and the definition while reducing the size of the device or the element substrate.
しかしながら、上述した従来の周辺領域に各種配線を設ける技術によれば、限られた周辺領域内には、複数の外部回路接続端子に一端が夫々接続された複数の配線(本願明細書では適宜「主配線」と称する)が存在している。しかも主配線の本数或いは外部回路接続端子の個数は、駆動方式の複雑高度化に伴い増大傾向にある。このため、少なくとも何本かの主配線については、その他端が周辺駆動回路や上下導通端子に至る途中で、他の主配線と交差せざるを得ない。この交差する個所では、素子基板上に構築された積層構造において当該少なくとも一つの主配線を構成する導電膜よりも下側又上側に積層された他の導電膜からなる中継配線部分を経由しなければならない。そして、通常例えばアルミニウム等の素子基板上に構築された積層構造中で最も低抵抗の導電膜から主配線は形成されることに鑑みれば、このように他の導電膜から、即ち最も低抵抗ではない導電膜から中継配線部分を形成することは、主配線における配線抵抗の増大を顕著に招くという技術的問題点がある。そして、係る主配線における配線抵抗の増大は、その主配線の用途に応じて各種の画質低下を招きかねない。 However, according to the technique of providing various wirings in the conventional peripheral region described above, a plurality of wirings each having one end connected to a plurality of external circuit connection terminals (referred to as “ Referred to as "main wiring"). Moreover, the number of main wirings or the number of external circuit connection terminals tends to increase as the driving system becomes more complex. For this reason, at least some of the main wirings have to cross other main wirings while the other ends reach the peripheral drive circuit and the vertical conduction terminals. At the crossing point, in the laminated structure constructed on the element substrate, a relay wiring portion made of another conductive film laminated below or above the conductive film constituting the at least one main wiring must be passed. I must. In view of the fact that the main wiring is usually formed from the conductive film having the lowest resistance in the laminated structure constructed on the element substrate such as aluminum, in this way, from the other conductive film, that is, the lowest resistance. There is a technical problem that forming the relay wiring portion from a non-conductive film significantly increases the wiring resistance in the main wiring. An increase in wiring resistance in the main wiring may cause various image quality degradations depending on the use of the main wiring.
このように周辺領域を狭めることによる装置の小型化と画素ピッチ或いは配線ピッチの微細化による画質向上とを両立させることは、実践上極めて困難である。加えて、上述の如き中継配線部分を作ると、接触抵抗やコンタクトホール抵抗による抵抗増加、更に素子基板上における積層構造及び製造プロセスの複雑化を招き、最終的に装置歩留まりの低下や信頼性の低下を招きかねないという技術的問題点もある。 Thus, it is extremely difficult in practice to achieve both the downsizing of the device by narrowing the peripheral region and the improvement of the image quality by miniaturization of the pixel pitch or the wiring pitch. In addition, if the relay wiring portion as described above is made, the resistance increases due to contact resistance and contact hole resistance, and further, the laminated structure on the element substrate and the manufacturing process become complicated. There is also a technical problem that can lead to a decline.
本発明は、例えば上記問題点に鑑みてなされたものであり、主配線を効率的に低抵抗化できると共に主配線間における信号の相互干渉を抑制でき、これらにより高品位な画像表示が可能である電気光学装置及びこのような電気光学装置を具備する電子機器を提供することを課題とする。 The present invention has been made in view of the above problems, for example, and can reduce the resistance of the main wiring efficiently and suppress the mutual interference of signals between the main wiring, thereby enabling high-quality image display. An object is to provide an electro-optical device and an electronic apparatus including the electro-optical device.
本発明の電気光学装置は上記課題を解決するために、素子基板と、該素子基板とシール材を介して貼り合わされた対向基板と、前記シール材の内側に画像表示領域を囲むように設けられた額縁遮光膜と、前記画像表示領域の画素部に設けられた画素電極及び該画素電極と対向する対向電極と、前記素子基板の第1辺に沿って第1方向に配列された複数の外部回路接続端子と、前記複数の外部回路接続端子と前記画像表示領域との間にデータ線駆動回路と、前記素子基板の第1辺と交差する第2辺に沿って配置され、前記額縁遮光膜と重なるように配置された走査線駆動回路と、前記複数の外部回路接続端子のうちの第1外部回路接続端子と接続され、前記対向電極に対向電極電位を供給する対向電極電位線と、前記複数の外部回路接続端子のうちの第2外部回路接続端子と前記走査線駆動回路とを接続する走査線駆動回路用配線と、前記複数の外部回路接続端子のうちの第3外部回路接続端子から入力される画像信号を供給する画像信号線とを備え、前記対向電極電位線、前記走査線駆動回路用配線及び前記画像信号線は、それぞれ前記データ線駆動回路と前記素子基板の第1辺との間を前記第1方向に延在すると共に、前記データ線駆動回路と前記素子基板の第2辺との間を前記第1方向と交差する第2方向に延在し、前記対向電極電位線は、前記走査線駆動回路用配線よりも前記素子基板の縁側に配置され、前記走査線駆動回路用配線は、前記対向電極電位線と前記画像信号線との間に配置されている。
また、前記複数の外部回路接続端子のうちの第4外部回路接続端子と前記データ線駆動回路とを接続するデータ線駆動回路用配線とを備え、前記画像信号線は、前記走査線駆動回路用配線と前記データ線駆動回路用配線との間に配置されている。
また、前記第1外部回路接続端子は、前記第2外部回路接続端子よりも前記素子基板の第2辺側に配置されている。
また、前記複数の外部回路接続端子と前記画像表示領域との間に、前記画素部に映像信号を供給するためのデータ線駆動回路と、前記複数の外部回路接続端子のうちの第3外部回路接続端子と前記データ線駆動回路とを接続するデータ線駆動回路用配線とを備え、前記第2外部回路接続端子は、前記第1外部回路接続端子と前記第3外部回路接続端子との間に配置されている。
また、前記走査線駆動回路用配線は、クロック信号及びその反転信号を夫々供給すると共に前記対向電極電位線と交差しない一対のクロック信号線を含む。
また、前記走査線駆動回路用配線は、クロック信号及びその反転信号を供給するための一対のクロック信号線と、電源信号を供給するための電源配線とを含み、前記一対のクロック信号線と前記電源配線とは交差しない。
また、前記対向電極電位線及び走査線駆動回路用配線は、相互に交差することを避けて蛇行するように平面レイアウトされている。
また、前記対向電極電位線及び走査線駆動回路用配線は少なくとも部分的に、別層に形成された他の導電膜からなる冗長配線を含む。
In order to solve the above-described problems, an electro-optical device according to the present invention is provided so as to surround an element substrate, a counter substrate bonded to the element substrate via a sealing material, and an image display region inside the sealing material. A frame light shielding film, a pixel electrode provided in a pixel portion of the image display region, a counter electrode facing the pixel electrode, and a plurality of externals arranged in a first direction along a first side of the element substrate The frame light shielding film is disposed along a circuit connection terminal, a plurality of external circuit connection terminals, and a data line driving circuit between the plurality of external circuit connection terminals and the image display region , along a second side intersecting with the first side of the element substrate. A scanning line driving circuit disposed so as to overlap, a counter electrode potential line connected to a first external circuit connection terminal of the plurality of external circuit connection terminals and supplying a counter electrode potential to the counter electrode, Multiple external circuit connection terminals And supplies a scan line driver circuit wiring connected to the second external circuit connection terminals and said scanning line driving circuit Chino, an image signal input from the third external circuit connection terminals of the plurality of external circuit connection terminals The counter electrode potential line, the scanning line driving circuit wiring, and the image signal line in the first direction between the data line driving circuit and the first side of the element substrate, respectively. And extending between the data line driving circuit and the second side of the element substrate in a second direction intersecting the first direction, and the counter electrode potential line is used for the scanning line driving circuit. The scanning line driving circuit wiring is disposed between the counter electrode potential line and the image signal line .
And a data line driving circuit wiring for connecting a fourth external circuit connecting terminal of the plurality of external circuit connecting terminals and the data line driving circuit, wherein the image signal line is for the scanning line driving circuit. The wiring is arranged between the wiring and the data line driving circuit wiring.
The first external circuit connection terminal is disposed closer to the second side of the element substrate than the second external circuit connection terminal.
A data line driving circuit for supplying a video signal to the pixel portion between the plurality of external circuit connection terminals and the image display region; and a third external circuit of the plurality of external circuit connection terminals. A data line driving circuit wiring connecting the connection terminal and the data line driving circuit, wherein the second external circuit connecting terminal is between the first external circuit connecting terminal and the third external circuit connecting terminal. Has been placed.
The scanning line driving circuit wiring includes a pair of clock signal lines that supply a clock signal and an inverted signal thereof and do not cross the counter electrode potential line.
The scanning line driving circuit wiring includes a pair of clock signal lines for supplying a clock signal and an inverted signal thereof, and a power supply wiring for supplying a power signal, and the pair of clock signal lines, Do not cross the power supply wiring.
The counter electrode potential line and the scanning line driving circuit wiring are laid out in a plane so as to meander while avoiding crossing each other.
The counter electrode potential line and the scanning line driving circuit wiring at least partially include a redundant wiring made of another conductive film formed in another layer.
本発明の電気光学装置によれば、その動作時には、外部回路接続端子及びこれに一端が接続された主配線を介して、例えば画像信号、クロック信号、その反転信号、電源信号、制御信号等の各種電気信号が夫々、主配線の他端に接続された周辺駆動回路に供給される。或いは、外部回路接続端子及びこれに一端が接続された主配線を介して例えば、対向電極電位が、周辺領域に設けられた上下導通端子に供給され、更に該上下導通材を介して対向基板側に設けられた対向電極へと供給される。このような主配線は例えば、走査線駆動回路、データ線駆動回路等である周辺駆動回路によって、上述の如く供給される各種電気信号に基づいて走査線及びデータ線が駆動されることで、所定方式による画像表示が行われる。例えば、複数の画素部がアクティブマトリクス駆動される。 According to the electro-optical device of the present invention, during the operation, for example, an image signal, a clock signal, an inverted signal thereof, a power supply signal, a control signal, etc. are connected via the external circuit connection terminal and the main wiring connected to one end thereof. Various electrical signals are respectively supplied to the peripheral drive circuits connected to the other end of the main wiring. Alternatively, for example, the counter electrode potential is supplied to the vertical conduction terminal provided in the peripheral region through the external circuit connection terminal and the main wiring connected to one end thereof, and the counter substrate side is further provided through the vertical conduction material. To the counter electrode provided in Such a main wiring is, for example, driven by a peripheral driving circuit such as a scanning line driving circuit, a data line driving circuit, etc., by driving the scanning line and the data line based on the various electric signals supplied as described above. An image is displayed by the method. For example, a plurality of pixel portions are driven in an active matrix.
ここで本発明の電気光学装置では特に、複数の主配線は、同一導電膜から形成されていると共に相互に交差しないように周辺領域に平面レイアウトされている。このため、導電性に優れた導電膜を、素子基板上に構築される積層構造中に含めておき、上述した同一導電膜として採用すれば、或いは、素子基板上に構築される積層構造中で最も導電性に優れた導電膜を上述の同一導電膜として採用すれば、複数の主配線を導電性に優れた配線として構築できる。更に、主配線の本数或いは外部回路接続端子の個数が、駆動方式の複雑高度化に伴い増大しても、複数の主配線は相互に交差しないように平面レイアウトされているので、交差する個所で中継配線部分を経由させる必要性はない。そして、通常例えばアルミニウム等の素子基板上に構築された積層構造中で最も低抵抗の導電膜から主配線を形成すれば、これよりも低抵抗ではない積層構造中の他の導電膜から形成された中継配線部分を利用する場合と比較して、主配線における配線抵抗を顕著に低減できる。従って、主配線の配線抵抗の増加に起因した各種の画質低下を効果的に未然防止できる。言い換えれば、周辺領域を狭めての装置の小型化と、画素ピッチ或いは配線ピッチの微細化による画質向上とを、両立させることが可能となる。 Here, particularly in the electro-optical device of the present invention, the plurality of main wirings are formed of the same conductive film and are planarly laid out in the peripheral region so as not to cross each other. For this reason, if the conductive film excellent in conductivity is included in the laminated structure constructed on the element substrate and adopted as the same conductive film as described above, or in the laminated structure constructed on the element substrate. If the conductive film having the highest conductivity is employed as the above-described same conductive film, a plurality of main wirings can be constructed as wirings having excellent conductivity. Furthermore, even if the number of main wirings or the number of external circuit connection terminals increases as the drive system becomes more sophisticated, the plurality of main wirings are laid out in a plane so as not to cross each other. There is no need to route through the relay wiring part. If the main wiring is formed from the conductive film having the lowest resistance in the laminated structure constructed on the element substrate such as aluminum, it is usually formed from the other conductive film in the laminated structure that is not lower in resistance. Compared with the case where the relay wiring portion is used, the wiring resistance in the main wiring can be significantly reduced. Therefore, various kinds of image quality deterioration due to an increase in the wiring resistance of the main wiring can be effectively prevented. In other words, it is possible to achieve both the downsizing of the device by narrowing the peripheral area and the improvement of the image quality by the miniaturization of the pixel pitch or the wiring pitch.
加えて、上述の如く主配線中に中継配線部分を作らないので済むので、主配線における接触抵抗やコンタクトホール抵抗による抵抗増加を回避でき、更に素子基板上における積層構造及び製造プロセスを単純化できる。従って、最終的に装置歩留まりの低下や信頼性の向上が可能となる。しかも、例えば二つの主配線が薄い層間絶縁膜を介して交差する場合に見られるような該二つの主配線間における二種類の電気信号の相互干渉を、複数の主配線を相互に交差しないように平面レイアウトすることで顕著に低減することも可能となる。 In addition, since it is not necessary to make a relay wiring portion in the main wiring as described above, an increase in resistance due to contact resistance or contact hole resistance in the main wiring can be avoided, and further, the laminated structure on the element substrate and the manufacturing process can be simplified. . Therefore, it is possible to ultimately reduce the device yield and improve the reliability. In addition, mutual interference of two types of electrical signals between the two main wirings, such as that seen when two main wirings cross through a thin interlayer insulating film, is prevented from crossing a plurality of main wirings. In addition, it is possible to reduce significantly by performing a planar layout.
以上の結果、本発明の電気光学装置によれば、主配線を効率的に低抵抗化できると共に主配線間における信号の相互干渉を抑制でき、これらにより高品位な画像表示が可能となる。 As a result, according to the electro-optical device of the present invention, the resistance of the main wiring can be efficiently reduced and the mutual interference of signals between the main wirings can be suppressed, thereby enabling high-quality image display.
本発明の電気光学装置の一態様では、前記周辺駆動回路の内部配線、前記周辺駆動回路から前記画素部に向けて引き出された引出配線、及び前記主配線から分岐した分岐配線のうち少なくとも一つを含んでなる副配線は、その第1部分において前記同一導電膜とは異なる他の導電膜から形成されて前記主配線と層間絶縁膜を介して交差するように且つその第2部分において前記同一導電膜から形成されて前記主配線と交差しないように前記周辺領域内に平面レイアウトされている。 In one aspect of the electro-optical device of the present invention, at least one of the internal wiring of the peripheral driving circuit, the leading wiring drawn out from the peripheral driving circuit toward the pixel portion, and the branch wiring branched from the main wiring. Is formed of another conductive film different from the same conductive film in the first portion, and crosses the main wiring through the interlayer insulating film, and the same in the second portion. A planar layout is formed in the peripheral region so as to be formed of a conductive film so as not to cross the main wiring.
この態様によれば、周辺領域には、内部配線、引出配線、分岐配線等の副配線が設けられている。これらのうち、周辺駆動回路の内部配線は、周辺駆動回路内の例えばシフトレジスタを構成する複数配列された回路間をつなぐ配線である。 According to this aspect, sub wiring such as internal wiring, lead-out wiring, and branch wiring is provided in the peripheral region. Among these, the internal wiring of the peripheral drive circuit is a wiring that connects between a plurality of arranged circuits constituting, for example, a shift register in the peripheral drive circuit.
引出配線は、走査線、データ線、容量線等を画像表示領域から周辺領域へ引き出すための配線である。分岐配線は、例えば電源信号やクロック信号など、周辺駆動回路の複数箇所で共通に使用する各種電気信号を供給するための配線である。 The lead-out wiring is a wiring for drawing out a scanning line, a data line, a capacitor line, and the like from the image display area to the peripheral area. The branch wiring is a wiring for supplying various electric signals that are commonly used in a plurality of locations of the peripheral drive circuit, such as a power supply signal and a clock signal.
このような副配線は、その第1部において、例えば最も導電性に優れた導電膜に対して層間絶縁膜を介して積層された二番目、三番目等に導電性に優れた金属膜或いは導電性ポリシリコン膜等からなり、主配線と交するように平面レイアウトされている。更に、このような副配線は、その第2部において、例えば主配線と同様に最も導電性に優れた導電膜からなり、主配線と交しないように平面レイアウトされている。従って、副配線についても主配線と抵触しない限りにおいて、その導電性を向上させることが可能である。 Such a sub-wiring is, for example, a metal film or a conductive material that has a second conductive property, a second conductive property, a third conductive property, or the like that is laminated with an interlayer insulating film on the conductive material having the highest conductivity. Made of a conductive polysilicon film and the like, and is laid out in a plane so as to intersect with the main wiring. Further, in the second part, such a sub-wiring is made of a conductive film having the highest conductivity like the main wiring, for example, and is planarly laid out so as not to cross the main wiring. Therefore, the conductivity of the sub-wiring can be improved as long as it does not conflict with the main wiring.
この態様では、前記第1部分及び前記第2部分の間は、前記層間絶縁膜に開孔されたコンタクトホールを介して電気的に接続されてもよい。 In this aspect, the first portion and the second portion may be electrically connected via a contact hole opened in the interlayer insulating film.
このように構成すれば、副配線は、主配線を避けるようにコンタクトホールを介して交差して延びる、第1部分及び第2部分を含んでなる1本の配線として機能し得る。尚、コンタクトホール以外の方式で、これら第1部分及び第2部分の間を接続してもよい。 If comprised in this way, a subwiring can function as one wiring which cross | intersects through a contact hole so that a main wiring may be avoided, and includes the 1st part and the 2nd part. In addition, you may connect between these 1st parts and 2nd parts by systems other than a contact hole.
本発明の電気光学装置の他の態様では、前記素子基板に対向配置された対向基板上における前記周辺領域に対向電極を更に備え、前記素子基板上における前記周辺領域に、前記複数の主配線のうちの少なくとも一つである前記対向電極に対向電極電位を供給するための対向電極電位線と前記対向電極との間における上下導通をとるための上下導通端子を更に備えており、前記対向電極電位線は、前記周辺領域において、前記複数の主配線中で前記素子基板の縁寄りに位置し、前記周辺駆動回路は、前記周辺領域において、前記上下導通端子及び前記対向電極電位線よりも前記素子基板の中央寄りに位置する。 In another aspect of the electro-optical device according to the aspect of the invention, the peripheral region on the counter substrate disposed to face the element substrate may further include a counter electrode, and the plurality of main wirings may be provided in the peripheral region on the element substrate. A counter electrode potential line for supplying a counter electrode potential to at least one of the counter electrodes, and a vertical conduction terminal for establishing vertical conduction between the counter electrode and the counter electrode potential. The line is located near the edge of the element substrate in the plurality of main wirings in the peripheral region, and the peripheral drive circuit is located in the peripheral region more than the vertical conduction terminal and the counter electrode potential line in the peripheral region. Located near the center of the board.
この態様によれば、その動作時には、外部回路接続端子及びこれに一端が接続された主配線を介して例えば、対向電極電位が、周辺領域に設けられた上下導通端子に供給され、更に該上下導通材を介して対向基板側に設けられた対向電極へと供給される。これにより、対向電極と、例えば画素部に設けられた画素電極との間で縦電界を発生させることで、例えば両基板間に挟持された液晶等の電気光学物質を駆動できる。ここで特に、周辺領域において、対向電極電位線は、複数の主配線中で素子基板の縁寄りに位置する。例えば、対向電極電位線は外部接続端子から素子基板の縁に沿って延びる。これに対して、周辺駆動回路は上下導通端子及び対向電極電位線よりも素子基板の中央寄りに位置するので、対向電極電位線を除く主配線と対向電極電位線とが交差しない平面レイアウトが比較的簡単に得られる。 According to this aspect, during the operation, for example, the counter electrode potential is supplied to the vertical conduction terminal provided in the peripheral region via the external circuit connection terminal and the main wiring having one end connected to the external circuit connection terminal. It is supplied to a counter electrode provided on the counter substrate side through a conductive material. Thus, by generating a vertical electric field between the counter electrode and, for example, a pixel electrode provided in the pixel portion, an electro-optical material such as liquid crystal sandwiched between both substrates can be driven. In particular, in the peripheral region, the counter electrode potential line is located near the edge of the element substrate in the plurality of main wirings. For example, the counter electrode potential line extends from the external connection terminal along the edge of the element substrate. On the other hand, since the peripheral drive circuit is located closer to the center of the element substrate than the vertical conduction terminal and the counter electrode potential line, the planar layout in which the main wiring excluding the counter electrode potential line and the counter electrode potential line do not intersect is compared. Can be obtained easily.
尚、好ましくは、対向電極電位線は、周辺領域において、複数の主配線中で最も素子基板の縁寄りに位置する。これにより、対向電極電位線を除く全ての主配線と対向電極電位線とが交差しない平面レイアウトが比較的簡単に得られる。 Preferably, the counter electrode potential line is located closest to the edge of the element substrate among the plurality of main wirings in the peripheral region. As a result, a planar layout in which all the main wirings except the counter electrode potential lines do not intersect with the counter electrode potential lines can be obtained relatively easily.
この態様では、前記複数の外部回路接続端子は、前記素子基板の一辺に沿って配列されており、前記複数の外部回路接続端子のうち前記対向電極電位線の一端が接続される外部回路接続端子は、前記複数の外部回路接続端子の配列中で、端寄りに位置するように構成してもよい。 In this aspect, the plurality of external circuit connection terminals are arranged along one side of the element substrate, and one of the plurality of external circuit connection terminals is connected to one end of the counter electrode potential line. May be configured to be positioned closer to the end in the array of the plurality of external circuit connection terminals.
このように構成すれば、周辺領域において、対向電極電位線は、縁寄りの外部回路接続端子から延びて、素子基板の縁寄りに位置する。従って、対向電極電位線を除く主配線と対向電極電位線とが交差しない平面レイアウトが非常に簡単に得られる。 With this configuration, in the peripheral region, the counter electrode potential line extends from the external circuit connection terminal near the edge and is positioned near the edge of the element substrate. Therefore, a planar layout in which the main wiring excluding the counter electrode potential line and the counter electrode potential line do not intersect can be obtained very easily.
尚、好ましくは、対向電極電位線の一端が接続される外部回路接続端子は、周辺領域において、複数の外部回路接続端子の配列中で最も端に位置する。例えば、複数の外部回路接続端子が配列された辺から見て、右端の外部回路接続端子には、素子基板の右縁に沿って延びる対向電極電位線の先端が接続され、例えば、左端の外部回路接続端子には、素子基板の左縁に沿って延びる対向電極電位線の先端が接続される。これにより、外部回路接続端子の付近の周辺領域においても、対向電極電位線を除く全ての主配線と対向電極電位線とが交差しない平面レイアウトが比較的簡単に得られる。 Preferably, the external circuit connection terminal to which one end of the counter electrode potential line is connected is located at the end in the array of the plurality of external circuit connection terminals in the peripheral region. For example, when viewed from the side where a plurality of external circuit connection terminals are arranged, the tip of the counter electrode potential line extending along the right edge of the element substrate is connected to the rightmost external circuit connection terminal. A tip of a counter electrode potential line extending along the left edge of the element substrate is connected to the circuit connection terminal. As a result, even in the peripheral region in the vicinity of the external circuit connection terminal, a planar layout in which all the main wirings except the counter electrode potential line do not intersect with the counter electrode potential line can be obtained relatively easily.
或いは本発明の電気光学装置の他の態様では、前記素子基板に対向配置された対向基板上における前記周辺領域に対向電極を更に備え、前記素子基板上における前記周辺領域に、前記複数の主配線のうちの少なくとも一つである前記対向電極に対向電極電位を供給するための対向電極電位線と前記対向電極との間における上下導通をとるための上下導通端子を更に備えており、前記対向電極電位線は、前記周辺領域において、前記対向電極電位線を除く一又は複数の主配線よりも前記素子基板の縁寄りに位置し、前記対向電極電位線を除く他の一又は複数の主配線よりも前記素子基板の中央寄りに位置し、前記周辺駆動回路の一部は、前記周辺領域において、前記上下導通端子及び前記対向電極電位線よりも前記素子基板の中央寄りに部分的に位置し、前記周辺駆動回路の他部は、前記周辺領域において、前記上下導通端子及び前記対向電極電位線よりも前記素子基板の縁寄りに部分的に位置する。 Alternatively, in another aspect of the electro-optical device of the present invention, the peripheral region on the counter substrate disposed to face the element substrate is further provided with a counter electrode, and the plurality of main wirings are provided in the peripheral region on the element substrate. A counter electrode potential line for supplying a counter electrode potential to the counter electrode which is at least one of the counter electrode, and a vertical conduction terminal for establishing vertical conduction between the counter electrode, and the counter electrode In the peripheral region, the potential line is located closer to the edge of the element substrate than the one or more main wirings excluding the counter electrode potential line, and from one or more main wirings other than the counter electrode potential line Is located near the center of the element substrate, and a part of the peripheral drive circuit is partially closer to the center of the element substrate than the vertical conduction terminal and the counter electrode potential line in the peripheral region. Position, and the other portion of the peripheral driving circuit, in the peripheral region, partially located in the vertical conduction terminal and edge nearer the counter electrode potential line the element substrate than.
この態様によれば、その動作時には、外部回路接続端子及びこれに一端が接続された主配線を介して例えば、対向電極電位が、周辺領域に設けられた上下導通端子に供給され、更に該上下導通材を介して対向基板側に設けられた対向電極へと供給される。ここで特に、周辺領域において、対向電極電位線は、対向電極電位線を除く一又は複数の主配線よりも素子基板の縁寄りに位置する。他方、周辺領域において、対向電極電位線は、対向電極電位線を除く他の一又は複数の主配線よりも素子基板の中央寄りに位置する。従って、対向電極電位線を除く主配線と対向電極電位線とが交差しない平面レイアウトが比較的簡単に得られる。 According to this aspect, during the operation, for example, the counter electrode potential is supplied to the vertical conduction terminal provided in the peripheral region via the external circuit connection terminal and the main wiring having one end connected to the external circuit connection terminal. It is supplied to a counter electrode provided on the counter substrate side through a conductive material. Here, in particular, in the peripheral region, the counter electrode potential line is located closer to the edge of the element substrate than one or a plurality of main wirings excluding the counter electrode potential line. On the other hand, in the peripheral region, the counter electrode potential line is located closer to the center of the element substrate than one or more main wirings other than the counter electrode potential line. Therefore, a planar layout in which the main wiring excluding the counter electrode potential line and the counter electrode potential line do not intersect can be obtained relatively easily.
この態様では、前記複数の外部回路接続端子は、前記素子基板の一辺に沿って配列されており、前記複数の外部回路接続端子のうち、対向電極電位線を除く他の一又は複数の主配線の一端が接続される外部回路接続端子は、前記複数の外部回路接続端子の配列中で、端寄りに位置するように構成してもよい。 In this aspect, the plurality of external circuit connection terminals are arranged along one side of the element substrate, and one or more main wirings other than the counter electrode potential line among the plurality of external circuit connection terminals. The external circuit connection terminal to which one end of the external circuit connection terminal is connected may be positioned closer to the end in the array of the plurality of external circuit connection terminals.
このように構成すれば、周辺領域において、対向電極電位線を除く他の一又は複数の主配線は、縁寄りの外部回路接続端子から延びて、素子基板の縁寄りに位置する。他方、対向電極電位線を除く一又は複数の主配線は、中央寄りの外部回路接続端子から延びて、素子基板の中央寄りに位置する。従って、対向電極電位線を除く主配線と対向電極電位線とが交差しない平面レイアウトが簡単に得られる。 With this configuration, in the peripheral region, the one or more main wirings other than the counter electrode potential line extend from the external circuit connection terminal near the edge and are located near the edge of the element substrate. On the other hand, one or a plurality of main wirings excluding the counter electrode potential line extends from the external circuit connection terminal closer to the center and is positioned closer to the center of the element substrate. Accordingly, a planar layout in which the main wiring excluding the counter electrode potential line and the counter electrode potential line do not intersect can be easily obtained.
上述した対向電極を備えた各種態様では、前記複数の主配線は、前記電気信号としてクロック信号及びその反転信号を夫々供給すると共に前記対向電極電位線と交差しない一対のクロック信号線を含むように構成してもよい。 In the various aspects including the counter electrode described above, the plurality of main wirings include a pair of clock signal lines that respectively supply a clock signal and its inverted signal as the electric signal and do not cross the counter electrode potential line. It may be configured.
このように構成すれば、仮に交差させると相互干渉が顕著であるクロック信号線と対向電極電位線とが、交差していないので、クロック信号の電位が対向電極電位の変動に応じて変動したり、対向電極電位がクロック信号の電位の変動に応じて変動することを効果的に回避できる。これらにより、高品位の画像表示画可能となる。 If configured in this manner, the clock signal line and the counter electrode potential line, where mutual interference is remarkable if they cross each other, do not cross each other, so that the potential of the clock signal fluctuates according to the fluctuation of the counter electrode potential. Thus, it is possible to effectively avoid the counter electrode potential from fluctuating according to the fluctuation of the potential of the clock signal. As a result, a high-quality image display image becomes possible.
本発明の電気光学装置の他の態様では、前記複数の主配線は、前記電気信号としてクロック信号及びその反転信号を供給するための一対のクロック信号線と、前記電気信号として電源信号を供給するための電源配線とを含み、前記一対の信号線と前記電源配線とは交差しない。 In another aspect of the electro-optical device of the present invention, the plurality of main wirings supply a pair of clock signal lines for supplying a clock signal and its inverted signal as the electric signal, and a power signal as the electric signal. The pair of signal lines and the power supply wiring do not cross each other.
この態様によれば、仮に交差させると相互干渉が顕著であるクロック信号線と電源配線とが、交差していないので、クロック信号の電位が電源信号の電位の変動に応じて変動したり、電源信号の電位がクロック信号の電位の変動に応じて変動することを効果的に回避できる。これらにより、高品位の画像表示画可能となる。 According to this aspect, since the clock signal line and the power supply wiring, where the mutual interference is conspicuous if crossed, do not cross, the potential of the clock signal varies according to the variation of the potential of the power signal, It can be effectively avoided that the potential of the signal fluctuates according to the fluctuation of the potential of the clock signal. As a result, a high-quality image display image becomes possible.
本発明の電気光学装置の他の態様では、前記複数の主配線は、相互に交差することを避けて蛇行するように平面レイアウトされている。 In another aspect of the electro-optical device of the present invention, the plurality of main wirings are laid out in a plane so as to meander while avoiding crossing each other.
この態様によれば、主配線については蛇行することで、その配線長が長くなることを犠牲にしつつ、主配線が交差する事態を避ける。ここで主配線を構成する同一導電膜の抵抗を低くすることで、配線長に応じた配線抵抗は、低く抑えることが可能であり、他方、交差する際に必要な中継配線を利用しないことによる利益を享受できる。 According to this aspect, the meandering of the main wiring avoids a situation in which the main wiring intersects while sacrificing an increase in the wiring length. Here, by reducing the resistance of the same conductive film constituting the main wiring, the wiring resistance according to the wiring length can be kept low, and on the other hand, by not using the relay wiring necessary for crossing You can enjoy the benefits.
尚、この態様では好ましくは、数学的或いは幾何学的に、交差個所が極力減るように平面レイアウトし、蛇行してでも交差個所を少なくする。他方で、上述の副配線については、交差してもよいとすることで、配線ピッチを高めつつ且つ主配線についての交差を避けつつ、主配線及び副配線を周辺領域に平面レイアウトできる。 In this aspect, it is preferable to mathematically or geometrically arrange the plane so as to reduce the number of intersections as much as possible, and reduce the number of intersections even if meandering. On the other hand, the above-described sub-wirings may cross each other, so that the main wiring and the sub-wiring can be planarly laid out in the peripheral region while increasing the wiring pitch and avoiding the crossing of the main wiring.
本発明の電気光学装置の他の態様では、前記複数の主配線は少なくとも部分的に、前記同一導電膜と別層に形成された他の導電膜からなる冗長配線を含む。 In another aspect of the electro-optical device according to the aspect of the invention, the plurality of main wirings include at least partially a redundant wiring made of another conductive film formed in a different layer from the same conductive film.
この態様によれば、主配線は、同一導電膜からなる配線部に加えてこれと別層に形成された他の導電膜からなる冗長配線を含むという冗長構造の採用によって、主配線の配線抵抗を、より一層低めることが可能となる。加えて、冗長構造をなす二つの配線部分のうち一方が仮に断線しても、配線としての機能を果たし得る可能性が残るので、当該電気光学装置における信頼性を向上させることも可能である。 According to this aspect, by adopting a redundant structure in which the main wiring includes a redundant wiring made of another conductive film formed in a layer different from the wiring portion made of the same conductive film, the wiring resistance of the main wiring is increased. Can be further reduced. In addition, even if one of the two wiring portions forming the redundant structure is disconnected, there is a possibility that the wiring function can be achieved, so that the reliability of the electro-optical device can be improved.
また、本発明の電気光学装置は、素子基板上における画像表示領域に備えた複数の画素部と、前記素子基板上における前記画像表示領域の周辺に位置する周辺領域に、複数の外部回路接続端子と、走査線駆動回路と、データ線駆動回路と、前記外部回路接続端子に一端が接続され他端が前記走査線駆動回路に接続される走査線駆動回路用配線と、前記外部回路接続端子に一端が接続され他端が前記データ線駆動回路に接続されるデータ線駆動回路用配線と、前記外部回路接続端子に一端が接続され前記複数の画素部の画像信号を供給するための画像信号配線とを備え、前記走査線駆動回路用配線と、前記データ線駆動回路用配線と、前記画像信号配線は、相互に交差しないように前記周辺領域内に平面レイアウトされている。 The electro-optical device of the present invention includes a plurality of external circuit connection terminals in a plurality of pixel units provided in an image display area on an element substrate and a peripheral area positioned around the image display area on the element substrate. A scanning line driving circuit, a data line driving circuit, a scanning line driving circuit wiring having one end connected to the external circuit connecting terminal and the other end connected to the scanning line driving circuit, and the external circuit connecting terminal. A data line driving circuit wiring having one end connected and the other end connected to the data line driving circuit, and an image signal wiring connected to one end of the external circuit connection terminal to supply image signals of the plurality of pixel portions The scanning line driving circuit wiring, the data line driving circuit wiring, and the image signal wiring are planarly laid out in the peripheral region so as not to cross each other.
また、本発明の電気光学装置の一態様では、前記画像信号配線は、前記走査線駆動回路用配線と前記データ線駆動回路用配線との間に配置されるとよい。 In the electro-optical device according to the aspect of the invention, it is preferable that the image signal wiring is disposed between the scanning line driving circuit wiring and the data line driving circuit wiring.
また、本発明の電気光学装置の他の態様では、更に、前記素子基板に対向配置された対向基板上における前記周辺領域に対向電極と、前記外部回路接続端子に一端が接続され他端が前記対向電極に対向電位を供給するための対向電極電位線とを備え、前記対向電極電位線は、前記走査線駆動回路用配線を囲むように配置されるとよい。 In the electro-optical device according to another aspect of the invention, the counter electrode may be connected to the peripheral region on the counter substrate disposed to face the element substrate, and the other end may be connected to the external circuit connection terminal. A counter electrode potential line for supplying a counter potential to the counter electrode, and the counter electrode potential line may be disposed so as to surround the scanning line driving circuit wiring.
本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置(但し、その各種態様を含む)を具備してなる。 In order to solve the above-described problems, an electronic apparatus according to the present invention includes the above-described electro-optical device according to the present invention (including various aspects thereof).
本発明の電子機器は、上述した本発明の電気光学装置を具備してなるので、主配線により各種電気信号が適切に供給されることで高品位の画像表示画可能である、テレビ、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、POS端末、タッチパネルなどの各種電子機器を実現できる。また、本発明の電子機器として、例えば電子ペーパなどの電気泳動装置を実現することも可能である。 Since the electronic apparatus of the present invention includes the above-described electro-optical device of the present invention, a high-quality image display image can be displayed by appropriately supplying various electric signals through the main wiring. Various electronic devices such as electronic notebooks, word processors, viewfinder type or monitor direct-view type video tape recorders, workstations, videophones, POS terminals and touch panels can be realized. Further, as the electronic apparatus of the present invention, for example, an electrophoretic device such as electronic paper can be realized.
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされる。 Such an operation and other advantages of the present invention will become apparent from the embodiments described below.
以下、本発明の実施形態を図面に基づいて説明する。以下の実施形態は、本発明の電気光学装置をTFTアクティブマトリクス駆動方式の液晶装置に適用したものである。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the electro-optical device of the present invention is applied to a TFT active matrix driving type liquid crystal device.
(電気光学装置の全体構成)
先ず、本実施形態に係る電気光学装置の全体構成について、図1及び図2を参照して説明する。ここに、図1は、本実施形態に係る電気光学装置の全体構成を示す平面図であり、図2は、図1のH−H’断面図である。ここでは、電気光学装置の一例である駆動回路内蔵型のTFTアクティブマトリクス駆動方式の液晶装置を例にとる。
(Overall configuration of electro-optical device)
First, the overall configuration of the electro-optical device according to the present embodiment will be described with reference to FIGS. 1 and 2. FIG. 1 is a plan view showing the overall configuration of the electro-optical device according to this embodiment, and FIG. 2 is a cross-sectional view taken along line HH ′ of FIG. Here, a TFT active matrix driving type liquid crystal device with a built-in driving circuit, which is an example of an electro-optical device, is taken as an example.
図1及び図2において、本実施形態に係る電気光学装置では、TFTアレイ基板10と対向基板20とが対向配置されている。TFTアレイ基板10と対向基板20との間に液晶層50が封入されており、TFTアレイ基板10と対向基板20とは、画像表示領域10aの周囲に位置するシール領域52aに設けられたシール材52により相互に接着されている。
1 and 2, in the electro-optical device according to the present embodiment, a
シール材52は、両基板を貼り合わせるための、例えば光硬化性樹脂、熱硬化樹脂等からなり、製造プロセスにおいてTFTアレイ基板10上に塗布された後、紫外線照射、加熱等により硬化させられたものである。また、シール材52中には、TFTアレイ基板10と対向基板20との間隔(基板間ギャップ)を所定値とするためのグラスファイバー或いはガラスビーズ等のギャップ材が散布されている。但し、このようにシール材52中に散布するのに代えて又は加えて、特に大型の電気光学装置であれば、ギャップ材を液晶層50中に散布してもよい。
The sealing
シール材52が配置されたシール領域52aの内側に並行して、画像表示領域10aの額縁領域を規定する遮光性の額縁遮光膜53が、対向基板20側に設けられている。但し、このような額縁遮光膜53の一部又は全部は、TFTアレイ基板10側に内蔵遮光膜として設けられてもよい。
A light-shielding frame light-shielding
本実施形態においては、画像表示領域10aの周辺に、周辺領域が規定されている。即ち、TFTアレイ基板10の中央から見て、額縁遮光膜53より縁寄りが周辺領域として規定されている。
In the present embodiment, a peripheral area is defined around the
周辺領域のうち、シール領域52aの外側に位置する領域には、データ線駆動回路101及び外部回路接続端子102がTFTアレイ基板10の一辺(即ち、図1中で下辺)に沿って設けられている。また、走査線駆動回路104は、この一辺に隣接する二辺(即ち、図1中で左右両辺)に沿い、且つ、額縁遮光膜53に覆われるようにして設けられている。更に、このように画像表示領域10aの両側に設けられた二つの走査線駆動回路104間をつなぐため、TFTアレイ基板10の残る一辺(即ち、図1中で上辺)に沿い、且つ、額縁遮光膜53に覆われるようにして複数の配線105が設けられている。本実施形態では特に、周辺領域には、外部回路接続端子102に一端が夫々接続された複数の主配線108が配線されている。主配線108は、他端がデータ線駆動回路101、走査線駆動回路104等に接続されている。尚、これらのTFTアレイ基板10上の回路構成及びその動作、並びに主配線108の平面レイアウトについては後で詳述する。
In the peripheral region, the data
図2において、TFTアレイ基板10上には、画素スイッチング用のTFTや走査線、データ線等の配線が形成された後の画素電極9a上に、配向膜が形成されている。他方、対向基板20上には、対向電極21の他、格子状又はストライプ状の遮光膜23、更には最上層部分に配向膜が形成されている。また、液晶層50は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
In FIG. 2, on the
図1において、TFTアレイ基板10の4つのコーナー付近には、TFTアレイ基板10上に平面レイアウトされた主配線108のうちの1本である対向電極電位線に接続された上下導通端子106tが設けられている。これらの上下導通端子106t上に夫々、上下導通材106が配置されている。上下導通材106は、対向電極21の四隅に面接触しており、外部回路接続端子102からの対向電極電位を、主配線108を介して対向電極21に供給するように構成されている。
In FIG. 1,
(画素部の構成)
次に、本実施形態における電気光学装置の画素部における構成について、図3を参照して説明する。ここに、図3は、電気光学装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路である。
(Configuration of pixel part)
Next, the configuration of the pixel portion of the electro-optical device according to the present embodiment will be described with reference to FIG. FIG. 3 is an equivalent circuit of various elements, wirings, and the like in a plurality of pixels formed in a matrix that forms the image display area of the electro-optical device.
図3において、本実施形態における電気光学装置の画像表示領域10a(図1参照)内にマトリクス状に形成された複数の画素部には夫々、画素電極9aと当該画素電極9aをスイッチング制御するためのTFT30とが形成されており、後で詳述する画像信号S1、S2、…、Snが供給されるデータ線6aが当該TFT30のソースに電気的に接続されている。
In FIG. 3, the
また、TFT30のゲートに走査線3aが電気的に接続されており、所定のタイミングで、走査線3aにパルス的に走査信号G1、G2、…、Gmを、この順に線順次で印加するように構成されている。画素電極9aは、TFT30のドレインに電気的に接続されており、スイッチング素子であるTFT30を一定期間だけそのスイッチを閉じることにより、データ線6aから供給される画像信号S1、S2、…、Snを所定のタイミングで書き込む。
Further, the
画素電極9aを介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号S1、S2、…、Snは、対向基板に形成された対向電極21との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として電気光学装置からは画像信号に応じたコントラストをもつ光が出射する。
Image signals S1, S2,..., Sn written in a liquid crystal as an example of an electro-optical material via the
ここで保持された画像信号がリークするのを防ぐために、画素電極9aと対向電極21(図1及び図2参照)との間に形成される液晶容量と並列に蓄積容量70を付加する。この蓄積容量70は、走査線3aに並んで設けられ、固定電位側容量電極を含むと共に所定電位とされた容量線300を含んでいる。この蓄積容量70によって、各画素電極における電荷保持特性は向上されている。尚、容量線300の電位は、一つの電圧値に常時固定してもよいし、複数の電圧値に所定周期で振りつつ固定してもよい。
In order to prevent the image signal held here from leaking, a
続いて、本実施形態に係る電気光学装置のTFTアレイ基板上の回路構成及び主配線の平面レイアウトについて、図4及び図5を参照して説明する。ここに図4は、TFTアレイ基板上に形成された各種駆動回路、及び各種信号配線の構成を示す等価回路図である。図5は図4をさらに具体的に明示した各種駆動回路、及び各種信号配線の構成を示す等価回路図である。尚、以下の説明において、外部回路接続端子102を介してTFTアレイ基板10内に入力される信号名称と、その信号配線とは、同一のアルファベット記号を信号及び配線Lの後に夫々付与して称する。即ち、例えば、信号名称である「クロック信号CLX」に対して、その信号配線を「クロック信号線LCLX」と呼称することとする。
Next, the circuit configuration on the TFT array substrate of the electro-optical device according to this embodiment and the planar layout of the main wiring will be described with reference to FIGS. 4 and 5. FIG. 4 is an equivalent circuit diagram showing the configuration of various drive circuits and various signal lines formed on the TFT array substrate. FIG. 5 is an equivalent circuit diagram showing configurations of various drive circuits and various signal wirings more specifically showing FIG. In the following description, a signal name input to the
図4及び図5に示すように、TFTアレイ基板10上には、電気光学装置の駆動回路として、データ線6aに画像信号を供給する手段の一例を構成するデータ線駆動回路101及びサンプリング回路301と、走査線3aに走査信号を供給する手段の一例を構成する走査線駆動回路104とが形成されている。また、これらの各駆動回路に供給される各種信号を、外部制御回路から入力するための複数の端子を含む外部回路接続端子102が、TFTアレイ基板10の一辺に沿って形成されている(図1参照)。外部回路接続端子102からは主配線108が配設される。
As shown in FIGS. 4 and 5, on the
データ線駆動回路101は、主な構成要素として、シフトレジスタ回路101a、波形選択回路101b及びバッファー回路101cを備える。
The data line driving
シフトレジスタ回路101aは、外部制御回路から外部回路接続端子102並びに、主配線108のうち配線LVSSX及び配線LVDDXを介して供給される負電源VSSX及び正電源VDDXを電源として用い、同じく外部制御回路から供給されるスタート信号SPXに応じて転送動作を開始する。続いて、外部回路接続端子102並びに、主配線108のうちクロック信号線LCLX及び逆位相クロック信号線LCLXINVを介して供給される、シフトレジスタ回路101a用のクロック信号CLX及び逆位相クロック信号CLXINVに基づき、転送信号を順次、所定タイミングで波形選択回路101bへ出力する。
The shift register circuit 101a uses a negative power source VSSX and a positive power source VDDX supplied from the external control circuit via the external
波形選択回路101bは、「イネーブル回路」とも称され、シフトレジスタ回路101aから順次出力される転送信号のパルス幅を、外部制御回路から外部回路接続端子102を介して入力されるイネーブル信号ENB1〜ENB4のパルス幅に制限することにより、後述のサンプリング回路301における、各サンプリング期間を規定する。より具体的には、波形選択回路101bは、上述のシフトレジスタ回路101aの各段に対応して設けられている、例えば、NAND回路及びインバータ等により構成されており、シフトレジスタ回路101aより順次出力される転送信号がハイレベルとされており、且つ、イネーブル信号ENB1〜ENB4のいずれかがハイレベルとされているときにのみデータ線114が駆動されるように、時間軸上における波形の選択制御を行う。
The
バッファー回路101cは、このように波形の選択が行われた転送信号をバッファリングした後、サンプリング回路駆動信号として、サンプリング回路駆動信号線114を介してサンプリング回路301に供給する。バッファー回路101cは、レベルシフト処理、インバーティング処理等の信号処理を行ってもよい。
The buffer circuit 101c buffers the transfer signal for which the waveform has been selected in this way, and then supplies it to the
サンプリング回路301は、画像信号をサンプリングするためのスイッチング回路素子の一例であるTFT202を複数備えて構成されている。但し、このスイッチング用回路素子としては、図に示すように第1導電チャネル型のTFTであり、nチャネル型のTFTでもよいし、pチャネル型のTFTでもよい。更に、相補型等のTFT等によって構成することも可能である。TFT202のドレインには、上述のデータ線6aの図3中下端が接続され、該TFT202のソースには、引き出し配線116を介して画像信号線115が接続されるとともに、該TFT202のゲートには、データ線駆動回路101に接続されたサンプリング回路駆動信号線114が接続されている。そして、画像信号線115上の画像信号VID1〜VID6は、データ線駆動回路101からサンプリング回路駆動信号線114を通じてサンプリング回路駆動信号が供給されるのに応じ、サンプリング回路301によりサンプリングされて、各データ線6aに供給されるように構成されている。
The
外部回路接続端子102から主配線108を経て供給され且つ上述の如くサンプリング回路301によりデータ線6aに書き込まれる画像信号S1、S2、…、Snは、この順に線順次に供給されても構わないが、本実施形態においては、画像信号S1、S2、…、Snは、6相にシリアル−パラレル展開された画像信号VID1〜VID6の夫々に対応して、6本のデータ線6aの組に対してグループ毎に供給されるよう構成されている。尚、画像信号の相展開数に関しては、6相に限られるものでなく、例えば、9相、12相、24相など、複数相に展開された画像信号が、その展開数に対応した数を一組としたデータ線6aの組に対して供給されるよう構成してもよい。
The image signals S1, S2,..., Sn supplied from the external
走査線駆動回路104は、構成要素としてシフトレジスタ回路及びバッファー回路を備える。そして、外部制御回路から外部回路接続端子102並びに、主配線108のうち配線LVSSY及び配線LVDDYを介して供給される負電源VSSY及び正電源VDDYを電源として用い、同じく外部制御回路から供給されるスタート信号SPYに応じて、その内蔵シフトレジスタ回路の転送動作を開始する。続いて、外部回路接続端子102並びに、主配線108のうちクロック信号線LCLY及び逆位相クロック信号線LCLYINVを介して供給される、内蔵シフトレジスタ回路用のクロック信号CLY及び逆位相クロック信号CLYINVに基づき、所定タイミングで上述の走査線3aに走査信号をパルス的に線順次で印加する。
The scan
また、TFTアレイ基板10上には、上下導通端子106tに接続され、TFTアレイ基板10上の4つのコーナー部を通過するように、主配線108のうちの1本である対向電極電位線LLCCOMが配線されている。そして、上下導通材106、上下導通端子106t及び対向電極電位線LLCCOMを介して、対向電極21に対して所定電位が供給される。これらの電位供給によって、上述のような、画素電極9a及び対向電極21の両電極間に挟持された液晶の駆動が可能となっている。
On the
本実施形態では特に、走査線駆動回路104は、図1に示したシール領域52aよりも内側に配置されている。即ち、図4及び図5において4つの上下導通端子106tを通過し、画像表示領域10aや各種駆動回路を囲むようにTFTアレイ基板10の縁に沿って配線された対向電極電位線LLCCOMよりも、TFTアレイ基板10の中央寄りに配置されている。このように配置されることにより、走査線駆動回路104が、周辺領域のうちシール領域52aよりも外側に配置される場合と比較してTFTアレイ基板10上における周辺領域のスペースが削減され且つ装置全体の小型化を図ることとなっており、しかも対向電極電位線LLCCOM並びに走査線駆動回路104に至る各種信号配線を含む複数の主配線108aの群及びデータ線駆動回路101に至る各種信号配線を含む複数の主配線108bの群が、相互に交差することなく平面レイアウト可能とされている。そして、走査線駆動回路104に至る主配線108aに群の間でも相互に交差することなく平面レイアウト可能とされている。また、データ線駆動回路101に至る主配線108bの群の間でも、シフトレジスタ101aや、波形整形回路101b、バッファー回路101cに接続するために必要な交差部を除いて、相互に交差することなく平面レイアウト可能とされている。また、サンプリング回路301に至る主配線108c、すなわち画像信号線115は、サンプリング回路301に接続するために必要な交差部を除いて、相互に交差することなく平面レイアウト可能とされている。
In the present embodiment, in particular, the scanning
(外部回路接続端子及び信号配線の配置構成)
次に、引き続き図4及び図5を参照しながら、外部回路接続端子102及び外部回路接続端子102に接続された各種信号配線の詳細構成について以下に説明する。尚、以下の説明において、外部回路接続端子102を介してTFTアレイ基板10内に入力される信号名称と、その入力端子とは、同一のアルファベット記号を信号及び端子Tの後に夫々付与して称する。即ち、例えば、信号名称である「クロック信号CLX」に対して、その入力端子を「端子TCLX」と呼称することとする。
(External circuit connection terminal and signal wiring arrangement)
Next, the detailed configuration of the external
上述のようにTFTアレイ基板10の一辺に沿って設けられた外部回路接続端子102は、対向電極電位線用、走査線駆動回路用、画像信号用、及びデータ線駆動回路用の4つの用途に大きく分類される複数の端子群を備えて構成されている。より具体的には、外部回路接続端子102は、対向電極電位線LLCCOM用として端子TLCCOM、走査線駆動回路104用として端子TSPY、端子TVSSY、端子TVDDY、端子TCLX及び端子TCLXINV、画像信号VID1〜VID6用として端子TVID1〜TVID6、並びにデータ線駆動回路101用として端子TVSSX、端子TSPX、端子TVDDX、端子TCLX、端子TCLXINV、端子TENB1〜TENB4、及び端子TVSSXを備えて構成されている。
As described above, the external
ここで本実施形態では特に、図4及び図5に示すように、外部回路接続端子102のうち、対向電極電位LCCOMを供給するための2つの端子TLCCOMは、右端及び左端の両端に配置されている。そして、この2つの端子TLCCOMに両端を接続された対向電極電位線LLCCOMは、上述のように4つの上下導通端子106tに接続されて、シール領域52aの外周を囲むように配線されている。なお、上下導通端子106tは1つでも良い。
In this embodiment, particularly, as shown in FIGS. 4 and 5, the two terminals TLCCOM for supplying the counter electrode potential LCCOM among the external
次に、両端に配置された端子TLCCOMに続いて右側から、走査線駆動回路104を駆動するための端子TCLY、端子TCLYINV、端子TVDDY、及び端子TSPYが、この順に並んで配置されている。一方、左側から、同じく走査線駆動回路104を駆動するための端子TSPY及び端子TVSSYが、この順に並んで配置されている。
Next, the terminal TCLY, the terminal TCLY INV , the terminal TVDDY, and the terminal TSPY for driving the scanning
対向電極電位線用の端子TLCCOMと走査線駆動回路104用の端子群とがこのような位置関係で配置構成されることにより、走査線駆動回路104用の端子群に接続された複数の主配線108a、即ち、走査線駆動回路104を駆動するための複数の信号配線は全て、端子TLCCOMに接続された対向電極電位線LLCCOMよりも内側(即ち、TFTアレイ基板10の中央寄り)を配線させることが可能となっている。そして、図5に示すように、クロック信号線LCLY、逆位相クロック信号線LCLYINV、定電位線である配線LVDDYは、図上、右側より、左右の走査線駆動回路104に電気的に接続されるように、右側の走査線駆動回路104及び左側の走査線駆動回路104の外側で、かつ対向電極電位線LLCCOMの内側に沿って配置されている。即ち、本実施形態のように走査線駆動回路104が、シール領域52aよりも内側に配置されている場合において、対向電極電位線LLCCOMと、上述の走査線駆動回路104を駆動するための信号配線群とは、基板平面上で交差することが無い。従って、対向電極電位線LLCCOMと、走査線駆動回路104を駆動するための信号配線群108aとは、これらの製造工程段階において同時に形成される同一配線層として形成することが可能となっている。
By arranging and arranging the terminal TLCCOM for the counter electrode potential line and the terminal group for the scanning
仮に、対向電極電位線LLCCOMと、走査線駆動回路104用の信号配線群とを、層間絶縁膜等を挟んで別々の配線層で形成することによって、平面的に見て交差させるよう構成する方法を採った場合には、特にその交差部分において夫々の信号配線から生じる信号のノイズによって互いに干渉し合う等の不具合を生じる可能性が考えられる。これに対して、上述のように本実施形態では、対向電極電位線LLCCOMと走査線駆動回路104用の信号配線群とが、平面的に見て交差することなく、同一配線層にて形成されているため、このような不具合は未然に防止されていることとなる。
Temporarily forming the counter electrode potential line LLCCOM and the signal wiring group for the scanning
加えて、仮に、対向電極電位LCCOMを供給する外部回路接続端子102である端子TLCCOMと走査線駆動回路104を駆動するための端子群とが図4または図5に示したものと逆の位置関係に配置されていると、即ち、端子TLCCOMが中央寄りであるとすると、夫々の端子に接続された配線同士を基板平面上で互いに交差させることが必要となり、いずれかの主配線108を、途中で別の配線層につなぎ替える等の手段を採る必要が生じる。この場合には、別々の配線層を互いに、例えば層間絶縁膜に穿設されたコンタクトホール等を介して接続するので、製造工程の複雑化を招き、更には、このような接続箇所において特に配線抵抗が増大してしまう等の不具合が生じる可能性が高い。これに対して、本実施形態の如く図4及び図5に示したような外部回路接続端子102の配置構成を採ることにより、即ち、端子TLCCOMを端寄りに配置することにより、対向電極電位線LLCCOM及び走査線駆動回路104を駆動するための複数の主配線108aに関して、製造工程において比較的容易に形成することが可能であり、且つ、配線抵抗に起因した信号遅延等の不具合は好適に防止されていることとなる。
In addition, it is assumed that the terminal TLCCOM, which is the external
尚、走査線駆動回路104がシール領域52aよりも外側の領域に形成される場合においては、対向電極電位を供給する端子TLCCOMと、走査線駆動回路104用の端子群とを、上述の例に対して逆に配置し、基板平面上で両者が互いに交差しないよう構成すればよい。このように構成されることにより、上述の場合と同様に、基板平面上で主配線108が互いに交差することが無く、つなぎ替えによる配線抵抗の増大を防止することが可能であることは言うまでも無い。
When the scanning
ここで本実施形態では好ましくは、対向電極電位線LLCCOM、及び走査線駆動回路104の駆動用の各主配線108aは、アルミニウム等を含む低抵抗の金属膜或いは合金膜から構成されている。このように構成することにより、これらの信号配線の時定数を下げることができ、配線の引き廻しによる信号遅延を防止することが可能となる。加えて、主配線108aを低抵抗の金属膜或いは合金膜から形成すれば、対向電極電位線LLCCOMを含む複数或いは多数の主配線108を、相互に交差しないように蛇行させる構成を採ることも容易となる。即ち、蛇行により配線長が増大して、これに伴い配線抵抗は増大するが、低抵抗の金属膜或いは合金膜から形成することで、蛇行による不利益は殆ど又は全く顕在化しないで済む。逆に、蛇行させることで主配線108の交差を回避可能となるので、より多数の主配線108を限られた周辺領域内に平面レイアウトすることが可能となる。
In this embodiment, the
更に、外部回路接続端子102において、走査線駆動回路104用の端子TSPY及び端子TVSSYに続いて左側から、画像信号用の端子TVID1〜TVID6、データ線駆動回路101用の端子TVSSX、端子TSPX、端子TVDDX、端子TCLX、端子TCLXINV、端子TENB1〜TENB4、及び端子TVSSXが、この順に並んで配置されている。
Further, in the external
ここで、端子TVID1〜TVID6に接続された主配線108cである6本の画像信号線115は、夫々が互いに基板平面上で交差することなく、且つ、外部回路接続端子102に接続された他のいずれの信号配線とも、互いに基板平面上で交差することなく、サンプリング回路301とデータ線駆動回路101との間の領域まで配線されている。具体的には、画像信号線115は、走査線駆動回路104の駆動用の主配線108aの配線LVSSYとデータ線駆動回路101の駆動用の主配線108bの配線LVSSXとの間に配置されている。そして、各画像信号線115は各サンプリング回路301に電気的に接続するために、引き出し配線116と図示しないコンタクトホールを介して接続される。そして、引き出し配線116は他の画像信号線115と相互に交差して配置される。
Here, the six
また、データ線駆動回路用の各端子に接続された複数の主配線108b、即ち、定電位線である配線LVSSX及び定電位線である配線LVDDX、スタート信号線LSPX、クロック信号線LCLX及び逆位相クロック信号線LCLXINV,並びに、イネーブル信号線LENB1〜LENB4についても、夫々が互いに基板平面上で交差することなく、且つ、外部回路接続端子102に接続された他のいずれの主配線108とも、互いに基板平面上で交差することなく、データ線駆動回路101へ到達するよう配線されている。具体的には、配線LVSSXは、主配線108a及び主配線108cの内側で、かつデータ線駆動回路101を囲むように配置される。そして、他の主配線108bであるスタート信号線LSPX、クロック信号線LCLX及び逆位相クロック信号線LCLXINV,並びに、イネーブル信号線LENB1〜LENB4は、配線LVSSXの内側に配置されている。そして、データ線駆動回路101のシフトレジスタ101a、波形整形回路101b、バッファー回路101cに電気的な接続のためにコンタクトホールを介して引き出し配線と接続される。そして、引き出し配線は他の主配線108bと相互に交差して配置される。
In addition, a plurality of main wirings 108b connected to each terminal for the data line driving circuit, that is, a wiring LVSSX that is a constant potential line and a wiring LVDDX that is a constant potential line, a start signal line LSPX, a clock signal line LCLX, and an opposite phase The clock signal line LCLX INV and the enable signal lines LENB1 to LENB4 also do not intersect with each other on the substrate plane and are connected to any other
以上のように外部回路接続端子102が配置されているため、本実施形態によれば、夫々の端子に接続された複数の主配線108が、基板平面上で交差されること無く配線されることにより、外部回路接続端子102に接続された全ての主配線108は、これらの製造工程段階において同時に形成される同一配線層として形成することが可能となっている。このため、製造工程の簡略化を図ることが可能となる。しかも既に述べたように、交差する主配線108間の干渉等の不具合を未然防止することも可能であり、配線途中のコンタクトホール等で生じる接触抵抗や配線抵抗に起因した信号遅延等の不具合を未然防止することも可能である。
Since the external
本実施形態では好ましくは、画像信号用の端子TVID1〜TVID6は、その両側を定電位線用、或いは、低周波制御信号に属する信号配線用の端子に挟まれるように配置され、且つ、高周波制御信号に属する信号配線用の端子から、可能な限り離れた位置に配置される。より具体的には、図4又は図5に示すように、画像信号用の端子TVID1〜TVID6は、定電位線用の端子TVSSY及び端子TVSSXに挟まれるように配置されており、且つ、データ線駆動回路101を駆動するための高周波制御信号に属する配線用の端子TCLXINV、端子TCLX、及び端子TENB1〜TENB4から離れた位置に配置されている。一般に、距離及び障害物の介在に応じて電磁波は減少するので、本実施形態のように配置されることにより、画像信号線115に対する高周波のクロックノイズ等の飛び込みを低減することが可能となる。即ち、画像信号線115は、高周波制御信号用の配線群から距離を離して配置されることによりノイズの影響が低減され、且つ、定電位線の介在によって高周波制御信号用配線から電気的にシールドされる形となっている。従って、ノイズの影響により画質が劣化することなく高品位な画像表示を維持することが可能となっている。
In the present embodiment, the image signal terminals TVID1 to TVID6 are preferably arranged so that both sides thereof are sandwiched between terminals for constant potential lines or signal wirings belonging to a low frequency control signal, and high frequency control is performed. They are arranged as far as possible from the signal wiring terminals belonging to the signals. More specifically, as shown in FIG. 4 or 5, the image signal terminals TVID <b> 1 to TVID <b> 6 are arranged so as to be sandwiched between the terminal TVSSY and the terminal TVSSX for constant potential lines, and the data lines They are arranged at positions distant from wiring terminals TCLX INV , terminals TCLX, and terminals TENB 1 to
(画素部の詳細構成)
以下では、データ線6a、走査線3a、TFT30等による、上述のような回路動作が実現される電気光学装置の画素部に係る実際の構成について、図6及び図7を参照して説明する。ここに図6は、本実施形態の電気光学装置におけるデータ線、走査線、画素電極等が形成されたTFTアレイ基板の相隣接する複数の画素群の平面図であり、図7は、そのA−A’断面図である。
(Detailed configuration of pixel unit)
Hereinafter, an actual configuration of the pixel portion of the electro-optical device in which the circuit operation as described above is realized by the
図6において、画素電極9aは、TFTアレイ基板10上に、マトリクス状に複数設けられており(点線部9a’により輪郭が示されている)、画素電極9aの縦横の境界に各々沿ってデータ線6a及び走査線3aが設けられている。データ線6aは、例えばアルミニウム膜等の金属膜あるいは合金膜からなり、走査線3aは、例えば導電性のポリシリコン膜等からなる。また、走査線3aは、半導体層1aのうち図中右上がりの斜線領域で示したチャネル領域1a’に対向するように配置されており、該走査線3aはゲート電極として機能する。すなわち、走査線3aとデータ線6aとの交差する箇所にはそれぞれ、チャネル領域1a’に走査線3aの本線部がゲート電極として対向配置された画素スイッチング用のTFT30が設けられている。
In FIG. 6, a plurality of
図7に示すように、電気光学装置は、透明なTFTアレイ基板10と、これに対向配置される透明な対向基板20とを備えている。TFTアレイ基板10は、例えば、石英基板、ガラス基板、シリコン基板からなり、対向基板20は、例えばガラス基板や石英基板からなる。TFTアレイ基板10には、画素電極9aが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜16が設けられている。このうち画素電極9aは、例えばITO(Indium Tin Oxide)膜等の透明導電性膜からなる。他方、対向基板20には、その全面に渡って対向電極21が設けられており、その下側には、ラビング処理等の所定の配向処理が施された配向膜22が設けられている。このうち対向電極21は、上述の画素電極9aと同様に、例えばITO膜等の透明導電性膜からなり、配向膜16及び22は、例えば、ポリイミド膜等の透明な有機膜からなる。液晶層50は、画素電極9aからの電界が印加されていない状態で配向膜16及び22により所定の配向状態をとる。
As shown in FIG. 7, the electro-optical device includes a transparent
TFT30は、図7に示すように、LDD(Lightly Doped Drain)構造を有しており、その構成要素としては、上述したようにゲート電極として機能する走査線3a、例えばポリシリコン膜からなり走査線3aからの電界によりチャネルが形成される半導体層1aのチャネル領域1a’、走査線3aと半導体層1aとを絶縁するゲート絶縁膜を含む絶縁膜2、半導体層1aにおける低濃度ソース領域1b及び低濃度ドレイン領域1c並びに高濃度ソース領域1d及び高濃度ドレイン領域1eを備えている。
As shown in FIG. 7, the
尚、TFT30は、好ましくは図7に示したようにLDD構造をもつが、低濃度ソース領域1b及び低濃度ドレイン領域1cに不純物の打ち込みを行わないオフセット構造をもってよいし、走査線3aの一部からなるゲート電極をマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース領域及び高濃度ドレイン領域を形成するセルフアライン型のTFTであってもよい。また、本実施形態では、画素スイッチング用TFT30のゲート電極を、高濃度ソース領域1d及び高濃度ドレイン領域1e間に1個のみ配置したシングルゲート構造としたが、これらの間に2個以上のゲート電極を配置してもよい。このようにデュアルゲート、あるいはトリプルゲート以上でTFTを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。さらに、TFT30を構成する半導体層1aは非単結晶層でも単結晶層でも構わない。単結晶層の形成には、貼り合わせ法等の公知の方法を用いることができる。半導体層1aを単結晶層とすることで、特に周辺回路の高性能化を図ることができる。
The
一方、図7においては、蓄積容量70が、TFT30の高濃度ドレイン領域1e及び画素電極9aに接続された画素電位側容量電極としての中継層71と、固定電位側容量電極としての容量線300の一部とが、誘電体膜75を介して対向配置されることにより形成されている。
On the other hand, in FIG. 7, the
容量線300は、例えば、Ti(チタン)、Cr(クロム)、W(タングステン)、Ta(タンタル)、Mo(モリブデン)等の高融点金属のうち少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。或いは、Al(アルミニウム)膜から形成することも可能である。
The
中継層71は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。ただし、中継層71は、後に述べる容量線300と同様に、金属又は合金を含む単一層膜又は多層膜から構成してもよい。中継層71は、画素電位側容量電極としての機能のほか、コンタクトホール83及び85を介して、画素電極9aとTFT30の高濃度ドレイン領域1eとを中継接続する機能をもつ。
The
容量線300は、中継層71と対向配置された固定電位側容量電極として機能する。この容量線300は、平面的に見ると、図6に示すように、走査線3aの形成領域に重ねて形成されている。より具体的には容量線300は、走査線3aに沿って延びる本線部と、図中、データ線6aと交差する各個所からデータ線6aに沿って上方に夫々突出した突出部と、コンタクトホール85に対応する個所が僅かに括れた括れ部とを備えている。このうち突出部は、走査線3a上の領域及びデータ線6a下の領域を利用して、蓄積容量70の形成領域の増大に貢献する。また、容量線300は、好ましくは、画素電極9aが配置された画像表示領域10aからその周囲に延設され、定電位源と電気的に接続されて、固定電位とされる。このような定電位源としては、例えば、上述のようにデータ線駆動回路101に供給される正電源VDDXや負電源VSSX等の定電位源でもよいし、対向基板20の対向電極21に供給される対向電極電位LCCOMでも構わない。
The
誘電体膜75は、図7に示すように、例えば膜厚5〜200nm程度の比較的薄いHTO(High Temperature Oxide)膜、LTO(Low Temperature Oxide)膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量70を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜75は薄いほどよい。
As shown in FIG. 7, the
図6及び図7においては、上記のほか、TFT30の下側に、下側遮光膜11aが設けられている。下側遮光膜11aは、格子状にパターニングされており、これにより各画素の開口領域を規定している。下側遮光膜11aは、前述の容量線300と同様に、金属又は合金を含む単一層膜又は多層膜から構成される。尚、開口領域の規定は、図6中のデータ線6aと、これに交差するよう形成された容量線300とによっても、なされている。また、下側遮光膜11aについても、前述の容量線300の場合と同様に、その電位変動がTFT30に対して悪影響を及ぼすことを避けるために、画像表示領域からその周囲に延設して定電位源に接続するとよい。
6 and 7, in addition to the above, a lower light-shielding
また、TFT30下には、下地絶縁膜12が設けられている。下地絶縁膜12は、下側遮光膜11aからTFT30を層間絶縁する機能のほか、TFTアレイ基板10の全面に形成されることにより、TFTアレイ基板10の表面研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用のTFT30の特性変化を防止する機能を有する。
A
加えて、走査線3a上には、高濃度ソース領域1dへ通じるコンタクトホール81及び高濃度ドレイン領域1eへ通じるコンタクトホール83がそれぞれ開孔された第1層間絶縁膜41が形成されている。
In addition, a first
第1層間絶縁膜41上には、中継層71、及び容量線300が形成されており、これらの上には高濃度ソース領域1dへ通じるコンタクトホール81及び中継層71へ通じるコンタクトホール85がそれぞれ開孔された第2層間絶縁膜42が形成されている。
A
加えて更に、第2層間絶縁膜42上には、データ線6aが形成されており、これらの上には中継層71へ通じるコンタクトホール85が形成された第3層間絶縁膜43が形成されている。
In addition,
(信号配線の断面構成)
次に、図7を参照して説明した画素部の断面構造に対応させて、特に本実施形態に係る、外部回路接続端子に接続された各種信号配線の断面構成について以下に説明する。ここに、図8は、図4または図5のB−B’断面図であり、図9は、図4または図5のC−C’断面図である。
(Cross-sectional configuration of signal wiring)
Next, in correspondence with the cross-sectional structure of the pixel portion described with reference to FIG. 7, the cross-sectional configuration of various signal wirings connected to the external circuit connection terminals according to the present embodiment will be described below. 8 is a cross-sectional view taken along the line BB ′ of FIG. 4 or FIG. 5, and FIG. 9 is a cross-sectional view taken along the line CC ′ of FIG. 4 or FIG.
図8に示すように、外部回路接続端子102の複数の端子のうち、図4または図5に示した右側半数分にあたる端子TCLVINV〜端子TLCCOMに接続された主配線108は全て、図7に示した第2層間絶縁膜42上に、夫々が互いに製造工程段階で同時に形成される同一配線層として構成されている。一方、図9に示すように、外部回路接続端子102の複数の端子のうち、図4または図5に示した残りの左側半数分にあたる端子TVDDX〜端子TLCCOMに接続された主配線108についても、図7に示した第2層間絶縁膜42上に、夫々が互いに製造工程段階で同時に形成される同一配線層として構成されている。即ち、外部回路接続端子102に接続された全ての主配線108は、図7を参照して上述した第2層間絶縁膜上に形成されるデータ線6aの配線層と、同時に形成される同一配線層として構成されている。このことは、図4または図5に示したような順序で外部回路接続端子102の各端子が配列され、これらの端子に接続された主配線108が、基板平面上で互いに交差することなく配線されることによって実現されている。
As shown in FIG. 8, all of the
以上のように、外部回路接続端子102に接続された各種の主配線108が、互いに同一配線層として構成できることにより、これらの製造工程において比較的容易に形成することが可能であり、更には、データ線6aと同一配線層として構成できることにより、製造工程を更に簡略化させることが可能となっている。加えて、データ線6aは、上述のように例えばアルミニウム膜等の低抵抗の金属膜あるいは合金膜からなるため、これと同時に形成される外部回路接続端子102に接続された各種の主配線108についても、低抵抗の信号配線として構成することができ、信号遅延等の不具合を防止することが可能となっている。
As described above, since the various
(変形形態)
次に図10及び図11を参照して、上述した実施形態の変形形態について説明する。ここに図10及び図11は夫々、変形形態に係る主配線及び冗長配線の断面図であり、図10は、それらの伸延方向に垂直な断面で、即ち図9と同じく図4または図5のC−C’断面に対応する個所で切った断面図であり、図11は、それらの伸延方向に沿った断面で切った断面図である。
(Deformation)
Next, a modification of the above-described embodiment will be described with reference to FIGS. 10 and 11 are cross-sectional views of the main wiring and the redundant wiring according to the modification, respectively, and FIG. 10 is a cross-section perpendicular to the extending direction thereof, that is, FIG. 4 or FIG. FIG. 11 is a cross-sectional view taken along a section corresponding to the CC ′ cross section, and FIG. 11 is a cross-sectional view taken along a cross section along the extending direction.
図10及び図11に示すように、変形形態では、図9と同じくアルミニウム膜等から夫々形成された複数の主配線108である配線LVDDX、LSPX、LVSSX等は、冗長配線600を夫々有する。冗長配線600は、主配線108と別層であり、例えば高融点金属膜等の容量線300と同一の導電膜から形成されている。また、各冗長配線600は、平面的に見て対応する主配線108と重なって延びており、冗長構造をなす領域においては、主配線108とほぼ同様の平面レイアウトを有するように形成されている。更に、冗長配線600は夫々、複数のコンタクトホール601を介して、対応する主配線108と電気的に接続されており、該接続された主配線108の冗長配線として機能する。その他の構成については、図1から図9を参照して説明した上述の実施形態と同様である。
As shown in FIGS. 10 and 11, in the modification, the plurality of
従って、本変形形態によれば、冗長構造の採用によって、主配線108の配線抵抗を、より一層低めることが可能となる。加えて、冗長構造をなす主配線108と冗長配線とのうち一方が仮に断線しても、配線としての機能を果たし得る可能性が残るので、装置が欠陥品化する可能性を低減でき、製造歩留まりを向上させることも可能となる。
Therefore, according to this modification, the wiring resistance of the
(電子機器)
次に、以上詳細に説明した電気光学装置をライトバルブとして用いた電子機器の一例たる投射型カラー表示装置の実施形態について、その全体構成、特に光学的な構成について説明する。ここに、図12は、投射型カラー表示装置の図式的断面図である。
(Electronics)
Next, an overall configuration, particularly an optical configuration, of an embodiment of a projection color display device as an example of an electronic apparatus using the electro-optical device described in detail as a light valve will be described. FIG. 12 is a schematic cross-sectional view of the projection type color display device.
図12において、本実施形態における投射型カラー表示装置の一例たる液晶プロジェクタ1100は、駆動回路がTFTアレイ基板上に搭載された液晶装置を含む液晶モジュールを3個用意し、それぞれRGB用のライトバルブ100R、100G及び100Bとして用いたプロジェクタとして構成されている。液晶プロジェクタ1100では、メタルハライドランプ等の白色光源のランプユニット1102から投射光が発せられると、3枚のミラー1106及び2枚のダイクロックミラー1108によって、RGBの三原色に対応する光成分R、G及びBに分けられ、各色に対応するライトバルブ100R、100G及び100Bにそれぞれ導かれる。この際特に、B光は、長い光路による光損失を防ぐために、入射レンズ1122、リレーレンズ1123及び出射レンズ1124からなるリレーレンズ系1121を介して導かれる。そして、ライトバルブ100R、100G及び100Bによりそれぞれ変調された三原色に対応する光成分は、ダイクロックプリズム1112により再度合成された後、投射レンズ1114を介してスクリーン1120にカラー画像として投射される。
In FIG. 12, a
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴なう電気光学装置及び電子機器もまた本発明の技術的範囲に含まれるものである。 The present invention is not limited to the above-described embodiments, and can be appropriately changed without departing from the gist or concept of the invention that can be read from the claims and the entire specification. Devices and electronic devices are also included in the technical scope of the present invention.
10…TFTアレイ基板、10a…画像表示領域、20…対向基板、21…対向電極、50…液晶層、52…シール材、52a…シール領域、70…蓄積容量、101…データ線駆動回路、102…外部回路接続端子、104…走査線駆動回路、106…上下導通材、106t…上下導通端子、108…主配線、300…容量線。
DESCRIPTION OF
Claims (9)
該素子基板とシール材を介して貼り合わされた対向基板と、
前記シール材の内側に画像表示領域を囲むように設けられた額縁遮光膜と、
前記画像表示領域の画素部に設けられた画素電極及び該画素電極と対向する対向電極と、
前記素子基板の第1辺に沿って第1方向に配列された複数の外部回路接続端子と、
前記複数の外部回路接続端子と前記画像表示領域との間にデータ線駆動回路と、
前記素子基板の第1辺と交差する第2辺に沿って配置され、前記額縁遮光膜と重なるように配置された走査線駆動回路と、
前記複数の外部回路接続端子のうちの第1外部回路接続端子と接続され、前記対向電極に対向電極電位を供給する対向電極電位線と、
前記複数の外部回路接続端子のうちの第2外部回路接続端子と前記走査線駆動回路とを接続する走査線駆動回路用配線と、
前記複数の外部回路接続端子のうちの第3外部回路接続端子から入力される画像信号を供給する画像信号線とを備え、
前記対向電極電位線、前記走査線駆動回路用配線及び前記画像信号線は、それぞれ前記データ線駆動回路と前記素子基板の第1辺との間を前記第1方向に延在すると共に、前記データ線駆動回路と前記素子基板の第2辺との間を前記第1方向と交差する第2方向に延在し、
前記対向電極電位線は、前記走査線駆動回路用配線よりも前記素子基板の縁側に配置され、前記走査線駆動回路用配線は、前記対向電極電位線と前記画像信号線との間に配置されていることを特徴とする電気光学装置。 An element substrate;
A counter substrate bonded to the element substrate via a sealing material;
A frame light-shielding film provided to surround the image display area inside the sealing material;
A pixel electrode provided in a pixel portion of the image display region and a counter electrode facing the pixel electrode;
A plurality of external circuit connection terminals arranged in a first direction along a first side of the element substrate;
A data line driving circuit between the plurality of external circuit connection terminals and the image display region;
A scanning line driving circuit disposed along a second side intersecting the first side of the element substrate and disposed so as to overlap the frame light shielding film;
A counter electrode potential line connected to a first external circuit connection terminal of the plurality of external circuit connection terminals and supplying a counter electrode potential to the counter electrode;
A scanning line driving circuit wiring connecting a second external circuit connecting terminal of the plurality of external circuit connecting terminals and the scanning line driving circuit ;
An image signal line for supplying an image signal input from a third external circuit connection terminal among the plurality of external circuit connection terminals;
The counter electrode potential line, the scanning line driving circuit wiring, and the image signal line extend in the first direction between the data line driving circuit and the first side of the element substrate, respectively, and the data Extending between a line drive circuit and the second side of the element substrate in a second direction intersecting the first direction,
The counter electrode potential line is disposed on the edge side of the element substrate with respect to the scanning line driving circuit wiring, and the scanning line driving circuit wiring is disposed between the counter electrode potential line and the image signal line. electro-optical apparatus characterized by being.
前記画像信号線は、前記走査線駆動回路用配線と前記データ線駆動回路用配線との間に配置されていることを特徴とする請求項1に記載の電気光学装置。2. The electro-optical device according to claim 1, wherein the image signal line is disposed between the scanning line driving circuit wiring and the data line driving circuit wiring.
前記一対のクロック信号線と前記電源配線とは交差しないことを特徴とする請求項1から4のいずれか一項に記載の電気光学装置。 The scanning line driving circuit wiring includes a pair of clock signal lines for supplying a clock signal and its inverted signal, and a power wiring for supplying a power signal,
It said pair of electro-optical device according to any one of claims 1, wherein the non-intersecting 4 the clock signal line and the power supply line.
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