JP5201007B2

JP5201007B2 - スイッチング制御回路および該スイッチング制御回路を用いるａｃ／ｄｃコンバータ

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Publication number: JP5201007B2
Application number: JP2009051092A
Authority: JP
Inventors: 敬人菅原
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2009-03-04
Filing date: 2009-03-04
Publication date: 2013-06-05
Anticipated expiration: 2029-03-04
Also published as: JP2010206988A

Description

本発明は、スイッチング制御回路および該スイッチング制御回路を用いるＡＣ／ＤＣコンバータに関し、特に、ブラウンアウト回路がブラウンアウト状態の端緒を検知後、ＡＣ入力信号からクロック信号を生成し該クロック信号をカウンタ入力としてカウント動作を行って所定の設定時間を得るタイマーを具備するスイッチング制御回路および該スイッチング制御回路を用いるＡＣ／ＤＣコンバータに関する。

入力のＡＣ電圧を、スイッチング制御回路の制御により所定のＤＣ電圧出力に変換するスイッチング電源には、「ブラウンアウト」を検出・対策する機能があり、この機能については例えば特許文献１などに説明されている。一般に「ブラウンアウト」とは、電源電圧が仕様の下限より低くかつ０Ｖ以上の値に一時落ち込み、スイッチング電源（例．ＡＣ／ＤＣコンバータ）が正常状態を維持できなくなり、まさにブラックアウト(機能停止)に至る中間にあることを意味する。したがって、通常、スイッチング電源はブラックアウト(機能停止)に至る前に「ブラウンアウト」を検出する機能を備えるように設計されている。

図３は、ブラウンアウト検出機能を有する従来のスイッチング制御回路および該制御回路を用いるＡＣ／ＤＣコンバータの構成を示す図である。図３において従来のＡＣ／ＤＣコンバータは、例えば５０Ｈｚの交流電源Ｖｉｎ(１)に接続された高周波カット(ノイズ)フィルタ２を有する。高周波カット(ノイズ)フィルタ２は交流電源ラインに接続されたインダクタＬ１(３)と、交流電源ライン間に接続されたコンデンサ４とから成る。交流電源Ｖｉｎ(１)に高周波カット(ノイズ)フィルタ２を接続する構成のＡＣ／ＤＣコンバータは特許文献２に示されるように公知のものである。

高周波カット(ノイズ)フィルタ２の出力段には、整流ダイオード６等からなる全波整流回路５が接続されている。全波整流回路５の出力端とグランドとの間には第１の平滑コンデンサＣ１(７)が接続されるとともに、全波整流回路５の出力端８(出力端８の電圧をＶｍとする)とグランドとの間に分圧抵抗Ｒ１(９)，Ｒ２(１０)が接続されている。そして分圧抵抗Ｒ１(９)と分圧抵抗Ｒ２(１０)の接続点１１から得られる出力端８の電圧Ｖｍの分圧電圧を、スイッチング制御回路２０のヒステリシスコンパレータ２２の−入力端子に接続する。

ブラウンアウト検出機能を有する従来のスイッチング制御回路２０は、ヒステリシスコンパレータ２２の＋入力端子に接続される基準電圧２１とヒステリシスコンパレータ２２の−入力端子に接続される出力端８の電圧Ｖｍの分圧電圧とを比較し、分圧電圧が基準電圧２１以下になったことを検出したときにはハイ(Ｈ)レベルの出力２３をタイマー２４に与える。タイマー２４は、ヒステリシスコンパレータ２２の出力２３がハイ(Ｈ)レベル状態の時間をカウントし、カウントアップした時間が予め設定した時間を経過したときにハイ(Ｈ)レベルの出力２５をＮＯＲ回路２６の一方の入力に与える。また、予め設定した時間が経過する前にヒステリシスコンパレータ２２の出力２３がロー(Ｌ)レベルに戻ると、タイマー２４はリセットされる。ＮＯＲ回路２６の他方の入力には図示していないＰＷＭまたはＰＦＭ制御回路からの高周波数パルス信号２７が与えられている。そしてＮＯＲ回路２６の出力２８はＮチャンネルMOSFETから成るスイッチング素子１５のＯＮ／ＯＦＦを制御するゲート端子に印加され、タイマー２４の出力２５がハイ(Ｈ)レベルになるとスイッチング素子１５がＯＦＦになるよう制御する。

なお、ブラウンアウト検出時の動作を除く通常時の動作では、タイマー２４の出力２５はロー(Ｌ)レベルとなっており、このロー(Ｌ)レベル信号がＮＯＲ回路２６の一方の入力に与えられ、またＮＯＲ回路２６の他方の入力には図示していないＰＷＭまたはＰＦＭ制御回路からの高周波パルス信号２７が与えられているので、ＮＯＲ回路２６は上記高周波数のパルス信号２７をそのまま通過させてその出力２８とする。これがＮチャンネルMOSFETから成るスイッチング素子１５のゲート端子に印加されるため、これによりスイッチング素子１５のＯＮ／ＯＦＦが制御される。

また全波整流回路５の出力端８はエネルギー蓄積要素としてのインダクタＬ２(１２)を経て逆流阻止用ダイオード１３に直列に接続される。インダクタＬ２(１２)と逆流阻止用ダイオード１３の接続点１４(インダクタＬ２(１２)の出力端子)とグランドとの間には上述したＮチャンネルMOSFETから成るスイッチング素子１５と抵抗１６が直列に接続され、さらに抵抗１６の一端がグランドに接続される。また逆流阻止用ダイオード１３のカソード端（カソード端電圧をＶｏとする）１７とグランドの間には第２の平滑コンデンサＣ２(１８)が接続される。そしてカソード端電圧Ｖｏから所望の直流電圧を得ることでＡＣ／ＤＣコンバータを構成する。

図４は、従来のタイマーの構成を示すブロック図であり、図４においてタイマー２４は、発振器２４１から供給されるクロック信号をカウンタ２４２でカウントして所定の設定時間を得る構成のもので、当業者に広く知られている構成である。なお図４には、図３に示した、ヒステリシスコンパレータ２２の出力２３のレベルを監視して、ハイ(Ｈ)レベルならカウントアップし、予め設定した時間の経過前にロー（Ｌ）レベルならリセットする構成については図示していない。また図４では発振器２４１がタイマー２４内に含まれる構成としているが、実際にはスイッチング制御用に用意され、上述した高周波パルス信号２７の生成に関与する不図示の発振器と共用されており、該発振器の発振周波数は通常では数十KHz〜数MHzのものが使用されている。

特開２００８−１３０７３３号公報（段落０００６〜０００８）特開平７−１３１９８４号公報（図１，３，５，７）

図３に示す従来のスイッチング制御回路および該制御回路を用いるＡＣ／ＤＣコンバータでは、タイマー２４で得られる時間が、「発振器２４１の周期」と「カウンタ２４２の段数」で決まるものとなるため、所望のブラウンアウト動作信号をタイマー２４から得るためには回路規模が大きくなるという課題があった。すなわち通常、スイッチング制御用の発振周波数は、上述したように、数十KHz〜数MHzであるため、タイマー２４で数百ミリ秒レベルの長いタイマー時間を得ようとする場合、カウンタ２４２の段数が多くなり、回路規模が増大するという問題があった。

そこで、本発明は、スイッチング制御用の発振周波数より３桁程度もしくはそれ以上に周期が長い交流（ＡＣ）入力信号からクロック信号を生成し、それをカウンタへのクロック信号に用いて少ない段数のカウンタでタイマーを構成し、該タイマーから所望のブラウンアウト動作信号を得るスイッチング制御回路および該制御回路を用いるＡＣ／ＤＣコンバータを提供することを目的とする。

本発明のスイッチング制御回路は、ノイズフィルタを通して得た交流入力を整流回路で整流して入力電圧を得る構成のＡＣ／ＤＣコンバータにおいて、ブラウンアウト状態の端緒を検知するブラウンアウト回路と、該ブラウンアウト回路が前記ブラウンアウト状態の端緒を検知した後に、前記交流入力の電圧が所定の基準電圧以下になったことを検出してクロック信号を生成するクロック信号生成回路と、生成された前記クロック信号をカウントするカウンタを有し、該カウンタの出力から所定の設定時間を得るタイマーと、を備えている。

また本発明において前記ブラウンアウト回路は、第１の基準電圧と前記交流入力の電圧の比較を行う第１の比較手段を備え、該第１の比較手段は、前記交流入力の電圧が前記第１の基準電圧以下になったことを検知することによりブラウンアウト状態の端緒を検知するとともに、前記交流入力の電圧が前記第１の基準電圧以上であることを検知すると前記比較手段の出力により前記タイマーを構成する前記カウンタをリセットすることを特徴とする。

また本発明において前記クロック信号生成回路は、第２の基準電圧と前記交流入力の電圧の比較を行う第２の比較手段を備え、該第２の比較手段は、前記ブラウンアウト回路が前記ブラウンアウト状態の端緒を検知した後に、前記交流入力の電圧が前記第２の基準電圧以下になったことを検知したことをクロック信号として出力し、該出力をロジック回路を介して前記タイマーを構成する前記カウンタの初段のフリップフロップのクロック入力端に入力することを特徴とする。その場合、前記カウンタの初段のフリップフロップは、Ｔタイプフリップフロップであることが望ましい。

また本発明において前記ロジック回路は、前記タイマーを構成する前記カウンタの最終段のフリップフロップの出力が一方の入力端に印加されるＡＮＤ回路であることを特徴とする。その場合、前記カウンタの最終段のフリップフロップは、ＲＳタイプフリップフロップであることが望ましい。

また本発明において前記第１の比較手段は、前記第１の基準電圧が複数の値をとるヒステリシスコンパレータであってもよい。
また本発明において前記第２の比較手段は、前記第２の基準電圧が複数の値をとるヒステリシスコンパレータであってもよい。

また、本発明のＡＣ／ＤＣコンバータは、ノイズフィルタを通して得た交流入力を整流回路で整流して入力電圧を得る構成のＡＣ／ＤＣコンバータであって、上述したスイッチング制御回路を用いてスイッチング素子を制御することを特徴とする。

本発明によれば、スイッチング制御用の発振周波数より３桁程度もしくはそれ以上に周期が長い交流（ＡＣ）入力信号からクロック信号を生成してそれをカウンタへのクロック信号に用いることにより、数百ミリ秒レベルの長いタイマー時間を得る場合でも、少ない段数のカウンタでタイマーを構成できるので、回路規模を小さくすることができる。

また上記した本発明のスイッチング制御回路を用いてＡＣ／ＤＣコンバータを構成しているので、回路規模を大きくせずにＡＣ／ＤＣコンバータを実現することができる。

ブラウンアウト検出機能を有する本発明の実施形態に係るスイッチング制御回路および該制御回路を用いるＡＣ／ＤＣコンバータの構成を示す図である。ＡＣ入力波形から生成したクロック信号を本発明に係るカウンタに入力してカウント動作を行う様子を示す波形図である。ブラウンアウト検出機能を有する従来のスイッチング制御回路および該制御回路を用いるＡＣ／ＤＣコンバータの構成を示す図である。従来のタイマーの構成を示す図である。

以下、本発明の実施の形態について、詳細に説明する。
図１は、ブラウンアウト検出機能を有する本発明の実施の形態に係るスイッチング制御回路および該制御回路を用いるＡＣ／ＤＣコンバータの構成を示す図である。繰り返すことになるが、「ブラウンアウト」とは、電源電圧が仕様の下限より低くかつ０Ｖ以上の値に一時落ち込み、スイッチング電源（例.ＡＣ／ＤＣコンバータ）が正常状態を維持できなくなり、まさにブラックアウト(機能停止)に至る中間にあることを意味し、通常、スイッチング電源はブラックアウト(機能停止)に至る前に「ブラウンアウト」を検出する機能を備えるよう設計されている。

図１においてＡＣ／ＤＣコンバータは、例えば５０Ｈｚの交流電源Ｖｉｎ(１)に接続された高周波カット(ノイズ)フィルタ２を有する。高周波カット(ノイズ)フィルタ２は交流電源ラインに接続されたインダクタＬ１(３)と、交流電源ライン間に接続されたコンデンサ４とから成る。交流電源Ｖｉｎ(１)に高周波カット(ノイズ)フィルタ２を接続する構成のＡＣ／ＤＣコンバータは図３にも示されているように従来から知られているものである。

高周波カット(ノイズ)フィルタ２の出力段には、整流ダイオード６等からなる全波整流回路５が接続されている。全波整流回路５の出力端とグランドとの間には第１の平滑コンデンサＣ１(７)が接続されるとともに、全波整流回路５の出力端８(出力端８の電圧をＶｍとする)とグランドとの間に分圧抵抗Ｒ１(９)，Ｒ２(１０)が接続されている。そして分圧抵抗Ｒ１(９)と分圧抵抗Ｒ２(１０)の接続点ａから得られる出力端８の電圧Ｖｍの分圧電圧を、スイッチング制御回路５０のヒステリシスコンパレータ２２およびヒステリシスコンパレータ３２の−入力端子にそれぞれ接続する。なお、ヒステリシスコンパレータ２２およびヒステリシスコンパレータ３２は、ヒステリシス特性をもたない通常のコンパレータであってもよい。

ブラウンアウト検出機能を有するスイッチング制御回路５０は、ヒステリシスコンパレータ２２の＋入力端子に接続される基準電圧(Vth1)２１とヒステリシスコンパレータ２２の−入力端子に接続される出力端８の電圧Ｖｍの分圧電圧ａとを比較し、分圧電圧ａが基準電圧(Vth1)２１以上になったことを検知したときには、ブラウンアウト状態の端緒の検知としてのハイ(Ｈ)レベルのブラウンアウト信号（リセット信号）２３を、カウンタ４０を構成するTFF４１〜４３及びRSFF４４の各リセット端子に与える。なお、実際はヒステリシスコンパレータ２２にヒステリシス特性をもたせるために、基準電圧(Vth1)２１は高低の二値を有し、ヒステリシスコンパレータ２２の出力がハイ(Ｈ)レベルのときは高側の値をとり、ヒステリシスコンパレータ２２の出力がロー(Ｌ)レベルのときは低側の値をとる。また、ヒステリシスコンパレータ２２をヒステリシス特性のない通常のコンパレータで置き換える場合、基準電圧(Vth1)２１は固定値となる。なお、TFFはTタイプのFF(フリップフロップ)、またRSFFはリセット-セットタイプのFFを意味し、いずれもその機能は当業者に広く知られているのでここでは説明を省略する。

ここで、図１におけるタイマー機能について説明する。図１においてタイマー機能は、図１に示したカウンタ４０により実現される。カウンタ４０は、ヒステリシスコンパレータ２２の出力２３がハイ(Ｈ)レベル状態となったことを受けて、カウンタ４０を構成するTFF４１〜４３及びRSFF４４をリセット状態に置く。つまり、カウント値を“０”の状態にする。また、カウンタ４０をリセット状態に置いたことにより、RSFF４４の反転Ｑ出力端の出力２５をハイ（Ｈ）レベルに置き、ＡＮＤ回路２６’及びＡＮＤ回路３４の一方の入力端それぞれにこれを印加し、他方の入力端からの信号通過を可能にする。その結果、ＡＮＤ回路２６’の他方の入力端から図示していないＰＷＭまたはＰＦＭ制御回路からの高周波数パルス信号２７を通過させ、ＡＮＤ回路２６’の出力２８をＮチャンネルMOSFETから成るスイッチング素子１５のＯＮ／ＯＦＦを制御するゲート端子に印加してスイッチング制御を行う。また、ＡＮＤ回路３４の他方の入力端からクロック信号３３の通過を可能とせしめ、ＡＮＤ回路３４の出力(クロック信号)３５をカウンタ４０の１段目のTFF４１のクロック入力端に導く。これにより、カウンタ４０は、ヒステリシスコンパレータ回路２２がブラウンアウト状態（所定のＡＣ入力電圧低下状態）の端緒を検知した場合に、リセットがはずれてヒステリシスコンパレータ３２より出力されるクロック信号３３のカウントが可能となる。これについては後述する。

ブラウンアウト状態ではない通常時の動作では、分圧電圧ａが基準電圧(Vth1)２１以上になることで、リセット信号２３を、カウンタ４０を構成するTFF４１〜４３及びRSFF４４の各リセット端子に与えてカウンタ４０をゼロリセットする。これにより、カウンタ４０の最終段に設けられるRSFF４４もリセットされ、RSFF４４の反転Ｑ出力端の出力２５がハイ（Ｈ）レベルになり、ＡＮＤ回路２６’及びＡＮＤ回路３４の一方の入力端それぞれにこのハイ（Ｈ）レベルが印加されて、他方の入力端からの信号通過を可能にする。その結果、ＡＮＤ回路２６’の他方の入力端から図示していないＰＷＭまたはＰＦＭ制御回路からの高周波数パルス信号２７を通過させ、ＡＮＤ回路２６’の出力２８をＮチャンネルMOSFETから成るスイッチング素子１５のＯＮ／ＯＦＦを制御するゲート端子に印加してスイッチング制御を行う。

また全波整流回路５の出力端８はエネルギー蓄積要素としてのインダクタＬ２(１２)を経て逆流阻止用ダイオード１３に直列に接続される。インダクタＬ２(１２)と逆流阻止用ダイオード１３の接続点１４(インダクタＬ２(１２)の出力端子)とグランドとの間には上述したＮチャンネルMOSFETから成るスイッチング素子１５と抵抗１６が直列に接続され、さらに抵抗１６の一端がグランドに接続される。なお、抵抗１６はスイッチング素子１５に流れる電流を検出して、これをいわゆる電流モードの制御に用いるためのものであって、電流モードの制御を行わない場合は抵抗１６を設けなくてもよい。また逆流阻止用ダイオード１３のカソード端（カソード端電圧をＶｏとする）１７とグランドの間には第２の平滑コンデンサＣ２(１８)が接続される。そしてカソード端電圧Ｖｏから所望の直流電圧を得ることでＡＣ／ＤＣコンバータを構成する。

ここで、図１におけるスイッチング制御回路５０におけるクロック信号３３のカウント動作について図２を参照しながら詳しく説明する。なお、図１は、説明の簡単化のために、ヒステリシスコンパレータ２２およびヒステリシスコンパレータ３２がヒステリシス特性をもたない通常のコンパレータであるとした場合の説明となっている。もしくは、ヒステリシスコンパレータ２２およびヒステリシスコンパレータ３２に対する基準電圧Vth1，Vth2に関し、それらの高低の二値の幅が非常に狭い場合の説明と考えてもよい。図１において、まずコンパレータ２２が、交流（ＡＣ）入力を抵抗分圧した電圧（ａ点電位）と基準電圧(Vth1)２１を比較する。図２に示すように、ａ点電位と基準電圧(Vth1)２１を比較し、ａ点電位が基準電圧(Vth1)２１以上になったことを検知したときには、カウンタ４０を構成するTFF４１〜４３及びRSFF４４の各リセット端子にハイ(Ｈ)レベルのブラウンアウト出力信号（リセット信号）２３を出力してカウンタ４０をリセットする。これによりカウンタ４０の初期値は“０”になるとともにRSFF４４の反転Ｑ出力２５がハイ(Ｈ)レベルとなり、これがＡＮＤ回路２６’及びＡＮＤ回路３４の一方の入力端それぞれに印加される。

また、コンパレータ２２は、ａ点電位が基準電圧(Vth1)２１以下になったことを検知すると、ブラウンアウト状態の端緒の検知としてのロー(Ｌ)レベルのブラウンアウト出力信号２３を出力して、カウンタ４０のリセットを解除する。

その一方で、図１においてコンパレータ３２が、交流（ＡＣ）入力を抵抗分圧した電圧（ａ点電位）と基準電圧(Vth2)３１を比較する。図２に示すように、ａ点電位と基準電圧(Vth2)３１とを比較し、ａ点電位が基準電圧(Vth2)３１以下になったことを検出したときには、コンパレータ３２からハイ(Ｈ)レベルの信号を出力し、またａ点電位が基準電圧(Vth2)３１以上になったことを検出したときには、ロー(Ｌ)レベルの信号を出力することで矩形波のクロック信号３３を生成し出力する。この矩形波のクロック信号３３は、ＡＮＤ回路３４を介してカウンタ４０の１段目のTFF４１のクロック入力端に入力される。

カウンタ４０については、TタイプフリップフロップTFF４１，TFF４２の反転Ｑ出力端が、それぞれTタイプフリップフロップTFF４２，TFF４３のクロック入力端に接続されるという、カウンタとしての接続がなされている。すなわち、TタイプフリップフロップTFF４１，TFF４２およびTFF４３は、クロック信号３３（もしくは信号３５）の立ち上がりによってカウントアップする３段のカウンタを構成している。

３段目のTFF４３が保持した内容は、そのＱ出力端から出力され、これを４段目のRSFF４４のセット入力端に入力する。したがい、リセット信号２３が入力されないままクロック信号３３（もしくは信号３５）が４クロック出力されると（４回立ち上がると）、３段目のTFF４３のＱ出力がハイ（Ｈ）レベルとなって４段目のRSFF４４がセットされ、RSFF４４の反転Ｑ出力端の出力２５をロー(Ｌ)レベルに置くとともに、図示せざるＱ出力端をハイ（Ｈ）レベルに置くことになる。

つまりカウンタ４０は、リセット信号２３が入力されない状態が継続したときにカウンタ４０を構成するフリップフロップの段数分だけクロック信号３３（もしくは信号３５）の立上げパルスをカウントすることで、タイマー機能を実現している。そして所定の数のクロック信号３３をカウントすることによって、最後の段に設けられているRSFF４４の反転Ｑ出力端の出力２５がロー(Ｌ)レベルを出力することにより、図示していないＰＷＭまたはＰＦＭ制御回路からの高周波数パルス信号２７のＡＮＤ回路２６’のゲート通過を遮断し、これにより、スイッチング素子１５がＯＦＦになるよう制御する。つまり、ブラウンアウト動作状態に入ることになる。またクロック信号３３のＡＮＤ回路３４のゲート通過を遮断して、これ以上のカウント動作を停止させる。なお、カウンタ４０に設けたTFF等の段数は単なる例示であってこの例に限られるものではない。ただ、最終段に設けたRSFFおよびその前段に設けたTFFの組み合せは図示例と同じものであることが望ましい。この場合、カウンタ４０のTタイプフリップフロップTFFの段数をｎとすると、クロック信号３３（もしくは信号３５）の立上げパルスを２^{（ｎ−１）}回カウントすると、ｎ段目のTタイプフリップフロップTFFのＱ出力がハイ（Ｈ）レベルとなって最終段のRSFFがセットされ、RSFFの反転Ｑ出力端の出力２５がロー(Ｌ)レベルになる。

ここで、スイッチング制御用の発振周波数が数十KHz〜数MHzであるのに対し、クロック信号３３（もしくは信号３５）の周波数は商用電源周波数の50Hzもしくは60Hzであるので、クロック信号３３（もしくは信号３５）の周期をスイッチング制御用の発振周波数の周期より３〜６桁程度長くすることができる。

このように本実施形態に係るスイッチング制御回路を用いるＡＣ／ＤＣコンバータは、ブラウンアウト状態（所定のＡＣ入力電圧低下状態）の端緒を検知する回路２２がＡＣ入力電圧の低下の端緒を検知後、カウンタ４０がスイッチング制御用の発振周波数より3 桁程度周期が長い交流（ＡＣ）入力信号からクロック信号３３を生成し、そのクロック信号３３をカウントし、フリップフロップを所定の段数だけ設けたカウンタ４０により段数分のカウントを行ったあとに、スイッチング素子１５のスイッチング動作を停止させることで、数百ミリ秒レベルの長いタイマー時間を得る場合でも、少ない段数のカウンタでタイマーを構成できるため、スイッチング制御回路の回路規模を小さくできる。その結果、スイッチング制御回路を半導体ＩＣで製作する上で回路規模を小さくできることとなり、またＡＣ／ＤＣコンバータを安価に提供することが可能となる。

１交流電源
２高周波カット(ノイズ)フィルタ
３インダクタ
４コンデンサ
５全波整流回路
６整流ダイオード
７平滑コンデンサ
８全波整流回路の出力端
９分圧抵抗
１０分圧抵抗
１２インダクタ
１３逆流阻止用ダイオード
１４接続点
１５スイッチング素子
１６抵抗
１７接続点
１８平滑コンデンサ
２１ (第１の)基準電圧(Vth1)
２２ヒステリシスコンパレータ
２３ブラウンアウト出力信号(リセット信号)
２５ RSFF出力(カウンタ出力)
２６’ ＡＮＤ回路
２７高周波パルス信号
３１ (第２の)基準電圧(Vth2)
３２ヒステリシスコンパレータ
３３クロック信号(コンパレータ出力)
３４ＡＮＤ回路
３５ＡＮＤ回路出力(クロック信号)
４０カウンタ
４１〜４３ TFF(T型フリップフロップ)
４４ RSFF(リセット-セット型フリップフロップ)
５０スイッチング制御回路

Claims

ノイズフィルタを通して得た交流入力を整流回路で整流して入力電圧を得る構成のＡＣ／ＤＣコンバータにおいて、
ブラウンアウト状態の端緒を検知するブラウンアウト回路と、
該ブラウンアウト回路が前記ブラウンアウト状態の端緒を検知した後に、前記交流入力の電圧が所定の基準電圧以下になったことを検出してクロック信号を生成するクロック信号生成回路と、
生成された前記クロック信号をカウントするカウンタを有し、該カウンタの出力から所定の設定時間を得るタイマーと、
を備えることを特徴とするスイッチング制御回路。
前記ブラウンアウト回路は、
第１の基準電圧と前記交流入力の電圧の比較を行う第１の比較手段を備え、
該第１の比較手段は、前記交流入力の電圧が前記第１の基準電圧以下になったことを検知することによりブラウンアウト状態の端緒を検知するとともに、前記交流入力の電圧が前記第１の基準電圧以上であることを検知すると前記第１の比較手段の出力により前記タイマーを構成する前記カウンタをリセットすることを特徴とする請求項１に記載のスイッチング制御回路。
前記クロック信号生成回路は、
第２の基準電圧と前記交流入力の電圧の比較を行う第２の比較手段を備え、
該第２の比較手段は、前記ブラウンアウト回路が前記ブラウンアウト状態の端緒を検知した後に、前記交流入力の電圧が前記第２の基準電圧以下になったことを検知したことをクロック信号として出力し、該出力をロジック回路を介して前記タイマーを構成する前記カウンタの初段のフリップフロップのクロック入力端に入力することを特徴とする請求項１に記載のスイッチング制御回路。
前記カウンタの初段のフリップフロップは、Ｔタイプフリップフロップであることを特徴とする請求項３に記載のスイッチング制御回路。
前記ロジック回路は、前記タイマーを構成する前記カウンタの最終段のフリップフロップの出力が一方の入力端に印加されるＡＮＤ回路であることを特徴とする請求項３に記載のスイッチング制御回路。
前記カウンタの最終段のフリップフロップは、ＲＳタイプフリップフロップであることを特徴とする請求項５に記載のスイッチング制御回路。
前記第１の比較手段は、前記第１の基準電圧が複数の値をとるヒステリシスコンパレータであることを特徴とする請求項２に記載のスイッチング制御回路。
前記第２の比較手段は、前記第２の基準電圧が複数の値をとるヒステリシスコンパレータであることを特徴とする請求項３乃至請求項６のいずれか一項に記載のスイッチング制御回路。
ノイズフィルタを通して得た交流入力を整流回路で整流して入力電圧を得る構成のＡＣ／ＤＣコンバータにおいて、
前記請求項１乃至請求項８のいずれか一項に記載のスイッチング制御回路を用いてスイッチング素子を制御することを特徴とするＡＣ／ＤＣコンバータ。