WO2016136600A1 - 電源制御用半導体装置 - Google Patents
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Abstract
課題は、補助巻線がショートしたことを電源制御用半導体装置で検出して電源装置のスイッチング動作を停止させるようにすることにある。 電源制御用半導体装置に、ＡＣ入力の電圧が入力される高圧入力起動端子と、トランスの補助巻線に誘起される電圧が入力される電源端子と、高圧入力起動端子と電源端子との間に設けられたスイッチ手段と、電源端子の電圧を監視し該電圧が第１電圧値以下である時にスイッチ手段をオンさせ第２電圧値に達するとスイッチ手段をオフさせる制御を行う電源電圧制御回路と、電源端子の電圧に基づいてスイッチ手段をオン、オフ制御して電源端子の電圧が第１電圧値－第２電圧値の電圧範囲よりも狭い電圧範囲に入るように制御する状態制御回路と、補助巻線のショートを検出する補助巻線ショート検出回路とを設け、補助巻線のショートを検出するとオン、オフ制御信号生成回路の動作を停止させ状態制御回路を動作させるように構成した。
Description
本発明は、電源制御用半導体装置に関し、特に電圧変換用トランスを備えた絶縁型直流電源装置を構成する制御用半導体装置に利用して有効な技術に関する。
直流電源装置には、交流電源を整流するダイオード・ブリッジ回路と、該回路で整流された直流電圧を降圧して所望の電位の直流電圧に変換する絶縁型ＤＣ－ＤＣコンバータなどで構成されたＡＣ－ＤＣコンバータがある。かかるＡＣ－ＤＣコンバータとしては、例えば電圧変換用トランスの一次側巻線と直列に接続されたスイッチング素子をＰＷＭ（パルス幅変調）制御方式やＰＦＭ（パルス周波数変調）制御方式等でオン、オフ駆動して一次側巻線に流れる電流を制御し、二次側巻線に誘起される電圧を間接的に制御するようにしたスイッチング電源装置が知られている。
また、スイッチング制御方式のＡＣ－ＤＣコンバータにおいては、補助巻線を備えたトランスを使用し、一次側巻線に間欠的に電流を流した際に補助巻線に誘起される電圧を整流、平滑した電圧を、電源制御回路（ＩＣ）に動作電圧として供給するように構成しているものがある（特許文献１参照）。
ところで、上述したように、補助巻線を備えたトランスを使用した絶縁型直流電源装置においては、補助巻線がショート（短絡）した状態になると、電源制御回路に電源電圧が供給されなくなり、通常の制御動作が行なえなくなる。
なお、補助巻線を備えたトランスを使用した絶縁型直流電源装置において、補助巻線の短絡を検出する回路を設け、補助巻線の短絡を検出した場合にスイッチングの動作を停止させるようにした発明が提案されている（特許文献２参照）。
なお、補助巻線を備えたトランスを使用した絶縁型直流電源装置において、補助巻線の短絡を検出する回路を設け、補助巻線の短絡を検出した場合にスイッチングの動作を停止させるようにした発明が提案されている（特許文献２参照）。
しかし、特許文献２に開示されている発明は、スイッチング制御のための発振回路を内蔵しない自励式の直流電源装置において、補助巻線電流が流れ終わったタイミングを検出してスイッチング素子をオンさせる制御を行ういわゆるゼロ電流検出方式のＡＣ－ＤＣコンバータにおいて、入力電圧を分圧した電圧と電流検出電圧ＣＳおよび電圧補助巻線電圧に基づいて補助巻線の短絡を検出し、スイッチングの動作を停止させるようにした発明であり、本発明とは対象も検出方式も異なる。
また、本発明者らが適用を検討した電源制御回路（ＩＣ）は、ＡＣ電源のダイオード・ブリッジ回路で整流される前の電圧が印加される高圧入力起動端子を設け、ＡＣ入力投入時は、この高圧入力起動端子ＨＶからの電圧で動作することができるように構成されている。そのため、補助巻線の短絡が発生して補助巻線側からＩＣ電源端子への電圧の供給がなくなると、高圧入力起動端子と電源端子間にある起動回路（スタート回路）が働いて、ある電圧レベルに達するとＩＣ電源端子に接続されている容量（コンデンサ）に対して電流を流すことでＩＣ電源端子に電圧を供給する。そして、電流を遮断し、上記容量にチャージされた電圧でＩＣが動作する。
また、補助巻線がショートして高圧入力起動端子からの電流供給もない場合、ＩＣの電源電圧は前記容量にチャージされた電圧のみとなる。すると、この電圧がＩＣの動作に伴う消費電流により放電されて電圧が低下していく。そして、電源電圧がある電圧レベルまで低下すると前記起動回路がオンして高圧入力起動端子からのＩＣ電源端子に接続された前記容量に電流を流し始め、ＩＣ電源端子の電圧を上昇させる。以降、この動作を繰り返す。
そのため、補助巻線がショートすると、電源装置が過負荷状態に陥り、トランスや補助巻線に大電流が流れ、電源装置のスイッチング動作を停止させないと、電源装置が発熱を起こしてしまうおそれがある。
本発明は上記のような背景の下になされたもので、その目的とするところは、トランスを備えた絶縁型電源装置において補助巻線がショートした際に、補助巻線がショートしたことを電源制御用半導体装置で検出して電源装置のスイッチング動作を停止させ、電源装置が発熱を起こすのを回避することにある。
そのため、補助巻線がショートすると、電源装置が過負荷状態に陥り、トランスや補助巻線に大電流が流れ、電源装置のスイッチング動作を停止させないと、電源装置が発熱を起こしてしまうおそれがある。
本発明は上記のような背景の下になされたもので、その目的とするところは、トランスを備えた絶縁型電源装置において補助巻線がショートした際に、補助巻線がショートしたことを電源制御用半導体装置で検出して電源装置のスイッチング動作を停止させ、電源装置が発熱を起こすのを回避することにある。
上記目的を達成するため本発明は、
電圧変換用のトランスの一次側巻線に間欠的に電流を流すためのスイッチング素子を、前記トランスの一次側巻線に流れる電流に比例した電圧と、前記トランスの二次側からの出力電圧検出信号が入力されることでオン、オフ制御する駆動パルスを生成し出力する電源制御用半導体装置であって、
前記スイッチング素子をオン、オフ制御する制御信号を生成するオン、オフ制御信号生成回路と、
ＡＣ入力の電圧が入力される高圧入力起動端子と、
前記トランスの補助巻線に誘起される電圧が入力される電源端子と、
前記高圧入力起動端子と前記電源端子との間に設けられたスイッチ手段と、
前記電源端子の電圧を監視し該電圧が所定の第１電圧値以下である時に前記スイッチ手段をオンさせ、前記電源端子の電圧が前記第１電圧値よりも高い第２電圧値に達すると前記スイッチ手段をオフさせる制御を行う電源電圧制御回路と、
前記電源端子の電圧に基づいて前記スイッチ手段をオン、オフ制御して前記電源端子の電圧が、前記第１電圧値－第２電圧値の電圧範囲よりも狭い電圧範囲に入るように制御する状態制御回路と、
前記補助巻線のショートを検出する補助巻線ショート検出回路と、
を備え、前記補助巻線ショート検出回路が前記補助巻線のショートを検出すると、前記補助巻線ショート検出回路から出力される信号によって、オン、オフ制御信号生成回路の動作が停止されるとともに前記状態制御回路が動作状態になるように構成した。
電圧変換用のトランスの一次側巻線に間欠的に電流を流すためのスイッチング素子を、前記トランスの一次側巻線に流れる電流に比例した電圧と、前記トランスの二次側からの出力電圧検出信号が入力されることでオン、オフ制御する駆動パルスを生成し出力する電源制御用半導体装置であって、
前記スイッチング素子をオン、オフ制御する制御信号を生成するオン、オフ制御信号生成回路と、
ＡＣ入力の電圧が入力される高圧入力起動端子と、
前記トランスの補助巻線に誘起される電圧が入力される電源端子と、
前記高圧入力起動端子と前記電源端子との間に設けられたスイッチ手段と、
前記電源端子の電圧を監視し該電圧が所定の第１電圧値以下である時に前記スイッチ手段をオンさせ、前記電源端子の電圧が前記第１電圧値よりも高い第２電圧値に達すると前記スイッチ手段をオフさせる制御を行う電源電圧制御回路と、
前記電源端子の電圧に基づいて前記スイッチ手段をオン、オフ制御して前記電源端子の電圧が、前記第１電圧値－第２電圧値の電圧範囲よりも狭い電圧範囲に入るように制御する状態制御回路と、
前記補助巻線のショートを検出する補助巻線ショート検出回路と、
を備え、前記補助巻線ショート検出回路が前記補助巻線のショートを検出すると、前記補助巻線ショート検出回路から出力される信号によって、オン、オフ制御信号生成回路の動作が停止されるとともに前記状態制御回路が動作状態になるように構成した。
上記した構成によれば、トランスの補助巻線がショートしたような場合に、電源端子（ＶＤＤ）の電圧が第２電圧範囲（例えば12Ｖ－13Ｖ）に入るように制御する状態制御回路（ラッチ停止制御回路）が動作される。そのため、信号生成回路（ドライバ）の動作停止で補助巻線電圧が下がることで起動回路（スタート回路）が動作して電源端子（ＶＤＤ）に接続されている容量がチャージされて電源端子の電圧が上昇し内部レギュレータが動作することによって、補助巻線（ショート）からの電圧供給のない容量の電荷が消費されて再び電源端子の電圧が下がることで、電源端子（ＶＤＤ）の電圧が第１電圧範囲（例えば6.5Ｖ－２１Ｖ）に入るように制御する動作をＩＣが長時間にわたって繰り返して、電源装置が発熱を起こすのを回避することができる。
ここで、望ましくは、前記補助巻線ショート検出回路は、前記電源電圧制御回路から出力される前記スイッチ手段のオン、オフ制御信号を監視し、前記スイッチ手段が連続して所定回数オン、オフ動作を繰り返した場合に前記補助巻線がショートしていると判定するように構成する。
これにより、補助巻線がショートしたような場合に、確実かつ速やかに信号生成回路（ドライバ）の動作を停止させるとともに電源端子（ＶＤＤ）の電圧が第２電圧範囲（例えば12Ｖ－13Ｖ）に入るように制御する状態制御回路（ラッチ停止制御回路）を動作させることができる。
これにより、補助巻線がショートしたような場合に、確実かつ速やかに信号生成回路（ドライバ）の動作を停止させるとともに電源端子（ＶＤＤ）の電圧が第２電圧範囲（例えば12Ｖ－13Ｖ）に入るように制御する状態制御回路（ラッチ停止制御回路）を動作させることができる。
また、望ましくは、前記高圧入力起動端子に接続され該高圧入力起動端子の電圧を監視する高圧入力監視回路と、前記高圧入力起動端子と接地点との間に、前記スイッチ手段と直列に接続された放電手段とを備え、前記高圧入力監視回路が、前記高圧入力起動端子の電圧が所定の電圧値を下回らない時間が所定時間継続したことを検出した場合に、前記放電手段がオンされるように構成する。
高圧入力起動端子と接地点との間にスイッチ手段と直列に接続された放電手段を設けることにより、外部端子数を増やすことなく、従って大幅にチップサイズを増大させることなく、プラグ引き抜き時にＸコンデンサの残留電荷を速やかに放電することができる。また、補助巻線ショートを検出した場合に、ＩＣの動作を停止させずにラッチ停止制御回路を動作させるため、電源の停止を認識したユーザがプラグをコンセントから引き抜くことがあるが、その際に放電回路を動作させて速やかにＸコンデンサを放電させることができる。
高圧入力起動端子と接地点との間にスイッチ手段と直列に接続された放電手段を設けることにより、外部端子数を増やすことなく、従って大幅にチップサイズを増大させることなく、プラグ引き抜き時にＸコンデンサの残留電荷を速やかに放電することができる。また、補助巻線ショートを検出した場合に、ＩＣの動作を停止させずにラッチ停止制御回路を動作させるため、電源の停止を認識したユーザがプラグをコンセントから引き抜くことがあるが、その際に放電回路を動作させて速やかにＸコンデンサを放電させることができる。
さらに、望ましくは、前記トランスの一次側巻線に流れる電流に比例した電圧が入力される電流検出端子と、
前記電流検出端子の状態を監視して異常状態を検出する電流異常検出回路と、
を備え、前記異常検出回路が前記電流検出端子の異常を検出すると、前記異常検出回路から出力される信号によって、前記オン、オフ制御信号生成回路の信号生成動作が停止されるとともに前記状態制御回路が動作状態になるように構成する。
前記電流検出端子の状態を監視して異常状態を検出する電流異常検出回路と、
を備え、前記異常検出回路が前記電流検出端子の異常を検出すると、前記異常検出回路から出力される信号によって、前記オン、オフ制御信号生成回路の信号生成動作が停止されるとともに前記状態制御回路が動作状態になるように構成する。
これにより、電流検出端子がオープン状態になったような場合にも、状態制御回路（ラッチ停止制御回路）を動作させ電源装置の再起動を回避し、信号生成回路（ドライバ）の動作を停止させるので、電源が発熱を起こすのを防止することができる。また、補助巻線がショートした場合も電流検出端子がオープン状態になった場合も共通の状態制御回路（ラッチ停止制御回路）を動作させるので、ラッチ停止機能追加に伴う回路規模の増大を抑制することができる。
本発明によれば、電圧変換用のトランスを備え一次側巻線に流れる電流をオン、オフして出力を制御する絶縁型直流電源装置の制御用半導体装置において、補助巻線がショートした場合に、補助巻線がショートしたことを電源制御用半導体装置で検出して電源装置のスイッチング動作を停止させ、電源装置が発熱を起こすのを回避することができるという効果がある。
以下、本発明の好適な実施形態を図面に基づいて説明する。
図１は、本発明を適用した絶縁型直流電源装置としてのＡＣ－ＤＣコンバータの一実施形態を示す回路構成図である。
図１は、本発明を適用した絶縁型直流電源装置としてのＡＣ－ＤＣコンバータの一実施形態を示す回路構成図である。
この実施形態のＡＣ－ＤＣコンバータは、ノーマルモードノイズを減衰するためにＡＣ入力端子間に接続されたＸコンデンサＣｘと、コモンモードコイルなどからなるノイズ遮断用のラインフィルタ１１と、交流電圧（ＡＣ）を整流するダイオード・ブリッジ回路１２と、整流後の電圧を平滑する平滑用コンデンサＣ１と、一次側巻線Ｎｐと二次側巻線Ｎｓおよび補助巻線Ｎｂとを有する電圧変換用のトランスＴ１と、このトランスＴ１の一次側巻線Ｎｐと直列に接続されたＮチャネルＭＯＳＦＥＴからなるスイッチングトランジスタＳＷと、該スイッチングトランジスタＳＷを駆動する電源制御回路１３を有する。この実施形態では、電源制御回路１３は、単結晶シリコンのような１個の半導体チップ上に半導体集積回路（以下、電源制御用ＩＣと称する）として形成されている。
上記トランスＴ１の二次側には、二次側巻線Ｎｓと直列に接続された整流用ダイオードＤ２と、このダイオードＤ２のカソード端子と二次側巻線Ｎｓの他方の端子との間に接続された平滑用コンデンサＣ２とが設けられ、一次側巻線Ｎｐに間歇的に電流を流すことで二次側巻線Ｎｓに誘起される交流電圧を整流し平滑することによって、一次側巻線Ｎｐと二次側巻線Ｎｓとの巻線比に応じた直流電圧Ｖoutを出力する。
さらに、トランスＴ１の二次側には、一次側のスイッチング動作で生じたスイッチングリップル・ノイズ等を遮断するためのフィルタを構成するコイルＬ３およびコンデンサＣ３が設けられているとともに、出力電圧Ｖoutを検出するための検出回路１４と、該検出回路１４に接続され検出電圧に応じた信号を電源制御用ＩＣ１３へ伝達するフォトカプラの発光側素子としてのフォトダイオード１５ａが設けられている。そして、一次側には、上記電源制御用ＩＣ１３のフィードバック端子ＦＢと接地点との間に接続され上記検出回路１４からの信号を受信する受光側素子としてのフォトトランジスタ１５ｂが設けられている。
また、この実施形態のＡＣ－ＤＣコンバータの一次側には、上記補助巻線Ｎｂと直列に接続された整流用ダイオードＤ０と、このダイオードＤ０のカソード端子と接地点ＧＮＤとの間に接続された平滑用コンデンサＣ０とからなる整流平滑回路が設けられ、該整流平滑回路で整流、平滑された電圧が上記電源制御用ＩＣ１３の電源電圧端子ＶＤＤに印加されている。
一方、電源制御用ＩＣ１３には、ダイオード・ブリッジ回路１２で整流される前の電圧がダイオードＤ11，Ｄ12および抵抗Ｒ１を介して印加される高圧入力起動端子ＨＶが設けられており、ＡＣ入力投入時（プラグが差し込まれた直後）は、この高圧入力起動端子ＨＶからの電圧で動作することができるように構成されている。
一方、電源制御用ＩＣ１３には、ダイオード・ブリッジ回路１２で整流される前の電圧がダイオードＤ11，Ｄ12および抵抗Ｒ１を介して印加される高圧入力起動端子ＨＶが設けられており、ＡＣ入力投入時（プラグが差し込まれた直後）は、この高圧入力起動端子ＨＶからの電圧で動作することができるように構成されている。
さらに、本実施形態においては、スイッチングトランジスタＳＷのソース端子と接地点ＧＮＤとの間に電流検出用の抵抗Ｒｓが接続されているとともに、スイッチングトランジスタＳＷと電流検出用抵抗ＲｓとのノードＮ１と電源制御用ＩＣ１３の電流検出端子ＣＳとの間に抵抗Ｒ２が接続されている。さらに、電源制御用ＩＣ１３の電流検出端子ＣＳと接地点との間にはコンデンサＣ４が接続され、抵抗Ｒ２とコンデンサＣ４によりローパスフィルタが構成されるようになっている。
次に、図２を用いて、上記電源制御用ＩＣ１３の具体的な構成例について説明する。
図２に示すように、本実施例の電源制御用ＩＣ１３は、フィードバック端子ＦＢの電圧ＶFBに応じた周波数で発振する発振回路３１と、該発振回路３１で生成された発振信号φｃに基づいて一次側スイッチングトランジスタＳＷをオンさせるタイミングを与えるクロック信号ＣＫを生成するワンショットパルス生成回路のような回路からなるクロック生成回路３２と、クロック信号ＣＫによってセットされるＲＳ・フリップフロップ３３と、該フリップフロップ３３の出力に応じてスイッチングトランジスタＳＷの駆動パルスＧＡＴＥを生成するドライバ（駆動回路）３４を備える。
図２に示すように、本実施例の電源制御用ＩＣ１３は、フィードバック端子ＦＢの電圧ＶFBに応じた周波数で発振する発振回路３１と、該発振回路３１で生成された発振信号φｃに基づいて一次側スイッチングトランジスタＳＷをオンさせるタイミングを与えるクロック信号ＣＫを生成するワンショットパルス生成回路のような回路からなるクロック生成回路３２と、クロック信号ＣＫによってセットされるＲＳ・フリップフロップ３３と、該フリップフロップ３３の出力に応じてスイッチングトランジスタＳＷの駆動パルスＧＡＴＥを生成するドライバ（駆動回路）３４を備える。
また、電源制御用ＩＣ１３は、電流検出端子ＣＳに入力されている電圧Ｖcsを増幅するアンプ３５と、該アンプ３５により増幅された電位Ｖcs’と過電流状態の監視のための比較電圧（スレッシホールド電圧）Ｖocpとを比較する電圧比較回路としてのコンパレータ３６ａと、フィードバック端子ＦＢの電圧ＶFBに基づいて図３（Ａ）に示すような所定の波形の電圧RAMPを生成する波形生成回路３７と、前記アンプ３５により増幅された図３（Ｂ）に示すような波形の電位Ｖcs’と波形生成回路３７により生成された波形RAMPとを比較するコンパレータ３６ｂと、コンパレータ３６ａと３６ｂの出力の論理和をとるＯＲゲートＧ１を備える。本実施例の電源制御用ＩＣ１３においては、図３（Ａ）の電圧RAMPは、フィードバック電圧ＶFBからある一定の傾きをもって低下するように生成される。
上記ＯＲゲートＧ１の出力ＲＳ（図３(C)参照）がＯＲゲートＧ２を介して上記フリップフロップ３３のリセット端子に入力されることで、スイッチングトランジスタＳＷをオフさせるタイミングを与えるように構成されている。なお、フィードバック端子ＦＢと内部電源電圧端子と間にはプルアップ抵抗が設けられており、フォトトランジスタ１５ｂに流れる電流は該抵抗によって電圧に変換される。また、波形生成回路３７を設けているのは、サブハーモニック発振対策のためであり、電圧ＶFBを直接あるいはレベルシフトしてコンパレータ３６ｂへ入力するように構成しても良い。
また、本実施例の電源制御用ＩＣ１３は、フィードバック端子ＦＢの電圧ＶFBに応じて前記発振回路３１の発振周波数すなわちスイッチング周波数を、図４に示すような特性に従って変化させる周波数制御回路３８を備える。図４における周波数ｆ１は例えば２２ｋＨｚのような値に、またｆ２は例えば６６ｋＨｚ～１００ｋＨｚのような範囲の任意の値に設定される。周波数制御回路３８は、ボルテージフォロワのようなバッファと、フィードバック端子ＦＢの電圧が例えば１．８Ｖ以下のときは１．８Ｖに、また２．１Ｖ以上のときは２．１Ｖにそれぞれクランプするクランプ回路とで構成することができる。図示しないが、発振回路３１は、周波数制御回路３８からの電圧に応じた電流を流す電流源を備え、該電流源が流す電流の大きさによって発振周波数が変化するオシレータによって構成することができる。
また、本実施例の電源制御用ＩＣ１３には、上記クロック生成回路３２から出力されるクロック信号ＣＫに基づいて、駆動パルスＧＡＴＥのデューティ（Ｔon／Ｔcycle）が予め規定された最大値（例えば８５％～９０％）を超えないように制限をかけるための最大デューティリセット信号を生成するデューティ制限回路３９が設けられており、デューティ制限回路３９から出力される最大デューティリセット信号を、ＯＲゲートＧ２を介して上記フリップフロップ３３に供給してパルスが最大デューティに達した場合にはその時点でリセットさせることでスイッチングトランジスタＳＷを直ちにオフさせるように構成されている。
また、本実施例の電源制御用ＩＣ１３には、電流検出端子ＣＳの電圧Ｖcsを監視してＣＳ端子の異常（オープン）を検出するためのＣＳ端子監視回路６１およびラッチ停止制御回路６２が設けられている。
ＣＳ端子監視回路６１は、電流検出端子ＣＳの異常（オープン）を検出すると、その出力がハイレベルに変化して上記ドライバ（駆動回路）３４の動作を停止させて、ドライバ３４から出力される駆動パルスＧＡＴＥをローレベルに固定させる（ＳＷをオフさせる）ように構成される。ＣＳ端子監視回路６１の出力でドライバ３４の動作を停止させる代わりに、前段のフリップフロップ３３をリセット状態にしてその出力Ｑをローレベルに固定することで、駆動パルスＧＡＴＥをローレベルに固定させるように構成してもよい。
ＣＳ端子監視回路６１は、電流検出端子ＣＳの異常（オープン）を検出すると、その出力がハイレベルに変化して上記ドライバ（駆動回路）３４の動作を停止させて、ドライバ３４から出力される駆動パルスＧＡＴＥをローレベルに固定させる（ＳＷをオフさせる）ように構成される。ＣＳ端子監視回路６１の出力でドライバ３４の動作を停止させる代わりに、前段のフリップフロップ３３をリセット状態にしてその出力Ｑをローレベルに固定することで、駆動パルスＧＡＴＥをローレベルに固定させるように構成してもよい。
ラッチ停止は、ＩＣの高圧入力起動端子ＨＶと電源電圧端子ＶＤＤとの間に設けられているスイッチＳ０（図５参照）を、比較的短い周期でオン、オフさせることによって、電源電圧端子ＶＤＤの電圧を例えば１２Ｖ～１３Ｖのような電圧範囲に抑え込むことで、電源制御用ＩＣ１３がリスタートするのを回避するための機能であり、ラッチ停止制御回路６２は電源電圧端子ＶＤＤの電圧と所定の電圧（１２Ｖ，１３Ｖ）とを比較して、上記のような制御動作を行うように構成される。具体的には、電源電圧端子ＶＤＤの電圧が１２Ｖまで下がるとスイッチＳ０をオンさせ、ＶＤＤの電圧が１３Ｖまで上がるとスイッチＳ０をオフさせることを繰り返す。
このようなラッチ停止機能がないと、ＣＳ端子監視回路６１がＣＳ端子オープンを検出してドライバ３４の動作を停止させた場合、補助巻線に電流が流れなくなって電源電圧端子ＶＤＤの電圧が下がることとなるが、電源電圧端子ＶＤＤの電圧がＩＣの動作停止電圧値（例えば6.5Ｖ）以下になると後述の起動回路（スタート回路）５０が動作してスイッチＳ０をオンさせ、ＩＣが再起動することでスイッチング制御を再開してしまう。
そこで、本実施例では、ＣＳ端子監視回路６１がＣＳ端子オープンを検出するとドライバ３４の動作を停止させるとともに、ラッチ停止制御回路６２を動作させて、電源制御用ＩＣ１３をラッチ停止モードに移行させて、上記のような不合理な動作を回避するようにしている。
なお、上記ラッチ停止モードは、ＡＣ電源側のプラグをコンセントから引き抜くことで解除される。
なお、上記ラッチ停止モードは、ＡＣ電源側のプラグをコンセントから引き抜くことで解除される。
さらに、本実施例の電源制御用ＩＣ１３には、高圧入力起動端子ＨＶに接続され該端子の電圧が入力されると、高圧入力起動端子ＨＶと電源電圧端子ＶＤＤとの間に接続されているスイッチＳ０（図５参照）をオンさせてＩＣを起動させるための起動回路（スタート回路）５０と、高圧入力起動端子ＨＶの電圧を監視してＡＣ電源のプラグがコンセントから抜けているか否か検出し、抜けていると判断した場合にはＸコンデンサＣｘを放電させるための放電回路４０とが設けられている。
プラグが抜けているか否かは、例えばある一定時間（例えば30ｍ秒）内にＡＣ入力電圧が所定の値（例えばピーク値の３０％）を下回ることがなかったことを検出することで判断することができる。また、高圧入力起動端子ＨＶに接続された放電回路４０を電源制御用ＩＣ１３に内蔵させることで、外部端子数を増やすことなく、従って大幅にチップサイズを増大させることなく、プラグ引き抜き時にＸコンデンサの残留電荷を速やかに放電することができる。
また、起動回路５０は、ＡＣ入力投入時にスイッチＳ０をオンさせて高圧入力起動端子ＨＶから電源端子ＶＤＤに接続されている容量（コンデンサ）Ｃ０に対して電流を流すことで電源端子ＶＤＤに電圧を供給する。そして、上記容量にチャージされた電圧が２１Ｖに達すると、スイッチＳ０をオフして電流を遮断し、内部レギュレータが動作を開始してＩＣを動作させる。また、起動回路５０は、電源電圧端子ＶＤＤの電圧を監視して例えば6.5Ｖまで下がるとスイッチＳ０をオンさせる機能を備えており、スイッチＳ０がオンされると、ＡＣ入力投入時と同様に高圧入力起動端子ＨＶから電源端子ＶＤＤに接続されている容量（コンデンサ）Ｃ０に対して電流を流すことで電源端子ＶＤＤに電圧を供給し、電源端子ＶＤＤの電圧が２１Ｖに達すると、スイッチＳ０をオフして電流を遮断し、内部レギュレータが動作を開始する（本明細書ではこれをリスタート動作と称する）。さらに、本実施例の電源制御用ＩＣ１３は、補助巻線ショート判定機能を備えており、補助巻線がショートしていると判定すると、ドライバ３４の動作を停止（ゲート停止）させるとともに、ラッチ停止制御回路６２を動作させるように構成されている。
図５には、補助巻線ショート判定機能を備えた上記起動回路５０の構成例が示されている。
図５に示すように、起動回路５０は、電源電圧端子ＶＤＤの電圧を常時監視していて例えば２１Ｖに達するとスイッチＳ０をオフさせるとともにレギュレータ６３に内部電源電圧Ｖregを生成する動作を開始させるＶＤＤ動作開始回路５１と、ＶＤＤが例えば6.5Ｖまで下がるとスイッチＳ０をオンさせてレギュレータ６３が内部電源電圧Ｖregを生成する動作を停止させるＶＤＤ動作停止回路５２とを備える。
また、起動回路５０は、上記ＶＤＤ動作開始回路５１とＶＤＤ動作停止回路５２からの出力信号等に応じてスイッチＳ０をオン、オフさせるスタート制御信号ＳＴを生成するロジック回路５３と、該ロジック回路５３からのスタート制御信号（パルス）ＳＴによってスイッチＳ０をオン、オフさせるスイッチ制御回路５４とを備える。
図５に示すように、起動回路５０は、電源電圧端子ＶＤＤの電圧を常時監視していて例えば２１Ｖに達するとスイッチＳ０をオフさせるとともにレギュレータ６３に内部電源電圧Ｖregを生成する動作を開始させるＶＤＤ動作開始回路５１と、ＶＤＤが例えば6.5Ｖまで下がるとスイッチＳ０をオンさせてレギュレータ６３が内部電源電圧Ｖregを生成する動作を停止させるＶＤＤ動作停止回路５２とを備える。
また、起動回路５０は、上記ＶＤＤ動作開始回路５１とＶＤＤ動作停止回路５２からの出力信号等に応じてスイッチＳ０をオン、オフさせるスタート制御信号ＳＴを生成するロジック回路５３と、該ロジック回路５３からのスタート制御信号（パルス）ＳＴによってスイッチＳ０をオン、オフさせるスイッチ制御回路５４とを備える。
レギュレータ６３を動作させたり、停止させたりする制御信号（イネーブル信号）は、ロジック部５３を介してレギュレータ６３に供給される。なお、レギュレータ６３の動作停止中もＶＤＤ動作開始回路５１とＶＤＤ動作停止回路５２とロジック回路５３およびラッチ停止制御回路６２は動作できることが必要であるが、これは、これらの回路が電源電圧端子ＶＤＤの電圧で直接動作できるように、耐圧の高い素子で構成することによって実現することができる。なお、スイッチＳ０を構成するデプレッション型ＭＯＳトランジスタは、７００Ｖのような高耐圧の素子で構成される。
スイッチＳ０は、デプレッション型ＭＯＳトランジスタで構成されている。そのため、ＡＣ入力投入時にはオン状態になっており、電源電圧端子ＶＤＤの電圧が２１Ｖに達した時点でオフされる。なお、スイッチＳ０をオフさせても、オンされている期間に電源電圧端子ＶＤＤに接続されているコンデンサＣ０が充電されるので、該コンデンサＣ０の電荷によってレギュレータ６３は内部電源電圧Ｖregを生成し内部回路が動作を開始する。電源装置が正常であれば、内部回路が動作を開始するとスイッチング制御が行なわれ、補助巻線から電源電圧端子ＶＤＤに対して電流の供給が行なわれることで内部回路が動作を継続する。一方、補助巻線ショートのような異常があることで、補助巻線から電源電圧端子ＶＤＤに対する電流の供給がない場合には、電流を消費するため電源電圧端子ＶＤＤの電圧が低下し始め、6.5Ｖまで下がるとスイッチＳ０がオンされて上記動作を繰り返すこととなる。
さらに、起動回路５０は、スタート制御信号ＳＴのパルス数を計数するカウンタＣＮＴを有しこのカウンタＣＮＴが所定パルスを計数すると補助巻線ショートが発生していると判定する補助巻線ショート判定回路５５を備える。そして、補助巻線ショート判定回路５５が補助巻線ショートを検出すると、ドライバ（駆動回路）３４の動作を停止させるゲート停止信号ＧＳ１を生成し、その出力である駆動パルスＧＡＴＥをローレベルに固定させる（ＳＷをオフさせる）。その結果、トランスの一次側巻線に電流が流されなくなって電源装置の動作が安全に停止することとなる。
また、このゲート停止信号ＧＳ１は、前記ラッチ停止制御回路６２に供給され、ラッチ停止制御回路６２を動作させる。
さらに、起動回路５０の上記ロジック回路５３には、このラッチ停止制御回路６２からの制御信号ＬＣが入力されており、この制御信号ＬＣによってスイッチ制御回路５４を動作させてスイッチＳ０をオン、オフさせるように構成されている。これにより、電源電圧端子ＶＤＤの電圧を例えば１２Ｖ～１３Ｖのような電圧範囲に抑え込むように動作することとなる。
さらに、起動回路５０の上記ロジック回路５３には、このラッチ停止制御回路６２からの制御信号ＬＣが入力されており、この制御信号ＬＣによってスイッチ制御回路５４を動作させてスイッチＳ０をオン、オフさせるように構成されている。これにより、電源電圧端子ＶＤＤの電圧を例えば１２Ｖ～１３Ｖのような電圧範囲に抑え込むように動作することとなる。
前述したように、ラッチ停止制御回路６２は電源電圧端子ＶＤＤの電圧と所定の電圧（１２Ｖ，１３Ｖ）とを比較して、スイッチＳ０をオン、オフさせて電源電圧端子ＶＤＤの電圧を例えば１２Ｖ～１３Ｖのような電圧範囲に抑え込む機能を備えているので、補助巻線ショート判定回路５５が補助巻線ショートを検出した場合にも、ラッチ停止制御回路６２を動作させることで、ロジック回路５３が上記ＶＤＤ動作開始回路５１とＶＤＤ動作停止回路５２からの出力によってスイッチＳ０をオン、オフさせる電源制御用ＩＣ１３のリスタート動作に優先して、ラッチ停止制御を実行することでリスタート動作を回避することとなる。
補助巻線ショート判定回路５５を持たない従来の電源制御用ＩＣにおいては、補助巻線ショートが発生すると、起動回路５０によるリスタート動作で、図６（Ａ）に破線で示すように、電源電圧端子ＶＤＤの電圧が例えば6.5Ｖ～２１Ｖのような電圧範囲で大きく変動してしまうが、補助巻線ショート判定回路５５を備えた本実施例の電源制御用ＩＣにおいては、スタート制御信号ＳＴのパルス数を８個計数したタイミングｔ１以降はラッチ停止制御回路６２が動作されるため、図６（Ａ）に実線で示すように、電源電圧端子ＶＤＤの電圧を例えば１２Ｖ～１３Ｖのような比較的狭い電圧範囲に抑えられることとなる。
リスタート動作では、電源電圧端子ＶＤＤの電圧を例えば6.5Ｖ～２１Ｖのような電圧範囲で動作し、スイッチング制御している時もあるのに対し、ラッチ停止制御では電源電圧端子ＶＤＤの電圧を例えば１２Ｖ～１３Ｖのような電圧範囲に抑え込むので、リスタート動作しなくなる。したがって、補助巻線ショートの発生で、電源装置は再起動することなく、安全に停止し続ける。
なお、本実施例では、上述したようにＣＳ端子監視回路６１が設けられ、ＣＳ端子オープンが発生した場合にも、ドライバ３４の動作が停止されるとともにラッチ停止制御が実行されるので、電源制御用ＩＣのリスタート動作による電源装置の再起動を回避し、安全に停止し続けることができる。
なお、本実施例では、上述したようにＣＳ端子監視回路６１が設けられ、ＣＳ端子オープンが発生した場合にも、ドライバ３４の動作が停止されるとともにラッチ停止制御が実行されるので、電源制御用ＩＣのリスタート動作による電源装置の再起動を回避し、安全に停止し続けることができる。
図７には、図５の起動回路５０の具体的な実施例が示されている。なお、本実施例では、特に限定されるものでないが、図７に示されている回路は、３０Ｖ耐圧の素子で構成されているものとする。
図７に示すように、起動回路５０を構成するＶＤＤ動作開始回路５１とＶＤＤ動作停止回路５２は、一方の入力端子に電源電圧端子ＶＤＤの電圧が印加され他方の入力端子に、２１Ｖと6.5Ｖの比較参照電圧Ｖref1，Ｖref2がそれぞれ印加されたコンパレータＣＭＰ１，ＣＭＰ２により構成することができる。
また、ラッチ停止制御回路６２は、一方の入力端子に電源電圧端子ＶＤＤの電圧が印加され他方の入力端子に、１３Ｖと１２Ｖの比較参照電圧Ｖref3，Ｖref4がそれぞれ印加されたコンパレータＣＭＰ３，ＣＭＰ４と、コンパレータＣＭＰ３，ＣＭＰ４の出力が、セット端子とリセット端子にそれぞれ入力されるＲＳフリップフロップＦＦ１とにより構成することができる。
図７に示すように、起動回路５０を構成するＶＤＤ動作開始回路５１とＶＤＤ動作停止回路５２は、一方の入力端子に電源電圧端子ＶＤＤの電圧が印加され他方の入力端子に、２１Ｖと6.5Ｖの比較参照電圧Ｖref1，Ｖref2がそれぞれ印加されたコンパレータＣＭＰ１，ＣＭＰ２により構成することができる。
また、ラッチ停止制御回路６２は、一方の入力端子に電源電圧端子ＶＤＤの電圧が印加され他方の入力端子に、１３Ｖと１２Ｖの比較参照電圧Ｖref3，Ｖref4がそれぞれ印加されたコンパレータＣＭＰ３，ＣＭＰ４と、コンパレータＣＭＰ３，ＣＭＰ４の出力が、セット端子とリセット端子にそれぞれ入力されるＲＳフリップフロップＦＦ１とにより構成することができる。
ＣＳ端子監視回路６１は、内部電源電圧Ｖregを供給する電源ラインと電流検出端子ＣＳとの間に接続されたプルアップ抵抗Ｒｐと、電流検出端子ＣＳに非反転入力端子が接続され反転入力端子に検出電圧Ｖref0（例えば2.5Ｖ）が印加されたコンパレータＣＭＰ０とから構成されており、電流検出端子ＣＳにオープン異常が発生すると該端子の電圧ＶcsがＶregまで上昇しコンパレータＣＭＰ０の出力がハイレベルに変化して、トライバ３４の動作を停止させるゲート信号ＧＳ２を出力する。また、このゲート信号ＧＳ２はロジック回路５３に供給され、上記ラッチ停止制御回路６２の出力を有効化する。なお、ＣＳ端子監視回路６１のプルアップ抵抗Ｒｐは、定電流源で置き換えても良い。
ロジック回路５３は、上記ＶＤＤ動作開始回路５１及びＶＤＤ動作停止回路５２を構成するコンパレータＣＭＰ１，ＣＭＰ２の出力がセット端子とリセット端子にそれぞれ入力されるＲＳフリップフロップＦＦ２と、ＣＳ端子監視回路６１の出力と上記補助巻線ショート判定回路５５の出力ＧＳとを入力とするＯＲゲートＧ４と、該ＯＲゲートＧ４の出力とフリップフロップＦＦ２の出力とを入力とするＮＯＲゲートＧ５と、上記ＯＲゲートＧ４の出力と上記ラッチ停止制御回路６２を構成するフリップフロップＦＦ１の出力とを入力とするＮＯＲゲートＧ６と、該ＮＯＲゲートＧ６の出力と上記ＮＯＲゲートＧ５の出力とを入力とするＮＯＲゲートＧ７とから構成されている。そして、このＮＯＲゲートＧ７の出力信号ＳＴが、上記補助巻線ショート判定回路５５を構成するカウンタＣＮＴにクロックパルスとして、またレギュレータ６３にイネーブル信号ＥＮとして供給されている。
補助巻線ショート判定回路５５は、ロジック回路５３の出力信号ＳＴのパルス数を計数するカウンタＣＮＴと、該カウンタＣＮＴの出力がセット端子に入力されるＲＳフリップフロップＦＦ３と、該フリップフロップＦＦ３の出力の変化を所定時間（250ｍ秒）遅延させるタイマ回路ＴＭＲとから構成され、フリップフロップＦＦ３の出力が上記ロジック回路５３のＯＲゲートＧ４に供給されるとともに、タイマ回路ＴＭＲの出力がゲート停止信号ＧＳ１としてドライバ３４に供給されている。カウンタＣＮＴは、パルスを８個計数すると、補助巻線がショートしていると判定して出力がローレベルに変化するように構成されている。なお、カウンタＣＮＴが計数するパルスは８個に限定されるものでない。また、タイマ回路ＴＭＲは省略しても良い。
スイッチ制御回路５４は、高圧入力起動端子ＨＶと電源電圧端子ＶＤＤとの間に設けられた高耐圧のデプレッション型のＭＯＳトランジスタからなる電源供給用のスイッチＳ０と、該電源電圧端子ＶＤＤと接地点との間に直列に接続された抵抗Ｒ７，Ｒ８およびエンハンスメント型のＭＯＳトランジスタＱ１と、該トランジスタＱ１と並列に設けられたクランプ用のツェナーダイオードＤ３とから構成されており、抵抗Ｒ７，Ｒ８の接続ノードにスイッチＳ０の制御端子としてのゲート端子が接続されている。
また、ＭＯＳトランジスタＱ１のゲート端子に上記ロジック回路５３の最終段のＮＯＲゲートＧ７の出力ＳＴが印加されており、Ｑ１をオンさせることで、デプレッション型のＭＯＳトランジスタであるスイッチＳ０のゲート端子に、ソース電圧に対して負の電圧を印加して、チャンネルを非導通状態（ドレイン電流が流れない状態）にさせることができるように構成されている。前述したように、スイッチＳ０は起動回路５０により電源電圧端子ＶＤＤの電圧が２１Ｖに達するとオフされるとともに、レギュレータ６３が動作状態にされ、内部電源電圧Ｖregを生成する。一方、スイッチ制御回路５４のトランジスタＱ１がオフされると、スイッチＳ０がオン状態になるとともに、レギュレータ６３の動作が停止される。なお、スイッチＳ０がオンされると、高圧入力起動端子ＨＶから電流が供給されることでＶＤＤ端子に接続されている外付けコンデンサＣ０が充電され、電源電圧端子ＶＤＤの電圧が上昇し、２１Ｖに達するとコンパレータＣＭＰ１の出力がハイレベルに変化してトランジスタＱ１がオンされ、スイッチＳ０がオフされる。
図８には、本実施形態の電源制御用ＩＣにおける放電回路４０（図２）の構成例が示されている。
図８に示すように、放電回路４０は、高圧入力起動端子ＨＶと接地点との間に直列に接続された抵抗Ｒ３，Ｒ４からなる分圧回路４１と、該分圧回路４１によって分圧された電圧のピーク値を保持するピークホールド回路４２と、抵抗Ｒ３，Ｒ４の接続ノードＮ２の電位Ｖn2とピークホールド回路４２に保持されている電圧Ｖｐを比例縮小した電圧Ｖthとを比較してＶn2がＶthを下回ったか否か判定する電圧比較回路４３と、Ｖn2がＶthを下回らない時間を計時するタイマ回路４４と、高圧入力起動端子ＨＶと接地点との間に、スイッチＳ０と直列形態となるように接続された抵抗ＲｄおよびスイッチＳｄとからなる放電手段４５とを備えて構成されている。
図８に示すように、放電回路４０は、高圧入力起動端子ＨＶと接地点との間に直列に接続された抵抗Ｒ３，Ｒ４からなる分圧回路４１と、該分圧回路４１によって分圧された電圧のピーク値を保持するピークホールド回路４２と、抵抗Ｒ３，Ｒ４の接続ノードＮ２の電位Ｖn2とピークホールド回路４２に保持されている電圧Ｖｐを比例縮小した電圧Ｖthとを比較してＶn2がＶthを下回ったか否か判定する電圧比較回路４３と、Ｖn2がＶthを下回らない時間を計時するタイマ回路４４と、高圧入力起動端子ＨＶと接地点との間に、スイッチＳ０と直列形態となるように接続された抵抗ＲｄおよびスイッチＳｄとからなる放電手段４５とを備えて構成されている。
ここで、スイッチＳ０は、高圧入力起動端子ＨＶと電源電圧端子ＶＤＤとの間に接続され、起動回路５０によって制御されるスイッチであり、例えば高耐圧のＭＯＳトランジスタにより構成される。スイッチＳ０は、ＡＣ電源の立ち上がり直後にオンされ、所定値（例えば２１Ｖ）以上の電圧になるとオフされ、内部回路が動作を開始する。すると、その後は補助巻線からの電圧が電源電圧端子ＶＤＤに供給されるようになり、スイッチＳ０がオフされたまま内部回路は電源電圧端子ＶＤＤからの電圧で動作する。
抵抗Ｒ３，Ｒ４は、高圧入力起動端子ＨＶの電圧を、放電回路４０を構成する素子の耐圧以下の電圧（例えば６Ｖ）に落とし込むように抵抗値の比が設定される。
抵抗Ｒ３，Ｒ４は、高圧入力起動端子ＨＶの電圧を、放電回路４０を構成する素子の耐圧以下の電圧（例えば６Ｖ）に落とし込むように抵抗値の比が設定される。
上記電圧比較回路４３は、接続ノードＮ２の電位Ｖn2のピーク値の３０％の値と接続ノードＮ２の電位Ｖn2とを比較して、下回ることがなかったか否かを検出する。タイマ回路４４は、Ｖn2がＶｐを下回らない時間を計時して計時時間が例えば３０ｍ秒を越えたと判定すると、スイッチＳ０および放電用スイッチＳｄをオンさせる信号を出力する。抵抗Ｒｄは、例えば放電速度が４７Ｖ／秒となるように電流を制限する抵抗値に設定される。タイマ回路４４は、Ｖn2がＶｐを下回る度にリセットされ、３０ｍ秒の計時を開始するように構成されている。
図９には、図８に示す放電回路４０による動作タイミングが示されている。図９において、（Ａ）の実線は高圧入力起動端子ＨＶの電圧ＶHVの波形を示すもので、破線はピーク値の３０％の値を表わしている。また、図９（Ｂ）は電圧比較回路４３の出力ＣＰ、図９（Ｃ）はタイマ回路４４の出力ＴＭを表わしている。
図９に示すように、正常な期間Ｔ１中においては、高圧入力起動端子ＨＶの電圧波形の周期に対応した周期でパルスＣＰが出力される。タイミングｔ２でプラグが外れた場合には、電圧比較回路４３からパルスＣＰが出力されなくなる。そして、最後のパルスの出力時点ｔ１から３０ｍ秒経過した時点ｔ３で、タイマ回路４４の出力ＴＭがハイレベルに変化して放電用スイッチＳｄがオンされてＸコンデンサの放電が行なわれ、高圧入力起動端子ＨＶの電圧ＶHVが速やかに立ち下がるようになる。
図９に示すように、正常な期間Ｔ１中においては、高圧入力起動端子ＨＶの電圧波形の周期に対応した周期でパルスＣＰが出力される。タイミングｔ２でプラグが外れた場合には、電圧比較回路４３からパルスＣＰが出力されなくなる。そして、最後のパルスの出力時点ｔ１から３０ｍ秒経過した時点ｔ３で、タイマ回路４４の出力ＴＭがハイレベルに変化して放電用スイッチＳｄがオンされてＸコンデンサの放電が行なわれ、高圧入力起動端子ＨＶの電圧ＶHVが速やかに立ち下がるようになる。
このように、図８に示す放電回路４０を設けた電源制御用ＩＣにおいては、図９から分かるように、ＡＣ入力が遮断された場合にＸコンデンサの残留電荷を速やかに放電させることができるとともに、通常動作状態では起動回路５０によって電源供給用のスイッチＳ０がオフされるため、放電用抵抗Ｒｄによる電力損失をなくすことができる。なお、分圧回路４１においては常時電力損失が生じるが、放電用抵抗Ｒｄは放電速度を規定するのに必要な抵抗値とされるのに対し、分圧回路４１を構成する抵抗Ｒ３，Ｒ４は放電用抵抗Ｒｄに比べて充分に高い抵抗値に設定できるので、放電回路４０全体としての電力損失は従来に比べて低減することができる。
図１０には、本実施形態の電源制御用ＩＣ１３を構成する図８の放電回路４０の具体的な回路構成例が示されている。なお、図１０に示されているスタート制御回路５６は、図７に示されているＶＤＤ動作開始回路５１とＶＤＤ動作停止回路５２とロジック回路５３と補助巻線ショート判定回路５５を合わせた回路である。従って、スイッチ制御回路５４とスタート制御回路５６を合わせたものが起動回路５０に相当する。
図１０に示すように、放電回路４０は分圧回路４１とピークホールド回路４２と電圧比較回路４３とタイマ回路４４と放電手段４５とから構成されており、このうちピークホールド回路４２は、接続ノードＮ２にアノード端子が接続されたダイオードＤ４と、該ダイオードＤ４のカソード端子と接地点との間に接続された容量素子Ｃ４と、ダイオードＤ４と容量素子Ｃ４との接続ノードＮ３に入力端子が接続されたボルテージフォロワからなるバッファＢＦＦ４とにより構成されている。
図１０に示すように、放電回路４０は分圧回路４１とピークホールド回路４２と電圧比較回路４３とタイマ回路４４と放電手段４５とから構成されており、このうちピークホールド回路４２は、接続ノードＮ２にアノード端子が接続されたダイオードＤ４と、該ダイオードＤ４のカソード端子と接地点との間に接続された容量素子Ｃ４と、ダイオードＤ４と容量素子Ｃ４との接続ノードＮ３に入力端子が接続されたボルテージフォロワからなるバッファＢＦＦ４とにより構成されている。
電圧比較回路４３は、上記ＢＦＦ４の出力端子と接地点との間に直列に接続された分圧用の抵抗Ｒ５，Ｒ６と、該抵抗Ｒ５，Ｒ６によって分圧された電圧（接続ノードＮ３の電位Ｖn3）と上記分圧回路４１によって分圧された電圧（接続ノードＮ２の電位Ｖn2）とを比較するコンパレータＣＭＰ１とにより構成されている。抵抗Ｒ５，Ｒ６の抵抗値の比が２：１となるように設定されることにより、容量素子Ｃ４に保持されているピーク電圧の１／３の大きさの電圧が接続ノードＮ３に現れる。これにより、コンパレータＣＭＰ１は、接続ノードＮ２の電位Ｖn2がそのピーク値のおよそ３０％の値を下回ったか否かを検出することができる。
タイマ回路４４は、発振回路３１からのクロック信号φｃにより計数動作するダウンカウンタＣＮＴにより構成されており、３０ｍ秒に相当するクロック数を計数すると出力がハイレベルに変化するように構成されている。また、上記コンパレータＣＭＰ１の出力がダウンカウンタＣＮＴのリセット端子に入力されており、ダウンカウンタＣＮＴは、コンパレータＣＭＰ１の出力パルスが入力される毎に３０ｍ秒の計時動作をリスタートする。
通常は、３０ｍ秒を経過する前にコンパレータＣＭＰ１からのパルスＣＰが入力されるため、出力が変化することはないが、プラグが抜かれてコンパレータＣＭＰ１からのリセットパルスＣＰが入力されなくなると、３０ｍ秒を計時した時点でダウンカウンタＣＮＴの出力がハイレベルに変化し、その出力によって放電用のスイッチＳｄがオンされる。
通常は、３０ｍ秒を経過する前にコンパレータＣＭＰ１からのパルスＣＰが入力されるため、出力が変化することはないが、プラグが抜かれてコンパレータＣＭＰ１からのリセットパルスＣＰが入力されなくなると、３０ｍ秒を計時した時点でダウンカウンタＣＮＴの出力がハイレベルに変化し、その出力によって放電用のスイッチＳｄがオンされる。
さらに、本実施例では、上記スイッチ制御回路５４のＭＯＳトランジスタＱ１のゲート端子に、スタート制御回路５６からの信号ＳＴと上記放電回路４０のタイマ回路４４からの信号ＴＭとの論理和をとるＮＯＲゲートＧ３の出力信号が印加されており、放電用のスイッチＳｄをオンさせる際にＱ１をオフさせて、電源供給用スイッチＳ０としてのＭＯＳトランジスタをオンさせるように構成されている。スタート制御回路５６は、前述したように電圧コンパレータを内蔵しており、電源電圧端子ＶＤＤの電圧が例えば６．５Ｖ以下であるとスイッチＳ０をオンさせ、ＶＤＤの電圧が例えば２１Ｖ以上になるとスイッチＳ０をオフさせるように動作する。
この実施例では、電源供給用のスイッチＳ０が高耐圧のデプレッション型のＭＯＳトランジスタにより構成されるのに対し、放電用のスイッチＳｄは中耐圧のエンハンスメント型ＭＯＳトランジスタで構成することがきる。
なお、図１０に破線で示すように、ダウンカウンタＣＮＴのリセット端子の前段にＯＲゲートＧ４等のロジック回路を設け、コンパレータＣＭＰ１の出力とダウンカウンタＣＮＴの出力との論理和をとった信号をダウンカウンタＣＮＴのリセット端子に入力して、ダウンカウンタＣＮＴの出力が一旦ハイレベルに変化したら、ダウンカウンタＣＮＴが計時動作を停止するように構成しても良い。
また、放電用の抵抗Ｒｄは、定電流回路に置き換えても良いし、放電用の抵抗Ｒｄもしくは定電流回路と放電用スイッチＳｄの接続の順序は逆であっても良い。
なお、図１０に破線で示すように、ダウンカウンタＣＮＴのリセット端子の前段にＯＲゲートＧ４等のロジック回路を設け、コンパレータＣＭＰ１の出力とダウンカウンタＣＮＴの出力との論理和をとった信号をダウンカウンタＣＮＴのリセット端子に入力して、ダウンカウンタＣＮＴの出力が一旦ハイレベルに変化したら、ダウンカウンタＣＮＴが計時動作を停止するように構成しても良い。
また、放電用の抵抗Ｒｄは、定電流回路に置き換えても良いし、放電用の抵抗Ｒｄもしくは定電流回路と放電用スイッチＳｄの接続の順序は逆であっても良い。
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではない。例えば、前記実施形態では、補助巻線ショート判定回路５５およびＣＳ端子監視回路６１を設けて、補助巻線ショートの検出とＣＳ端子オープンの検出の両方でラッチ停止制御を行うようにしているが、ＣＳ端子オープンの検出の機能は省略し、補助巻線ショートの検出時にのみラッチ停止制御を行うようにしてもよい。また、フィードバック端子ＦＢや電流検出端子ＣＳに有意な電圧ＶFB，Ｖcsが発生していないＡＣ入力投入時に、一次側巻線に過大な電流が流れないように徐々に一次側電流を増加させるようにフリップフロップ３３をリセットさせる信号を生成するソフトスタート回路を設けても良い。
また、前記実施形態では、トランスの一次側巻線に間歇的に電流を流すスイッチングトランジスタＳＷを、電源制御用ＩＣ１３とは別個の素子としているが、このスイッチングトランジスタＳＷを電源制御用ＩＣ１３に取り込んで、１つの半導体集積回路として構成してもよい。
前記実施形態では、本発明をフライバック方式のＡＣ－ＤＣコンバータを構成する電源制御用ＩＣに適用した場合について説明したが、本発明はフォワード型や疑似共振型のＡＣ－ＤＣコンバータさらには一次側で取得した情報のみで二次側の出力電圧の制御を行ういわゆる Primary Side Regulation (以下ＰＳＲ)方式のＡＣ－ＤＣコンバータを構成する電源制御用ＩＣにも適用することができる。
１１ ラインフィルタ
１２ ダイオード・ブリッジ回路（整流回路）
１３ 電源制御回路（電源制御用ＩＣ）
１４ 二次側検出回路（検出用ＩＣ）
１５ａ フォトカプラの発光側ダイオード
１５ｂ フォトカプラの受光側トランジスタ
３１ 発振回路
３２ クロック生成回路
３４ ドライバ（駆動回路）
３５ アンプ（非反転増幅回路）
３６ａ 過電流検出用コンパレータ（過電流検出回路）
３６ｂ 電圧／電流制御用コンパレータ（電圧／電流制御回路）
３６ｃ ＣＳ端子オープン検出用コンパレータ（端子電圧監視回路）
３７ 波形生成回路
３８ 周波数制御回路
３９ デューティ制限回路
４０ 放電回路
４２ ラッチ停止制御回路（状態制御回路）
４３ レギュレータ
５０ 起動回路
６１ ＣＳ端子監視回路
１２ ダイオード・ブリッジ回路（整流回路）
１３ 電源制御回路（電源制御用ＩＣ）
１４ 二次側検出回路（検出用ＩＣ）
１５ａ フォトカプラの発光側ダイオード
１５ｂ フォトカプラの受光側トランジスタ
３１ 発振回路
３２ クロック生成回路
３４ ドライバ（駆動回路）
３５ アンプ（非反転増幅回路）
３６ａ 過電流検出用コンパレータ（過電流検出回路）
３６ｂ 電圧／電流制御用コンパレータ（電圧／電流制御回路）
３６ｃ ＣＳ端子オープン検出用コンパレータ（端子電圧監視回路）
３７ 波形生成回路
３８ 周波数制御回路
３９ デューティ制限回路
４０ 放電回路
４２ ラッチ停止制御回路（状態制御回路）
４３ レギュレータ
５０ 起動回路
６１ ＣＳ端子監視回路
Claims (4)
- 電圧変換用のトランスの一次側巻線に間欠的に電流を流すためのスイッチング素子を、前記トランスの一次側巻線に流れる電流に比例した電圧と、前記トランスの二次側からの出力電圧検出信号が入力されることでオン、オフ制御する駆動パルスを生成し出力する電源制御用半導体装置であって、
前記スイッチング素子をオン、オフ制御する制御信号を生成するオン、オフ制御信号生成回路と、
ＡＣ入力の電圧が入力される高圧入力起動端子と、
前記トランスの補助巻線に誘起される電圧が入力される電源端子と、
前記高圧入力起動端子と前記電源端子との間に設けられたスイッチ手段と、
前記電源端子の電圧を監視し該電圧が所定の第１電圧値以下である時に前記スイッチ手段をオンさせ、前記電源端子の電圧が前記第１電圧値よりも高い第２電圧値に達すると前記スイッチ手段をオフさせる制御を行う電源電圧制御回路と、
前記電源端子の電圧に基づいて前記スイッチ手段をオン、オフ制御して前記電源端子の電圧が、前記第１電圧値－第２電圧値の電圧範囲よりも狭い電圧範囲に入るように制御する状態制御回路と、
前記補助巻線のショートを検出する補助巻線ショート検出回路と、
を備え、前記補助巻線ショート検出回路が前記補助巻線のショートを検出すると、前記補助巻線ショート検出回路から出力される信号によって、オン、オフ制御信号生成回路の動作が停止されるとともに前記状態制御回路が動作状態になるように構成されていることを特徴とする電源制御用半導体装置。 - 前記補助巻線ショート検出回路は、
前記電源電圧制御回路から出力される前記スイッチ手段のオン、オフ制御信号を監視し、前記スイッチ手段が連続して所定回数オン、オフ動作を繰り返した場合に前記補助巻線がショートしていると判定するように構成されていることを特徴とする請求項１に記載の電源制御用半導体装置。 - 前記高圧入力起動端子に接続され該高圧入力起動端子の電圧を監視する高圧入力監視回路と、
前記高圧入力起動端子と接地点との間に、前記スイッチ手段と直列に接続された放電手段と、
を備え、前記高圧入力監視回路が、前記高圧入力起動端子の電圧が所定の電圧値を下回らない時間が所定時間継続したことを検出した場合に、前記放電手段がオンされるように構成さていることを特徴とする請求項１または２に記載の電源制御用半導体装置。 - 前記トランスの一次側巻線に流れる電流に比例した電圧が入力される電流検出端子と、
前記電流検出端子の状態を監視して異常状態を検出する電流異常検出回路と、
を備え、前記異常検出回路が前記電流検出端子の異常を検出すると、前記異常検出回路から出力される信号によって、前記オン、オフ制御信号生成回路の信号生成動作が停止されるとともに前記状態制御回路が動作状態になるように構成されていることを特徴とする請求項１～３のいずれかに記載の電源制御用半導体装置。
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