JP5185918B2 - 電子機器及びプログラム - Google Patents

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Description

本発明は、ウォッチドックタイマを用いてハードウェアの再起動を行う電子機器及びプログラムに関する。
PC(Personal Computer)やPOS(Point Of Sale)端末等のBIOS(Basic Input/Output System)を搭載する電子機器では、電源スイッチのオンにより電源供給が開始されると、BIOSを用いてハードウェアの初期化を行った後、所定の起動デバイスからOS(Operating System)の起動を行っている。係る電子機器では、ハングアップ等のロック状態からの復帰のため、ウォッチドックタイマ(以下、WDTという)とよばれるデバイスを用いて、ハードウェアの再起動(リブート)を行う仕組みが一般に設けられている。
WDTは、BIOS起動時及びOS起動時の各起動時に計時が開始され、ロック状態の発生によりウォッチドックタイマがタイムアウトすると、ハードウェアの再起動が自動的に行われるよう構成されている。このように、WDTを搭載する電子機器では、WDTのタイムアウトによる再起動により、ロック状態の原因となったエラーの解消を試みている。例えば、特許文献1には、ハードウェアの起動に際して予め定められたテストを実行し、そのテストの実行に伴い動作してタイムカウントし、そのタイムカウントが所定の閾値に達するタイムアウト時にハードウェアを再起動せしめるWDTを備えた電子機器が開示されている。
しかしながら、特許文献1に開示の電子機器では、エラーが解消しない限りウォッチドックタイマのタイムアウトによる再起動が繰り返し実行されてしまうという問題がある。
本発明は上記に鑑みてなされたものであって、ウォッチドックタイマのタイムアウトによる再起動が不用意に繰り返されてしまうことを防止することが可能な電子機器及びプログラムを提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、自己の装置が備えるBIOS及びOSの各起動時に計時を開始する計時手段と、前記計時手段のカウント値が所定のタイムアウト値に到達するタイムアウト時に、自己の装置を前記BIOSから再起動させるリブート手段と、前記タイムアウト値よりも小さい一定の間隔毎に、前記計時手段のカウント値をリセットするカウント値リセット手段と、前記BIOS及び前記OSの両起動時に亘り、前記リブート手段により連続的に行われた再起動の回数を一括して集計する集計手段と、前記集計手段による集計結果が所定の回数を上回った場合に、前記計時手段による計時を停止させた状態で前記BIOS及び前記OSの起動を行う制御手段と、を備える。
また、本発明は、コンピュータを、自己の装置が備えるBIOS及びOSの各起動時に計時を開始する計時手段と、前記計時手段のカウント値が所定のタイムアウト値に到達するタイムアウト時に、自己の装置を前記BIOSから再起動させるリブート手段と、前記タイムアウト値よりも小さい一定の間隔毎に、前記計時手段のカウント値をリセットするカウント値リセット手段と、前記BIOS及び前記OSの両起動時に亘り、前記リブート手段により連続的に行われた再起動の回数を一括して集計する集計手段と、前記集計手段による集計結果が所定の回数を上回った場合に、前記計時手段による計時を停止させた状態で前記BIOS及び前記OSの起動を行う制御手段と、して機能させる。
本発明によれば、ウォッチドックタイマのタイムアウトによる再起動が、不用意に繰り返されてしまうことを防止することが可能な電子機器及びプログラムを提供することができる。
図1は、電子装置の構成を模式的に示すブロック図である。 図2は、第1の実施形態に係る第1カウント開始処理の手順を示すフローチャートである。 図3は、第1の実施形態に係る第2カウント開始処理の手順を示すフローチャートである。 図4は、第1の実施形態に係るカウント停止処理の手順を示すフローチャートである。 図5は、第2の実施形態に係る第1カウント開始処理の手順を示すフローチャートである。
以下、添付図面を参照して、本発明に係る電子機器及びプログラムの実施形態を詳細に説明する。なお、以下に説明する実施形態により本発明が限定されるものではない。
図1は、本実施形態に係る電子装置の構成を模式的に示すブロック図である。電子機器100は、PCやPOS端末等であって、CRT(Cathode Ray Tube)やLCD(Liquid Crystal Display)等の表示デバイスで構成される表示装置200に、文字列や画像を表示する機能を有している。
電子機器100は、CPU(Central Processing Unit)11と、メモリ12と、I/Oコントローラ13と、ROM14と、設定情報記憶部15と、HDD(Hard Disk Drive)16と、操作入力部17と、外部装置接続コネクタ18と、表示装置接続コネクタ19と、WDT20と、リブート回路21と、電源回路22と、電源スイッチ23とを備えている。
CPU11は、ROM14に記憶されたBIOS141やHDD16に記憶されたOS等のプログラムを実行し、電子機器100を構成する各部の動作を統括的に制御する。また、CPU11は、ROM14に記憶されたBIOS141やHDD16に記憶されたOS等のプログラムとの協働によりカウント値リセット手段、集計手段及び制御手段として機能し、後述する第1カウント開始処理(図2参照)、第2カウント開始処理(図3参照)、カウント停止処理(図4参照)等を実行する。
また、CPU11は、メモリコントローラ111と、VGAコントローラ112とを有している。ここで、メモリコントローラ111は、電子機器100の主記憶装置であるメモリ12に対するデータの読み出し及び書き出しを制御するものである。また、VGAコントローラ112は、表示装置接続コネクタ19と接続されており、当該表示装置接続コネクタ19に画像データを送出することで表示装置200に文字列や画像を表示させるものである。
I/Oコントローラ13は、CPU11と各部との間のデータの入出力を制御するためのものであって、ROM14、設定情報記憶部15、HDD16、操作入力部17及び外部装置接続コネクタ18等が接続されている。
ROM14は、CPU11が実行するBIOS141や、各種の設定情報(図示せず)を記憶している。ここで、BIOS141には、電子機器100が具備する各部の初期化に係るプログラムが含まれている。CPU11は、このBIOS141に含まれたプログラムを実行することで、後述する第1カウント開始処理(図2参照)等を実行する。
設定情報記憶部15は、EEPROMやCMOS(但し電池付き)等の記憶媒体であって、BIOS141の実行に係る設定情報を記憶する。また、設定情報記憶部15は、WDT20の計時状態を示す後述する“WDTリブートフラグ”や、WDT20のタイムアウトによる再起動の連続的な繰り返し回数を保持するための情報である“連続回数”の記憶場所として用いられる。
設定情報記憶部15に記憶される設定情報としては、例えば、起動を開始するデバイス(以下、ブートデバイス)を定義したブートデバイス設定、WDT20による計時の有効/無効を定義したWDT設定、WDT20のタイムアウト値を定義したタイムアウト設定、WDT20のタイムアウトによる再起動の繰り返し回数の上限値(以下、連続回数上限値という)を定義した連続回数上限設定等が挙げられる。ここで、WDT20のタイムアウト値は、後述する処理(第1カウント開始処理、第2カウント開始処理)毎に異なる値を保持する形態としてもよい。なお、第1カウント開始処理に係るタイムアウト値については、電子機器100がBIOS141の正常起動を完了する起動時間よりも大きな値が設定されているものとする。
HDD16は、電子機器100の補助記憶装置として機能し、OSや当該OS上で実行されるドライバ等を実現するための各種プログラム、各種の設定情報を記憶している。CPU11は、HDD16に記憶されたプログラムを実行することで、後述する第2カウント開始処理(図3参照)及びカウント停止処理(図4参照)等を実行する。
操作入力部17は、キーボードやマウス等の入力デバイス(図示せず)を接続するためのインタフェースであって、入力デバイスを通じてユーザからの操作内容を受け付ける。
外部装置接続コネクタ18は、図示しない外部装置と電子機器100とを接続するためのインタフェースである。外部装置接続コネクタ18としては、例えば、RS−232CやUSB、IEEE1394等のシリアルインタフェースや、イーサネット(登録商標)
等のネットワークインタフェースを用いることができる。
表示装置接続コネクタ19は、VGAコントローラ112から入力される画像データを表示装置200へ出力することで、当該表示装置200に画像データを表示させる。
WDT20は、計時手段として機能し、CPU11の制御に従い電子機器100の起動時に計時を開始する。また、WDT20は、CPU11から計時カウントのクリアを指示するクリア信号を受け付けると、計時したカウント値をクリアした後、再度計時を開始する。なお、本実施形態では、WDT20により計時手段を実現しているが、これに限定するものではなく、CPU11とROM14に記憶されたプログラムとの協働により計時手段を実現することも可能である。
リブート回路21は、リブート手段として機能し、WDT20のカウント値が所定の値(タイムアウト値)に到達するタイムアウト時に、電源回路22を制御することで電子機器100の再起動(リブート)を行う。電子機器100では、このWDT20及びリブート回路21の機構による再帰動により、ハングアップ等のロック状態に陥った場合にこのロック現象の原因となったエラーの解消を試みる。
電源回路22は、電子機器100の各部へ電力を供給する電源ユニットである。電源回路22は、ユーザによる電源スイッチ23の押下に応じてオンとオフとを切り替え、オン時において各部への電力供給を開始する。また、電源回路22は、CPU11の制御に従い、電源オンの状態から電源オフやサスペンド状態等の省電力状態に切り替える。また、電源回路22は、リブート回路21の制御に従い、電源オンの状態を一旦オフとした後、再びオンとすることで電子機器100を再起動する。
以下、図2〜図4を参照して、WDT20の計時に係る電子機器100の動作について説明する。図2は、CPU11とBIOS141との協働により実現される第1カウント開始処理の手順を示すフローチャートである。なお、本処理は、電子機器100の起動時時(BIOS実行時)に実行されるものである。
まず、CPU11は、設定情報記憶部15に記憶されたブートデバイス設定を参照し、ブートデバイスがHDD16に設定されているか否かを判定する(ステップS11)。ここで、HDD16以外のデバイス(例えば、外部装置接続コネクタに接続される外部デバイス等)に設定されていた場合(ステップS11;No)、CPU11は、指定されたデバイスから起動を開始し(ステップS12)、本処理を終了する。
ステップS11において、ブートデバイスがHDD16と設定されていると判定した場合(ステップS11;Yes)、CPU11は、設定情報記憶部15に記憶されたWDT設定を参照し、WDT20による計時が有効か否かを判定する(ステップS13)。ここで、WDT20による計時が無効と設定されていた場合(ステップS13;No)、CPU11は、WDTリブートフラグを“0”に設定した後(ステップS14)、HDD16からの起動を開始し(ステップS23)、本処理を終了する。
一方、ステップS13において、WDT20による計時が有効と設定されていた場合(ステップS13;Yes)、CPU11は、設定情報記憶部15に記憶された連続回数及び連続回数上限設定を参照し、この連続回数の値が連続回数上限値以下か否かを判定する(ステップS15)。ここで、連続回数の値が連続回数上限値を上回ると判定した場合(ステップS15;No)、CPU11は、WDTリブートフラグを“0”に設定した後(ステップS16)、設定情報記憶部15に記憶された連続回数をクリアする(ステップS17)。つまり、CPU11は、連続回数の値が連続回数上限値を上回った場合に、WDT20の計時を停止させた状態で電子機器100の起動を行う。そして、CPU11は、HDD16に記憶されたOSの起動を開始し(ステップS23)、本処理を終了する。
一方、ステップS15において、連続回数の値が連続回数上限値以下と判定した場合(ステップS15;Yes)、CPU11は、さらに設定情報記憶部15に記憶されたWDTリブートフラグの値が“0”か否かを判定する(ステップS18)。ここで、WDTリブートフラグの値が“1”であった場合(ステップS18;No)、CPU11は、設定情報記憶部15に記憶された連続回数の値に1を加算し(ステップS19)、ステップS21に移行する。
また、ステップS18において、WDTリブートフラグの値が“0”であった場合(ステップS18;Yes)、CPU11は、設定情報記憶部15に保持された連続回数をクリアし(ステップS20)、ステップS21に移行する。
続いて、CPU11は、WDT20による計時を開始した後(ステップS21)、WDTリブートフラグを“1”に設定する(ステップS22)。そして、CPU11は、HDD16に記憶されたOSの起動を開始し(ステップS23)、本処理を終了する。
図3は、CPU11とHDD14に記憶されたOSとの協働により実現される第2カウント開始処理の手順を示すフローチャートである。なお、本処理は、上述した第1カウント開始処理のステップS23に応じて実行されるものである。
まず、CPU11は、設定情報記憶部15に記憶されたWDTリブートフラグの値が“1”か否かを判定する(ステップS31)。ここで、WDTリブートフラグの値が“0”と判定した場合、CPU11は、本処理を直ちに終了する。つまり、CPU11は、WDTリブートフラグの値が“0”のとき、WDT20の計時を停止させた状態でOSを立ち上げることになる。
一方、ステップS31でWDTリブートフラグの値が“1”と判定した場合(ステップS31;Yes)、CPU11は、WDT20にクリア信号を送出することで、WDT20のカウント値をリセットする(ステップS32)。次いで、CPU11は、所定時間が経過するまで待機し(ステップS33;No)、この所定時間が経過すると(ステップS33;Yes)、ステップS32に再び戻り、WDT20のカウント値をクリアする。つまり、WDTリブートフラグの値が“1”のとき、WDT20の計時を行いながらOSが立ち上がることになる。なお、ステップS33での所定時間は、WDT20のタイムアウト値よりも小さな値(一定値)であるとする。
図4は、CPU11とHDD14に記憶されたOSとの協働により実現されるカウント停止処理の手順を示すフローチャートである。本処理は、OSのシャットダウン時やサスペンド時等、正規の手順で電源回路22の電源オフ又は省電力状態への移行が操作入力部17を介して指示された場合に実行されるものである。
まず、CPU11は、WDT20の計時を停止すると(ステップS41)、WDTブートフラグを“0”に設定する(ステップS42)。そして、CPU11は、電源回路22を電源オフ又は省電力状態に移行させ(ステップS43)、本処理を終了する。
以下、上述した各処理に基づき、電子機器100にロック状態が発生した場合での処理内容について説明する。なお、以下ではWDT20のタイムアウトによる再起動動作を前提に説明を進めるため、図2のステップS11;No→ステップS12、ステップS13;No→ステップS14の流れについては説明を省略する。
まず、BIOS141の起動時にロック状態が発生した場合について説明する。BIOS141の起動時に何らかのエラーが発生しロック状態に陥ると、ステップS21で計時が開始されたWDT20のタイムアウトにより電子機器100が再起動される。この再起動によりエラーが解消されず、BIOS141の起動時に再びロック状態が発生すると、WDT20のタイムアウトにより電子機器100が繰り返し再起動されることになる。
BIOS141の起動時に再起動が発生した場合、ステップS22で設定されたWDTリブートフラグの値“1”が保持される。そのため、WDT20による再起動が繰り返し行われる毎に、その繰り返し回数が連続回数としてステップS18;No→ステップS19の処理で集計されることになる。
ここで、連続回数が連続回数上限値(例えば、3回)を上回ると、ステップS16でWDTリブートフラグが“0”に設定され、WDT20の計時が停止された状態で起動が行われる。これにより、ステップS23によりHDD16からOSの起動が開始されたとしても、WDTリブートフラグが“0”であるためWDT20の計時は開始されない(ステップS31;No)。そのため、WDT20のタイムアウトによる再起動は、連続回数上限値の回数だけ繰り返し行われることになる。
次に、BIOS14が正常に起動した後(即ち、WDTリブートフラグが“1”)、OSの起動時にロック状態が発生した場合について説明する。OSの起動時に何らかのエラーが発生しロック状態に陥ると、ステップS32で計時が開始されたWDT20のタイムアウトにより電子機器100が再起動される。
正規の手続きでOSが終了する場合、WDTリブートフラグは“0”に設定されるが(図4、ステップS42参照)、WDT20のタイムアウトによる再起動時にはWDTリブートフラグは“1”のまま保持される。そのため、再起動の繰り返し行われる毎に、その繰り返し回数が連続回数として第1カウント処理のステップS18;No→ステップS19の処理で集計されることになる。
ここで、連続回数が連続回数上限値(例えば、3回)を上回ると、BIOS起動時と同様、ステップS16でWDTリブートフラグが“0”に設定される。これにより、WDT20の計時は行われなくなるため、WDT20のタイムアウトによる再起動は、連続回数上限値の回数だけ繰り返し行われることになる。
以上のように、本実施形態によれば、WDT20のタイムアウトによる再起動によりロック状態の原因となったエラーを解消できない場合であっても、この再起動の回数を連続回数上限値に抑えることができるため、WDT20のタイムアウトによる再起動が不用意に繰り返されてしまうことを防止することができる。
なお、本実施形態では、第1カウント開始処理のステップS17で連続回数をクリアする形態としたが、これに限らず、連続回数を保持したまま処理を進める形態としてもよい。この形態の場合、操作入力部17等を介して設定情報記憶部15に記憶された連続回数のクリアを行うものとする。
[第2の実施形態]
次に、第2の実施形態について説明する。上述した第1の実施形態では、WDT20のタイムアウトによる再起動が行われる回数を連続回数上限値に抑えることが可能であるが、WDT20の機能が停止された状態でOSが起動するため、このOSの起動中又は実行時にロック状態に陥る場合がある。この場合、例えば表示内容が待機画面でOSがロック状態に陥ると、一見してエラー状態にあることが分からず、エラー状態にあることを把握するまで時間を要する可能性がある。
また、エラー状態にある電子機器が他の装置に影響を及ぼす可能性がある。例えば、ネットワークを介して他の電子機器と接続されている場合、OSロックにより予期せぬ信号を他の電子機器に送出し、他の電子機器の正常動作を妨げる可能性がある。
そこで、本実施形態では、WDT20が再起動を連続上限回数行った場合に、エラーの発生をユーザに報知するとともに、自動的に電源をオフ状態とすることが可能な構成について説明する。なお、本実施形態の電子機器は、上述した第1の実施形態と実質的にBIOSに含まれるプログラム内容が異なるのみ、つまり第1カウント開始処理の内容が異なるのみである。そのため、以下では本実施形態に係るBIOSをBIOS142と表記し、図1の構成を用いて説明する。
図5は、CPU11とBIOS142との協働により実行される第1カウント開始処理の手順を示すフローチャートである。
まず、CPU11は、設定情報記憶部15に記憶されたブートデバイス設定を参照し、ブートデバイスがHDD16に設定されているか否かを判定する(ステップS51)。ここで、HDD16以外のデバイス(例えば、外部装置接続コネクタ18に接続されるデバイス等)に設定されていた場合(ステップS51;No)、CPU11は、指定されたデバイスから起動を開始し(ステップS52)、本処理を終了する。
ステップS51において、ブートデバイスがHDD16と設定されていると判定した場合(ステップS51;Yes)、CPU11は、設定情報記憶部15に記憶されたWDT設定を参照し、WDT20による計時が有効か否かを判定する(ステップS53)。ここで、WDT20による計時が無効と設定されていた場合(ステップS53;No)、CPU11は、WDTリブートフラグを“0”に設定した後(ステップS54)、HDD16からの起動を開始し(ステップS66)、本処理を終了する。
一方、ステップS53において、WDT20による計時が有効と設定されていた場合(ステップS53;Yes)、CPU11は、設定情報記憶部15に記憶された連続回数及び連続回数上限設定を参照し、この連続回数の値が連続回数上限値以下か否かを判定する(ステップS55)。ここで、連続回数の値が連続回数上限値を上回ると判定した場合(ステップS55;No)、CPU11は、WDTリブートフラグを“0”に設定する(ステップS56)。つまり、CPU11は、連続回数の値が連続回数上限値を上回った場合に、WDT20の計時を停止させた状態で電子機器100の起動を行う。
次いで、CPU11は、WDT20による計時を開始した後(ステップS57)、エラー発生の旨のメッセージ(エラー発生画面)を表示装置200に表示させることで、ユーザにエラーの発生を報知する(ステップS58)。なお、ステップS57での計時開始は、エラー発生の報知間を測定するためであるとともに、ステップS58でのエラー発生の表示中にロック状態に陥った場合にWDT20のタイムアウトによる再起動を行うためである。
続いて、CPU11は、WDT20による計時時間が所定時間(例えば、1分等)に到達するまで待機する(ステップS59;No)。なお、ステップS59の所定時間は設定情報として設定情報記憶部15に保持されているものとする。また、ステップS59の所定時間(報知時間)は、WDT20のタイムアウト値よりも小さな値であるとする。
ステップS59において所定時間に到達したと判定すると(ステップS59;Yes)、CPU11は、電源回路22を電源オフとした後(ステップS60)、本処理を終了する。
一方、ステップS55において、連続回数の値が連続回数上限値以下と判定した場合(ステップS55;Yes)、CPU11は、さらに設定情報記憶部15に記憶されたWDTリブートフラグの値が“0”か否かを判定する(ステップS61)。ここで、WDTリブートフラグの値が“1”であった場合(ステップS61;No)、CPU11は、設定情報記憶部15に記憶された連続回数の値に1を加算し(ステップS62)、ステップS64に移行する。
また、ステップS61において、WDTリブートフラグの値が“0”であった場合(ステップS61;Yes)、CPU11は、設定情報記憶部15に記憶された連続回数の値をクリアし(ステップS63)、ステップS64に移行する。
続いて、CPU11は、WDT20による計時を開始した後(ステップS64)、WDTリブートフラグを“1”に設定する(ステップS65)。そして、CPU11は、HDD16に記憶されたOSの起動を開始し(ステップS66)、本処理を終了する。
以下、図5で説明した第1カウント開始処理に基づき、BIOS142の起動時にロック状態が発生した場合の処理内容について説明する。なお、以下ではWDT20のタイムアウトによる再起動動作を前提に説明を進めるため、図5のステップS51;No→ステップS52、ステップS53;No→ステップS54の流れについては説明を省略する。
BIOS142の起動時に何らかのエラーが発生しロック状態に陥ると、ステップS64で計時が開始されたWDT20のタイムアウトにより電子機器100が再起動される。この再起動によりエラーが解消されず、BIOS141の起動時にロック状態に再び陥ると、WDT20のタイムアウトによる再起動も再び行われることになる。このとき、ブートフラグの値“1”が保持されるため、WDT20による再起動が繰り返し行われる毎に、その繰り返し回数が連続回数としてステップS61;No→ステップS62の処理で集計されることになる。
ここで、連続回数が連続回数上限値を上回ると、ステップS56でWDTリブートフラグを“0”に設定し、エラー発生画面の報知時間をカウントするため、ステップS57でWDT20の計時を開始する。そして、WDT20のカウント値が所定時間を経過するまでの間、表示装置200にエラー発生画面を表示した後、電子機器100の電源をオフ状態とする(ステップS58→S60)。
また、エラー発生画面の表示中にロック状態に陥った場合、ステップS57で計時が開始されたWDT20のタイムアウトにより自動的に再起動が行われる。このとき、連続回数は従前のまま保持されているため、ステップS51→S53→S55;No→S56と処理が流れ、ステップS57でWDT20の計時が開始された後、ステップS59でエラー発生画面の表示が再び行われることになる。
なお、OSの起動時にロック状態が発生した場合についても、上記と同様、WDT20による再起動が連続上限回数の値だけ行われた際には、ステップS58→S60において、WDT20のカウント値が所定時間を経過するまでの間、表示装置200にエラー発生画面を表示された後、電子機器100の電源がオフ状態とされる。
以上のように、本実施形態によれば、WDT20のタイムアウトによる再起動によりロック状態の原因となったエラーを解消できない場合であっても、この再起動の回数を連続回数上限値に抑えることができるため、WDT20のタイムアウトによる再起動が不用意に繰り返されてしまうことを防止することができる。
また、WDT20のタイムアウトによる再起動が連続回数上限値だけ行われた場合に、エラー発生の旨のメッセージを表示装置200に表示させるため、エラーの発生をユーザに報知することができる。さらに、自動的に電源をオフ状態とすることができるため、電子機器100に接続された他の電子機器に対する影響を抑制することができる。
なお、本実施形態では、WDT20のタイムアウトによる再起動が連続回数上限値だけ行われた後に、この再起動の連続回数のクリアを行わない形態としたが、これに限らず、例えば、ステップS56の後段で連続回数をクリアする形態としてもよい。
また、本実施形態では、WDT20のタイムアウトによる再起動が連続回数上限値だけ行われた後に、エラー発生の報知と電子機器100の電源オフとを行う形態としたが、何れか一方のみを行う形態としてもよい。
以上、本発明の実施の形態について説明したが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲での種々の変更、置換、追加等が可能である。
例えば、上記実施形態の電子機器100で実行されるプログラムを、インストール可能な形式又は実行可能な形式のファイルでCD−ROM、フレキシブルディスク(FD)、CD−R、DVD等のコンピュータで読み取り可能な記憶媒体に記録して提供する形態としてもよい。
また、上記実施形態の電子機器100で実行されるプログラムを、インターネット等のネットワークに接続されたコンピュータ上に格納し、ネットワーク経由でダウンロードさせることにより提供する構成としてもよい。また、上記実施形態の表示処理装置で実行されるプログラムをインターネット等のネットワーク経由で提供または配布する構成としてもよい。
100 電子機器
11 CPU
111 メモリコントローラ
112 VGAコントローラ
12 メモリ
13 I/Oコントローラ
14 ROM
141 BIOS
142 BIOS
15 設定情報記憶部
16 HDD
17 操作入力部
18 外部装置接続コネクタ
19 表示装置接続コネクタ
20 WDT
21 リブート回路
22 電源回路
23 電源スイッチ
200 表示装置
特開2008−140072公報

Claims (3)

  1. 自己の装置が備えるBIOS及びOSの各起動時に計時を開始する計時手段と、
    前記計時手段のカウント値が所定のタイムアウト値に到達するタイムアウト時に、自己の装置を前記BIOSから再起動させるリブート手段と、
    前記タイムアウト値よりも小さい一定の間隔毎に、前記計時手段のカウント値をリセットするカウント値リセット手段と、
    前記BIOS及び前記OSの両起動時に亘り、前記リブート手段により連続的に行われた再起動の回数を一括して集計する集計手段と、
    前記集計手段による集計結果が所定の回数を上回った場合に、前記計時手段による計時を停止させた状態で前記BIOS及び前記OSの起動を行う制御手段と、
    を備えたことを特徴とする電子機器。
  2. 前記制御手段は、前記集計手段による集計結果が所定の回数を上回った場合に、当該集計手段が集計した回数をクリアすることを特徴とする請求項1に記載の電子機器。
  3. コンピュータを、
    自己の装置が備えるBIOS及びOSの各起動時に計時を開始する計時手段と、
    前記計時手段のカウント値が所定のタイムアウト値に到達するタイムアウト時に、自己の装置を前記BIOSから再起動させるリブート手段と、
    前記タイムアウト値よりも小さい一定の間隔毎に、前記計時手段のカウント値をリセットするカウント値リセット手段と、
    前記BIOS及び前記OSの両起動時に亘り、前記リブート手段により連続的に行われた再起動の回数を一括して集計する集計手段と、
    前記集計手段による集計結果が所定の回数を上回った場合に、前記計時手段による計時を停止させた状態で前記BIOS及び前記OSの起動を行う制御手段と、
    して機能させるためのプログラム。
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* Cited by examiner, † Cited by third party
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US9274805B2 (en) * 2012-02-24 2016-03-01 Qualcomm Incorporated System and method for thermally aware device booting
JP5932511B2 (ja) * 2012-06-19 2016-06-08 キヤノン株式会社 情報処理装置、ソフトウェアの更新方法及びコンピュータプログラム
JP6744448B2 (ja) * 2019-04-12 2020-08-19 Necプラットフォームズ株式会社 情報処理装置、情報処理システム、故障検出方法、及びそのためのプログラム
CN113626229B (zh) * 2021-06-23 2023-07-21 浙江零跑科技股份有限公司 一种基于sbc的电机控制芯片唤醒方法
CN114237722B (zh) * 2021-11-19 2023-09-01 湖南三一智能控制设备有限公司 一种系统的启动方法、装置、设备及工程车辆

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01248245A (ja) * 1988-03-30 1989-10-03 Toshiba Corp マイクロプロセッサ暴走時制御回路
JPH06318159A (ja) * 1993-05-10 1994-11-15 Nec Shizuoka Ltd 装置内異常検出方式
US6651188B2 (en) * 2001-06-29 2003-11-18 Intel Corporation Automatic replacement of corrupted BIOS image
US7340638B2 (en) * 2003-01-30 2008-03-04 Microsoft Corporation Operating system update and boot failure recovery
JP2004241902A (ja) * 2003-02-04 2004-08-26 Denso Corp 車載無線通信機
JP2009015435A (ja) * 2007-07-02 2009-01-22 Nippon Telegr & Teleph Corp <Ntt> 異常検出方法及び処理装置

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