JP4981115B2

JP4981115B2 - 情報処理装置

Info

Publication number: JP4981115B2
Application number: JP2009257425A
Authority: JP
Inventors: 祐介油谷
Original assignee: Toshiba TEC Corp
Current assignee: Toshiba TEC Corp
Priority date: 2009-11-10
Filing date: 2009-11-10
Publication date: 2012-07-18
Anticipated expiration: 2029-11-10
Also published as: JP2011103051A

Description

本発明は、ＢＩＯＳ（Basic Input／Output System）を実行しハードウェアの初期化を行う情報処理装置に関する。

ＰＣ（Personal Computer）等のＢＩＯＳを搭載する情報処理装置では、電源スイッチをオンとすると電源供給が開始され、ＢＩＯＳを用いてハードウェアを初期化する起動処理が実行される。この起動処理時に何らかの要因によりエラーが発生した場合、起動処理が停止するロック現象が発生する。ロック現象を解消するためにはユーザが手動で電源のオフ／オン（リセット）を行う必要があるが、操作に不慣れな初心者等の場合、適切な操作を行うことができない可能性がある。

一方、上記の問題に対し、一部の機器では起動処理時にウォッチドッグタイマ（以下、ＷＤＴという）を起動し、このＷＤＴがタイムアウトした場合にハードウェアのリセットを自動的に行うことでロック現象の解消を図っている。例えば、特許文献１には、電源オン時にＷＤＴとＢＩＯＳとを起動し、ＢＩＯＳ本体に付加されたタイマ再起動処理によってＷＤＴのカウント値を周期的にクリアし、この再起動処理が走らずＷＤＴがタイムアウトした場合にＰＣサーバのリセットを行うＷＤＴ機能に関する技術が開示されている。

しかしながら、特許文献１に開示の技術では、上述した再起動処理が正常に動作しない場合、自動的にリセットすることが可能であるが、この再起動処理が正常に動作しているにも関わらず他の処理に不具合が生じた場合には、リセットを行うことができないという問題がある。特に、ＢＩＯＳの起動を表す画面の表示処理に不具合が発生した場合には、ユーザは起動が正常に行われているか否かを直ちに判断することができないため、対応に戸惑う可能性がある。

本発明は上記に鑑みてなされたものであって、ＷＤＴ機能による起動不良の検知を補い、ロック現象解消のためのリセットを行うことが可能な情報処理装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、ウォッチドッグタイマが計時したカウント値をクリアするクリア信号を一定周期で出力し、当該カウント値がタイムアウトした場合にリセットを行う第１リセット手段と、自己の装置が具備する特定のハードウェアから、前記クリア信号、ＨＳＹＮＣ及びＶＣＹＮＣを出力させるためのプログラムを含んだＢＩＯＳを記憶する記憶手段と、電源のオンに伴い前記記憶手段に記憶されたＢＩＯＳを実行する起動手段と、前記電源のオンに伴い計時を開始する計時手段と、前記計時手段による計時時間が所定時間を経過するまでに、前記ＨＳＹＮＣ及びＶＳＹＮＣが出力されたか否かを判定する判定手段と、前記判定手段により前記ＨＳＹＮＣ及びＶＳＹＮＣが出力されないと判定された場合にリセットを行う第２リセット手段と、を備える。

本発明によれば、ＷＤＴ機能による起動不良の検知を補い、ロック現象解消のためのリセットを行うことが可能な情報処理装置を提供することができる。

図１は、情報処理装置の構成を模式的に示すブロック図である。図２は、図１に示した情報処理装置の起動時の動作手順を示すタイミングチャートである。

以下、添付図面を参照して、本発明に係る情報処理装置の実施形態を詳細に説明する。なお、以下に説明する実施形態により本発明が限定されるものではない。

図１は、本実施形態に係る情報処理装置の構成を模式的に示すブロック図である。情報処理装置１は、ＰＣ（Personal Computer）やＰＯＳ端末等であって、ＣＲＴ（Cathode Ray Tube）やＬＣＤ（Liquid Crystal Display）等の表示デバイスで構成される表示装置２に文字や画像を表示する機能を有している。

情報処理装置１は、ＣＰＵ（Central Processing Unit）１１と、メモリ１２と、Ｉ／Ｏコントローラ１３と、シリアルＩ／Ｏ１４と、ＢＩＯＳ１５１を記憶する記憶手段としてのＲＯＭ（Read Only memory）１５と、ＰＣＩ１６と、ＨＤＤ（Hard Disk Drive）１７と、ＵＳＢ（Universal Serial Bus）１８と、ＣＲＴコネクタ１９と、ＷＤＴ（ウォッチドッグタイマ）２０と、第１リセット回路２１と、計時手段及び判定手段としてのタイマ回路２２と、第２リセット手段としての第２リセット回路２３と、電源回路２４と、電源スイッチ２５とを備えている。

ＣＰＵ１１は、ＲＯＭ１５に記憶されたＢＩＯＳ１５１やＨＤＤ１７に記憶された所定の制御プログラムを実行し、情報処理装置１を構成する各部の動作を統括的に制御する。

また、ＣＰＵ１１には、メモリ１２の読み出し及び書き出しを制御するメモリコントローラ１１１と、表示装置２への表示を制御する表示制御手段としてのＶＧＡコントローラ１１２とが搭載されている。ＶＧＡコントローラ１１２は、ＲＧＢ号線Ｌ１及び同期信号線Ｌ２によりＣＲＴコネクタ１９と接続されており、ＲＧＢ号線Ｌ１を介して画像データを送出するとともに、同期信号線Ｌ２を介してＨＳＹＮＣ及びＶＳＹＮＣを送出する。メモリ１２は、主記憶装置であって、ＣＰＵ１１のワークエリアとして機能する。

また、ＣＰＵ１１には、入出力を制御するＩ／Ｏコントローラ１３が接続されている。Ｉ／Ｏコントローラ１３には、シリアルＩ／Ｏ１４、ＢＩＯＳ１５１等を記憶したＲＯＭ１５、拡張バスであるＰＣＩ１６、補助記憶装置のＨＤＤ１７、外部機器を接続するためのＵＳＢ１８等が接続されている。

ＢＩＯＳ１５１には、情報処理装置１が具備する各部の初期化処理に係るプログラムや設定が含まれている。例えば、上述したＨＳＹＮＣ／ＶＳＹＮＣ等の汎用信号をＶＧＡコントローラ１１２等の特定のハードウェアから出力させるためのプログラムが含まれている。また、ＢＩＯＳ１５１には、上述した汎用信号以外の信号として、後述するＷＤＴ２０が計時するカウント値のクリアを行うクリア信号を、ＣＰＵ１１から所定周期で出力させるためのプログラムが含まれている。なお、各プログラムの起動順序については特に問わないものとする。

ＣＰＵ１１は、情報処理装置１の起動時にＢＩＯＳ１５１を実行することで、ＣＰＵ１１に接続された各部を動作可能な状態に初期化する。即ち、ＣＰＵ１１は情報処理装置１の起動時において、ＢＩＯＳ１５１を実行する起動手段として機能する。具体的に、ＣＰＵ１１は、ＢＩＯＳ１５１に含まれたプログラムとの協働により、ＶＧＡコントローラ１１２から画像データ、ＨＳＹＮＣ及びＶＳＹＮＣをＣＲＴコネクタ１９へ出力させることで、表示装置２へＢＩＯＳ１５１を起動したことを示すＢＩＯＳ起動画面等の表示を行う。

ＣＲＴコネクタ１９には、表示装置２が接続されている。ＣＲＴコネクタ１９は、ＶＧＡコントローラ１１２から入力される画像データを、一定周期で入力されるＨＳＹＮＣ及びＶＳＹＮＣの同期タイミングに従い表示装置２へ出力することで、当該表示装置２に画像データを表示させる。

ＷＤＴ２０は、電源スイッチ２５の押下等により電源回路２４から電力の供給が開始されると計時を開始する。また、ＷＤＴ２０は、ＣＰＵ１１からクリア信号を受け付けると計時したカウント値をクリアした後、再度計時を開始する。

第１リセット回路２１は、ＷＤＴ２０のカウント値を監視し、予め定められた時間（タイムアウト値）を経過すると、電源回路２４をオフとした後再度オンとすることで情報処理装置１のリセットを行う。即ち、ＣＰＵ１１と第１リセット回路２１との協働により、第１リセット手段が実現されている。

タイマ回路２２は、同期信号線Ｌ２に接続されており、時間を計時するＲＴＣ（Real Time Clock）等の計時装置（図示せず）を用いることで計時機能を具備している。タイマ回路２２は、電源スイッチ２５の押下等により電源回路２４から電力の供給が開始されると計時を開始し、予め定められた時間が経過するまでにＨＳＹＮＣ又はＶＳＹＮＣが入力（出力）されたか否かを判定する。即ち、タイマ回路２２は、計時手段及び判定手段として機能する。

タイマ回路２２は、計時開始から所定時間内にＨＳＹＮＣ又はＶＳＹＮＣの入力を確認すると、ＢＩＯＳ１５１が起動したと判断し計時を停止する。一方、ＢＩＯＳ１５１の起動不良やハードウェアの不具合等により、計時開始から所定時間内にＨＳＹＮＣ及びＶＳＹＮＣの何れも入力されないと、タイマ回路２２はタイムアウトと判断し、第２リセット回路２３へリセット信号を出力する。

なお、ＨＳＹＮＣ又はＶＳＹＮＣの入力判断の指標となる時間は、正常動作時に予め確認された電源供給の開始からＨＳＹＮＣ又はＶＳＹＮＣがＣＲＴコネクタ１９に出力されるまでの時間に基づいて設定されているものとする。また、本実施形態では、ＨＳＹＮＣ又はＶＳＹＮＣの入力を確認する形態としたが、これに限らず、ＨＳＹＮＣ及びＶＳＹＮＣの両信号の入力を確認する形態としてもよい。

第２リセット回路２３は、タイマ回路２２からリセット信号を受け付けると、電源回路２４をオフとした後再度オンとすることで情報処理装置１のリセットを行い、ロック現象を解消する。この動作により、ＢＩＯＳ１５１が再度実行される。

電源回路２４は、情報処理装置１の各部へ電力を供給する電源ユニットである。電源回路２４は、ユーザによる電源スイッチ２５の押下に応じてオンとオフとを切り替え、オン時において各部への電力供給を開始する。また、電源回路２４は、第２リセット回路２３の制御に従い、自己の状態をオフからオンへ移行する。

以下、図２を参照して、情報処理装置１の起動時におけるタイマ回路２２及び第２リセット回路２３の動作について説明する。ここで、図２は、情報処理装置１の起動時の動作手順を示すタイミングチャートである。

まず、情報処理装置１のユーザによる電源スイッチ２５の押下により、電源回路２４がオン状態になると（ステップＳ１１）、電源回路２４は情報処理装置１の各部に電力の供給を開始する（ステップＳ１２）。

ステップＳ１２の電力供給に伴い、ＣＰＵ１１ではＲＯＭ１５に記憶されたＢＩＯＳ１５１を実行することで、情報処理装置１の各部を動作可能な状態に初期化する（ステップＳ１３）。なお、ＢＩＯＳが正常に実行された場合、このステップＳ１３において、ＨＳＹＮＣやＶＳＹＮＣ等の汎用信号を出力させるための処理や、クリア信号を一定周期で出力させるための処理が順次実行される。

一方、ステップＳ１２の電力供給に伴い、タイマ回路２２では計時を開始する(ステップＳ１４)。続いて、タイマ回路２２は、所定時間経過したか否かを判断し、経過していないと判断した場合には(ステップＳ１５；Ｎｏ)、ＨＳＹＮＣ又はＶＳＹＮＣが入力されたか否かを判断する(ステップＳ１６)。ここで、ＨＳＹＮＣ及びＶＳＹＮＣの入力を確認できない場合（ステップＳ１６；Ｎｏ）、ステップＳ１５に再び戻る。また、ＨＳＹＮＣ又はＶＳＹＮＣの入力を確認した場合（ステップＳ１６；Ｙｅｓ）、タイマ回路２２は計時を停止し(ステップＳ１７)、処理を終了する。

一方、ステップＳ１５において、所定時間を経過したと判定した場合（ステップＳ１５；Ｙｅｓ）、タイマ回路２２はリセット信号を第２リセット回路２３へ出力することで、電源回路２４のリセットを実行する(ステップＳ１８)。

電源回路２４では、第２リセット回路２３からリセット制御を受け付けると（ステップＳ１９；Ｙｅｓ）、供給する電力の状態をオフからオンとした後（ステップＳ２０）、ステップＳ１２に戻ることで電力供給を再び開始する。なお、第２リセット回路２３から制御がなされない場合 (ステップＳ１９；Ｎｏ)、電力供給を継続する。

以上のように、本実施形態によれば、ＢＩＯＳ１５１の実行に伴いＶＧＡコントローラ１１２から出力されるＨＳＹＮＣ又はＶＳＹＮＣに基づいてＢＩＯＳ１５１の実行状態を判定する。これにより、ＣＰＵ１１からクリア信号の出力が正常に動作したにも関わらず、ＨＳＹＮＣ及びＶＳＹＮＣが出力されない場合には、自動的に電源のリセットを行うことができるため、ロック現象を解消することができる。また、ＢＩＯＳ起動画面の表示に係るＨＳＹＮＣ及びＶＳＹＮＣをＢＩＯＳ１５１の実行動作の正常判定に用いることで、ＢＩＯＳ起動画面が表示されない場合、自動的に電源のリセットを行うことができるため、ユーザに不具合を意識させることなく情報処理装置１を再起動させることができる。

以上、本発明の実施の形態について説明したが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲での種々の変更、置換、追加等が可能である。

例えば、本実施形態では、ＶＧＡコントローラ１１２から出力されるＨＳＹＮＣ及びＶＳＹＮＣを、ＢＩＯＳ１５１の実行動作の正常判定に用いる形態としたが、これに限らず、他のハードウェアから出力される汎用信号（例えば、一定周期のクロック信号）を用いて、ＢＩＯＳ１５１の実行動作の正常判定を行う形態としてもよい。

１情報処理装置
２表示装置
１１ＣＰＵ
１１１メモリコントローラ
１１２ＶＧＡコントローラ
１２メモリ
１３Ｉ／Ｏコントローラ
１４シリアルＩ／Ｏ
１５ＲＯＭ
１５１ＢＩＯＳ
１６ＰＣＩ
１７ＨＤＤ
１８ＵＳＢ
１９ＣＲＴコネクタ
２０ＷＤＴ
２１第１リセット回路
２２タイマ回路
２３第２リセット回路
２４電源回路
２５電源スイッチ

特開２００４−３８５２９公報

Claims

ウォッチドッグタイマが計時したカウント値をクリアするクリア信号を一定周期で出力し、当該カウント値がタイムアウトした場合にリセットを行う第１リセット手段と、
自己の装置が具備する特定のハードウェアから、前記クリア信号、ＨＳＹＮＣ及びＶＣＹＮＣを出力させるためのプログラムを含んだＢＩＯＳを記憶する記憶手段と、
電源のオンに伴い前記記憶手段に記憶されたＢＩＯＳを実行する起動手段と、
前記電源のオンに伴い計時を開始する計時手段と、
前記計時手段による計時時間が所定時間を経過するまでに、前記ＨＳＹＮＣ及びＶＳＹＮＣが出力されたか否かを判定する判定手段と、
前記判定手段により前記ＨＳＹＮＣ及びＶＳＹＮＣが出力されないと判定された場合にリセットを行う第２リセット手段と、
を備えたことを特徴とする情報処理装置。
前記第２リセット手段は、前記判定手段により前記ＨＳＹＮＣ及びＶＳＹＮＣが出力されたと判定された場合、前記計時手段による計時を停止することを特徴とする請求項１に記載の情報処理装置。
前記ＨＳＹＮＣ及びＶＣＹＮＣの出力判定に係る前記所定時間は、正常動作時における前記電源のオンのタイミングから前記ＨＳＹＮＣ及びＶＣＹＮＣの出力が開始されるまでの時間に基づいて設定されていることを特徴とする請求項１又は２に記載の情報処理装置。