JP6253433B2 - 制御装置 - Google Patents

Description

本発明は、制御装置に関するものである。

従来、コンピュータシステムなどにおいて、時刻やハードウエア設定情報（例えば、ＣＰＵ（３０１）が起動時に外部ＲＯＭを読み出す際のトップアドレス設定や起動時の電源ステート指定）などを保持するためのメモリ部を有している。このようなメモリ部の内容は、通常はコイン電池（ボタン電池）などでバックアップされている。

ここで、電源ステートには、制御装置の電源が全て給電されている動作状態、省電力を実現させるために、制御装置が外部からの操作に応答できるようにしてその他の部分を寝かせておくスリープ状態が含まれる。同様に、電源ステートには、ハード電源をＯＮしても電気信号の状態をみて電源給電するかどうかを決めるソフトＯＦＦ状態がある。このメモリ部を本明細書においては、以降「起動用内部メモリ」と表記する。電源起動時には、この起動用内部メモリ部のハードウエア設定情報に従ってシステムを起動させる処理を行っている。
そのため、外的要因を含めて何らかの原因でこの領域の情報が書き変わってしまった場合には、システムが正常に起動しなくなってしまう場合がある。

この不具合を回避するために、一度、周辺電源を全てＯＦＦした状態で起動用内部メモリ部に供給されるリセット信号を強制的にアサートする。このため、ユーザが、マザーボードに実装されたジャンパーピンをショートさせて起動用内部メモリ部分を初期化する方法がある。また、電池電源を一旦放電して初期化させる方法を施したものがある（例えば特許文献１参照）。

特開平８-２０５４２４号公報

しかしながら、先行技術においては起動用内部メモリ部の電圧が低下したことを検知して一旦電荷を抜く方法となっており、電池電源自体が正常である場合には対応できない。
また、通常、起動用内部メモリ部は多電源化されたＩＣ内部に内蔵されていることが多く、ＩＣで規定された電源シーケンスを遵守する。このため、起動用内部メモリ部以外の電源がＯＦＦされた状態で、起動用内部メモリ初期化を行ってから、周辺電源を起動させる必要がある。

特に起動用内部メモリ部の中で、例えば、起動時に外部ＲＯＭを読み出す際のトップアドレス設定や起動時の電源ステート指定する部分が異常になってしまった場合には装置が起動しなくなるという課題も生じる。

本発明は、上記の課題を解決するためになされたもので、本発明の目的は、電源供給開始処理を行うためのメモリの内容が正常でないことを検知することに応じて、メモリをリセットさせることでコントローラを正常に起動できる仕組みを提供することである。

上記目的を達成する本発明の制御装置は以下に示す構成を備える。
制御装置であって、前記制御装置の起動条件に関連する情報を記憶するメモリと、電力が供給されたときに前記メモリに記憶された前記情報を参照して、参照した前記情報が第１情報であれば特定の信号が入力されるのを待たずに前記制御装置の起動処理を実行し、参照した情報が第２情報であれば前記特定の信号が入力されたことに従って前記制御装置の起動処理を実行する、第１制御手段と、前記第１制御手段に電力が供給されたにも関わらず前記制御装置の起動処理が実行されずに所定時間が経過したことに基づいて前記メモリに記憶された前記情報を初期化する、第２制御手段と、を備えることを特徴とする。

本発明によれば、電源供給開始処理を行うためのメモリの内容が正常でないことを検知することに応じて、メモリをリセットさせることでコントローラを正常に起動できる。

情報処理システムの構成を説明する図である。 図１に示した画像形成装置の内部構成を説明するブロック図である 制御部の内部構成をより詳細に説明するためのブロック図である。 制御装置の電源制御の構成を説明するブロック図である。 制御装置の電源状態を示す図である。 制御装置の制御方法を説明するフローチャートである。 図４に示した制御装置の電源起動状態を説明するタイミングチャートである。 図４に示した制御装置の電源起動状態を説明するタイミングチャートである。 図４に示した制御装置の電源起動状態を説明するタイミングチャートである。 制御装置の構成を説明するブロック図である。 制御装置の電源制御構成を説明するブロック図である。 操作部に表示されるＵＩ画面の一例を示す図である。

次に本発明を実施するための最良の形態について図面を参照して説明する。
＜システム構成の説明＞
〔第１実施形態〕

図１は、本実施形態を示す制御装置を適用する情報処理システムの構成を説明する図である。本例は、制御装置を備える画像形成装置と、他の制御装置とがネットワークを介して通信可能に接続されたシステムに対応する。

図１において、１０１は画像形成装置で、各種の入力データを処理し、記録用紙上に画像印刷を行う。画像形成装置１０１はネットワーク１０２を介してプリントサーバ１０３やクライアントＰＣ１０４などへと接続されている。

図２は、図１に示した画像形成装置１０１の内部構成を説明するブロック図である。
図２において、２０１は画像形成装置制御部（以下単に制御部２０１と呼ぶ）で、画像形成装置１０１の各部を制御する。２０２は操作パネルで、ユーザーが各種の操作を行うために使用され、操作情報を表示するためのＬＣＤ表示器を備える。なお、ＬＣＤ表示器は、タッチパネル機能を備えるものであってもよい。
２０３はプリンタ部であり、制御部２０１で処理された様々な種類の入力画像を印刷して出力する。２０４はスキャナ部であり、画像をスキャンして制御部２０１に入力する。２０５はネットワークであり、本実施例ではＬＡＮを想定している（以下ＬＡＮと表記する）。ＬＡＮ２０５は図１の１０２に相当し、プリントサーバ１０３、クライアントＰＣ１０４と接続されＬＡＮ通信を行う。

図３は、図２に示した制御部２０１の内部構成をより詳細に説明するためのブロック図である。本実施形態では、第１の制御手段としてＣＰＵ３０１と、第２の制御手段として、後述するメモリを備えるＩ／Ｏコントローラ３１２を備え、Ｉ／Ｏコントローラ３１２は電源が供給されることで、後述するメモリに記憶された起動処理を実行する。
図２において、ＣＰＵ３０１は、Ｉ／Ｏコントローラ３１２を介してＲＯＭ３０３に記憶された制御プログラム等に基づいて接続中の各種デバイスとのアクセスを制御する。なお、本実施形態において、ＣＰＵ３０１からの制御に関して、実際は、Ｉ／Ｏコントローラ３１２を介しての制御である場合が殆どである。
ＲＡＭ３０２は、ＣＰＵ３０１が動作するためのシステムワークメモリであり、その他、画像処理部３０８を介して一次的に記憶するための画像メモリも兼ねている。ＨＤＤ３０４はハードディスクドライブであり、システムソフトウエアや画像データを格納することが可能である。
操作部Ｉ／Ｆ３０５は、システムバス３０７と操作部２０２とを接続するためのインターフェース部である。この操作部Ｉ／Ｆ３０５は、操作部２０２に表示するための画像データをシステムバス３０７から受取り、操作部２０２に出力、または、操作部２０２から入力された情報をシステムバス３０７へと出力する。
ＬＡＮコントローラ３０６は、ＬＡＮ２０５及びシステムバス３０７に接続し、ＬＡＮ２０５で接続されている外部機器との情報の入出力制御を行う。画像処理部３０８は、画像処理を行うためのものであり、ＲＡＭ３０２に記憶された画像データを読み出し、拡大または縮小および、色調整などの画像編集処理を行うことが可能である。
なお、画像処理後の画像データは、プリンタＩ／Ｆ３１０を介してプリンタ部２０３に出力される。また、３０９はスキャナＩ／Ｆであり、スキャナ部２０４でスキャンされた画像データは画像処理部３０８で所望の画像処理をされて、コピー時はプリンタＩ／Ｆ３１０へ、保管時にはＨＤＤ３０４へ等、それぞれの動作設定に応じたユニットへと転送される。
また、電源制御部３１１は、制御部２０１内、及び、プリンタ部２０３、スキャナ部２０４の電源制御を行う。

図４は、本実施形態を示す制御装置の電源制御の構成を説明するブロック図である。以下、第２の制御装置（Ｉ／Ｏコントローラ３１２）における起動用内部メモリのリセット制御を説明する。
図４において、起動用内部メモリ４１３は、Ｉ／Ｏコントローラ３１２の内部にあるものとし、ＩＣの構成に関してはＣＰＵ３０１とＩ／Ｏコントローラ３１２が同一ＩＣである場合でも構わない。

３１１は、図３で示した電源制御部であり、内部にウォッチドックタイマ（ＷＤＴ）４０２、ＣＰＵ状態検知部４０３、及び電源コントロール部４０４が含まれている。４０１は第一電源部であり、まず、電源制御部３１１に電源を供給する。
４０５はバックアップ電源として機能するコイン電池で、起動用内部メモリ４１３に電源を供給する。コイン電池４０５は、起動用内部メモリ４１３の電源入力端子に電源を供給すると共に、のＲＣ遅延回路４０６によってタイミング調整されたタイミング信号を起動用内部メモリ４１３のリセット端子に入力する。このタイミング信号はコイン電池４０５が供給されている間は通常Ｈレベルを保持する。
４０７は反転回路で、電源コントロール部４０４から出力される起動用内部メモリクリア信号を反転させる。反転回路４０７は、正常時には起動用内部メモリクリア信号はＬのままであり、起動用内部メモリ４１３の異常を電源制御部３１１が検知した際にＨを出力し、反転回路４０７で反転した信号が起動用内部メモリ４１３のリセット端子にＬで入力された際に起動用内部メモリ４１３の初期化を行う。

通常時には電源制御部３１１に第一電源部４０１からの電源が供給されると、電源制御部３１１は第一電源制御信号を制御して電源スイッチ４０９をＯＮする。電源スイッチ４０９をＯＮすると、Ｉ／Ｏコントローラ３１２に第一電源部４０１から電源が給電され、Ｉ／Ｏコントローラ電源検知回路４１１が電源レベルを検知し、検知結果をＣＰＵ状態検知部４０３に転送する。また、ＣＰＵ電源ステート信号をＣＰＵ状態検知部４０３に送信する。ＣＰＵ状態検知部４０３はこの双方の信号を検知して、ＣＰＵ３０１、及びＩ／Ｏコントローラ３１２に供給される電源状態とその結果のＣＰＵ電源ステート制御信号を電源コントロール部４０４に通知する。
これにより、電源コントロール部４０４は通知結果が正常である場合には第二電源制御信号を制御して、電源スイッチ４１０をＯＮする。すると、第二電源がＣＰＵ３０１、Ｉ／Ｏコントローラ３１２へ供給される。ここで、第一電源、及び第二電源は複数電源であってもかまわない。
その後、図示しない第二電源が供給される全デバイスがＯＫであることを検出する第二電源供給検出部４１２からの入力がＯＫである場合にはプラットフォームリセット信号をディアサート（Ｈ）状態にしてＣＰＵ状態検知部４０３に送信する。

図５は、本実施形態を示す制御装置の電源状態を示す図である。本例は、図４に示したＣＰＵ電源ステート制御信号の変化に応じたＣＰＵ電源状態の関係を示している。
また、本実施形態においては、ＣＰＵ電源ステートをＣＰＵ電源ステート信号１、及び、ＣＰＵ電源ステート信号２の２本の制御信号で表すものとする。
Ｉ／Ｏコントローラ３１２は第一電源部４０１からの電源供給が正常であれば、次の動作状態へと移行するためにＣＰＵ電源ステート制御信号を制御してＣＰＵ状態検知部４０３へと送信する。ここで、通常時には、電源スイッチ４０９をＯＮした際には一旦動作状態に立ち上げるため、ＣＰＵ電源ステート信号１、ＣＰＵ電源ステート信号２を順次ＬからＨに変化させ、動作状態で起動する。
次に一定時間経過して、制御装置に設定したスリープ設定時間に達すると、ＣＰＵ３０１が所望のメモリ退避操作を行った後、ＣＰＵ電源ステート信号２をＨからＬに変化させ、スリープ状態に入る。
本実施形態においては、電源ＯＦＦの状態からユーザが図示しない装置のスイッチをＯＮした場合に、動作状態に遷移して起動するため、ソフトＯＦＦ状態（電源スイッチ供給後、ソフト的に止まっている状態）はサポートしていない。
しかしながら、起動用内部メモリ４１３の中で、起動時の電源ステートを指定する部分が書き換わってしまってソフトＯＦＦ起動の設定がイネーブルになってしまった場合には装置の見かけ上起動しない状態になってしまう。

図６は、本実施形態を示す制御装置の制御方法を説明するフローチャートである。本例は、ＣＰＵ状態検知部４０３が起動用内部メモリ４１３の異常を検出して、起動用内部メモリ４１３の初期化を実施する際の電源制御部３１１の制御例を示している。
Ｓ５０１で、ＣＰＵ状態検知部４０３がウォッチドックタイマ４０２が働いたと判断した場合に、Ｓ５０２に移行する。ここでウォッチドックタイマ４０２が働く例としては、第一に、電源コントロール部４０４が第一電源制御信号で電源スイッチ４０９をＯＮしてから一定時間たってもＩ／Ｏコントローラ電源検知回路４１１がＯＫにならない場合がある。また、第二に、同様に電源スイッチ４０９をＯＮしてから一定時間たってＩ／Ｏコントローラ電源検知回路４１１がＯＫであるにも関わらず、ＣＰＵ電源ステート制御信号が前記図５のソフトＯＦＦの状態になる場合などがあげられる。
次に、Ｓ５０２でＣＰＵ状態検知部４０３がＣＰＵ状態検出信号として、Ｉ／Ｏコントローラ電源検知回路４１１、ＣＰＵ電源ステート制御信号、Ｉ／Ｏコントローラ３１２から出力されるプラットフォームリセット信号などをチェックし、Ｓ５０３に移行する。例えば、ウォッチドックタイマ４０２が働く第一の例の場合には、Ｉ／Ｏコントローラ３１２への電源供給自体が正常ではない。このため、起動用内部メモリ４１３の異常ではないと判断し、起動用内部メモリ４１３異常処理を抜けてシステムリブートするなどの処理に移行する。
一方、前記第二の例の場合には起動用内部メモリ４１３の初期設定が何らかの異常である可能性があるため、Ｓ５０４に移行する。そして、Ｓ５０４で、Ｉ／Ｏコントローラ３１２の電源シーケンスを遵守するために、起動用内部メモリ４１３への給電以外の電源を一旦ＯＦＦするため、電源コントロール部４０４は、電力供給を停止するため電源スイッチ４０９、４１０を順次ＯＦＦする。
次に、Ｓ５０５で、電源コントロール部４０４は自ら生成する起動用内部メモリクリア信号を「Ｈ」にすることで、起動用内部メモリ４１３のリセット端子をアサートする。リセットに十分な時間が経過した後、Ｓ５０６で、電源コントロール部４０４は、起動用内部メモリクリア信号を「Ｌ」に戻して起動用内部メモリ４１３へのリセット信号をディアサートする。Ｓ５０６にて電源コントロール部４０４は電源スイッチ４０９をＯＮしてシステムの再起動を実行する。
図７Ａ〜図７Ｃは、図４に示した制御装置の電源起動状態を説明するタイミングチャートである。

まず、図７Ａは正常起動時のタイミングチャートであり、まずは、電源制御部３１１に第一の電源部から電源が供給された後、電源コントロール部４０４が第一電源制御信号を制御して電源スイッチ４０９をＯＮする。Ｉ／Ｏコントローラ第一電源入力部は、遅延時間Ｔ６０１でＩ／Ｏコントローラ電源検知回路４１１が所望の電圧に達したことを検知して、遅延時間Ｔ６０２後に、検知出力を「Ｈ」にする。
また、Ｉ／Ｏコントローラ３１２に第二電源部４０８が入力されてから所定の時間後にＩ／Ｏコントローラ３１２はＣＰＵ電源ステート信号１、ＣＰＵ電源ステート信号２を順次「Ｈ」に制御される。ＣＰＵ状態検知部４０３は、Ｉ／Ｏコントローラ電源検知出力信号、及び、ＣＰＵ電源ステート信号２の双方が「Ｈ」になったことを電源コントロール部４０４に通知する。そして、遅延時間Ｔ６０３後に、電源コントロール部はＣＰＵ３０１が正常であると判断して第二電源制御信号を制御して電源スイッチ４１０をＯＮにする。
これにより、Ｉ／Ｏコントローラ３１２に第二電源を供給し、遅延時間Ｔ６０３後に、電源入力が所望の電圧値に達してから遅延時間Ｔ６０４後にＩ／Ｏコントローラ３１２が、プラットフォームリセットを解除する。この際、起動用内部メモリリセット信号はＬのままを保持する。

次に、図７Ｂで起動時に異常があった場合（前記図６の説明の第一の例）のタイミングチャートである。
まずは、電源制御部３１１に第一電源部４０１から電源が供給された後、電源コントロール部４０４が第一電源制御信号を制御して電源スイッチ４０９をＯＮするところまでは同等である。
この後、ウォッチドックタイマ４０２がＴ６０５の間待ってもＣＰＵ３０１からの応答がない場合には、ウォッチドックタイマ４０２による割込みが発生する。この際、ＣＰＵ状態検知部４０３が、Ｉ／Ｏコントローラ電源検知出力信号、及び、ＣＰＵ電源ステート信号２の双方の状態を検知し、電源コントロール部４０４に通知する。
ここで、電源コントロール部４０４はＩ／Ｏコントローラ電源検知出力信号が「Ｌ」のままであることから、起動用内部メモリ４１３の異常ではないと判断し、起動用内部メモリ４１３の異常の処理を抜けてシステムリブートするなどの処理に移行する。

次に、図７Ｃで起動時に異常があった場合（前記図６の説明の第二の例）のタイミングチャートである。
まずは、電源制御部３１１に第二電源部４０８から電源が供給された後、電源コントロール部４０４が第一電源制御信号を制御して電源スイッチ４０９をＯＮするところまでは同等である。
この後、ウォッチドックタイマ４０２がＴ６０５の間待ってもＣＰＵ３０１からの応答がない場合には、ウォッチドックタイマ４０２による割込みが発生する。この際、ＣＰＵ状態検知部４０３が、Ｉ／Ｏコントローラ電源検知出力信号、及び、ＣＰＵ電源ステート信号２の双方の状態を検知し、電源コントロール部４０４に通知する。
ここで、電源コントロール部４０４はＩ／Ｏコントローラ電源検知出力信号が「Ｈ」であり、ＣＰＵ電源ステート信号がソフトＯＦＦを示していることから、起動用内部メモリ異常の可能性があると判断し、起動用内部メモリ異常時の処理を実行する。
ウォッチドックタイマ４０２による割込みが発生してからＴ６０６遅延で、第一電源制御信号を制御して、電源スイッチ４０９をＯＦＦする。そして、Ｉ／Ｏコントローラ電源電圧が十分に落ちる遅延後（Ｔ６０７）に起動用内部メモリリセット信号を「Ｈ」にして起動用内部メモリ４１３に対してリセットをかける。
そして、リセット処理に十分な遅延後（Ｔ６０８）に起動用内部メモリリセット信号を「Ｌ」に戻し、遅延時間Ｔ６０９後に第一電源制御信号を制御して電源スイッチ４０９をＯＮしてシステムの再起動を実行する。

以上、説明したように、本実施形態においては、ＣＰＵ３０１（Ｉ／Ｏコントローラ３１２を含む）の入力電源、及び、電源ステータス信号の状態を検知して、起動用内部メモリ４１３が正常ではない状態にある可能性で起動しない場合を回避することができる。
また、電源シーケンスが規定を守れるように起動用内部メモリ４１３周辺回路の電源制御も行うことでＩＣの信頼性を損ねることなく起動用内部メモリ４１３を確実に初期化することができる。
〔第２実施形態〕

上記第１実施形態において、起動用内部メモリ４１３に異常があった際に起動用内部メモリ４１３を初期する制御について説明した。
本実施形態においては、起動用内部メモリ４１３を初期化した際に起動用内部メモリ４１３に格納されている時計情報が初期化されることを補正するための手段を有するシステム例を示す。システム構成、画像形成装置１０１内の概略構成に関しては、第１実施形態と同等のため省略する。

図８は、本実施形態を示す制御装置の構成を説明するブロック図である。本例は、図３に示した構成に対して、具体的には、Ｉ／Ｏコントローラ３１２内のＲＴＣ部とは別にＲＴＣユニット７０１をシステムバス３０７に接続する構成を備え、他構成に関しては第１実施形態と同じため説明は省略する。

図９は、図８に示した制御装置の電源制御構成を説明するブロック図である。本例は、起動用内部メモリ４１３の初期化制御に関わる詳細構成に対応する。なお、図４と同じものには同じ符号を付して説明を省略する。
図９において、図示しないＩ／Ｏコントローラ３１２の内部ＲＴＣに対して外部ＲＴＣ７０１をコイン電池４０５で供給される電源に接続する。ここで外部ＲＴＣ７０１は電源起動時に初期化されることなく、また、起動用内部メモリクリア信号によってもリセットがかからない。このため、起動用内部メモリ４１３を初期化した際、再起動時に外部ＲＴＣ７０１の時刻情報を参照し、起動用内部メモリ４１３の時刻情報を書き換えることで、一度初期化された誤った時刻を正確な時刻に更新可能である。

〔第３実施形態〕
第１実施形態において、起動用内部メモリ４１３に異常があった際に起動用内部メモリ４１３を初期する制御について説明した。
本実施形態では、起動用内部メモリ４１３を初期化した際に起動用内部メモリ４１３に格納されている時計情報が初期化される。このため、操作部２０２に時刻情報が初期化されたことをユーザに通知することでユーザが時刻情報を書きなおすことを促すことを特徴とする。

図１０、図２に示した操作部２０２に表示されるＵＩ画面の一例を示す図である。
本実施形態によると、起動用内部メモリ４１３を初期化した際に装置時間が初期化されたとしても操作部２０２においてユーザに時計が初期化されたことをメッセージにより通知することで再設定を促すことができる。

本発明の各工程は、ネットワーク又は各種記憶媒体を介して取得したソフトウエア（プログラム）をパソコン（コンピュータ）等の処理装置（ＣＰＵ、プロセッサ）にて実行することでも実現できる。

本発明は上記実施形態に限定されるものではなく、本発明の趣旨に基づき種々の変形（各実施形態の有機的な組合せを含む）が可能であり、それらを本発明の範囲から除外するものではない。

３０１ ＣＰＵ
３１２ Ｉ／Ｏコントローラ
３１１ 電源制御部
４０１ 第１電源部
４０８ 第２電源部

Claims (19)

1. 制御装置であって、
   前記制御装置の起動条件に関連する情報を記憶するメモリと、
   電力が供給されたときに前記メモリに記憶された前記情報を参照して、参照した前記情報が第１情報であれば特定の信号が入力されるのを待たずに前記制御装置の起動処理を実行し、参照した情報が第２情報であれば前記特定の信号が入力されたことに従って前記制御装置の起動処理を実行する、第１制御手段と、
   前記第１制御手段に電力が供給されたにも関わらず前記制御装置の起動処理が実行されずに所定時間が経過したことに基づいて前記メモリに記憶された前記情報を初期化する、第２制御手段と、を備えることを特徴とする制御装置。
2. 前記第２制御手段は、前記メモリに記憶された前記情報を初期化するためのリセット信号を出力する、ことを特徴とする請求項１に記載の制御装置。
3. 前記メモリに記憶された時刻情報を補正するための画面を表示する表示手段、をさらに備えることを特徴とする請求項１又は２に記載の制御装置。
4. 前記メモリに記憶された前記情報の初期化が実行されたことを示す情報を表示する表示手段、をさらに備えることを特徴とする請求項１又は２に記載の制御装置。
5. 前記第１制御手段及び前記第２制御手段に電力を供給する電力供給手段、をさらに備えることを特徴とする請求項１乃至４の何れか１項に記載の制御装置。
6. 前記メモリに電力を供給するバッテリ、をさらに備えることを特徴とする請求項１乃至５の何れか１項に記載の制御装置。
7. 前記バッテリは、ボタン電池である、ことを特徴とする請求項６に記載の制御装置。
8. 前記第１制御手段は、前記第２制御手段に前記第１制御手段のステータスを示す情報を通知し、
   前記第２制御手段は、前記第１制御手段のステータスを示す情報に基づいて、前記第１制御手段が前記制御装置の起動処理を実行したかどうかを判断し、前記第１制御手段が前記制御装置の起動処理を実行していないと判断したことに基づいて前記メモリに記憶された前記情報を初期化する、ことを特徴とする請求項１乃至７の何れか１項に記載の制御装置。
9. 前記第２制御手段は、前記第１制御手段からのアクセスが所定時間無かったときに割り込み信号を出力するタイマと、前記タイマから前記割り込み信号を受信したことに従って前記メモリに記憶された前記情報を初期化するためのリセット信号を出力する信号出力回路と、を有することを特徴とする請求項１乃至８の何れか１項に記載の制御装置。
10. 前記第２制御手段は、前記第１制御手段に電力が供給されたことを示す第１信号が入力され且つ前記第１制御手段のステータスが変化したことを示す第２信号が入力されないことに基づいて、前記メモリに記憶された前記情報を初期化する、ことを特徴とする請求項１乃至９の何れか１項に記載の制御装置。
11. 前記メモリに記憶された前記情報は、前記メモリが実装されたボードに設けられたジャンパピンをショートさせることによって初期化される、ことを特徴とする請求項１乃至１０の何れか１項に記載の制御装置。
12. 用紙に画像を印刷する印刷部、をさらに備えることを特徴とする請求項１乃至１１の何れか１項に記載の制御装置。
13. 制御装置であって、
    情報を記憶するメモリと、
    前記メモリに電力を供給するコイン電池と、
    電力が供給されたときに前記メモリに記憶された前記情報を参照し、前記制御装置の起動処理を実行する第１制御部と、
    前記第１制御部に電力が供給されたが前記起動処理が実行されず所定時間が経過したことに基づいて前記メモリに記憶された前記情報を初期化する第２制御部と、を備えることを特徴とする制御装置。
14. 前記第２制御部は、前記メモリに記憶された前記情報を初期化するためのリセット信号を出力する、ことを特徴とする請求項１３に記載の制御装置。
15. 前記第１制御部は、前記第２制御部に前記第１制御部のステータスを示す情報を通知し、
    前記第２制御部は、前記第１制御部のステータスを示す情報に基づいて、前記第１制御部が前記制御装置の起動処理を実行したかどうかを判断し、前記第１制御部が前記制御装置の起動処理を実行していないと判断したことに基づいて前記メモリに記憶された前記情報を初期化する、ことを特徴とする請求項１３又は１４に記載の制御装置。
16. 前記第２制御部は、前記第１制御部からのアクセスが所定時間無かったときに割り込み信号を出力するタイマと、前記タイマから前記割り込み信号を受信したことに従って前記メモリに記憶された前記情報を初期化するためのリセット信号を出力する信号出力回路と、を有することを特徴とする請求項１３乃至１５の何れか１項に記載の制御装置。
17. 前記第２制御部は、前記第１制御部に電力が供給されたことを示す第１信号が入力され且つ前記第１制御部のステータスが変化したことを示す第２信号が入力されていないことに基づいて、前記メモリに記憶された前記情報を初期化する、ことを特徴とする請求項１３乃至１６の何れか１項に記載の制御装置。
18. 前記メモリに記憶された前記情報は、前記メモリが実装されたボードに設けられたジャンパピンをショートさせることによって初期化される、ことを特徴とする請求項１３乃至１７の何れか１項に記載の制御装置。
19. 用紙に画像を印刷する印刷部、をさらに備えることを特徴とする請求項１３乃至１８の何れか１項に記載の制御装置。

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