JP5182846B2 - Ｍｅｍｓ素子のパッケージ及びその製造方法 - Google Patents

Description

本発明は、半導体チップのパッケージ技術に関し、特に、ＭＥＭＳ（Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）素子のパッケージ及びその製造方法に関する。

通常、ＭＥＭＳ（Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ、以下、ＭＥＭＳとする）は、半導体チップ内に内蔵されたセンサー、弁、ギア、反射鏡、駆動器などのような非常に小さい機械装置とコンピュータとを組み合わせる技術であって、「利発な物」と呼ばれている。基本的にＭＥＭＳ技術は、反射鏡やセンサーのような一部の機械装置が備えられた非常に小さいシリコンチップ上のマイクロ回路を含む。

このようなＭＥＭＳ技術は、同じレベルのコストで電子部品をマイクロ電子技術によって製造することができるため、大きく注目されている。また、ＭＥＭＳ技術は、次世代融合技術の根幹となっているのみならず、ユビキタス（ｕｂｉｑｕｉｔｏｕｓ）の最重要構成技術となっているため、韓国政府の「ＩＴ８３９政策」において一つの柱となっている。このようなＭＥＭＳ技術は、一回に一個ずつマイクロアクチュエータ及びセンサーを製造する代わりに、シリコンウェーハで一度に数百個ずつ製作することができ、これまで開発されて立証されたシリコンチップの製造技術をそのまま適用することができる。このため、既に構築されているこれまでのウェーハ半導体生産工場をそのまま利用して、シリコンウェーハ上で相当の数のＭＥＭＳ素子を生産することができる。

現在、ＭＥＭＳ技術は、さらに発展し続けており、このため、製品のクラスを標準化し、製造過程も、製品の設計者がほとんどの電子製品に適用したものと同じ方法を基にしたデザインルールに集中できるようにした。

しかし、ＭＥＭＳ素子、例えば、センサーは、パッケージ費用が３０％〜７０％に達する程、非常に高いため、パッケージの高性能化及び低費用の実現ができないと、実用化は非常に難しくなると判断される。近年は、このようなセンサーなどの費用節減のために、量産化工程を可能とするウェーハレベルチップスケールパッケージ（Ｗａｆｅｒ Ｌｅｖｅｌｅｄ Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ、以下、ＷＬＣＳＰとする）工程を適用する試みが多くなっている。このようなＷＬＣＳＰ工程は、ＭＥＭＳセンサーの最重要工程であるのみならず、一般のＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）工程においても最重要技術として注目されている。しかし、ＷＬＣＳＰ工程を適用するためには、接合（ｂｏｎｄｉｎｇ）技術の確立が最重要技術として台頭している。

以下、現在、適用している接合技術について簡単に説明する。

第１に、陽極接合（ａｎｏｄｉｃ ｂｏｎｄｉｎｇ）法は、シリコンウェーハに耐熱強化ガラスを接合する方法であって、上昇した温度でガラスの両端に電圧を印加すると、ガラス内部のＮａ_２Ｏ成分がイオン化されて陰極側には陽イオンのＮａ^＋が集中し、それに対して、陽極側には相対的に陰イオンのＯ^２−が電荷層を形成する。このように形成された陰イオンの電荷層とＡｌ電極との間には強い停電力が発生し、界面に化学反応による強い接合が形成される。このようなウェーハレベル工程は、シリコンウェーハに耐熱強化ガラスを３００℃〜５００℃の範囲の温度で３００Ｖ〜１０００Ｖの範囲の電圧を印加した状態で３分〜１０分程度加熱と冷却とを繰り返し実施して接合を完成する。このとき、接合強度（ｂｏｎｄｉｎｇ ｆｏｒｃｅ）は、重要な要求事項ではない。

このような方法は、表面粗さ（ｓｕｒｆａｃｅ ｒｏｕｇｈｎｅｓｓ）、ウェーハ曲げ（ｗａｆｅｒ ｂｏｗｉｎｇ）、粒子（ｐａｒｔｉｃｌｅ）などによる影響にはそれほど敏感ではなく、接合しようとする基板の間に媒介物質や緩衝層などが挿入されていないため、清潔な環境で簡単に接合することが可能であり、約４００℃以下、１０００Ｖ以下の接合条件で接合が可能という長所がある。また、金属とガラス、ガラスとガラス、シリコンとガラスなど、様々な物質間の接合が可能である。さらに、パッケージ材料としてガラスを用いることによって外部で製作した素子の内部及び動作を視覚的に観察することができるという長所があり、接合した素子の内部には、真空に対するハーメチック特性（空気が通らない特性）を有することによって様々な真空素子のパッケージへの適用が可能である。また、多層構造の接合の提供によって様々な３次元状のＭＥＭＳ素子の製作技術にも使用が可能であるなど、応用範囲が広い。特にパッケージは、生体親和性（ｂｉｏｃｏｍｐａｔｉｂｌｅ）が高いため、様々な医療用センサーへの適用が可能である。

しかし、このような方法の最も大きい短所は、アルカリイオンが増えて、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）との互換性がよくない点である。特に、このような方法に適用されるガラスは、半導体の生産工程において、タブーとなっているＮａ成分で構成されていることから、半導体の一括工程ラインにおける適用が不可能であるという短所がある。また、工程を行う際にＯ_２の離脱（ｄｅｓｏｒｐｔｉｏｎ）によって空洞（ｃａｖｉｔｙ）内部の圧力の増加という問題も有する。

第２に、融着接合（ｆｕｓｉｏｎ ｂｏｎｄｉｎｇ）、又は、ＳＤＢ（Ｓｉｌｉｃｏｎ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ、以下、ＳＤＢとする）法は、接合しようよする２つのシリコンウェーハを整列し、両ウェーハの間に機械的スペーサ（ｍｅｃｈａｎｉｃａｌ ｓｐａｃｅｒ）を挿入した後、圧力を加えると、ウェーハの真ん中から接合し始める。このような方法は、表面清潔（ｓｕｒｆａｃｅ ｃｌｅａｎｌｉｎｅｓｓ）及び粗さが接合特性（ｂｏｎｄｉｎｇ ｑｕａｌｉｔｙ）に非常に大きな影響を与える。第１の接合技術として説明した陽極接合法は、表面粗さが１μｍ以下の条件である一方、ＳＤＢ法は、表面粗さが４ｎｍ以下の条件であって、表面粗さは非常に重要な条件となる。

融着接合の接合原理（ｂｏｎｄｉｎｇ ｍｅｃｈａｎｉｓｍ）は、４つのステップで行われ、次のとおりである。まず、第１ステップは、常温で３００℃まで加熱するステップであって、基板の表面に存在する酸素、水素、ＯＨ基、Ｈ_２Ｏ分子が互いに結合し、これを介して基板間の水素結合が発生し、初期接合が行われる。第２ステップは、３００℃から７００℃まで加熱するステップであって、脱水反応によってＨ_２Ｏ分子が、結合から離脱して外部へと拡散し、主にＯＨ基による水素結合が行われる。また、シリコン基板の弾性的な変形が発生して未接触領域に対する接触を行い始める。第３ステップは、７００℃から１０００℃まで加熱するステップであって、Ｈ_２Ｏ分子のみならず水素も結合から離脱し、外部へと活発に拡散し、このため、酸素原子が接合界面に存在する結合をなす。また、シリコン基板の弾性的な変形がさらに活発となって、さらに強い接合が形成される。最後に第４ステップは、１０００℃以上の高温熱処理を行うステップであって、接合界面に存在する元素がシリコンの内部及び外部への拡散を介してほとんど消滅し、これと共にシリコン基板の弾性変形が発生して完全な接合をなす。

このような融着接合は、媒介物質として緩衝層などが挿入されていないため、酸化や拡散などの高温熱処理工程を適用することができ、同じ物質を接合するため、熱膨張係数が一致して熱応力（ｔｈｅｒｍａｌ ｓｔｒｅｓｓ）の影響をほとんど受けないという長所がある。また、様々な構造物が加工されたシリコン基板を接合したり、接合後に様々な工程を経た後、再び機械的加工を行うことができるため、シリコン微細加工（ｍｉｃｒｏｍａｃｈｉｎｉｎｇ）を用いるセンサー及びアクチュエータの製作に効果的に活用することができる。

しかし、このような融着接合は、表面粗さ、不均一性、粒子などに非常に敏感である。特に、ウェーハの表面粗さは、オングストロームレベルで（ａｎｇｓｔｒｏｍ ｌｅｖｅｌ）管理しなければならない問題がある。このような問題のため、たとえ１１００℃の高温アニールを介して非常に強い共有結合を形成してハーメチックシール（ｈｅｒｍｅｔｉｃ ｓｅｅｌｉｎｇ）を実現しても、半導体の生産工程への適用には非常に困難な面がある。近年は、このような問題を解決するための改善方法として前プラズマ処理を介する低温工程に関する研究が活発に行われている。

第３に、フリットガラス接合（ｆｒｉｔ ｇｌａｓｓ ｂｏｎｄｉｎｇ、シールガラス接合）法は、鉛成分を主に有するガラスパウダーをバインダーと混合してペースト（ｐａｓｔｅ）状にしたものを、スクリーンプリンター、押し出し成形（ｅｘｔｒｕｓｉｏｎ）などの様々な方法で接合するためにＭＥＭＳ製造が行われる位置に置いて約４５０℃の温度で接合させる方法である。このような方法は、ハーメチックシールが可能であり、様々な真空素子への適用が可能という長所があるが、環境問題のため、タブーとなっている鉛成分を利用し、ウェーハにおいて、チップ以外の領域の占有率が高いため、事実上、半導体生産工場の一括工程への適用は不可能な工程である。

第４に、エポキシ接合（ｅｐｏｘｙ ｂｏｎｄｉｎｇ、有機接合）法は、ポリイミド（ｐｏｌｙｉｍｉｄｅ）やエポキシの高分子を中間接合媒介物質として用いて接合するものであって、低温工程が可能という長所がある。しかし、このような方法は、ハーメチックでないし、時間の経過による老化現象（ａｇｉｎｇ ｅｆｆｅｃｔｓ）により、製作される素子の特性が揺れる移動（ｄｒｉｆｔ）特性を示す可能性もあって、現在は、考慮の対象となっていない接合工程である。

上述のように、これまで提案された接合技術、特に、陽極接合法においては、同じシリコンウェーハを用いるという長所があるが、高温熱処理による熱崩壊（ｔｈｅｒｍａｌ ｄｅｇｒａｄａｔｉｏｎ）現象を引き起こす可能性があるため、信頼性の高いＭＥＭＳ素子の特性を確保するためには、熱係数（ｔｈｅｒｍａｌ ｃｏｅｆｆｉｃｉｅｎｔ）による応力誘発が少なく、低温でも接合可能な新たなウェーハレベル接合技術についての研究が必要である。

これについての接合技術の開発一環として、深いビア（ｄｅｅｐ ｖｉａ）形成技術、及び金属間接合（ｍｅｔａｌ ｔｏ ｍｅｔａｌ ｂｏｎｄｉｎｇ）、又は、金属とシリコンウェーハとの間の接合（ｍｅｔａｌ ｔｏ Ｓｉ ｂｏｎｄｉｎｇ）法が提案された。しかし、深いビア形成技術は、次のような問題がある。

まず、深いビア形成技術及び金属間接合工程を連携した接合技術は、ＭＥＭＳセンサーのウェーハ内に金属層（又は、金属配線）を形成するエッチング工程の際にセンサーの劣化を引き起こし、上部のパッケージの役割を果すキャップウェーハ内に深いビアを形成するエッチング工程の制御が困難な問題がある。このような問題は、均一の電気メッキ（ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）の蒸着にも影響を与え、ウェーハ間の接合領域の均一度の確保が困難であることから、接合マージン（ｂｏｎｄｉｎｇ ｍａｒｇｉｎ）が非常に少ないため、歩止まりの確保が非常に難しくなると予想される。また、グラインディング工程の際に〜１００μｍまでキャップウェーハを加工しなければならないため、同様に製造コストが高くなり、歩止まりの損失も非常に大きくなると予想される。

また、深いビア形成技術、及び金属とシリコンウェーハとの間の接合工程を連携した接合技術は、金属間接合工程と同様、キャップウェーハのビアの深さの制御が困難であり、パッドとセンサーウェーハとの接続問題、ウェーハ間の接合領域の均一度の確保が困難であるという問題があり、このため、接合マージンが非常に少なく、歩止まりの確保が困難であると予想される。また、この技術もグラインディング工程の際に〜１００μｍまでキャップウェーハを加工しなければならないため、製造コストが高くなり、歩止まりの損失も非常に大きくなると予想される。

本発明は、上記の従来技術の問題を解決するためになされたものであって、その目的は、半導体生産工場の一括工程に適用することのできるウェーハレベルパッケージ（ｗａｆｅｒ ｌｅｖｅｌ ｐａｃｋａｇｅ）を適用するＭＥＭＳ素子のパッケージ及びその製造方法を提供することにある。

上記目的を達成するための本発明によるＭＥＭＳ素子のパッケージは、キャップウェーハと、該キャップウェーハ上に形成された複数の接合バンプと、該複数の接合バンプの外側部に整列され形成された複数の整列バンプと、該複数の整列バンプと対応する部位に複数の第１外部パッドが形成され、前記キャップウェーハと接合する際に前記整列バンプと前記第１外部パッドとが接合されたＭＥＭＳ素子用ウェーハと、前記複数の接合バンプを取り囲むように該複数の接合バンプと前記整列バンプとの間に形成されたシールラインとを備えることを特徴とする。

また、上記目的を達成するための本発明によるＭＥＭＳ素子のパッケージ製造方法は、第１整列マークが形成され、第１整列マークに隣接するように第１外部パッドが形成されたＭＥＭＳ素子用ウェーハを準備するステップと、前記第１整列マークと対応する部位に第２整列マークが形成され、複数の接合バンプ、及び前記複数の接合バンプと内部配線とを介してそれぞれ互いに接続された複数の整列バンプが前記第２外部パッドと対応する部位に形成されたキャップウェーハを準備するステップと、前記複数の接合バンプを取り囲むように該複数の接合バンプと前記整列バンプとの間にシールラインを形成するステップと、前記第１整列マーク及び第２整列マークが互いに対応するように前記ＭＥＭＳ素子用ウェーハと前記キャップウェーハとを接合させて前記第１外部パッドと前記整列バンプとを接合させるステップと、前記第１整列マークを基準として前記キャップウェーハを分離させるステップと、前記第２整列マークを基準として前記ＭＥＭＳ素子用ウェーハを分離させるステップとを含むことを特徴とする。

以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。

また、図面において、層及び領域の厚さは、明確性を期するために誇張されているものであり、層が他の層又は基板上にあると言及された場合、それは、他の層又は基板上に直接形成されるか、又はその間に第３の層が介在し得るものである。

なお、明細書全体にわたり、同じ図面符号（参照番号）で表示された部分は、同じ構成要素を示している。
実施形態
図１は、本発明の好ましい実施形態に係るＭＥＭＳ素子のパッケージ構造を示す平面図であって、図２は、図１に示すＩ−Ｉ’の切り取り線に沿って示す断面図である。ここでは、説明の便宜上、様々なＭＥＭＳ素子のうち、センサー（加速度、角速度、音響センサー、地磁気、Ｆ−Ｂａｒなど）を示したが、これは、あくまでも一例であって、様々な素子に適用することができる。

図１及び図２に示すように、本発明の実施形態に係るＭＥＭＳ素子のパッケージは、キャップウェーハ２００（以下、第１基板とする）と、第１基板２００の中央部を取り囲むように形成された複数の接合バンプ（ｂｏｎｄｉｎｇ ｂｕｍｐ）ＢＢ１〜ＢＢ８と、接合バンプＢＢ１〜ＢＢ８の外側部に整列し、接合バンプＢＢ１〜ＢＢ８と内部配線とを介して電気的に接続された複数の整列バンプ（ａｒｒａｙ ｂｕｍｐ）ＡＢ〜ＡＢ８と、第１基板２００と接合されるＭＥＭＳ素子用ウェーハ１００（以下、第２基板という）と、第２基板１００上に形成され、第１基板２００に形成された複数の整列バンプＡＢ１〜ＡＢ８とそれぞれ電気的に接続された複数の外部パッドＯＰ１〜ＯＰ８とを備える。また、本発明の実施形態に係るＭＥＭＳ素子のパッケージは、複数の接合バンプＢＢ１〜ＢＢ８を取り囲むように第１基板２００上に形成されたシールラインＳＬ、及びシールラインＳＬと対応するように第２基板１００上に形成されたハーメチックシール用隔壁ＨＳをさらに備える。

図３及び図４を関連付けて具体的に説明すると次のとおりである。

まず、第１基板２００は、複数の接合バンプＢＢ１〜ＢＢ８とそれぞれ接続された複数の内部パッド１〜８と、複数の内部配線Ｍ１を介して複数の内部パッド１〜８とそれぞれ接続された複数の外部パッド１’〜８’とを備える。このとき、複数の内部パッド１〜８、外部パッド１’〜８’及び内部配線Ｍ１は、同一層上で同じ金属配線工程を介して同時に形成される。また、第１基板２００は、複数の内部パッド１〜８及び複数の接合バンプＢＢ１〜ＢＢ８を電気的に互いにそれぞれ接続する複数のビアプラグＶ１〜Ｖ８（以下、第１プラグとする）と、複数の外部パッド１’〜８’と整列バンプＡＢ１〜ＡＢ８とを電気的にそれぞれ接続する複数のビアプラグＶ１’〜Ｖ８’（以下、第２プラグとする）とを備える。このとき、複数の第１プラグＶ１〜Ｖ８及び第２プラグＶ１’〜Ｖ８’は、シングルダマシン（ｓｉｎｇｌｅ ｄａｍａｓｃｅｎｅ）工程を介して同一層上で同時に形成される。また、図面符号２１及び２４Ｂは、シリコン酸化層及びパターニングされた絶縁層をそれぞれ示す。

複数の接合バンプＢＢ１〜ＢＢ８は、シールラインＳＬによって取り囲まれるように第１基板２００上に、例えば、合計８個が形成される。４個は、シールラインＳＬの各隅部に１つずつ形成され、残りの４個は、シールラインＳＬの各隅の間に１つずつ形成される。このような複数の接合バンプＢＢ１〜ＢＢ８は、第１基板２００と第２基板１００とを接合する際に第２基板１００に形成された複数の内部パッドＩＰ１〜ＩＰ８とそれぞれ電気的に接続される。ここで、接合バンプＢＢ１〜ＢＢ８の数、及び形成される位置は制限されず、設計によって調整することができる。

シールラインＳＬは、第１基板２００と第２基板１００とを接合する際にハーメチックシールを実現するためのものであって、複数の接合バンプＢＢ１〜ＢＢ８を取り囲むように形成される。このようなシールラインＳＬは、接合する際に第２基板１００のハーメチックシール用隔壁ＨＳと接合される。

複数の整列バンプＡＢ１〜ＡＢ８は、第２基板１００に形成された複数の外部パッドＯＰ１〜ＯＰ８とそれぞれ対応するように四角い囲い垣状を有するシールラインＳＬの４面のうちのいずれか１つの面の外側部に一列に形成されるか、又は、設計によってはシールラインＳＬの各面に適正個数に分散して形成し得る。そして、整列バンプＡＢ１〜ＡＢ８は、第１基板２００と第２基板１００とが接合するとき、第２基板１００に形成された複数の外部パッドＯＰ１〜ＯＰ８とそれぞれ接着する。

第２基板１００は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板１１、酸化膜系の絶縁膜１２、低抵抗シリコン層パターン１３Ｃ及びシリコン層パターン１３Ｃ上にそれぞれ形成された金属パッド１８で構成される。

シリコン層パターン１３Ｃは、エピタキシャル層（ｅｐｉ−ｌａｙｅｒ）であって、互いに分割して形成された流動部（Ｍｏｖｉｎｇ Ｐａｒｔ，ＭＰ）、固定部で複数の内部パッドＩＰ１〜ＩＰ８を支持する支持層、及びハーメチックシール用隔壁ＨＳとして機能し、これらの間には、空洞（ｃａｖｉｔｙ）１７が形成される。また、ハーメチックシール用隔壁ＨＳの外側、すなわち、第１基板２００の整列バンプＡＢ１〜ＡＢ８と対応する部位には、外部パッドＯＰ１〜ＯＰ８を支持する支持層が形成される。

流動部ＭＰは、くしの歯（ｔｈｅ ｔｅｅｔｈ ｏｆ ａ ｃｏｍｂ）状に形成され、図２〜図４に示すように、複数のパターンが互いに分割して第２基板１００と分離されているが、事実上、固定部によって支持される。

内部パッドＩＰ１〜ＩＰ８は、第１基板２００と第２基板１００とが接合するとき、第１基板２００に形成される接合バンプＢＢ１〜ＢＢ８と接触するために第１基板２００の内部パッド１〜８と互いに対応するように形成される。

ハーメチックシール用隔壁ＨＳは、第１基板２００と第２基板１００とが接合するとき、第１基板２００のシールラインＳＬと接合されて第１基板２００及び第２基板１００の接合を介して形成されるパッケージ内部をシールさせる。

外部パッドＯＰ１〜ＯＰ８は、外部装置とのワイヤー接合（ｗｉｒｅ ｂｏｎｄｉｎｇ）３１のためのパッドとして機能しており、ワイヤー接合を介して外部装置、例えば、ＰＣＢと電気的に接続される。

上記のように、複数の接合バンプＢＢ１〜ＢＢ８、シールラインＳＬ、複数の整列バンプＡＢ１〜ＡＢ８及び外部パッドＯＰ１〜ＯＰ８は、それぞれＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌｌｉｚａｔｉｏｎ）工程を介して形成することができる。このとき、複数の接合バンプＢＢ１〜ＢＢ８、シールラインＳＬ、整列バンプＡＢ１〜ＡＢ８及び外部パッドＯＰ１〜ＯＰ８は、それぞれＴｉ，ＴｉＷ，Ｎｉ，Ｃｕ，Ｗ，Ａｕ，Ｐｔ，Ａｇ，Ａｌ，ＮｉＶ及びＣｒＶのうちの選択されたいずれか１つの物質で形成するか、又は、これら物質のうちの選択されたいずれか１つの物質の上にＡｕ，Ｃｕ及びＮｉのうちの選択されたいずれか１つの物質が積層された積層構造で形成する。また、複数の接合バンプＢＢ１〜ＢＢ８、シールラインＳＬ及び整列バンプＡＢ１〜ＡＢ８は、それぞれＵＢＭ層／Ｃｕ／はんだキャップ（ｓｏｌｄｅｒ ｃａｐ）、又は、ＵＢＭ層／Ａｕ／はんだキャップ構造で形成することもできる。このとき、ＵＢＭ層は、Ｔｉ，ＴｉＷ，Ｎｉ，Ｃｕ，Ｗ，Ａｕ，Ｐｔ，Ａｇ，Ａｌ，ＮｉＶ、及びＣｒＶのうちの選択されたいずれか１つの物質で形成するか、又は、これら物質のうちの選択されたいずれか１つの物質上にＡｕ、Ｃｕ及びＮｉのうちの選択されたいずれか１つの物質が積層された構造に形成することもできる。また、複数の接合バンプＢＢ１〜ＢＢ８、シールラインＳＬ、整列バンプＡＢ１〜ＡＢ８、及び外部パッドＯＰ１〜ＯＰ８は、それぞれＡｕ，Ｃｕ及びＮｉのうちの選択されたいずれか１つの物質で形成することができる。

以下、図１〜図４を介して説明した本発明のＭＥＭＳ素子のパッケージ製作方法を説明する。

図５は、本発明のＭＥＭＳ素子のパッケージ製作方法を示すフローチャートである。ここで、同図は、まず、ＭＥＭＳ素子を製作し、キャップウェーハを製作する工程順で行われたが 、これは、説明の便宜上のものであって、その逆又は同時に行うことも可能である。

同図を参照すれば、次のとおりである。

ＭＥＭＳセンサーの製作工程は、次のような方法で行われる。

ＭＥＭＳセンサーの製作工程
様々な種類のＭＥＭＳセンサーの構成要素（例えば、加速度、角速度、音響センサー、地磁気、Ｆ−Ｂａｒなど）を形成するパターニング工程及びリリース（ｒｅｌｅａｓｅ）工程を行う（Ｓ５１，Ｓ５２）。続いて、金属パッド工程を行って外部パッドＯＰ１〜ＯＰ８を形成する（Ｓ５３）。ステップ「Ｓ５１」〜「Ｓ５３」の過程を図６Ａ〜図６Ｉと関連付けて具体的に説明する。

まず、図６Ａに示すように、低抵抗のＳＯＩ基板１１の絶縁膜（酸化膜系の膜）１２及びシリコン層１３を形成する。続いて、図６Ｂに示すように、シリコン層１３上にハードマスク（ｈａｒｄ ｍａｓｋ）１４を形成する。続いて、図６Ｃに示すように、ハードマスク１４上に感光膜パターンＰＭを形成した後、該感光膜パターンＰＭをエッチングマスクとして用いたエッチング工程を行って複数のトレンチ１５を形成する。このとき、複数のトレンチ１５のうち、図面上において、一番左側に形成されたトレンチは、整列マーク用トレンチであって、図１６Ｄに示す整列マークＡＭと対応する。また、一番左側に形成されたトレンチに隣接するように形成されたトレンチは、外部パッドＯＰ１〜ＯＰ８を支持する支持層を画定するものであり、その他のトレンチは、センサー構造物層（ＭＥＭＳセンサーの流動部）を画定するためのものである。図面符号１３Ａは、１次パターニングされたシリコン層を示す。

続いて、図６Ｄに示すように、感光膜パターンＰＭを除去した後、トレンチ１５を含む全体構造の上面の段差に沿って保護膜１６を蒸着する。続いて、図６Ｅに示すように、保護膜１６をエッチングして各トレンチ１５（図６Ｃ参照）の内側壁にそれぞれスペーサ状の保護膜パターン１６Ａを形成する。

続いて、図６Ｆに示すように、エッチング工程を行ってトレンチ１５（図６Ｃ参照）を絶縁膜１２上が露出するまで拡張させる。これによって、整列マークＡＭ用トレンチ１５Ａ、ＭＥＭＳセンサーの固定部及び流動部を画定する複数のトレンチ１５Ａが形成される。図面符号１３Ｂは、２次パターニングされたシリコン層を示す。

続いて、図６Ｇに示すように、保護膜１６をエッチングバリア層として用いて、通称シリコンリリース（ｓｉｌｉｃｏｎ ｒｅｌｅａｓｅ）工程と呼ばれるウェットエッチング工程を行って、トレンチ１５Ａの底部を水平方向にエッチングする。これによって、空洞１７が形成される。

続いて、図６Ｈに示すように、ハードマスクパターン１４Ａ及び保護膜パターン１６Ａ（図６Ｇ参照）を除去してセンサー構造物、すなわち、流動部ＭＰ、複数の内部パッドＩＰ１〜ＩＰ８用構造物、ハーメチックシール用隔壁ＨＳ、外部パッドＯＰ１〜ＯＰ８を支持する構造物を形成する。続いて、図６Ｉに示すように、各構造物１３Ｃ上に金属蒸着処理を行って金属パッド１８を形成する。このとき、金属蒸着処理は、上述のように、ＵＢＭ層・金属層が積層された構造又は金属層の断層構造として形成することができる。このとき、前記ＵＢＭ層は、ＴｉＷ／Ａｕ，Ｔｉ，ＴｉＷ，Ｎｉ，Ｃｕ，Ｗ，Ａｕ，Ｐｔ，Ａｇ，Ａｌ，ＮｉＶ及びＣｒＶのうちの選択されたいずれか１つで形成することができ、また、前記金属層は、Ａｕ，Ｃｕ，Ｎｉなどで形成できる。これによって、外部パッドＯＰ１〜ＯＰ８が形成される。

キャップウェーハの製作工程
まず、シリコン酸化層（ＳｉＯ_２）２１が形成された第１基板２００上に複数の内部パッド１〜８、外部パッド１’〜８’、及び内部配線Ｍ１を形成する（Ｓ５４）。ステップ「Ｓ５４」の過程を図７、図８Ａ〜図８Ｄと関連付けて具体的に説明する。ここで、図７は、平面図であって、図８Ａ〜図８Ｄは、図７に示すII−II’の切り取り線に沿って示す断面図である。

図８Ａに示すように、シリコン酸化層２１が形成された第１基板２００上に導電性物質としてアルミニウム（Ａｌ，以下、Ａｌという）層２２を形成する。続いて、図８Ｂに示すように、Ａｌ層２２上に感光膜を塗布した後、フォトマスクを用いる露光及び現像工程を行って感光膜パターンＰＭを形成する。続いて、図８Ｃに示すように、感光膜パターンＰＭをエッチングマスクとして用いたエッチング工程を行ってＡｌ層２２（図８Ｂ参照）をエッチングする。これによって、内部パッド１〜８と外部パッド１’〜８’と、このパッド（１〜８，１’〜８’）を互いに接続する内部配線Ｍ１とでそれぞれ機能する複数のパターン２２Ａが形成される。続いて、図８Ｄに示すように、感光膜パターンＰＭを除去する。

上記図８Ａ〜図８Ｄに示す工程を全て完了すると、図７に示すように、内部パッド１〜８と、外部パッド１’〜８’と、このパッドら（１〜８，１’〜８’）を互いに接続する内部配線Ｍ１とが形成される。このとき、内部パッド１〜８が形成される位置は、図９に示すＭＥＭＳセンサーダイ（ｄｉｅ）の内部パッドＩＰ１〜ＩＰ８とそれぞれ対応する部位となり、図１０に示すように、第１基板２００と第２基板１００とが接合するとき、互いが対応するように接合される。また、外部パッド１’〜８’が形成される位置は、図９に示すＭＥＭＳセンサーの外部パッドＯＰ１〜ＯＰ８とそれぞれ対応する部位となり、図１０に示すように、第１基板２００と第２基板１００とが接合する際、互いが対応するように接合される。

次の工程として、第１プラグＶ１〜Ｖ８及び第２プラグＶ１’〜Ｖ８’を形成する（Ｓ５５）。ステップ「Ｓ５５」の過程を図１１、図１２Ａ〜図１２Ｄと関連付けて具体的に説明する。ここで、図１１は、平面図であって、図１２Ａ〜図１２Ｄは、図１１に示すIII−III’の切り取り線に沿って示す断面図である。

図１２Ａに示すように、内部パッド１〜８と、外部パッド１’〜８’と、内部配線Ｍ１とが形成された全体構造の上部を覆うように絶縁膜２４を蒸着する。このとき、絶縁膜２４は、酸化膜系の物質で形成することができる。例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ），ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ），ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌｅ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ），ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ），ＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）膜で形成することができる。続いて、図１２Ｂに示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を行って絶縁膜２４（図１２Ａ参照）を平坦化した後、平坦化された絶縁膜２４Ａ上に感光膜パターンＰＭを形成する。続いて、図１２Ｃに示すように、感光膜パターンＰＭをエッチングマスクとして用いるエッチング工程を行って内部パッド１〜８と外部パッド１’〜８’とがそれぞれ露出するビア（ｖｉａ）（矢印参照）を形成する。ここで、図面符号「２４Ｂ」は、平坦化した絶縁膜２４Ａ内にビアが形成された状態の絶縁膜を示す。続いて、図１２Ｄに示すように、感光膜パターンＰＭを除去する。ビアが埋め込まれるようにタングステン（Ｗ）を蒸着した後、ＣＭＰ工程を行ってパッド１〜８，１’〜８’とそれぞれ接続される第１プラグＶ１〜Ｖ８及び第２プラグＶ１’〜Ｖ８’を形成する。

上記図１２Ａ〜図１２Ｄに示す工程が全て完了すると、図１１に示すようにパッド１〜８，１’〜８’とそれぞれ接続される第１プラグＶ１〜Ｖ８及び第２プラグＶ１’〜Ｖ８’が形成される。このとき、第１プラグＶ１〜Ｖ８が形成される位置は、図１３及び図１４に示すように、第１基板２００と、第２基板１００とが接合するとき、ＭＥＭＳセンサーダイの内部パッドＩＰ１〜ＩＰ８とそれぞれ対応する部位となる。

次の工程として、接合バンプＢＢ１〜ＢＢ８、整列バンプＡＢ１〜ＡＢ８及びシールラインＳＬを形成する（Ｓ５６）。ステップ「Ｓ５６」の過程を図１５、図１６Ａ〜図１６Ｄと関連付けて具体的に説明する。ここで、図１５は、平面図であって、図１６Ａ〜図１６Ｄは、図１５に示すIV−IV’の切り取り線に沿って示す断面図である。

図１６Ａに示すように、整列バンプＡＢ１〜ＡＢ８を含む全体構造の上面の段差に沿ってシード層（ｓｅｅｄ ｌａｙｅｒ）２７を形成する。続いて、図１６Ｂに示すように、感光膜パターンＰＭを形成する。続いて、図１６Ｃに示すように、感光膜パターンＰＭを用いる電気メッキ工程を行って接合バンプＢＢ１〜ＢＢ８、整列バンプＡＢ１〜ＡＢ８、及びシールラインＳＬ用の金属層２９を形成する。このとき、金属層２９は、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌｌｉｚａｔｉｏｎ）工程を用いてＴｉＷ／Ａｕ，Ｔｉ，ＴｉＷ，Ｎｉ，Ｃｕ，Ｗ，Ａｕ，Ｐｔ，Ａｇ，Ａｌ，ＮｉＶ，ＣｒＶのうちの選択されたいずれか１つで形成することができ、これら物質にＡｕ，Ｃｕ，Ｎｉなどが積層された構造にも可能である。

続いて、図１６Ｄに示すように、感光膜パターンＰＭを除去した後、シード層２７をエッチングして接合バンプＢＢ１〜ＢＢ８、整列バンプＡＢ１〜ＡＢ８、及びシールラインＳＬを形成する。続いて、ソーイング（ｓａｗｉｎｇ）工程を介して整列バンプＡＢ１〜ＡＢ８の外側に露出する絶縁膜（２４Ｂ）及びシリコン酸化層２１の一部をエッチングして整列マークＡＭ用溝３０を形成する。このとき、整列マークＡＭを形成する理由は、後続の第２基板１００との接合工程の際に整列バンプＡＢ１〜ＡＢ８と外部パッドＯＰ１〜ＯＰ８とを互いに整列させるためである。

一方、図１６Ｄに示すように、接合バンプＢＢ１〜ＢＢ８、整列バンプＡＢ１〜ＡＢ８及びシールラインＳＬは、高さの変動を最小化するために同じ幅で形成することができる。また、接合バンプＢＢ１〜ＢＢ８及びシールラインＳＬの面積は、第１基板２００の全体面積対比が７％〜３５％程度となるように形成することが好ましいが、その理由は、第１基板２００と第２基板１００との間の接合強度が、接合バンプＢＢ１〜ＢＢ８とシールラインＳＬとからの影響が大きいからである。すなわち、第１基板２００と第２基板１００との接合後に行われる後続バックグラインディング（ｂａｃｋ ｇｒｉｎｄｉｎｇ）処理の際、この２つの基板１，２の間の充分な接合強度を保持するためである。例えば、接合バンプＢＢ１〜ＢＢ８及びシールラインＳＬの厚さは、ＭＥＭＳセンサーの流動部ＭＰが内蔵される空間を確保するために１０μｍ〜３０μｍの範囲内で形成することが好ましく、その幅は、接着強度を考慮して１０μｍ〜１００μｍの範囲内で形成することが好ましい。

上記図１６Ａ〜図１６Ｄに示す工程を全て完了すると、図１５、図１７及び図１８に示すように、接合バンプＢＢ１〜ＢＢ８が、それぞれ第１プラグＶ１〜Ｖ８と接続するように形成される。そして、シールラインＳＬが接合バンプＢＢ１〜ＢＢ８を取り囲むように形成され、シールラインＳＬの外側に整列バンプＡＢ１〜ＡＢ８が形成される。

一方、パッケージ工程は、次のような方法で行われる。

パッケージ工程
図５及び図１９Ａに示すように、前記キャップウェーハ製作工程とＭＥＭＳセンサー製作工程とを介してそれぞれ製作された第１基板２００及び第２基板１００を互いに対向する方向に位置させた後、接合させる（Ｓ５８）。このとき、第１基板２００及び第２基板１００は、イメージ（ｉｍａｇｅ）投影方式で互いに整列させた後、接合を行う。

続いて、図１９Ｂに示すように、第１基板２００に対し、バックグラインディング工程を行って、第１基板２００の背面をグラインディングする（Ｓ５９）。このとき、第１基板２００に形成された整列マークＡＭが完全に貫通されるようにバックグラインディングを行って整列マークＡＭを境界に自動的に整列バンプＡＢ１〜ＡＢ８の外側部の構造物を分離させるか、整列マークＡＭが表れるように行った後、別途のソーイング工程を行って、構造物を分離させることもできる。また、ソーイング工程のみで構造物を分離させることもできる。

続いて、図１９Ｃに示すように、第２基板１００の整列マークＡＭに対し、ソーイング工程を行って外部パッドＯＰ１〜ＯＰ８支持物１３Ｃの外側に位置した構造物を分離させる（Ｓ６０）。このとき、第２基板１００に対してもバックグラインディング工程を行うこともできる。

続いて、図１９Ｄに示すように、外部パッドＯＰ１〜ＯＰ８と接続されるワイヤー接合３１を含むパッケージ工程を行って工程を完了する（Ｓ６１）。このとき、パッケージ工程は、ワイヤー接合工程の代わりに はんだ付け（ｓｏｌｄｅｒｉｎｇ）工程、バンプ工程、及びプラスチックモールド処理で行うことができる。

以上で説明したように、本発明によって、次のような効果を得ることができる。

第１に、本発明によると、多層構造のＡｌ金属配線形成技術を用いてキャップウェーハに内部パッド１〜８、外部パッド１’〜８’及び内部配線Ｍ１を形成することによって、これまでの深いビア（ｄｅｅｐ ｖｉａ）を用いる配線形成処理の際に表れ得る接合バンプＢＢ１〜ＢＢ８に対する高さ変動（ｈｅｉｇｈｔ ｖａｒｉａｔｉｏｎ）を低減させて接合歩止まりを向上させることができるという効果がある。

第２に、本発明によると、キャップウェーハにＤＬＭ（Ｄｕａｌ Ｌａｙｅｒ Ｍｅｔａｌａｚａｔｉｏｎ）工程を用いて下部配線として内部パッド１〜８、外部パッド１’〜８’及び内部配線Ｍ１を形成した後、その上にビアプラグを介して電気的に接続したバンプを形成し、このように形成されたバンプを接合バンプＢＢ１〜ＢＢ８、シールラインＳＬ及び整列バンプＡＢ１〜ＡＢ８として用いることによって配線レイアウトに対する自由度を高めることができ、さらに、チップサイズの定形化を図ることができるという効果がある。

第３に、本発明によると、接合物質として用いる接合バンプＢＢ１〜ＢＢ８の高さを利用してＭＥＭＳ素子の流動部ＭＰが必要とする空間を確保することによって、空洞（ｃａｖｉｔｙ）製作のための別途の工程の省略ができるため、工程の単純化を図ることができるという効果がある。

第４に、本発明によると、ＭＥＭＳセンサーのウェーハでない平らなキャップウェーハに金属配線工程を介して配線（パッド、内部配線）を形成することによって、配線のみならず、ロジックチップ（センサードライバーＩＣ、ＮＶＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）などの搭載可能）製作工程をキャップウェーハ製作工程で行うことができ、これを介してＭＥＭＳセンサーの高集積化を図ることができる。

さらに、本発明は、これまでの方法では適用しにくい半導体生産工程の一括ラインにおける適用が可能であり、このため、量産性及び製造コストを節減することができ、センサー素子のみならず、ウェーハレベル工程、３Ｄ集積工程、ＳｉＰ工程にも適用することが可能であるという効果がある。

尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

本発明の実施形態に係るＭＥＭＳ（Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）素子のパッケージ構造を示す平面図である。 図１に示すＩ−Ｉ’の切り取り線に沿って示す断面図である。 図２に示すキャップウェーハを示す断面図である。 図２に示すＭＥＭＳセンサーを示す断面図である。 本発明の実施形態に係るＭＥＭＳ素子のパッケージ製造方法を示すフローチャートである。 図５に示すステップ「Ｓ５１」〜「Ｓ５３」を説明するために示す断面図である。 図５に示すステップ「Ｓ５１」〜「Ｓ５３」を説明するために示す断面図である。 図５に示すステップ「Ｓ５１」〜「Ｓ５３」を説明するために示す断面図である。 図５に示すステップ「Ｓ５１」〜「Ｓ５３」を説明するために示す断面図である。 図５に示すステップ「Ｓ５１」〜「Ｓ５３」を説明するために示す断面図である。 図５に示すステップ「Ｓ５１」〜「Ｓ５３」を説明するために示す断面図である。 図５に示すステップ「Ｓ５１」〜「Ｓ５３」を説明するために示す断面図である。 図５に示すステップ「Ｓ５１」〜「Ｓ５３」を説明するために示す断面図である。 図５に示すステップ「Ｓ５１」〜「Ｓ５３」を説明するために示す断面図である。 図５に示すステップ「Ｓ５４」を説明するために示す平面図である。 図７に示すII−II’の切り取り線に沿って示す工程を説明するための断面図である。 図７に示すII−II’の切り取り線に沿って示す工程を説明するための断面図である。 図７に示すII−II’の切り取り線に沿って示す工程を説明するための断面図である。 図７に示すII−II’の切り取り線に沿って示す工程を説明するための断面図である。 図７に示すキャップウェーハに対応するＭＥＭＳセンサーを示す平面図である。 図７に示すキャップウェーハと図９に示すＭＥＭＳセンサーとを組み合わせた状態を示す平面図である。 図５に示すステップ「Ｓ５５」を説明するために示す平面図である。 図１１に示すIII−III’の切り取り線に沿って示す工程を説明するための断面図である。 図１１に示すIII−III’の切り取り線に沿って示す工程を説明するための断面図である。 図１１に示すIII−III’の切り取り線に沿って示す工程を説明するための断面図である。 図１１に示すIII−III’の切り取り線に沿って示す工程を説明するための断面図である。 図１１に示すキャップウェーハに対応するＭＥＭＳセンサーを示す平面図である。 図１１に示すキャップウェーハと図１３に示すＭＥＭＳセンサーとの組み合わせ状態を示す平面図である。 図５に示すステップ「Ｓ５６」を説明するために示す平面図である。 図１５に示すIV−IV’の切り取り線に沿って示す工程を説明するための断面図である。 図１５に示すIV−IV’の切り取り線に沿って示す工程を説明するための断面図である。 図１５に示すIV−IV’の切り取り線に沿って示す工程を説明するための断面図である。 図１５に示すIV−IV’の切り取り線に沿って示す工程を説明するための断面図である。 図１５に示すキャップウェーハに対応するＭＥＭＳセンサーを示す平面図である。 図１５に示すキャップウェーハと図１７に示すＭＥＭＳセンサーとを組み合わせた状態を示す平面図である。 図５に示すステップ「Ｓ５８」〜「Ｓ６１」を説明するために示す断面図である。 図５に示すステップ「Ｓ５８」〜「Ｓ６１」を説明するために示す断面図である。 図５に示すステップ「Ｓ５８」〜「Ｓ６１」を説明するために示す断面図である。 図５に示すステップ「Ｓ５８」〜「Ｓ６１」を説明するために示す断面図である。

符号の説明

１１ ＳＯＩ基板
１２ 絶縁膜
１３ シリコン層
１３Ａ １次パターニングされたシリコン層
１３Ｂ ２次パターニングされたシリコン層
１３Ｃ ３次パターニングされたシリコン層
１４ ハードマスク
１４Ａ ハードマスクパターン
１５ トレンチ
１５Ａ 拡張されたトレンチ
１６ 保護膜
１６Ａ 保護膜パターン
１７ 空洞
２１ シリコン酸化層
２２ Ａｌ層
２２Ａ １次パターニングされたＡｌ層
２４ 絶縁膜
２４Ａ 平坦化された絶縁膜
２４Ｂ パターニングされた絶縁膜
２７ シード層
２９ パターン
３０ 整列マーク用の溝
１００ ＭＥＭＳセンサーウェーハ（第２基板）
２００ キャップウェーハ（第１基板）
ＡＢ１〜ＡＢ８ 整列バンプ
ＡＭ 整列マーク
ＢＢ１〜ＢＢ８ 接合バンプ
ＨＳ ハーメチックシール用隔壁
Ｍ１ 内部配線
ＭＰ 流動部
ＰＭ 感光膜パターン
ＳＬ シールライン
Ｖ１〜Ｖ８ 第１プラグ
Ｖ１’〜Ｖ８’ 第２プラグ
１〜８、ＩＰ１〜ＩＰ８ 内部パッド
１’〜８’ 外部パッド

Claims (28)

1. キャップウェーハと、
   該キャップウェーハ上に形成された複数の接合バンプと、
   該複数の接合バンプの外側部に整列され形成された複数の整列バンプと、
   該複数の整列バンプと対応する部位に複数の第１外部パッドが形成され、前記キャップウェーハと接合する際に前記整列バンプと前記第１外部パッドとが接合されたＭＥＭＳ素子用ウェーハと、
   前記複数の接合バンプを取り囲むように該複数の接合バンプと前記整列バンプとの間に形成されたシールラインとを備えることを特徴とするＭＥＭＳ素子のパッケージ。
2. 前記接合バンプ及び前記シールラインが、同一層上に形成されることを特徴とする請求項１に記載のＭＥＭＳ素子のパッケージ。
3. 前記キャップウェーハが、
   複数の内部パッドと、
   複数の第２外部パッドと、
   前記複数の内部パッドと前記複数の第２外部パッドとをそれぞれ電気的に接続する複数の内部配線と、
   前記複数の内部パッド、前記複数の第２外部パッド及び前記複数の内部配線を覆う絶縁膜と、
   該絶縁膜内に形成され前記複数の内部パッドと前記複数の接合バンプとをそれぞれ接続する複数の第１プラグと、
   前記絶縁膜内に形成されて前記複数の第２外部パッドと前記複数の整列バンプとをそれぞれ接続する複数の第２プラグとを備えることを特徴とする請求項１又は２に記載のＭＥＭＳ素子のパッケージ。
4. 前記複数の内部パッド、前記複数の第２外部パッド及び前記内部配線が、同一層上に形成されることを特徴とする請求項３に記載のＭＥＭＳ素子のパッケージ。
5. 前記複数の第１プラグ及び第２プラグが、同一層上に形成されることを特徴とする請求項３又は４に記載のＭＥＭＳ素子のパッケージ。
6. 前記ＭＥＭＳ素子用ウェーハが、
   ＳＯＩ基板と、
   該ＳＯＩ基板の絶縁膜上に形成された前記第１外部パッド及び内部パッドをそれぞれ支持する複数の第１支持層及び第２支持層と、
   前記複数の第１支持層及び第２支持層と分離され、前記シールラインと接合される隔壁と、
   前記複数の第１支持層上に形成され、前記整列バンプと接合される前記第１外部パッドと、
   前記複数の第２支持層上に形成された前記内部パッドと、
   前記複数の第２支持層によって支持される流動部とを備えることを特徴とする請求項１乃至５のいずれかに記載のＭＥＭＳ素子のパッケージ。
7. 前記複数の第１支持層と、前記第２支持層と、前記隔壁と、前記流動部とが、同じ物質で形成されることを特徴とする請求項６に記載のＭＥＭＳ素子のパッケージ。
8. 前記複数の第１支持層と、前記第２支持層と、前記隔壁と、前記流動部とが、シリコン層で形成されることを特徴とする請求項６又は７に記載のＭＥＭＳ素子のパッケージ。
9. 前記隔壁が、前記シールラインと接着されることを特徴とする請求項６乃至８のいずれかに記載のＭＥＭＳ素子のパッケージ。
10. 前記キャップウェーハ及び前記ＭＥＭＳ素子用ウェーハが、前記シールライン及び前記隔壁によって間隔が保持されることを特徴とする請求項６乃至９のいずれかに記載のＭＥＭＳ素子のパッケージ。
11. 前記複数の接合バンプが、前記シールラインと同じ高さに形成されることを特徴とする請求項１乃至１０のいずれかに記載のＭＥＭＳ素子のパッケージ。
12. 前記第１外部パッドが、Ｔｉ，ＴｉＷ，Ｎｉ，Ｃｕ，Ｗ，Ａｕ，Ｐｔ，Ａｇ，Ａｌ，ＮｉＶ及びＣｒＶのうちの選択されたいずれか１つの物質で形成されるか、又は、これら物質のうちの選択されたいずれか１つの物質の上にＡｕ，Ｃｕ及びＮｉのうちの選択されたいずれか１つの物質が積層された積層構造で形成されることを特徴とする請求項１乃至１１のいずれかに記載のＭＥＭＳ素子のパッケージ。
13. 前記第１外部パッドが、ＵＢＭ層／Ｃｕ／はんだキャップ又はＵＢＭ層／Ａｕ／はんだキャップ構造で形成されることを特徴とする請求項１乃至１１のいずれかに記載のＭＥＭＳ素子のパッケージ。
14. 前記ＵＢＭ層が、Ｔｉ，ＴｉＷ，Ｎｉ，Ｃｕ，Ｗ，Ａｕ，Ｐｔ，Ａｇ，Ａｌ，ＮｉＶ及びＣｒＶのうちの選択されたいずれか１つの物質で形成されるか、又は、これら物質のうちの選択されたいずれか１つの物質上にＡｕ，Ｃｕ及びＮｉのうちの選択されたいずれか１つの物質が積層された構造で形成されることを特徴とする請求項１３に記載のＭＥＭＳ素子のパッケージ。
15. 第１整列マークが形成され、第１整列マークに隣接するように第１外部パッドが形成されたＭＥＭＳ素子用ウェーハを準備するステップと、
    前記第１整列マークと対応する部位に第２整列マークが形成され、複数の接合バンプ、及び前記複数の接合バンプと内部配線とを介してそれぞれ互いに接続された複数の整列バンプが前記第２外部パッドと対応する部位に形成されたキャップウェーハを準備するステップと、
    前記複数の接合バンプを取り囲むように該複数の接合バンプと前記整列バンプとの間にシールラインを形成するステップと、
    前記第１整列マーク及び第２整列マークが互いに対応するように前記ＭＥＭＳ素子用ウェーハと前記キャップウェーハとを接合させて前記第１外部パッドと前記整列バンプとを接合させるステップと、
    前記第１整列マークを基準として前記キャップウェーハを分離させるステップと、
    前記第２整列マークを基準として前記ＭＥＭＳ素子用ウェーハを分離させるステップとを含むことを特徴とするＭＥＭＳ素子のパッケージ製造方法。
16. 前記ＭＥＭＳ素子用ウェーハを準備するステップが、
    ＳＯＩ基板の絶縁膜上にシリコン層を形成するステップと、
    該シリコン層内に前記第１整列マーク用のトレンチを含む複数のトレンチを形成するステップと、
    該トレンチの底部を拡張させて互いに分離された前記第１外部パッド及び内部パッドをそれぞれ支持する複数の第１支持層及び第２支持層、隔壁、並びに流動部を形成するステップと、
    前記第１支持層、前記第２支持層、前記隔壁、及び前記流動部の上にそれぞれ金属パッドを蒸着するステップとを含むことを特徴とする請求項１５に記載のＭＥＭＳ素子のパッケージ製造方法。
17. 前記金属パッドが、Ｔｉ，ＴｉＷ，Ｎｉ，Ｃｕ，Ｗ，Ａｕ，Ｐｔ，Ａｇ，Ａｌ，ＮｉＶ及びＣｒＶのうちの選択されたいずれか１つの物質で形成されるか、又は、これら物質のうちの選択されたいずれか１つの物質上にＡｕ，Ｃｕ及びＮｉのうちの選択されたいずれか１つの物質が積層された積層構造に形成されることを特徴とする請求項１６に記載のＭＥＭＳ素子のパッケージ製造方法。
18. 前記金属パッドが、ＵＢＭ層／Ｃｕ／はんだキャップ（ｓｏｌｄｅｒ ｃａｐ）又はＵＢＭ層／Ａｕ／はんだキャップ構造で形成されることを特徴とする請求項１６に記載のＭＥＭＳ素子のパッケージ製造方法。
19. 前記ＵＢＭ層が、Ｔｉ，ＴｉＷ，Ｎｉ，Ｃｕ，Ｗ，Ａｕ，Ｐｔ，Ａｇ，Ａｌ，ＮｉＶ及びＣｒＶのうちの選択されたいずれか１つの物質で形成されるか、又は、これら物質のうちの選択されたいずれか１つの物質上にＡｕ，Ｃｕ及びＮｉのうちの選択されたいずれか１つの物質が積層された構造としても形成されることを特徴とする請求項１８に記載のＭＥＭＳ素子のパッケージ製造方法。
20. 前記キャップウェーハを準備するステップが、
    シリコン酸化層上に複数の内部パッドと複数の第２外部パッド、及び前記複数の内部パッドと前記複数の第２外部パッドとをそれぞれ接続する複数の内部配線を形成するステップと、
    前記複数の内部パッド、前記複数の第２外部パッド、及び前記複数の内部配線を覆うように絶縁膜を形成するステップと、
    前記複数の内部パッドと前記複数の第２外部パッドとがそれぞれ露出する複数の第１ビア及び第２ビアを形成するステップと、
    前記複数の第１ビア及び第２ビアがそれぞれ埋め込まれるように前記複数の接合バンプと前記複数の整列バンプとそれぞれ接続される複数の第１プラグ及び第２プラグを形成するステップと、
    前記複数の第１プラグ及び第２プラグとそれぞれ接続されるように前記接合バンプ及び前記整列バンプを形成すると同時に、前記接合バンプと前記整列バンプとの間にシールラインを形成するステップと、
    前記複数の内部パッド、前記複数の第２外部パッド、及び前記複数の内部配線を覆うように形成された前記絶縁膜を前記整列バンプと隣接するようにエッチングして前記第２整列マークを形成するステップとを含むことを特徴とする請求項１５に記載のＭＥＭＳ素子のパッケージ製造方法。
21. 前記接合バンプ、前記整列バンプ及び前記シールラインが、それぞれＴｉ，ＴｉＷ，Ｎｉ，Ｃｕ，Ｗ，Ａｕ，Ｐｔ，Ａｇ，Ａｌ，ＮｉＶ及びＣｒＶのうちの選択されたいずれか１つの物質で形成されるか、又は、これら物質のうちの選択されたいずれか１つの物質上にＡｕ，Ｃｕ及びＮｉのうちの選択されたいずれか１つの物質が積層された積層構造に形成されることを特徴とする請求項２０に記載のＭＥＭＳ素子のパッケージ製造方法。
22. 前記接合バンプ、前記整列バンプ及び前記シールラインのそれぞれが、ＵＢＭ層／Ｃｕ／はんだキャップ（ｓｏｌｄｅｒ ｃａｐ）、又は、ＵＢＭ層／Ａｕ／はんだキャップ構造に形成されることを特徴とする請求項２０に記載のＭＥＭＳ素子のパッケージ製造方法。
23. 前記ＵＢＭ層が、Ｔｉ，ＴｉＷ，Ｎｉ，Ｃｕ，Ｗ，Ａｕ，Ｐｔ，Ａｇ，Ａｌ，ＮｉＶ及びＣｒＶのうちの選択されたいずれか１つの物質で形成されるか、これら物質のうちの選択されたいずれか１つの物質上にＡｕ，Ｃｕ及びＮｉのうちの選択されたいずれか１つの物質が積層された構造に形成されることを特徴とする請求項２２に記載のＭＥＭＳ素子のパッケージ製造方法。
24. 前記接合バンプが、１０μｍ〜３０μｍの範囲の厚さ、１０μｍ〜１００μｍの範囲の幅に形成されることを特徴とする請求項２０に記載のＭＥＭＳ素子のパッケージ製造方法。
25. 前記第１整列マークを基準として前記キャップウェーハを分離させるステップが、前記キャップウェーハの背面をグラインディングするバックグラインディング工程で行われることを特徴とする請求項１５に記載のＭＥＭＳ素子のパッケージ製造方法。
26. 前記第１整列マークを基準として前記キャップウェーハを分離させるステップが、ソーイング工程を用いて行われることを特徴とする請求項１５に記載のＭＥＭＳ素子のパッケージ製造方法。
27. 前記第２整列マークを基準として前記ＭＥＭＳ素子用ウェーハを分離させるステップが、前記ＭＥＭＳ素子用ウェーハの背面をグラインディングするバックグラインディング工程で行われることを特徴とする請求項１５に記載のＭＥＭＳ素子のパッケージ製造方法。
28. 前記第２整列マークを基準として前記ＭＥＭＳ素子用ウェーハを分離させるステップが、ソーイング工程を用いて行われることを特徴とする請求項１５に記載のＭＥＭＳ素子のパッケージ製造方法。

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