JP5170088B2 - 電圧形インバータ装置及びその運転方法 - Google Patents
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Description
本発明は、３レベルの電圧形インバータ装置及びその運転方法に係り、特に電圧形インバータ装置の異常発生時と異常解除時の半導体スイッチング素子の保護に関する。
従来のインバータ装置は、異常を検出すると、高電位側と低電位側の半導体スイッチング素子を先にオフして、その後中間電位側の半導体スイッチング素子をオフするようにしている。また、異常が解除されて運転を開始する際には、すぐに中間電位側の半導体スイッチング素子を動作させ、その後、高電位側と低電位側の半導体スイッチング素子の動作を開始させる（例えば、特許文献１参照）。
図５において、１は図示していない異常検出装置から異常検出時に出力されるベースブロック信号、２はベースブロック信号１が接続されたベースブロック遅延回路、３はＮＯＲ回路、４はＮＡＮＤ回路、５ａはＮＯＲ回路３からの出力信号、５ｂはＮＡＮＤ回路４からの出力信号、６はＰＷＭ波形発生回路、７ａ、７ｄは出力信号５ａとＰＷＭ波形発生回路６のＰＷＭドライブ信号が接続されたＡＮＤ回路、７ｂ、７ｃは出力信号５ｂとＰＷＭ波形発生回路６のＰＷＭドライブ信号が接続されたＡＮＤ回路、８ａ〜８ｄはＡＮＤ回路７ａ〜７ｄに接続された半導体スイッチング素子、９ａ〜９ｄはフライホイルダイオード、１０ａ、１０ｂはクランプダイオード、１１ａ’〜１１ｄ’はＡＮＤ回路７ａ〜７ｄから出力されるＰＷＭゲートドライブ信号である。
異常が発生するとインバータ装置は停止動作処理を行う。その際、ベースブロック遅延回路２は、高圧側直流母線、または低圧側直流母線に接続された半導体スイッチング素子８ａ、８ｄを中性点側の２個の半導体スイッチング素子８ｂ、８ｃよりも先にオフし、正常復帰時の動作開始処理を、中性点側の２個の半導体スイッチング素子８ｂ、８ｃを高圧側直流母線、または低圧側直流母線に接続された半導体スイッチング素子８ａ、８ｄよりも先に動作を開始させる。
このように、ベースブロック遅延回路により、高電位側と低電位側の半導体スイッチング素子と中間電位側の半導体スイッチング素子の停止、開始のタイミングをずらして、中性点側の２個の半導体スイッチング素子に大きな電圧ストレスがかからず破損を防止するのである。
特開２００２-７８３５１号公報（第６頁、図１）
このように、ベースブロック遅延回路により、高電位側と低電位側の半導体スイッチング素子と中間電位側の半導体スイッチング素子の停止、開始のタイミングをずらして、中性点側の２個の半導体スイッチング素子に大きな電圧ストレスがかからず破損を防止するのである。
従来のインバータ装置は、通常動作への復帰時において、ＰＷＭパルス信号がキャリアを跨いで出力されるようなタイミングでは、半導体スイッチング素子へのＰＷＭゲートドライブ信号が狭幅パルスとなってしまう場合がある。このため、ＰＷＭゲートドライブ信号が半導体スイッチング素子のターンオン時間より短い時間でオフし、トランジスタの飽和領域に達する前にカットオフ領域に移行し、半導体スイッチング素子の安全動作領域から外れ、コレクタ−エミッタ間に高電圧がかかるという問題があった。
本発明はこのような問題点に鑑みてなされたものであり、異常検出時の停止及び異常解除後のいかなるタイミングでも、半導体スイッチング素子にストレスを与えない３レベルの電圧形インバータ装置とその運転方法を提供することを目的とする。
本発明はこのような問題点に鑑みてなされたものであり、異常検出時の停止及び異常解除後のいかなるタイミングでも、半導体スイッチング素子にストレスを与えない３レベルの電圧形インバータ装置とその運転方法を提供することを目的とする。
上記問題を解決するため、本発明は、次のように構成したものである。
請求項１に記載の発明は、電動機への電圧指令とキャリア信号を用いてＰＷＭパルス信号を出力する制御回路と、前記ＰＷＭパルス信号を補正して出力するＰＷＭ波形補正回路と、直流電圧間に４個直列に接続され前記ＰＷＭ波形補正回路の出力信号でドライブされる半導体スイッチング素子とを備えた電圧形インバータ装置において、前記ＰＷＭ波形補正回路は、前記半導体スイッチング素子の動作を停止させる際は、前記半導体スイッチング素子の高電位側と低電位側の２個を先にオフさせ、異常が解除された場合に生成されるベースブロック信号解除指令に基づき前記半導体スイッチング素子の動作を開始する際は、前記ＰＷＭパルス信号のＯＮタイミングおよびＯＦＦタイミングをそれぞれ遅延させることによって、前記ベースブロック信号解除指令から所定時間経過後、前記半導体スイッチング素子の中間電位側２個を先に動作させ、さらに所定時間経過後、高電位側と低電位側の２個を動作させるものである。
請求項１に記載の発明は、電動機への電圧指令とキャリア信号を用いてＰＷＭパルス信号を出力する制御回路と、前記ＰＷＭパルス信号を補正して出力するＰＷＭ波形補正回路と、直流電圧間に４個直列に接続され前記ＰＷＭ波形補正回路の出力信号でドライブされる半導体スイッチング素子とを備えた電圧形インバータ装置において、前記ＰＷＭ波形補正回路は、前記半導体スイッチング素子の動作を停止させる際は、前記半導体スイッチング素子の高電位側と低電位側の２個を先にオフさせ、異常が解除された場合に生成されるベースブロック信号解除指令に基づき前記半導体スイッチング素子の動作を開始する際は、前記ＰＷＭパルス信号のＯＮタイミングおよびＯＦＦタイミングをそれぞれ遅延させることによって、前記ベースブロック信号解除指令から所定時間経過後、前記半導体スイッチング素子の中間電位側２個を先に動作させ、さらに所定時間経過後、高電位側と低電位側の２個を動作させるものである。
また、請求項２に記載の発明は、前記ＰＷＭパルス信号を補正して出力するＰＷＭ波形補正回路と、直流電圧間に４個直列に接続され前記ＰＷＭ波形補正回路の出力信号でドライブされる半導体スイッチング素子とを備えた電圧形インバータ装置において、前記ＰＷＭ波形補正回路は、異常が解除された場合に生成されるベースブロック信号解除指令に基づき前記半導体スイッチング素子の動作を開始する際は、前記ＰＷＭパルス信号のＯＮタイミングおよびＯＦＦタイミングをそれぞれ遅延させることによって、前記ベースブロック信号解除指令から所定時間経過後、前記半導体スイッチング素子の中間電位側２個を先に動作させ、さらに所定時間経過後、高電位側と低電位側の２個を動作させるものである。
また、請求項３に記載の発明は、請求項１あるいは請求項２のいずれかに記載の電圧形インバータ装置において、前記ＰＷＭ波形補正回路は、前記半導体スイッチング素子の動作を開始する際に、中間電位側２個の前記半導体スイッチング素子の動作を遅延させる第１の遅延回路と、高電位側と低電位側の２個の前記半導体スイッチング素子の動作を遅延させ、前記第１の遅延回路とは遅延時間の異なる第２の遅延回路とを備えているものである。
また、請求項４に記載の発明は、電動機への電圧指令とキャリア信号を用いてＰＷＭパルス信号を出力する制御回路と、前記ＰＷＭパルス信号を補正して出力するＰＷＭ波形補正回路と、直流電圧間に４個直列に接続され前記ＰＷＭ波形補正回路の出力信号でドライブされる半導体スイッチング素子とを備え、前記半導体スイッチング素子の動作を開始する際は、ベースブロック信号解除指令から所定時間経過後、前記半導体スイッチング素子の中間電位側２個を先に動作させ、さらに所定時間経過後、高電位側と低電位側の２個を動作させる電圧形インバータ装置であって、前記ＰＷＭ波形補正回路は、前記半導体スイッチング素子の動作を開始する際に、中間電位側２個の前記半導体スイッチング素子の動作を遅延させる第１の遅延回路と、高電位側と低電位側の２個の前記半導体スイッチング素子の動作を遅延させ、前記第１の遅延回路とは遅延時間の異なる第２の遅延回路とを備え、前記第１の遅延回路は、前記ＰＷＭパルス信号のＯＮタイミングを所定時間（オンディレイ時間）遅延させるオンディレイ回路と、前記ＰＷＭパルス信号のＯＦＦタイミングを所定時間（オフディレイ時間）遅延させるオフディレイ回路を備え、前記オンディレイ時間は、前記半導体スイッチング素子の上下短絡防止のために設けたデッドタイム時間以上とし、前記オフディレイ時間は、前記ＰＷＭパルス信号の出力可能な最小幅に相当する時間以上とするものである。
また、請求項５に記載の発明は、請求項４に記載の電圧形インバータ装置において、前記オンディレイ回路は、前記ＰＷＭパルス信号のＯＮタイミングを所定時間遅延させる第１の遅延カウンタを有し、前記オフディレイ回路は、前記ＰＷＭパルス信号のＯＦＦタイミングを所定時間遅延させる第２の遅延カウンタを有し、前記第１及び第２の遅延カウンタは、ベースブロック状態では初期化されるものである。
また、請求項４に記載の発明は、電動機への電圧指令とキャリア信号を用いてＰＷＭパルス信号を出力する制御回路と、前記ＰＷＭパルス信号を補正して出力するＰＷＭ波形補正回路と、直流電圧間に４個直列に接続され前記ＰＷＭ波形補正回路の出力信号でドライブされる半導体スイッチング素子とを備え、前記半導体スイッチング素子の動作を開始する際は、ベースブロック信号解除指令から所定時間経過後、前記半導体スイッチング素子の中間電位側２個を先に動作させ、さらに所定時間経過後、高電位側と低電位側の２個を動作させる電圧形インバータ装置であって、前記ＰＷＭ波形補正回路は、前記半導体スイッチング素子の動作を開始する際に、中間電位側２個の前記半導体スイッチング素子の動作を遅延させる第１の遅延回路と、高電位側と低電位側の２個の前記半導体スイッチング素子の動作を遅延させ、前記第１の遅延回路とは遅延時間の異なる第２の遅延回路とを備え、前記第１の遅延回路は、前記ＰＷＭパルス信号のＯＮタイミングを所定時間（オンディレイ時間）遅延させるオンディレイ回路と、前記ＰＷＭパルス信号のＯＦＦタイミングを所定時間（オフディレイ時間）遅延させるオフディレイ回路を備え、前記オンディレイ時間は、前記半導体スイッチング素子の上下短絡防止のために設けたデッドタイム時間以上とし、前記オフディレイ時間は、前記ＰＷＭパルス信号の出力可能な最小幅に相当する時間以上とするものである。
また、請求項５に記載の発明は、請求項４に記載の電圧形インバータ装置において、前記オンディレイ回路は、前記ＰＷＭパルス信号のＯＮタイミングを所定時間遅延させる第１の遅延カウンタを有し、前記オフディレイ回路は、前記ＰＷＭパルス信号のＯＦＦタイミングを所定時間遅延させる第２の遅延カウンタを有し、前記第１及び第２の遅延カウンタは、ベースブロック状態では初期化されるものである。
さらに、上記問題を解決するため、本発明は、次のようにしたのである。
請求項６に記載の発明は、電動機への電圧指令とキャリア信号を用いてＰＷＭパルス信号を出力する制御回路と、前記ＰＷＭパルス信号を補正して出力するＰＷＭ波形補正回路と、直流電圧間に４個直列に接続され前記ＰＷＭ波形補正回路の出力信号でドライブされる半導体スイッチング素子とを備えた電圧形インバータ装置の運転方法において、前記半導体スイッチング素子の動作を停止させる際は、前記半導体スイッチング素子の高電位側と低電位側の２個を先にオフさせた後に、中間電位側の２個をオフさせ、異常が解除された場合に生成されるベースブロック信号解除指令に基づき前記半導体スイッチング素子の動作を開始する際は、前記ＰＷＭパルス信号のＯＮタイミングおよびＯＦＦタイミングをそれぞれ遅延させることによって、前記ベースブロック信号解除指令から所定時間経過後、前記半導体スイッチング素子の中間電位側２個を先に動作させ、さらに所定時間経過後、高電位側と低電位側の２個を動作させるという手順で運転の停止と開始を行うようにしたのである。
請求項６に記載の発明は、電動機への電圧指令とキャリア信号を用いてＰＷＭパルス信号を出力する制御回路と、前記ＰＷＭパルス信号を補正して出力するＰＷＭ波形補正回路と、直流電圧間に４個直列に接続され前記ＰＷＭ波形補正回路の出力信号でドライブされる半導体スイッチング素子とを備えた電圧形インバータ装置の運転方法において、前記半導体スイッチング素子の動作を停止させる際は、前記半導体スイッチング素子の高電位側と低電位側の２個を先にオフさせた後に、中間電位側の２個をオフさせ、異常が解除された場合に生成されるベースブロック信号解除指令に基づき前記半導体スイッチング素子の動作を開始する際は、前記ＰＷＭパルス信号のＯＮタイミングおよびＯＦＦタイミングをそれぞれ遅延させることによって、前記ベースブロック信号解除指令から所定時間経過後、前記半導体スイッチング素子の中間電位側２個を先に動作させ、さらに所定時間経過後、高電位側と低電位側の２個を動作させるという手順で運転の停止と開始を行うようにしたのである。
また、請求項７に記載の発明は、電動機への電圧指令とキャリア信号を用いてＰＷＭパルス信号を出力する制御回路と、前記ＰＷＭパルス信号を補正して出力するＰＷＭ波形補正回路と、直流電圧間に４個直列に接続され前記ＰＷＭ波形補正回路の出力信号でドライブされる半導体スイッチング素子とを備えた電圧形インバータ装置の運転方法において、異常が解除された場合に生成されるベースブロック信号解除指令に基づき前記半導体スイッチング素子の動作を開始する際は、前記ＰＷＭパルス信号のＯＮタイミングおよびＯＦＦタイミングをそれぞれ遅延させることによって、前記ベースブロック信号解除指令から所定時間経過後、前記半導体スイッチング素子の中間電位側２個を先に動作させ、さらに所定時間経過後、高電位側と低電位側の２個を動作させるという手順で運転開始するようにしたのである。
本発明により、インバータ装置が異常検出などで運転停止、開始したりする際の動作において、ＰＷＭパルス信号がキャリアを跨いで出力されるような場合であっても、デッドタイムを満足し、最小パルス幅を確保できるので、半導体スイッチング素子にかかるストレスや、半導体スイッチング素子の寿命低減、破損を防止でき、信頼性の高いインバータ装置を提供できる。
１ ベースブロック信号
２ ベースブロック遅延回路
３ ＮＯＲ回路
４ ＮＡＮＤ回路
５ａ ＮＯＲ回路３からの出力信号
５ｂ ＮＡＮＤ回路４からの出力信号
６ ＰＷＭ波形発生回路
６ａ〜６ｄ ＰＷＭドライブ信号
７ａ〜７ｄ ＡＮＤ回路
８ａ〜８ｄ 半導体スイッチング素子
９ａ〜９ｄ フライホイルダイオード
１０ａ、１０ｂ クランプダイオード
１１ａ〜１１ｄ ＰＷＭゲートドライブ信号（本発明）
１１ａ’〜１１ｄ’ ＰＷＭゲートドライブ信号（従来技術）
１２ ベースブロック制御回路
１３ キャリア信号
１４ 異常検出信号
１５ ＰＷＭ波形補正回路
１７ 制御演算回路
３１ａ〜３１ｄ オンディレイ回路
３２ａ〜３２ｄ オフディレイ回路
４０ 立ち上り検出回路
４１ オンディレイ遅延カウンタ
４２ ＡＮＤ回路
５０ 立ち下り検出回路
５１ オフディレイ遅延カウンタ
５２ ＯＲ回路
６１ａ〜６１ｄ ＰＷＭパルス信号
６２ａ〜６２ｄ ＰＷＭオンディレイ信号
２ ベースブロック遅延回路
３ ＮＯＲ回路
４ ＮＡＮＤ回路
５ａ ＮＯＲ回路３からの出力信号
５ｂ ＮＡＮＤ回路４からの出力信号
６ ＰＷＭ波形発生回路
６ａ〜６ｄ ＰＷＭドライブ信号
７ａ〜７ｄ ＡＮＤ回路
８ａ〜８ｄ 半導体スイッチング素子
９ａ〜９ｄ フライホイルダイオード
１０ａ、１０ｂ クランプダイオード
１１ａ〜１１ｄ ＰＷＭゲートドライブ信号（本発明）
１１ａ’〜１１ｄ’ ＰＷＭゲートドライブ信号（従来技術）
１２ ベースブロック制御回路
１３ キャリア信号
１４ 異常検出信号
１５ ＰＷＭ波形補正回路
１７ 制御演算回路
３１ａ〜３１ｄ オンディレイ回路
３２ａ〜３２ｄ オフディレイ回路
４０ 立ち上り検出回路
４１ オンディレイ遅延カウンタ
４２ ＡＮＤ回路
５０ 立ち下り検出回路
５１ オフディレイ遅延カウンタ
５２ ＯＲ回路
６１ａ〜６１ｄ ＰＷＭパルス信号
６２ａ〜６２ｄ ＰＷＭオンディレイ信号
以下、本発明の実施の形態について図を参照して説明する。
図１は、本発明を適用する電圧形インバータ装置（１相分）のブロック図である。図１において、１５はＰＷＭ波形補正回路、１７は制御演算回路、８ａ〜８ｄは半導体スイッチング素子、９ａ〜９ｄはフライホイルダイオード、１０ａ、１０ｂはクランプダイオードである。
制御演算回路１７は、負荷である電動機への電圧指令を演算し、図示していないがキャリア信号と比較してＰＷＭパルス信号６１ａ〜６１ｄを生成し、ＰＷＭ波形補正回路１５に出力する。ＰＷＭ波形補正回路１５は、制御演算回路１７から出力されるＰＷＭパルス信号６１ａ〜６１ｄに、オンディレイ処理及びオフディレイ処理をして補正する。
制御演算回路１７は、負荷である電動機への電圧指令を演算し、図示していないがキャリア信号と比較してＰＷＭパルス信号６１ａ〜６１ｄを生成し、ＰＷＭ波形補正回路１５に出力する。ＰＷＭ波形補正回路１５は、制御演算回路１７から出力されるＰＷＭパルス信号６１ａ〜６１ｄに、オンディレイ処理及びオフディレイ処理をして補正する。
オンディレイ処理は、上下にある半導体スイッチング素子を同時にＯＮすることを回避するためのＯＮタイミング遅延処理をいい、オフディレイ処理は、半導体スイッチング素子のターンオン時間より短い時間でオフすると、トランジスタの飽和領域に達する前にカットオフ領域に移行し、半導体スイッチング素子の安全動作領域から外れ、コレクタ−エミッタ間に高電圧がかかることを回避するためのＯＦＦタイミング遅延処理をいう。
なお、オンディレイ時間、オフディレイ時間は、それぞれ１０μＳ、２μＳ程度に設定されている。
上記では、インバータ装置のＵ相の構成について説明したが、Ｖ相、Ｗ相についても同様な構成となっている。
本発明が従来技術と異なる部分は、ＰＷＭパルス信号６１ａ〜６１ｄを補正するＰＷＭ波形補正回路１５の構成を変更している部分である。
なお、オンディレイ時間、オフディレイ時間は、それぞれ１０μＳ、２μＳ程度に設定されている。
上記では、インバータ装置のＵ相の構成について説明したが、Ｖ相、Ｗ相についても同様な構成となっている。
本発明が従来技術と異なる部分は、ＰＷＭパルス信号６１ａ〜６１ｄを補正するＰＷＭ波形補正回路１５の構成を変更している部分である。
次に、ＰＷＭ波形補正回路１５について説明する。ＰＷＭ波形補正回路１５は、ベースブロック制御回路１２、オンディレイ回路３１ａ〜３１ｄ、オフディレイ回路３２ａ〜３２ｄ、ＡＮＤ回路７ａ〜７ｄからなっている。
オンディレイ回路３１ａ〜３１ｄは、ＰＷＭパルス信号６１ａ〜６１ｄにオンディレイ処理を施してＰＷＭオンディレイ信号６２ａ〜６２ｄを出力し、オフディレイ回路３２ａ〜３２ｄは、ＰＷＭオンディレイ信号６２ａ〜６２ｄにオフディレイ処理を施してＰＷＭドライブ信号６ａ〜６ｄを出力する。
ここで行われるオンディレイ処理での遅延時間（オンディレイ時間）は、デッドタイム分のオンディレイ時間以上とし、オフディレイ処理での遅延時間（オフディレイ時間）は、本発明が適用されるインバータ装置が実際に出力可能なＰＷＭ信号の最小パルス幅に相当する時間以上としている。
ＡＮＤ回路７ａ〜７ｄは、ＮＯＲ回路３の出力信号５ａ、あるいはＮＡＮＤ回路４の出力信号５ｂを許可信号として、ＰＷＭドライブ信号６ａ〜６ｄを半導体スイッチング素子スイッチング素子８ａ〜８ｄに出力する。
このようにして、ＰＷＭパルス信号６１ａ〜６１ｄは、デッドタイムを満足し、最小パルス幅を確保している。
オンディレイ回路３１ａ〜３１ｄは、ＰＷＭパルス信号６１ａ〜６１ｄにオンディレイ処理を施してＰＷＭオンディレイ信号６２ａ〜６２ｄを出力し、オフディレイ回路３２ａ〜３２ｄは、ＰＷＭオンディレイ信号６２ａ〜６２ｄにオフディレイ処理を施してＰＷＭドライブ信号６ａ〜６ｄを出力する。
ここで行われるオンディレイ処理での遅延時間（オンディレイ時間）は、デッドタイム分のオンディレイ時間以上とし、オフディレイ処理での遅延時間（オフディレイ時間）は、本発明が適用されるインバータ装置が実際に出力可能なＰＷＭ信号の最小パルス幅に相当する時間以上としている。
ＡＮＤ回路７ａ〜７ｄは、ＮＯＲ回路３の出力信号５ａ、あるいはＮＡＮＤ回路４の出力信号５ｂを許可信号として、ＰＷＭドライブ信号６ａ〜６ｄを半導体スイッチング素子スイッチング素子８ａ〜８ｄに出力する。
このようにして、ＰＷＭパルス信号６１ａ〜６１ｄは、デッドタイムを満足し、最小パルス幅を確保している。
次に、ベースブロック制御回路１２について説明する。
ベースブロック制御回路１２は、ベースブロック遅延回路２、ＮＯＲ回路３、ＮＡＮＤ回路４からなり、ベースブロック遅延回路２には遅延時間Δｔが設定されている。
ベースブロック制御回路１２に、ベースブロック信号１がＨレベル（ベースブロック指令）で入力されると、ＮＯＲ回路３の出力信号５ａが先にＬレベルとなってＡＮＤ回路７ａ、７ｄにより半導体スイッチング素子の高電位側８ａと低電位側８ｄが先にベースブロックになり、上記Δｔの時間経過後、ベースブロック遅延回路２の出力信号はＨレベルになり、ＮＡＮＤ回路４の出力信号５ｂがＬレベルとなってＡＮＤ回路７ｂ、７ｃにより半導体スイッチング素子の中間電位側８ｂと８ｃがベースブロックになる。
また、ベースブロック制御回路１２に、ベースブロック信号１がＬレベル（ベースブロック解除指令）で入力されると、ＮＡＮＤ回路４の出力信号５ｂが先にＨレベルとなってＡＮＤ回路７ｂ、７ｃにより半導体スイッチング素子の中間電位側８ｂと８ｃがベースブロック解除され、上記Δｔの時間経過後、ベースブロック遅延回路２の出力信号はＨレベルになり、ＮＯＲ回路３の出力信号５ａがＨレベルとなってＡＮＤ回路７ａ、７ｄにより半導体スイッチング素子の中間電位側８ａと８ｄがベースブロック解除される。
このようにして、高電位側と低電位側の半導体スイッチング素子と中間電位側の半導体スイッチング素子の停止、開始のタイミングを所定時間遅延させている。
ベースブロック制御回路１２は、ベースブロック遅延回路２、ＮＯＲ回路３、ＮＡＮＤ回路４からなり、ベースブロック遅延回路２には遅延時間Δｔが設定されている。
ベースブロック制御回路１２に、ベースブロック信号１がＨレベル（ベースブロック指令）で入力されると、ＮＯＲ回路３の出力信号５ａが先にＬレベルとなってＡＮＤ回路７ａ、７ｄにより半導体スイッチング素子の高電位側８ａと低電位側８ｄが先にベースブロックになり、上記Δｔの時間経過後、ベースブロック遅延回路２の出力信号はＨレベルになり、ＮＡＮＤ回路４の出力信号５ｂがＬレベルとなってＡＮＤ回路７ｂ、７ｃにより半導体スイッチング素子の中間電位側８ｂと８ｃがベースブロックになる。
また、ベースブロック制御回路１２に、ベースブロック信号１がＬレベル（ベースブロック解除指令）で入力されると、ＮＡＮＤ回路４の出力信号５ｂが先にＨレベルとなってＡＮＤ回路７ｂ、７ｃにより半導体スイッチング素子の中間電位側８ｂと８ｃがベースブロック解除され、上記Δｔの時間経過後、ベースブロック遅延回路２の出力信号はＨレベルになり、ＮＯＲ回路３の出力信号５ａがＨレベルとなってＡＮＤ回路７ａ、７ｄにより半導体スイッチング素子の中間電位側８ａと８ｄがベースブロック解除される。
このようにして、高電位側と低電位側の半導体スイッチング素子と中間電位側の半導体スイッチング素子の停止、開始のタイミングを所定時間遅延させている。
さらに、ベースブロック制御回路１２は、ベースブロック信号１がＨレベル（ベースブロック指令）で入力されている間はＰＷＭ波形補正回路１５を初期化している。具体的には、ＮＯＲ回路３の出力信号５ａにより、オンディレイ回路３１ａ、３１ｄ及びオフディレイ回路３２ａ、３２ｄを、また、ＮＡＮＤ回路４の出力信号５ｂにより、オンディレイ回路３１ｂ、３１ｃ及びオフディレイ回路３２ｂ、３２ｃを初期化している。
ＰＷＭ波形補正回路１５の初期化動作について、図２を用いＰＷＭパルス信号６１ａを例に説明する。図において、オンディレイ回路３１ａは、立ち上り検出回路４０、オンディレイ遅延カウンタ４１及びＡＮＤ回路４２からなり、オフディレイ回路３２ａは、立ち下り検出回路５０、オフディレイ遅延カウンタ５１及びＯＲ回路５２からなり、オンディレイ遅延カウンタ４１は、入力信号をオンディレイ時間分遅延した信号を出力し、オフディレイ遅延カウンタ５１は、入力信号をオフディレイ時間分遅延した信号を出力する。
ＰＷＭパルス信号６１ａのパルス信号がオンディレイ回路３１ａに入力されると、立ち上り検出回路４０はＰＷＭパルス信号６１ａの立ち上りを検出し、遅延カウンタ４１がカウントを開始し、オンディレイ時間遅延させた信号を生成し、この信号とＰＷＭパルス信号６１ａをＡＮＤ回路４２に入力して、ＰＷＭパルス信号６１ａの立ち上りタイミングをオンディレイ時間遅延させたＰＷＭオンディレイ信号６２ａを生成する。
ＰＷＭオンディレイ信号６２ａのパルス信号がオフディレイ回路３１ｂに入力されると、立ち下り検出回路５０はＰＷＭオンディレイ信号６２ａの立ち下りを検出し、遅延カウンタ５１がカウントを開始し、オフディレイ時間遅延させた信号を生成し、この信号とＰＷＭオンディレイ信号６２ａをＯＲ回路５２入力して、ＰＷＭオンディレイ信号６２ａの立ち下りタイミングをオフディレイ時間遅延させたＰＷＭドライブ信号６ａを生成する。
このようにＰＷＭ波形補正回路１５は動作するが、ベースブロック信号１がＨレベル（ベースブロック指令）で入力され、上述した動作によりＮＯＲ回路３の出力信号５ａがＬレベルになっている間は、立ち上り検出回路４０、オンディレイ遅延カウンタ４１、立ち下り検出回路５０及びオフディレイ遅延カウンタ５１はリセットされ、ＰＷＭ波形補正回路１５は初期化される。
なお、上記ではＰＷＭパルス信号６１ａを例にして説明したが、ＰＷＭパルス信号６１ｂ〜６１ｄについても、初期化する信号がＮＯＲ回路３の出力信号５ａかＮＡＮＤ回路４の出力信号５ｂかの違いを除き、全く同様な動作となるので説明は省略する。
このようにして、ＰＷＭパルス信号６１ａ〜６１ｄに対する遅延時間は、常に一定になるようにしている。
ＰＷＭパルス信号６１ａのパルス信号がオンディレイ回路３１ａに入力されると、立ち上り検出回路４０はＰＷＭパルス信号６１ａの立ち上りを検出し、遅延カウンタ４１がカウントを開始し、オンディレイ時間遅延させた信号を生成し、この信号とＰＷＭパルス信号６１ａをＡＮＤ回路４２に入力して、ＰＷＭパルス信号６１ａの立ち上りタイミングをオンディレイ時間遅延させたＰＷＭオンディレイ信号６２ａを生成する。
ＰＷＭオンディレイ信号６２ａのパルス信号がオフディレイ回路３１ｂに入力されると、立ち下り検出回路５０はＰＷＭオンディレイ信号６２ａの立ち下りを検出し、遅延カウンタ５１がカウントを開始し、オフディレイ時間遅延させた信号を生成し、この信号とＰＷＭオンディレイ信号６２ａをＯＲ回路５２入力して、ＰＷＭオンディレイ信号６２ａの立ち下りタイミングをオフディレイ時間遅延させたＰＷＭドライブ信号６ａを生成する。
このようにＰＷＭ波形補正回路１５は動作するが、ベースブロック信号１がＨレベル（ベースブロック指令）で入力され、上述した動作によりＮＯＲ回路３の出力信号５ａがＬレベルになっている間は、立ち上り検出回路４０、オンディレイ遅延カウンタ４１、立ち下り検出回路５０及びオフディレイ遅延カウンタ５１はリセットされ、ＰＷＭ波形補正回路１５は初期化される。
なお、上記ではＰＷＭパルス信号６１ａを例にして説明したが、ＰＷＭパルス信号６１ｂ〜６１ｄについても、初期化する信号がＮＯＲ回路３の出力信号５ａかＮＡＮＤ回路４の出力信号５ｂかの違いを除き、全く同様な動作となるので説明は省略する。
このようにして、ＰＷＭパルス信号６１ａ〜６１ｄに対する遅延時間は、常に一定になるようにしている。
図３は、本発明の第１実施例の動作を示すタイミング図である。図３はベースブロック信号１入力時の異常解除処理について、高電位側における各信号のタイミングを例にして従来技術の場合と動作を比較しながら説明する。
図において、ＰＷＭパルス信号６１ａは、電動機への出力電圧指令をＰＷＭ制御して、キャリア信号１３の山もしくは谷のタイミングに同期して出力される信号である。本発明におけるゲートドライブ信号１１ａは、ＰＷＭパルス信号６１ａの立ち上りタイミングからオンディレイ時間遅延して立ち上り、ＰＷＭパルス信号６１ａの立ち下りタイミングからオフディレイ時間遅延して立ち下っている。
異常検出信号１４がＨレベルになると、即時にベースブロック信号１はＨレベル、ＮＯＲ回路３の出力信号５ａはＬレベルとなる。また、異常解除で異常検出信号１４がＬレベルになると、ベースブロック信号１はキャリア信号１３が谷になってＬレベルとなり、ＮＯＲ回路３の出力信号５ａは、さらにベースブロック遅延回路２による遅延時間Δｔ経過してＨレベルとなる。
図において、ＰＷＭパルス信号６１ａは、電動機への出力電圧指令をＰＷＭ制御して、キャリア信号１３の山もしくは谷のタイミングに同期して出力される信号である。本発明におけるゲートドライブ信号１１ａは、ＰＷＭパルス信号６１ａの立ち上りタイミングからオンディレイ時間遅延して立ち上り、ＰＷＭパルス信号６１ａの立ち下りタイミングからオフディレイ時間遅延して立ち下っている。
異常検出信号１４がＨレベルになると、即時にベースブロック信号１はＨレベル、ＮＯＲ回路３の出力信号５ａはＬレベルとなる。また、異常解除で異常検出信号１４がＬレベルになると、ベースブロック信号１はキャリア信号１３が谷になってＬレベルとなり、ＮＯＲ回路３の出力信号５ａは、さらにベースブロック遅延回路２による遅延時間Δｔ経過してＨレベルとなる。
次に、ＮＯＲ回路３の出力信号５ａがＨレベルになってからのＰＷＭゲートドライブ信号１１ａの変化を従来技術と本発明とで説明する。
従来技術では、図３に示す（Ａ）の部分のように、ＰＷＭゲートドライブ信号１１ａ’は、ＮＯＲ回路３の出力信号５ａがＨレベルになると即時Ｈレベルとなり、指令ＰＷＭパルス信号６１ａがＬレベルになると即時Ｌレベルとなる。異常解除直後にＰＷＭパルス信号６１ａがキャリア信号１３を跨ぐような場合には、ＰＷＭゲートドライブ信号１１ａ’は最小パルス幅より狭い幅のパルスになってしまう。
本発明では、異常解除直後に、立ち上り検出回路４０、オンディレイ遅延カウンタ４１、立ち下り検出回路５０及びオフディレイ遅延カウンタ５１の初期化処理は解除されるので、ＰＷＭパルス信号６１ａにはオンディレイ処理とオフディレイ処理が実施される。
このため、図３に示す（Ｂ）の部分のように、ＰＷＭゲートドライブ信号１１ａは、ＮＯＲ回路３の出力信号５ａがＨレベルになってからオンディレイ時間経過後にＨレベルとなり、ＰＷＭパルス信号６１ａがＬレベルになってからオフディレイ時間経過後にＬレベルとなる。
よって、本発明ではＰＷＭゲートドライブ信号１１ａは、デッドタイムを満足し、最小パルス幅を確保したパルス信号とできる。
このように、ＰＷＭパルス信号がどのような信号であっても、半導体スイッチング素子にかかるストレスや、半導体スイッチング素子の寿命低減、破損を防止できる。
従来技術では、図３に示す（Ａ）の部分のように、ＰＷＭゲートドライブ信号１１ａ’は、ＮＯＲ回路３の出力信号５ａがＨレベルになると即時Ｈレベルとなり、指令ＰＷＭパルス信号６１ａがＬレベルになると即時Ｌレベルとなる。異常解除直後にＰＷＭパルス信号６１ａがキャリア信号１３を跨ぐような場合には、ＰＷＭゲートドライブ信号１１ａ’は最小パルス幅より狭い幅のパルスになってしまう。
本発明では、異常解除直後に、立ち上り検出回路４０、オンディレイ遅延カウンタ４１、立ち下り検出回路５０及びオフディレイ遅延カウンタ５１の初期化処理は解除されるので、ＰＷＭパルス信号６１ａにはオンディレイ処理とオフディレイ処理が実施される。
このため、図３に示す（Ｂ）の部分のように、ＰＷＭゲートドライブ信号１１ａは、ＮＯＲ回路３の出力信号５ａがＨレベルになってからオンディレイ時間経過後にＨレベルとなり、ＰＷＭパルス信号６１ａがＬレベルになってからオフディレイ時間経過後にＬレベルとなる。
よって、本発明ではＰＷＭゲートドライブ信号１１ａは、デッドタイムを満足し、最小パルス幅を確保したパルス信号とできる。
このように、ＰＷＭパルス信号がどのような信号であっても、半導体スイッチング素子にかかるストレスや、半導体スイッチング素子の寿命低減、破損を防止できる。
図４は、第２実施例である異常発生時及び解除時の処理手順を示すフローチャートである。この図を用いて本発明の方法を順を追って説明する。
まず、異常発生時の処理を説明する。
はじめにステップ１ａで、異常発生などで、制御演算回路１７からＨレベルのベースブロック信号１が出力されると、ベースブロック信号１は、ベースブロック制御回路１２におけるベースブロック遅延回路２、ＮＯＲ回路３、ＮＡＮＤ回路４に入力され、ＮＯＲ回路３の出力信号５ａはＬレベルとなる。
ステップ２ａで、ＮＯＲ回路３の出力信号５ａがＬレベルになると、ＡＮＤ回路７ａ、７ｄにより半導体スイッチング素子の高電位側８ａと低電位側８ｄが先にオフし、また、ＮＯＲ回路３の出力信号５ａは、オンディレイ回路３１ａ、３１ｄ、オフディレイ回路３２ａ、３２ｄ、オンディレイ遅延カウンタ４１及びオフディレイ遅延カウンタ５１は初期化される。
ステップ３ａで、ベースブロック遅延回路２に設定された遅延時間Δｔが経過すると、遅延回路２の出力信号はＨレベルとなる。
ステップ４ａで、ベースブロック遅延回路２の出力信号がＨレベルになると、ＮＡＮＤ回路４の出力信号５ｂはＬレベルとなり、ＡＮＤ回路７ｂ、７ｃにより半導体スイッチング素子の中間電位側８ｂ、８ｃはオフし、また、ＮＡＮＤ回路４の出力信号５ｂは、オンディレイ回路３１ｂ、３１ｃ、オフディレイ回路３２ｂ、３２ｃ、オンディレイ遅延カウンタ４１及びオフディレイ遅延カウンタ５１は初期化され、異常発生時の処理は完了する。
まず、異常発生時の処理を説明する。
はじめにステップ１ａで、異常発生などで、制御演算回路１７からＨレベルのベースブロック信号１が出力されると、ベースブロック信号１は、ベースブロック制御回路１２におけるベースブロック遅延回路２、ＮＯＲ回路３、ＮＡＮＤ回路４に入力され、ＮＯＲ回路３の出力信号５ａはＬレベルとなる。
ステップ２ａで、ＮＯＲ回路３の出力信号５ａがＬレベルになると、ＡＮＤ回路７ａ、７ｄにより半導体スイッチング素子の高電位側８ａと低電位側８ｄが先にオフし、また、ＮＯＲ回路３の出力信号５ａは、オンディレイ回路３１ａ、３１ｄ、オフディレイ回路３２ａ、３２ｄ、オンディレイ遅延カウンタ４１及びオフディレイ遅延カウンタ５１は初期化される。
ステップ３ａで、ベースブロック遅延回路２に設定された遅延時間Δｔが経過すると、遅延回路２の出力信号はＨレベルとなる。
ステップ４ａで、ベースブロック遅延回路２の出力信号がＨレベルになると、ＮＡＮＤ回路４の出力信号５ｂはＬレベルとなり、ＡＮＤ回路７ｂ、７ｃにより半導体スイッチング素子の中間電位側８ｂ、８ｃはオフし、また、ＮＡＮＤ回路４の出力信号５ｂは、オンディレイ回路３１ｂ、３１ｃ、オフディレイ回路３２ｂ、３２ｃ、オンディレイ遅延カウンタ４１及びオフディレイ遅延カウンタ５１は初期化され、異常発生時の処理は完了する。
次に、異常解除時の処理を説明する。
はじめにステップ１ｂで、異常解除などで、制御演算回路１７からＬレベルのベースブロック信号１が出力されると、ベースブロック信号１は、ベースブロック制御回路１２におけるベースブロック遅延回路２、ＮＯＲ回路３、ＮＡＮＤ回路４に入力され、ＮＡＮＤ回路４の出力信号５ｂはＨレベルとなる。
ステップ２ｂで、ＮＡＮＤ回路４の出力信号５ｂがＨレベルになると、ＡＮＤ回路７ｂ、７ｃにより半導体スイッチング素子の中間電位側８ｂ、８ｃが先にオンしてベースブロックが解除され通常動作へ復帰し、また、オンディレイ回路３１ｂ、３１ｃ及びオフディレイ回路３２ｂ、３２ｃの初期化処理は解除される。
したがって、ＰＷＭパルス信号６１ｂ及び６１ｃに対するオンディレイ処理とオフディレイ処理は、この時点で動作を開始する。
ステップ３ｂで、ベースブロック遅延回路２に設定された所定時間Δｔが経過すると、遅延回路２の出力信号はＬレベルとなる。
ステップ４ｂで、遅延回路２の出力信号がＬレベルになると、ＮＯＲ回路３の出力信号５ａがＨレベルとなり、ＮＯＲ回路３の出力信号５ａ及びＡＮＤ回路７ａ、７ｄにより半導体スイッチング素子の高電位側８ａと低電位側８ｄはベースブロックが解除され通常動作へ復帰し、また、オンディレイ回路３１ａ、３１ｄとオフディレイ回路３２ａ、３２ｄの初期化処理は解除される。
したがって、ＰＷＭパルス信号６１ａ及び６１ｄに対するオンディレイ処理とオフディレイ処理は、この時点で動作を開始し、異常解除時の処理は完了する。
はじめにステップ１ｂで、異常解除などで、制御演算回路１７からＬレベルのベースブロック信号１が出力されると、ベースブロック信号１は、ベースブロック制御回路１２におけるベースブロック遅延回路２、ＮＯＲ回路３、ＮＡＮＤ回路４に入力され、ＮＡＮＤ回路４の出力信号５ｂはＨレベルとなる。
ステップ２ｂで、ＮＡＮＤ回路４の出力信号５ｂがＨレベルになると、ＡＮＤ回路７ｂ、７ｃにより半導体スイッチング素子の中間電位側８ｂ、８ｃが先にオンしてベースブロックが解除され通常動作へ復帰し、また、オンディレイ回路３１ｂ、３１ｃ及びオフディレイ回路３２ｂ、３２ｃの初期化処理は解除される。
したがって、ＰＷＭパルス信号６１ｂ及び６１ｃに対するオンディレイ処理とオフディレイ処理は、この時点で動作を開始する。
ステップ３ｂで、ベースブロック遅延回路２に設定された所定時間Δｔが経過すると、遅延回路２の出力信号はＬレベルとなる。
ステップ４ｂで、遅延回路２の出力信号がＬレベルになると、ＮＯＲ回路３の出力信号５ａがＨレベルとなり、ＮＯＲ回路３の出力信号５ａ及びＡＮＤ回路７ａ、７ｄにより半導体スイッチング素子の高電位側８ａと低電位側８ｄはベースブロックが解除され通常動作へ復帰し、また、オンディレイ回路３１ａ、３１ｄとオフディレイ回路３２ａ、３２ｄの初期化処理は解除される。
したがって、ＰＷＭパルス信号６１ａ及び６１ｄに対するオンディレイ処理とオフディレイ処理は、この時点で動作を開始し、異常解除時の処理は完了する。
このように、ベースブロック時は、高電位側８ａと低電位側８ｄが先にオフした後、中間電位側８ｂ、８ｃがオフになり、同時にオンディレイ遅延カウンタ４１とオフディレイ遅延カウンタ５１は初期化され、また、ベースブロック解除時は、中間電位側８ｂ、８ｃが先に動作開始後、高電位側８ａと低電位側８ｄは動作開始し、同時にオンディレイ遅延カウンタ４１とオフディレイ遅延カウンタ５１は動作開始することができ、ＰＷＭパルス信号がキャリアを跨いで出力されるような場合であっても、デッドタイムを満足し、最小パルス幅を確保できる。
したがって、ＰＷＭパルス信号がどのような信号であっても、半導体スイッチング素子にかかるストレスや、半導体スイッチング素子の寿命低減、破損を防止できる。
したがって、ＰＷＭパルス信号がどのような信号であっても、半導体スイッチング素子にかかるストレスや、半導体スイッチング素子の寿命低減、破損を防止できる。
上記ではベースブロック信号は、異常発生及びその解除に基づき出力されるとして説明したが、他の要因でベースブロックする場合にでも、本発明は全く同様に適用できることは言うまでもない。
本発明は、電動機を駆動する３レベルの電圧形インバータ装置とその運転方法に適用可能である。
Claims (7)
- 電動機への電圧指令とキャリア信号を用いてＰＷＭパルス信号を出力する制御回路と、前記ＰＷＭパルス信号を補正して出力するＰＷＭ波形補正回路と、直流電圧間に４個直列に接続され前記ＰＷＭ波形補正回路の出力信号でドライブされる半導体スイッチング素子とを備えた電圧形インバータ装置において、
前記ＰＷＭ波形補正回路は、前記半導体スイッチング素子の動作を停止させる際は、前記半導体スイッチング素子の高電位側と低電位側の２個を先にオフさせ、
異常が解除された場合に生成されるベースブロック信号解除指令に基づき前記半導体スイッチング素子の動作を開始する際は、前記ＰＷＭパルス信号のＯＮタイミングおよびＯＦＦタイミングをそれぞれ遅延させることによって、前記ベースブロック信号解除指令から所定時間経過後、前記半導体スイッチング素子の中間電位側２個を先に動作させ、さらに所定時間経過後、高電位側と低電位側の２個を動作させることを特徴とする電圧形インバータ装置。 - 電動機への電圧指令とキャリア信号を用いてＰＷＭパルス信号を出力する制御回路と、前記ＰＷＭパルス信号を補正して出力するＰＷＭ波形補正回路と、直流電圧間に４個直列に接続され前記ＰＷＭ波形補正回路の出力信号でドライブされる半導体スイッチング素子とを備えた電圧形インバータ装置において、
前記ＰＷＭ波形補正回路は、異常が解除された場合に生成されるベースブロック信号解除指令に基づき前記半導体スイッチング素子の動作を開始する際は、前記ＰＷＭパルス信号のＯＮタイミングおよびＯＦＦタイミングをそれぞれ遅延させることによって、前記ベースブロック信号解除指令から所定時間経過後、前記半導体スイッチング素子の中間電位側２個を先に動作させ、さらに所定時間経過後、高電位側と低電位側の２個を動作させることを特徴とする電圧形インバータ装置。 - 前記ＰＷＭ波形補正回路は、前記半導体スイッチング素子の動作を開始する際に、中間電位側２個の前記半導体スイッチング素子の動作を遅延させる第１の遅延回路と、高電位側と低電位側の２個の前記半導体スイッチング素子の動作を遅延させ、前記第１の遅延回路とは遅延時間の異なる第２の遅延回路とを備えてなることを特徴とする請求項１又は２記載の電圧形インバータ装置。
- 電動機への電圧指令とキャリア信号を用いてＰＷＭパルス信号を出力する制御回路と、前記ＰＷＭパルス信号を補正して出力するＰＷＭ波形補正回路と、直流電圧間に４個直列に接続され前記ＰＷＭ波形補正回路の出力信号でドライブされる半導体スイッチング素子とを備え、前記半導体スイッチング素子の動作を開始する際は、ベースブロック信号解除指令から所定時間経過後、前記半導体スイッチング素子の中間電位側２個を先に動作させ、さらに所定時間経過後、高電位側と低電位側の２個を動作させる電圧形インバータ装置であって、
前記ＰＷＭ波形補正回路は、
前記半導体スイッチング素子の動作を開始する際に、中間電位側２個の前記半導体スイッチング素子の動作を遅延させる第１の遅延回路と、高電位側と低電位側の２個の前記半導体スイッチング素子の動作を遅延させ、前記第１の遅延回路とは遅延時間の異なる第２の遅延回路とを備え、
前記第１の遅延回路は、前記ＰＷＭパルス信号のＯＮタイミングを所定時間（オンディレイ時間）遅延させるオンディレイ回路と、前記ＰＷＭパルス信号のＯＦＦタイミングを所定時間（オフディレイ時間）遅延させるオフディレイ回路を備え、
前記オンディレイ時間は、前記半導体スイッチング素子の上下短絡防止のために設けたデッドタイム時間以上とし、
前記オフディレイ時間は、前記ＰＷＭパルス信号の出力可能な最小幅に相当する時間以上とすることを特徴とする電圧形インバータ装置。 - 前記オンディレイ回路は、前記ＰＷＭパルス信号のＯＮタイミングを所定時間遅延させる第１の遅延カウンタを有し、
前記オフディレイ回路は、前記ＰＷＭパルス信号のＯＦＦタイミングを所定時間遅延させる第２の遅延カウンタを有し、
前記第１及び第２の遅延カウンタは、ベースブロック状態では初期化されることを特徴とする請求項４記載の電圧形インバータ装置。 - 電動機への電圧指令とキャリア信号を用いてＰＷＭパルス信号を出力する制御回路と、前記ＰＷＭパルス信号を補正して出力するＰＷＭ波形補正回路と、直流電圧間に４個直列に接続され前記ＰＷＭ波形補正回路の出力信号でドライブされる半導体スイッチング素子とを備えた電圧形インバータ装置の運転方法において、
前記半導体スイッチング素子の動作を停止させる際は、前記半導体スイッチング素子の高電位側と低電位側の２個を先にオフさせた後に、中間電位側の２個をオフさせ、
異常が解除された場合に生成されるベースブロック信号解除指令に基づき前記半導体スイッチング素子の動作を開始する際は、前記ＰＷＭパルス信号のＯＮタイミングおよびＯＦＦタイミングをそれぞれ遅延させることによって、前記ベースブロック信号解除指令から所定時間経過後、前記半導体スイッチング素子の中間電位側２個を先に動作させ、さらに所定時間経過後、高電位側と低電位側の２個を動作させるという手順で運転の停止と開始を行うことを特徴とする電圧形インバータ装置の運転方法。 - 電動機への電圧指令とキャリア信号を用いてＰＷＭパルス信号を出力する制御回路と、前記ＰＷＭパルス信号を補正して出力するＰＷＭ波形補正回路と、直流電圧間に４個直列に接続され前記ＰＷＭ波形補正回路の出力信号でドライブされる半導体スイッチング素子とを備えた電圧形インバータ装置の運転方法において、
異常が解除された場合に生成されるベースブロック信号解除指令に基づき前記半導体スイッチング素子の動作を開始する際は、前記ＰＷＭパルス信号のＯＮタイミングおよびＯＦＦタイミングをそれぞれ遅延させることによって、前記ベースブロック信号解除指令から所定時間経過後、前記半導体スイッチング素子の中間電位側２個を先に動作させ、さらに所定時間経過後、高電位側と低電位側の２個を動作させるという手順で運転開始することを特徴とする電圧形インバータ装置の運転方法。
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