JP5169053B2

JP5169053B2 - 半導体装置

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Publication number: JP5169053B2
Application number: JP2007193831A
Authority: JP
Inventors: 明隆村田
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2007-07-25
Filing date: 2007-07-25
Publication date: 2013-03-27
Anticipated expiration: 2027-07-25
Also published as: JP2009032822A

Description

本発明は、スイッチング電源を構成するスイッチング素子が形成されてなる半導体装置に関する。

スイッチング電源として用いられる負荷駆動回路が、例えば、特許第３６３３５２２号明細書（特許文献１）に開示されている。

図７は、特許文献１に開示された負荷駆動回路の一例で、負荷駆動回路８０の電気的構成を示す図である。

図７に示す負荷駆動回路８０はＩＣとして構成されており、車両に搭載された電子制御装置（ＥＣＵ）に用いられて、電磁弁のソレノイドコイル、リレーコイル、ランプ、発光ダイオードなどの負荷８１を駆動するものである。負荷８１は、出力端子８２とバッテリ８３（電源に相当）の負極端子との間に接続されている。

図７の負荷駆動回路８０において、電源端子８４と出力端子８２との間には、負荷８１に対してハイサイドスイッチとして機能するＮチャネル型ＭＯＳトランジスタ８５のドレイン・ソース間と、図示極性のダイオード８６とが並列に接続されている。また、図７の負荷駆動回路８０において、ＭＯＳトランジスタ８５のゲートに接続されている点線で囲った符号８７の部分は、オン駆動回路であり、点線で囲った符号８８の部分は、定電流回路（電流供給回路に相当）である。

図７に示す負荷駆動回路８０を半導体チップに搭載する場合には、例えば、特許第２８３９０８８号明細書（特許文献１）に開示された半導体装置の構造を用いることができる。

図８は、特許文献２に開示された半導体装置の一例で、半導体装置９０を示す断面図である。

図８に示す半導体装置９０おいて、Ｓｉ基板９１の表面には、単結晶半導体のＮ−エピタキシャル層９２が形成され、Ｓｉ基板９１の裏面には、ドレイン電極９３が形成されている。Ｎ−エピタキシャル層９２上の所定部には単結晶半導体のＮ−エピタキシャル層９４が形成されている。そして、このＮ−エピタキシャル層９４には、縦型のパワーＭＯＳトランジスタ９５が形成されている。また、ＳｉＯ_２膜９６と酸化膜９７で囲まれ絶縁分離されたＮ−型Ｓｉ基板９８からなるＳＯＩ領域には、パワーＭＯＳトランジスタ９５を制御するためのバイポーラトランジスタ９９が形成されている。
特許第３６３３５２２号明細書特許第２８３９０８８号明細書

図７に示す負荷駆動回路８０は、一つの負荷８１を駆動する回路として設計されている。しかしながら、例えば車載用のスイッチング電源においては、前述したように種々の負荷を駆動する必要があり、最大負荷電流に合わせてスイッチング素子やスイッチング電源の設計がなされている。このため、所要電流の小さな負荷を駆動する場合には、スイッチング素子のゲート−ソース間容量が大き過ぎて、ゲート容量から電荷を引き抜く経路のインピーダンスが高くなり、スイッチング速度が遅くなると共に、スイッチング損失が増大してしまう。

また、構造上の問題として、例えば図８に示す半導体装置９０においては、パワーＭＯＳトランジスタ９５からなる出力回路部とバイポーラトランジスタ９９からなる制御回路部が、同じＳｉ基板９１に形成されている。このため、最大負荷電流に合わせたスイッチング素子の設計を施すと、スイッチング素子の占有面積が大きくなって、制御回路からスイッチング素子へのゲート配線が長くなり、ゲート抵抗が大きくなって、これによってもスイッチング速度が遅くなると共にスイッチング損失が増大してしまう。

そこで本発明は、スイッチング電源を構成するスイッチング素子が形成されてなる半導体装置であって、所要電流の異なる複数の負荷の駆動に対しても、スイッチング速度の劣化やスイッチング損失の増大を伴わず、最適に対応することのできる半導体装置を提供することを目的としている。

請求項１に記載の半導体装置は、スイッチング電源を構成するスイッチング素子が、許容電流の異なる複数個のパワー素子に分割されてなり、前記複数個のパワー素子の第１電流端子が、それぞれ、一つの共通する電源端子に接続され、前記複数個のパワー素子の第２電流端子が、それぞれ、一つの共通する出力端子に接続され、前記複数個のパワー素子の各ゲート端子が、それぞれ、トランジスタからなるスイッチを介して、一つの共通するゲート信号端子に接続されてなり、前記複数個のパワー素子と前記スイッチとで構成される出力回路部が、一つの第１半導体チップに形成されてなり、前記複数個のパワー素子が、前記スイッチにより切り替えられて用いられる半導体装置であって、前記第１半導体チップが、埋込酸化膜を有するＳＯＩ基板であり、前記複数個のパワー素子が、それぞれ、前記埋込酸化膜に達する絶縁分離トレンチにより絶縁分離されて、前記ＳＯＩ基板のＳＯＩ層に形成されてなり、前記出力回路部の制御信号であって、前記ゲート信号端子に入力するゲート信号を生成するための制御回路部が、第２半導体チップに形成されてなり、前記第２半導体チップが、前記第１半導体チップにおける前記複数個のパワー素子のうち、最も許容電流の小さいパワー素子上に積層配置されてなることを特徴としている。

上記半導体装置では、スイッチング電源を構成するスイッチング素子が、許容電流の異なる複数個のパワー素子に分割されている。従って、上記半導体装置を用いて所要電流の異なる複数の負荷を駆動する場合には、それぞれの負荷の所要電流に合った最適の許容電流を持つパワー素子を、同じ第１半導体チップに形成され各パワー素子のゲート端子に接続しているスイッチにより選択することができる。従って、最大負荷電流に合わせてスイッチング素子やスイッチング電源の設計がなされている従来の半導体装置に較べて、ゲート−ソース間容量がより適切なものとなり、ゲート容量から電荷を引き抜く経路のインピーダンスの増大を抑制することができる。これによって、上記半導体装置によれば、所要電流の異なる複数の負荷の駆動に対しても、スイッチング速度の劣化やスイッチング損失の増大を伴わず、最適に対応することができる。

また、上記半導体装置の構造として、前記第１半導体チップが、埋込酸化膜を有するＳＯＩ基板であり、前記複数個のパワー素子が、それぞれ、前記埋込酸化膜に達する絶縁分離トレンチにより絶縁分離されて、前記ＳＯＩ基板のＳＯＩ層に形成されてなる構成としている。

これによれば、上記半導体装置において、分割された各パワー素子の相互干渉を抑制することができる。

さらに、上記半導体装置においては、前記出力回路部の制御信号であって、前記ゲート信号端子に入力するゲート信号を生成するための制御回路部を、第２半導体チップに形成し、前記第２半導体チップが、前記第１半導体チップにおける前記複数個のパワー素子のうち、最も許容電流の小さいパワー素子上に積層配置する構成としている。

これによれば、出力回路部と制御回路部が、それぞれ異なる第１半導体チップと第２半導体チップに形成されることとなる。従って、これらが積層配置されてなる上記半導体装置は、出力回路部と制御回路部を同じ半導体チップに平面的にレイアウトした従来の半導体装置に較べて、全体として占有面積を抑制した小型の半導体装置とすることができる。また、上記半導体装置においては、制御回路部が形成された第２半導体チップが最も許容電流の小さいパワー素子上に積層配置されるため、分割された複数個のパワー素子から第２半導体チップへの熱影響を最小限に抑制することができる。

上記半導体装置は、例えば請求項２に記載のように、前記第１半導体チップにおいて、前記ゲート信号端子に接続する導体であって、当該第１半導体チップの表面に露出する第１導体が形成され、前記第２半導体チップにおいて、前記制御回路部の出力配線に接続する導体であって、当該第２半導体チップの表面に露出する第２導体が形成され、前記第１半導体チップと第２半導体チップが、前記第１導体と第２導体を対向するようにして配置され、前記第１導体と第２導体が、第３導体を介して接続されてなる構成とすることができる。

これによれば、第１半導体チップに形成された複数個のパワー素子のゲート配線と、第２半導体チップに形成された制御回路部からの出力配線とが、第１導体、第３導体および第２導体によって、最短距離で接続される。従って、パワー素子からなる出力回路部と制御回路部を同じ半導体チップに平面的にレイアウトした従来の半導体装置に較べて、配線抵抗（ゲート抵抗）を小さくすることができ、これによっても、スイッチング速度が早くて、スイッチング損失を低減した半導体装置とすることができる。

また、該半導体装置を樹脂モールドするにあたっては、請求項３に記載のように、前記第１半導体チップの前記第１導体と反対側の面に、ヒートシンクが配置され、前記第２半導体チップの前記第２導体と反対側の面が、モールド樹脂の表面に露出されてなる構成とすることが好ましい。これによって、第１半導体チップに形成された複数個のパワー素子の発生する熱を、ヒートシンクに優先的に逃すことができる。また、制御回路部が形成された第２半導体チップについても、モールド樹脂の表面に露出している表面から、放熱することが可能である。
また、請求項４に記載のように、上記半導体装置において、前記絶縁分離トレンチを、側壁酸化膜を介して内部に多結晶シリコンが埋め込まれた構造とする場合には、前記多結晶シリコンが、接地（グランド）電位に固定されてなることが好ましい。
これによれば、上記絶縁分離トレンチをシールドとして用いることができるため、上記半導体装置において、分割された各パワー素子のノイズ耐性を向上することができる。

また、上記半導体装置において複数個のパワー素子を絶縁分離する場合には、請求項５に記載のように、前記第１半導体チップを貫通する空洞が、前記複数個のパワー素子の周りに配置されてなることが好ましい。これによれば、上記空洞が断熱領域となり、パワー素子の発生する熱が、周りに伝達され難くなる。これによって、上記半導体装置の第１半導体チップでは、パワー素子の周りの領域に形成された上記スイッチ等のその他の素子についても、パワー素子の発熱によるそれら素子の特性への悪影響を抑制することができる。
また、上記半導体装置は、例えば請求項６に記載のように、前記複数個のパワー素子が、該スイッチング電源の動作中に切り替えられて用いられるように構成できる。これにより、所要電流の異なる複数の負荷を、最適状態で同時駆動することが可能となる。

以上のように、上記半導体装置は、スイッチング電源を構成するスイッチング素子が形成されてなる半導体装置であって、所要電流の異なる複数の負荷の駆動に対しても、スイッチング速度の劣化やスイッチング損失の増大を伴わず、最適に対応することのできる半導体装置となっている。

従って、上記半導体装置は、請求項７に記載のように、車両に搭載された電子制御装置（ＥＣＵ）に用いられて電磁弁のソレノイドコイル、リレーコイル、ランプ、発光ダイオードなどの所要電流の異なる複数の負荷を駆動する、車載用の半導体装置として好適である。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

図１は、本発明の基礎とする半導体装置の一例で、半導体装置１００の回路構成を示した図である。

図１に示す半導体装置１００は、複数の電圧を供給するシリーズ電源のプリレギュレータとして用いられる半導体装置で、スイッチング電源が構成されている。半導体装置１００は、バッテリからの電圧ＶＢを例えば６Ｖに降圧し、次段のシリーズ電源（例えば５Ｖ出力）に対して、バイアスを供給する機能を有する。

図１の半導体装置１００におけるスイッチング素子は、ＬＤＭＯＳ（Lateral Diffused Metal OxideSemiconductor）等からなり、許容電流の異なる３個のパワー素子Ｐ１〜Ｐ３に分割されている。３個のパワー素子Ｐ１〜Ｐ３の第１電流端子（ドレイン端子）は、それぞれ、一つの共通する電源端子Ｄに接続されている。３個のパワー素子Ｐ１〜Ｐ３の第２電流端子（ソース端子）は、それぞれ、一つの共通する出力端子Ｔに接続されている。３個のパワー素子Ｐ１〜Ｐ３は、電源端子Ｄを介して、バッテリ電源の電圧ＶＢで駆動される。３個のパワー素子Ｐ１〜Ｐ３の各ゲート端子は、それぞれ、トランジスタからなるスイッチＳ１〜Ｓ３を介して、一つの共通するゲート信号端子Ｇに接続されている。

図１の半導体装置１００においては、３個のパワー素子Ｐ１〜Ｐ３とスイッチＳ１〜Ｓ３とで構成される出力（ドライバ）回路部Ｋ１は、一つの第１半導体チップ１０に形成されている。また、出力回路部Ｋ１の制御信号であって、ゲート信号端子Ｇに入力するゲート信号を生成するための制御（プリドライバ）回路部Ｋ２が、第２半導体チップ２０に形成されている。尚、制御回路部Ｋ２は、ＩＣ内部で生成された所定の電圧ＶＡ（例えば３Ｖ）で駆動される。

上記のように、半導体装置１００においては、出力回路部Ｋ１と制御回路部Ｋ２が、それぞれ異なる第１半導体チップ１０と第２半導体チップ２０に形成されている。従って、第１半導体チップ１０と第２半導体チップ２０を後述するように積層配置することができ、図８に示した出力回路部（パワーＭＯＳトランジスタ９５）と制御回路部（バイポーラトランジスタ９９）を同じ半導体チップ９１に平面的にレイアウトした従来の半導体装置９０に較べて、全体として占有面積を抑制した小型の半導体装置とすることができる。

図１の半導体装置１００においては、３個のパワー素子Ｐ１〜Ｐ３が、スイッチＳ１〜Ｓ３により切り替えられて用いられる。半導体装置１００では、スイッチング電源を構成するスイッチング素子が、許容電流の異なる３個のパワー素子Ｐ１〜Ｐ３に分割されている。従って、半導体装置１００を用いて所要電流の異なる複数の負荷を駆動する場合には、それぞれの負荷の所要電流に合った最適の許容電流を持つパワー素子を、同じ第１半導体チップ１０に形成され各パワー素子Ｐ１〜Ｐ３のゲート端子に接続しているスイッチＳ１〜Ｓ３により選択することができる。従って、最大負荷電流に合わせてスイッチング素子やスイッチング電源の設計がなされている従来の半導体装置に較べて、ゲート−ソース間容量がより適切なものとなり、ゲート容量から電荷を引き抜く経路のインピーダンスの増大を抑制することができる。これによって、半導体装置１００によれば、所要電流の異なる複数の負荷の駆動に対しても、スイッチング速度の劣化やスイッチング損失の増大を伴わず、最適に対応することができる。

図１の半導体装置１００は、例えば、３個のパワー素子Ｐ１〜Ｐ３が、該スイッチング電源の動作中に切り替えられて用いられるように構成できる。これにより、所要電流の異なる複数の負荷を、最適状態で同時駆動することが可能となる。

図２は、本発明に係る半導体装置を示す図で、図１に示した半導体装置１００の回路構成を半導体チップへ搭載する場合の構造の一例を示した図で、半導体装置１０１の模式的な断面図である。尚、図２の半導体装置１０１において、図１の半導体装置１００と同様の部分については、同じ符号を付した。

図２に示す半導体装置１０１の構造では、第１半導体チップ１１が、埋込酸化膜２を有するＳＯＩ基板からなり、３個のパワー素子Ｐ１〜Ｐ３が、埋込酸化膜２上のＳＯＩ層１に形成されている。３個のパワー素子Ｐ１〜Ｐ３は、それぞれ、側壁酸化膜３ａと埋込多結晶シリコン３ｂからなり埋込酸化膜２に達する、絶縁分離トレンチ３０により絶縁分離されている。このように絶縁分離することで、各パワー素子Ｐ１〜Ｐ３の相互干渉を抑制することができる。

図２の半導体装置１０１では、第２半導体チップ２１にも、埋込酸化膜を有するＳＯＩ基板が用いられている。制御回路部Ｋ２が形成された第２半導体チップ２１は、第１半導体チップ１１における３個のパワー素子Ｐ１〜Ｐ３のうち、最も許容電流の小さいパワー素子Ｐ１上に積層配置されている。これによって、半導体装置１０１においては、分割された３個のパワー素子Ｐ１〜Ｐ３から第２半導体チップ２１への熱影響を最小限に抑制することができる。

図３は、図２の半導体装置１０１における第１半導体チップ１１と第２半導体チップ２１の接続部分を拡大して示した模式的な断面図である。

図３に示す構造では、第１半導体チップ１１において、図１のゲート信号端子Ｇに接続する導体であって、第１半導体チップ１１の表面に露出する第１導体Ｈ１が形成されている。また、第２半導体チップ２１において、制御回路部Ｋ２の出力配線に接続する導体であって、第２半導体チップ２１の表面に露出する第２導体Ｈ２が形成されている。第１半導体チップ１１と第２半導体チップ２１は、第１導体Ｈ１と第２導体Ｈ２を対向するようにして配置され、第１導体Ｈ１と第２導体Ｈ２が、第３導体（半田バンプ）Ｈ３を介して接続されている。

図２と図３に示す構造によれば、第１半導体チップ１１に形成された３個のパワー素子Ｐ１〜Ｐ３のゲート配線と、第２半導体チップ２１に形成された制御回路部Ｋ２からの出力配線とを、第１導体Ｈ１、第３導体Ｈ３および第２導体Ｈ２によって、最短距離で接続することができる。従って、図８に示した出力回路部（パワーＭＯＳトランジスタ９５）と制御回路部（バイポーラトランジスタ９９）を同じ半導体チップ９１に平面的にレイアウトした従来の半導体装置９０に較べて、配線抵抗（ゲート抵抗）を小さくすることができ、これによっても、スイッチング速度が早くて、スイッチング損失を低減した半導体装置とすることができる。

尚、以上の図１〜図３に示した半導体装置１００，１０１では、スイッチング素子を許容電流の異なる３個のパワー素子Ｐ１〜Ｐ３に分割しているが、本発明はこれに限らず、スイッチング素子を許容電流の異なる任意の複数個のパワー素子に分割することが可能である。

図４は、図２に示した半導体装置１０１の変形例を示した図で、半導体装置１０２の模式的な断面図である。

図４に示す半導体装置１０２では、絶縁分離トレンチ３０における側壁酸化膜３ａを介して内部に埋め込まれた多結晶シリコン３ｂが、接地（グランド）電位に固定されている。これによって、絶縁分離トレンチ３０をシールドとして用いることができる。このため、半導体装置１０２では、分割された各パワー素子Ｐ１〜Ｐ３のノイズ耐性を向上することができる。

次に、上記した半導体装置１００〜１０２の熱影響に係るより好ましい構造を説明する。

図５は、複数個のパワー素子を絶縁分離する場合の好ましい例を示した図で、第１半導体チップ１２の模式的な上面図である。

図５に示す第１半導体チップ１２では、該第１半導体チップ１２を貫通する空洞が、複数個のパワー素子Ｐ１〜Ｐ３の周りに配置されている。これによって、空洞が断熱領域となり、パワー素子Ｐ１〜Ｐ３の発生する熱が、周りに伝達され難くなる。従って、第１半導体チップ１２では、パワー素子Ｐ１〜Ｐ３の周りの領域に形成された例えば図１のスイッチＳ１〜Ｓ３等のその他の素子についても、パワー素子Ｐ１〜Ｐ３の発熱によるそれら素子の特性への悪影響を抑制することができる。

図６（ａ），（ｂ）は、図２の半導体装置１０１を樹脂モールドする場合の構造例を示した図で、それぞれ、半導体装置１０３，１０４の模式的な断面図である。

図６（ａ），（ｂ）に示す半導体装置１０３，１０４では、どちらも、第２半導体チップ２１と接続される第１半導体チップ１１の図３に示す第１導体Ｈ１と反対側の面に、ヒートシンク４０が配置されている。これにより、第１半導体チップ１１に形成されている３個のパワー素子Ｐ１〜Ｐ３の発生する熱を、ヒートシンク４０に優先的に逃すことができる。

さらに、図６（ｂ）の半導体装置１０４では、第２半導体チップ２１の図３に示す第２導体Ｈ２と反対側の面が、モールド樹脂５０の表面に露出された構造となっている。これによって、制御回路部Ｋ２が形成された第２半導体チップ２１についても、モールド樹脂５０の表面に露出している表面から、放熱することが可能である。

以上のようにして、図１〜図６で例示した本発明の半導体装置は、スイッチング電源を構成するスイッチング素子が形成されてなる半導体装置であって、所要電流の異なる複数の負荷の駆動に対しても、スイッチング速度の劣化やスイッチング損失の増大を伴わず、最適に対応することのできる半導体装置となっている。

従って、上記半導体装置は、車両に搭載された電子制御装置（ＥＣＵ）に用いられて電磁弁のソレノイドコイル、リレーコイル、ランプ、発光ダイオードなどの所要電流の異なる複数の負荷を駆動する、車載用の半導体装置として好適である。

本発明の基礎とする半導体装置の一例で、半導体装置１００の回路構成を示した図である。本発明に係る半導体装置を示す図で、図１の半導体装置１００の回路構成を半導体チップへ搭載する場合の構造の一例を示した図で、半導体装置１０１の模式的な断面図である。図２の半導体装置１０１における第１半導体チップ１１と第２半導体チップ２１の接続部分を拡大して示した模式的な断面図である。図２に示した半導体装置１０１の変形例を示した図で、半導体装置１０２の模式的な断面図である。複数個のパワー素子を絶縁分離する場合の好ましい例を示した図で、第１半導体チップ１２の模式的な上面図である。（ａ），（ｂ）は、図２の半導体装置１０１を樹脂モールドする場合の構造例を示した図で、それぞれ、半導体装置１０３，１０４の模式的な断面図である。特許文献１に開示された負荷駆動回路の一例で、負荷駆動回路８０の電気的構成を示す図である。特許文献２に開示された半導体装置の一例で、半導体装置９０を示す断面図である。

符号の説明

９０，１００〜１０４半導体装置
１０〜１２第１半導体チップ
Ｋ１出力（ドライバ）回路部
Ｐ１〜Ｐ３パワー素子
Ｓ１〜Ｓ３スイッチ
２０，２１第２半導体チップ
Ｋ２制御（プリドライバ）回路部
１ＳＯＩ層
２埋込酸化膜
３０絶縁分離トレンチ
３ａ側壁酸化膜
３ｂ埋込多結晶シリコン
Ｈ１第１導体
Ｈ２第２導体
Ｈ３第３導体（半田バンプ）
４０ヒートシンク
５０モールド樹脂

Claims

スイッチング電源を構成するスイッチング素子が、許容電流の異なる複数個のパワー素子に分割されてなり、
前記複数個のパワー素子の第１電流端子が、それぞれ、一つの共通する電源端子に接続され、
前記複数個のパワー素子の第２電流端子が、それぞれ、一つの共通する出力端子に接続され、
前記複数個のパワー素子の各ゲート端子が、それぞれ、トランジスタからなるスイッチを介して、一つの共通するゲート信号端子に接続されてなり、
前記複数個のパワー素子と前記スイッチとで構成される出力回路部が、一つの第１半導体チップに形成されてなり、
前記複数個のパワー素子が、前記スイッチにより切り替えられて用いられる半導体装置であって、
前記第１半導体チップが、埋込酸化膜を有するＳＯＩ基板であり、
前記複数個のパワー素子が、それぞれ、前記埋込酸化膜に達する絶縁分離トレンチにより絶縁分離されて、前記ＳＯＩ基板のＳＯＩ層に形成されてなり、
前記出力回路部の制御信号であって、前記ゲート信号端子に入力するゲート信号を生成するための制御回路部が、第２半導体チップに形成されてなり、
前記第２半導体チップが、前記第１半導体チップにおける前記複数個のパワー素子のうち、最も許容電流の小さいパワー素子上に積層配置されてなることを特徴とする半導体装置。
前記第１半導体チップにおいて、前記ゲート信号端子に接続する導体であって、当該第１半導体チップの表面に露出する第１導体が形成され、
前記第２半導体チップにおいて、前記制御回路部の出力配線に接続する導体であって、当該第２半導体チップの表面に露出する第２導体が形成され、
前記第１半導体チップと第２半導体チップが、前記第１導体と第２導体を対向するようにして配置され、
前記第１導体と第２導体が、第３導体を介して接続されてなることを特徴とする請求項１に記載の半導体装置。
前記第１半導体チップの前記第１導体と反対側の面に、ヒートシンクが配置され、
前記第２半導体チップの前記第２導体と反対側の面が、モールド樹脂の表面に露出されてなることを特徴とする請求項２に記載の半導体装置。
前記絶縁分離トレンチが、側壁酸化膜を介して内部に多結晶シリコンが埋め込まれた構造であり、
前記多結晶シリコンが、接地（グランド）電位に固定されてなることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
前記第１半導体チップを貫通する空洞が、前記複数個のパワー素子の周りに配置されてなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
前記複数個のパワー素子が、該スイッチング電源の動作中に切り替えられて用いられることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
前記半導体装置が、車載用であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。