JP5168870B2 - Semiconductor device - Google Patents

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Description

本発明は、一面にはんだ付け用の電極を有する半導体素子の当該一面側に取付部材をはんだ接合してなる半導体装置に関する。   The present invention relates to a semiconductor device in which a mounting member is soldered to one surface of a semiconductor element having a soldering electrode on one surface.

従来より、この種の半導体装置としては、半導体基板よりなる半導体素子の両面を放熱部材で挟み、半導体素子の各面と放熱部材との間をはんだ接合してなる両面放熱型の半導体装置が提案されている（たとえば、特許文献１参照）。   Conventionally, as this type of semiconductor device, a double-sided heat dissipation type semiconductor device in which both surfaces of a semiconductor element made of a semiconductor substrate are sandwiched between heat dissipation members and soldered between each surface of the semiconductor element and the heat dissipation member has been proposed. (For example, refer to Patent Document 1).

図８は、このような半導体装置における一般的なはんだ接合部の概略断面図である。半導体素子１は、ＩＧＢＴやＦＷＤなどであり、本体を構成する半導体基板１１を備えたものである。この半導体基板１１の一面上にはＡｌ（アルミニウム）などよりなる素子電極１２が形成されている。   FIG. 8 is a schematic cross-sectional view of a general solder joint in such a semiconductor device. The semiconductor element 1 is an IGBT, FWD, or the like, and includes a semiconductor substrate 11 that constitutes a main body. An element electrode 12 made of Al (aluminum) or the like is formed on one surface of the semiconductor substrate 11.

そして、この素子電極１２の上にはポリイミドなどよりなる保護膜１３が形成されており、この保護膜１３には開口部１３ａが形成されている。さらに、この開口部１３ａから臨む素子電極１３の表面上には、Ｎｉ（ニッケル）メッキなどよりなるはんだ付け用電極１４が形成されている。   A protective film 13 made of polyimide or the like is formed on the element electrode 12, and an opening 13a is formed in the protective film 13. Further, a soldering electrode 14 made of Ni (nickel) plating or the like is formed on the surface of the element electrode 13 facing the opening 13a.

このような半導体素子１の一面すなわち半導体基板１１の一面側には、図示しない取付部材が配置されている。この取付部材は、たとえば上記特許文献１に記載されているような放熱部材としてのヒートシンクブロックなどである。そして、半導体基板１１の一面側にて、当該取付部材とはんだ付け用電極１４とは、はんだ５を介して接合されている。
特開２００５−１１６９６３号公報 A mounting member (not shown) is disposed on one surface of the semiconductor element 1, that is, one surface side of the semiconductor substrate 11. This mounting member is, for example, a heat sink block as a heat radiating member as described in Patent Document 1 above. Then, the mounting member and the soldering electrode 14 are joined via the solder 5 on one surface side of the semiconductor substrate 11.
JP 2005-116963 A

ところで、本発明者の検討によれば、上記図８に示したような半導体装置においては、パワーサイクルや冷熱サイクル等の応力により、半導体基板１１の一面側における開口部１３ａ側に位置する保護膜１３の端部とはんだ付け用電極１４との境界部において、素子電極１２にクラックＫが発生しやすいことがわかった。   By the way, according to the study of the present inventor, in the semiconductor device as shown in FIG. 8, the protective film located on the opening 13a side on the one surface side of the semiconductor substrate 11 due to stress such as a power cycle or a cooling cycle. It was found that cracks K were likely to occur in the device electrode 12 at the boundary between the end portion 13 and the soldering electrode 14.

そして、このクラックＫが半導体基板１１側へ進行し、半導体基板１１まで到達すると、クラックＫによって半導体基板１１にダメージが与えられることにより、リーク不良などの不具合を生じる可能性がある。   When the crack K advances toward the semiconductor substrate 11 and reaches the semiconductor substrate 11, the semiconductor substrate 11 is damaged by the crack K, which may cause a defect such as a leak failure.

本発明は、上記問題に鑑みてなされたものであり、半導体基板の一面に素子電極を有し、該素子電極上に開口部を有する保護膜を形成するとともに該開口部内にはんだ付け用の電極を設けてなる半導体素子を備え、この半導体素子の一面側に取付部材をはんだ接合してなる半導体装置において、保護膜の端部とはんだ付け用電極との境界部にて素子電極に発生するクラックにより、半導体基板がダメージを受けるのを極力防止することを目的とする。   The present invention has been made in view of the above problems, and has an element electrode on one surface of a semiconductor substrate, a protective film having an opening on the element electrode, and an electrode for soldering in the opening. In a semiconductor device comprising a semiconductor element provided with a mounting member and soldered to one surface of the semiconductor element, a crack generated in the element electrode at the boundary between the end of the protective film and the soldering electrode Therefore, it is an object to prevent the semiconductor substrate from being damaged as much as possible.

上記目的を達成するため、本発明の半導体装置は、取付部材（６）とはんだ（５）を介して接合される半導体基板（１１）の一面側において、前記はんだ付け用電極（１４）の外形線に沿って、保護膜（１３）の開口部（１３ａ）側に位置する保護膜（１３）の端部とはんだ付け用電極（１４）との境界部の下部では、当該境界部で発生する素子電極（１２）のクラックの半導体基板（１１）側への進行を阻害するクラック防止膜（１５）を、素子電極（１２）と半導体基板（１１）との間に介在させたことを特徴とする。 In order to achieve the above object, the semiconductor device of the present invention has an outer shape of the soldering electrode (14) on one surface side of the semiconductor substrate (11) joined via the mounting member (6) and the solder (5). Along the line, it occurs at the boundary portion below the boundary portion between the end portion of the protective film (13) and the soldering electrode (14) located on the opening (13a) side of the protective film (13). The present invention is characterized in that a crack prevention film (15) that inhibits the progress of cracks in the device electrode (12) toward the semiconductor substrate (11) is interposed between the device electrode (12) and the semiconductor substrate (11). To do.

それによれば、保護膜（１３）の端部とはんだ付け用電極（１４）との境界部にて素子電極（１２）に発生するクラックが半導体基板（１１）に進行するのを、クラック防止膜（１５）によって抑制できるため、当該クラックにより半導体基板（１１）がダメージを受けるのを極力防止することができる。   According to this, cracks generated in the device electrode (12) at the boundary between the end portion of the protective film (13) and the soldering electrode (14) progress to the semiconductor substrate (11). Since it can suppress by (15), it can prevent that the semiconductor substrate (11) receives a damage by the said crack as much as possible.

ここで、半導体素子（１、２）は、半導体基板（１１）における一面とは反対側に位置する他面側において、相手部材（３）にはんだ付けされていてもよい。このように、半導体素子（１、２）の両面にそれぞれ取付部材（６）および相手部材（３）が接続された両面はんだ付け構成の半導体装置において、本発明は有効である。   Here, the semiconductor elements (1, 2) may be soldered to the mating member (3) on the other surface side opposite to the one surface in the semiconductor substrate (11). Thus, the present invention is effective in a semiconductor device having a double-sided soldering configuration in which the attachment member (6) and the mating member (3) are connected to both sides of the semiconductor element (1, 2), respectively.

また、半導体素子（１、２）にガードリング（１６）が形成されている場合、クラック防止膜（１５）は、ガードリング（１６）を構成する酸化膜（１６ａ）と同じ材質により構成されているものにできる。   When the guard ring (16) is formed on the semiconductor element (1, 2), the crack prevention film (15) is made of the same material as the oxide film (16a) constituting the guard ring (16). Can be

それによれば、半導体素子（１、２）にガードリング（１６）を形成するときに、その酸化膜（１６ａ）の形成工程を利用してクラック防止膜（１５）を形成することが可能になる。   According to this, when forming the guard ring (16) in the semiconductor element (1, 2), it becomes possible to form the crack prevention film (15) by utilizing the formation process of the oxide film (16a). .

また、上記各構成においては、はんだ（５）を介した半導体素子（１、２）と取付部材（６）との接合部、および、半導体素子（１、２）は、モールド樹脂（７）により封止されていてもよい。   Moreover, in each said structure, the junction part of the semiconductor element (1,2) and attachment member (6) through the solder (5), and the semiconductor element (1,2) are made of mold resin (7). It may be sealed.

なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。   In addition, the code | symbol in the bracket | parenthesis of each means described in the claim and this column is an example which shows a corresponding relationship with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other are given the same reference numerals in the drawings in order to simplify the description.

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置１００の概略構成を示す図であり、（ａ）は概略断面図、（ｂ）は（ａ）の上方から見た概略平面図、（ｃ）は（ａ）の下方から見た概略平面図である。また、図１において、（ａ）は、（ｂ）中のＡ−Ａ線に沿った概略断面図であるとともに（ｃ）中のＢ−Ｂ線に沿った概略断面図である。 (First embodiment)
1A and 1B are diagrams illustrating a schematic configuration of a semiconductor device 100 according to a first embodiment of the present invention, in which FIG. 1A is a schematic cross-sectional view, and FIG. 1B is a schematic plan view viewed from above (a). c) is a schematic plan view seen from below (a). Moreover, in FIG. 1, (a) is a schematic sectional drawing along the AA line in (b), and is a schematic sectional drawing along the BB line in (c).

また、図２は、この図１中に示される半導体装置１００におけるモールド樹脂７内の各部の平面配置構成を示す図である。この半導体装置１００は、たとえば自動車などの車両に搭載され、車両用電子装置を駆動するための装置として適用されるものである。   2 is a diagram showing a planar arrangement configuration of each part in the mold resin 7 in the semiconductor device 100 shown in FIG. The semiconductor device 100 is mounted on a vehicle such as an automobile and is applied as a device for driving a vehicle electronic device.

図１、図２に示されるように、本半導体装置１００は、平面的に配置された２個の半導体素子１、２を備える。   As shown in FIGS. 1 and 2, the semiconductor device 100 includes two semiconductor elements 1 and 2 arranged in a plane.

本例では、第１の半導体素子１はＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）１であり、第２の半導体素子２は、ＦＷＤ（フライホイールダイオード）２である。なお、図１（ａ）においては、第１の半導体素子１に沿った断面が示されているが、第２の半導体素子２に沿った本半導体装置１００の断面形状も実質的に同様である。   In this example, the first semiconductor element 1 is an IGBT (Insulated Gate Bipolar Transistor) 1 and the second semiconductor element 2 is an FWD (flywheel diode) 2. In FIG. 1A, a cross section along the first semiconductor element 1 is shown, but the cross sectional shape of the semiconductor device 100 along the second semiconductor element 2 is substantially the same. .

そして、これら両半導体素子１、２の両面は、当該半導体素子１、２の電極および放熱部材として機能する一対の金属板３、４にて挟まれている。これら金属板３、４は、銅合金もしくはアルミ合金等の熱伝導性および電気伝導性に優れた金属板によって構成されている。   Then, both surfaces of both the semiconductor elements 1 and 2 are sandwiched between a pair of metal plates 3 and 4 that function as electrodes and heat dissipation members of the semiconductor elements 1 and 2. These metal plates 3 and 4 are comprised by the metal plate excellent in thermal conductivity and electrical conductivity, such as a copper alloy or an aluminum alloy.

ここで、一対の金属板３、４は、半導体素子１、２を挟むように対向して配置されているが、図１（ａ）において、一対の金属板３、４のうち下側に位置する金属板３を、第１の金属板３とし、上側に位置する金属板４を、第２の金属板４とする。   Here, the pair of metal plates 3 and 4 are disposed so as to face each other with the semiconductor elements 1 and 2 sandwiched therebetween, but in FIG. The metal plate 3 to be used is the first metal plate 3, and the metal plate 4 located on the upper side is the second metal plate 4.

そして、両半導体素子１、２の下面と第１の金属板３の内面との間は、はんだ５によって電気的・熱的に接続されている。また、両半導体素子１、２の上面と第２の金属板４の内面との間には、両金属板３、４と同様の材質からなるヒートシンクブロック６が介在している。なお、本実施形態において、半導体素子１、２の上面、下面とは、図１（ａ）における上下関係に基づいたものとする。   The lower surfaces of the semiconductor elements 1 and 2 and the inner surface of the first metal plate 3 are electrically and thermally connected by the solder 5. A heat sink block 6 made of the same material as that of the metal plates 3 and 4 is interposed between the upper surfaces of the semiconductor elements 1 and 2 and the inner surface of the second metal plate 4. In the present embodiment, the upper and lower surfaces of the semiconductor elements 1 and 2 are based on the vertical relationship in FIG.

ここで、ヒートシンクブロック６は半導体装置１００における取付部材として構成されている。そして、各半導体素子１、２の上面とヒートシンクブロック６との間、および、ヒートシンクブロック６と第２の金属板４の内面との間は、はんだ５によって電気的・熱的に接続されている。   Here, the heat sink block 6 is configured as an attachment member in the semiconductor device 100. The upper surfaces of the semiconductor elements 1 and 2 and the heat sink block 6 and the heat sink block 6 and the inner surface of the second metal plate 4 are electrically and thermally connected by the solder 5. .

ここで、はんだ５としては、特に限定されるものではないが、鉛フリーはんだなどが用いられる。たとえば、鉛フリーはんだとしては、Ｓｎ−Ａｇ−Ｃｕ系はんだやＳｎ−Ｎｉ−Ｃｕ系はんだ等を採用することができる。   Here, the solder 5 is not particularly limited, but lead-free solder or the like is used. For example, Sn-Ag-Cu solder, Sn-Ni-Cu solder, or the like can be used as the lead-free solder.

そして、図１、図２に示されるように、本実施形態の半導体装置１００においては、半導体素子１、２を挟み込んだ一対の金属板３、４が、モールド樹脂７にて封止されている。このモールド樹脂７はエポキシ系樹脂などからなり、型成形によって形成されたものである。こうして、はんだ５を介した半導体素子１、２とヒートシンクブロック６との接合部、および、両半導体素子１、２は、モールド樹脂７により封止されている。   As shown in FIGS. 1 and 2, in the semiconductor device 100 of this embodiment, a pair of metal plates 3 and 4 sandwiching the semiconductor elements 1 and 2 are sealed with a mold resin 7. . This mold resin 7 is made of an epoxy resin or the like, and is formed by molding. Thus, the joint between the semiconductor elements 1 and 2 and the heat sink block 6 via the solder 5, and both the semiconductor elements 1 and 2 are sealed with the mold resin 7.

また、図１に示されるように、一対の金属板３、４のそれぞれにおいて、半導体素子１、２と対向する内面とは反対側の外面３ａ、４ａが、モールド樹脂７から露出している。これにより、本半導体装置１００は、第１および第２の半導体素子１、２の両面のそれぞれにて、第１の金属板３、第２の金属板４を介した放熱が行われる両面放熱型の構成となっている。   Further, as shown in FIG. 1, in each of the pair of metal plates 3, 4, outer surfaces 3 a, 4 a opposite to the inner surfaces facing the semiconductor elements 1, 2 are exposed from the mold resin 7. Thereby, this semiconductor device 100 is a double-sided heat radiation type in which heat is radiated through the first metal plate 3 and the second metal plate 4 on both surfaces of the first and second semiconductor elements 1 and 2. It becomes the composition of.

図示しないが、このモールド樹脂７から露出する放熱面３ａ、４ａには、それぞれ冷却部材を密着して放熱を促進できるようになっている。このような冷却部材としては、通常、内部に冷却水が流通可能なアルミや銅などの部材が使用される。   Although not shown, a cooling member is brought into close contact with each of the heat radiation surfaces 3a and 4a exposed from the mold resin 7 so that heat radiation can be promoted. As such a cooling member, a member such as aluminum or copper in which cooling water can circulate is usually used.

また、一対の金属板３、４は、導電性接合部材５やヒートシンクブロック６を介して、両半導体素子１、２の各面における電極に電気的に接続されている。ここで、図３は、両半導体素子１、２の上面の電極構成を示す図である。   The pair of metal plates 3 and 4 are electrically connected to the electrodes on the respective surfaces of the two semiconductor elements 1 and 2 through the conductive bonding member 5 and the heat sink block 6. Here, FIG. 3 is a diagram showing the electrode configuration on the upper surfaces of the semiconductor elements 1 and 2.

すなわち図３（ａ）はＩＧＢＴ１、図３（ｂ）はＦＷＤ２におけるそれぞれヒートシンクブロック６と接合される上面の電極構成を示している。なお、図３では、便宜上ハッチングを施してあるが、これらハッチングは、各半導体素子１、２の一面における電極や当該電極の下部に位置する構成要素の識別の容易化を図るためのものであり、断面を示すものではない。   That is, FIG. 3A shows the electrode configuration on the upper surface joined to the heat sink block 6 in the IGBT 1 and FIG. 3B shows the FWD 2 respectively. In FIG. 3, hatching is performed for convenience. However, these hatchings are for facilitating identification of electrodes on one surface of each of the semiconductor elements 1 and 2 and components located below the electrodes. It does not show a cross section.

まず、ＩＧＢＴ１の上面については、図３（ａ）に示されるように、温度センスカソード電極１ａ、温度センスアノード電極１ｂ、ＩＧＢＴ１のゲート電極１ｃ、ＩＧＢＴ１の複数個のエミッタ電極１０、電流センス電極１ｄ、ケルビンエミッタ電極１ｅが設けられている。   First, as shown in FIG. 3A, the upper surface of the IGBT 1 is a temperature sensing cathode electrode 1a, a temperature sensing anode electrode 1b, a gate electrode 1c of the IGBT 1, a plurality of emitter electrodes 10 of the IGBT 1, and a current sensing electrode 1d. A Kelvin emitter electrode 1e is provided.

これら各電極１ａ〜１ｅはＡｌ（アルミニウム）などにより構成されている。また、複数個のエミッタ電極１０は、後述する図４に示されるように、素子電極１２とその上のはんだ付け用電極１４との積層構成よりなり、図３（ａ）では、エミッタ電極１０における表層側のはんだ付け用電極１４の外形が示されている。   Each of these electrodes 1a to 1e is made of Al (aluminum) or the like. Further, as shown in FIG. 4 to be described later, the plurality of emitter electrodes 10 has a laminated structure of element electrodes 12 and soldering electrodes 14 thereon. In FIG. The outer shape of the soldering electrode 14 on the surface layer side is shown.

温度センスカソード電極１ａ、温度センスアノード電極１ｂは、それぞれＩＧＢＴ１上に設けられている図示しない温度センスダイオードのカソード電極およびアノード１ｂとなるもので、ＩＧＢＴ１の温度検出を行うためのものである。また、電流センス電極１ｄは、ＩＧＢＴ１に流れる電流の異常を検出するもので、ケルビンエミッタ１ｅは、ＩＧＢＴ１のエミッタ側の検査用電極である。   The temperature sense cathode electrode 1a and the temperature sense anode electrode 1b are respectively a cathode electrode and an anode 1b of a temperature sense diode (not shown) provided on the IGBT 1, and are for detecting the temperature of the IGBT 1. The current sense electrode 1d detects an abnormality in the current flowing through the IGBT 1, and the Kelvin emitter 1e is an inspection electrode on the emitter side of the IGBT 1.

また、ＦＷＤ２の上面については、図３（ｂ）に示されるように、ＦＷＤ２のアノード電極２０が設けられている。このアノード電極２０の断面構成はＩＧＢＴ１のエミッタ電極１０と同様の構成である。図３（ｂ）では、アノード電極２０における表層側のはんだ付け用電極１４の外形が示されている。   Further, as shown in FIG. 3B, the anode electrode 20 of the FWD 2 is provided on the upper surface of the FWD 2. The cross-sectional configuration of the anode electrode 20 is the same as that of the emitter electrode 10 of the IGBT 1. FIG. 3B shows the outer shape of the soldering electrode 14 on the surface layer side of the anode electrode 20.

これら図３に示される各半導体素子１、２の上面の電極１ａ〜１ｅ、１０、２０のうちＩＧＢＴ１のエミッタ電極１０およびＦＷＤ２のアノード電極２０は、それぞれヒートシンクブロック６とはんだ５を介して接合されるものであり、それ以外の電極１ａ〜１ｅは、後述する制御端子８ａ〜８ｅとワイヤボンディングにより接続される。   The emitter electrode 10 of the IGBT 1 and the anode electrode 20 of the FWD 2 among the electrodes 1 a to 1 e, 10, and 20 on the upper surface of each of the semiconductor elements 1 and 2 shown in FIG. 3 are joined via the heat sink block 6 and the solder 5, respectively. The other electrodes 1a to 1e are connected to control terminals 8a to 8e described later by wire bonding.

また、ＩＧＢＴ１における図３（ａ）の面とは反対側の面、すなわちＩＧＢＴ１の下面には、図示しないが、コレクタ電極が当該面の略全面に形成されており、このコレクタ電極と第１の金属板３とが、はんだ５を介して接合されている（図１（ａ）参照）。このコレクタ電極は、たとえば、Ａｌの上にＴｉ層、Ｎｉ層、Ａｕ層がスパッタにより積層形成されたＴｉ／Ｎｉ／Ａｕ膜とすることができる。   Further, although not shown, a collector electrode is formed on substantially the entire surface of the IGBT 1 on the surface opposite to the surface of FIG. 3A, that is, the lower surface of the IGBT 1. The metal plate 3 is joined via the solder 5 (see FIG. 1A). This collector electrode can be, for example, a Ti / Ni / Au film in which a Ti layer, a Ni layer, and an Au layer are formed by sputtering on Al.

一方、ＦＷＤ２における図３（ｂ）の面とは反対側の面には、図示しないが、ＦＷＤ２のカソード電極が当該面の略全面に形成されており、このカソード電極と第１の金属板３とが、はんだ５を介して接合されている。このＦＷＤ２のカソード電極は、たとえば、Ｔｉ／Ｎｉ／Ａｕ膜とすることができる。   On the other hand, a cathode electrode of the FWD 2 is formed on substantially the entire surface of the FWD 2 on the surface opposite to the surface of FIG. 3B, which is not shown, and the cathode electrode and the first metal plate 3. Are joined via the solder 5. The cathode electrode of the FWD 2 can be a Ti / Ni / Au film, for example.

ここで、図１、図２に示されるように、半導体装置１００においては、半導体素子１、２と電気的に接続された複数の端子３ｂ、３ｃ、４ｂ、８ａ〜８ｅが設けられており、これら各端子は、その一部がモールド樹脂７から露出するように、モールド樹脂７に封止されている。   Here, as shown in FIGS. 1 and 2, the semiconductor device 100 is provided with a plurality of terminals 3b, 3c, 4b, and 8a to 8e electrically connected to the semiconductor elements 1 and 2, Each of these terminals is sealed in the mold resin 7 so that a part of the terminals is exposed from the mold resin 7.

本例では、一対の金属板３、４において第１の金属板３、第２の金属板４は、それぞれ、ＩＧＢＴ１の上記コレクタ電極の取り出し電極およびＦＷＤ２の上記カソード電極の取り出し電極、ＩＧＢＴ１のエミッタ電極１０およびＦＷＤ２のアノード電極２０（図３参照）の取り出し電極となるものである。   In this example, in the pair of metal plates 3 and 4, the first metal plate 3 and the second metal plate 4 are the collector electrode of the IGBT 1, the cathode electrode of the FWD 2, and the emitter of the IGBT 1, respectively. The electrode 10 and the anode electrode 20 of the FWD 2 (see FIG. 3) are taken out.

そして、上記各端子のうちコレクタリード３ｂおよびコレクタセンス３ｃは、第１の金属板３と一体に成形されたものであり、第１の金属板３の端面からモールド樹脂７の外側に突出して露出している。コレクタリード３ｂは、ＩＧＢＴ１の上記コレクタ電極と外部とを接続するための端子であり、コレクタセンス３ｃは、ＩＧＢＴ１の上記コレクタ電極の検査用端子である。   Of the above terminals, the collector lead 3b and the collector sense 3c are formed integrally with the first metal plate 3, and protrude from the end surface of the first metal plate 3 to the outside of the mold resin 7 to be exposed. doing. The collector lead 3b is a terminal for connecting the collector electrode of the IGBT 1 to the outside, and the collector sense 3c is a test terminal for the collector electrode of the IGBT 1.

また、エミッタリード４ｂは、第２の金属板４と一体に成形されたものであり、第２の金属板４の端面からモールド樹脂７の外側に突出して露出している。このエミッタリード４ｂは、ＩＧＢＴ１のエミッタ電極１０（上記図３（ａ）参照）と外部とを接続するための端子である。   The emitter lead 4 b is formed integrally with the second metal plate 4, and is exposed to protrude from the end surface of the second metal plate 4 to the outside of the mold resin 7. The emitter lead 4b is a terminal for connecting the emitter electrode 10 (see FIG. 3A) of the IGBT 1 to the outside.

また、図１、図２に示されるように、上記各端子のうち金属板３、４とは別体の導体部材としてのリードフレーム８からなる端子８ａ〜８ｅは、モールド樹脂７の内部にて、ＩＧＢＴ１の周囲に設けられている制御端子８ａ〜８ｅである。このリードフレーム８は、銅や４２アロイなどの通常のリードフレーム材料からなる。   As shown in FIGS. 1 and 2, among the above terminals, terminals 8 a to 8 e made of a lead frame 8 as a conductor member separate from the metal plates 3 and 4 are provided inside the mold resin 7. , Control terminals 8a to 8e provided around the IGBT 1. The lead frame 8 is made of a normal lead frame material such as copper or 42 alloy.

これら制御端子８ａ〜８ｅは、モールド樹脂７からの突出先端部が図示しない回路基板に接続されるようになっている。そして、ＩＧＢＴ１は、図２に示されるように、ヒートシンクブロック６側の面にてボンディングワイヤ９を介して、制御端子８ａ〜８ｅと電気的に接続されている。   These control terminals 8a to 8e are configured such that protruding tip portions from the mold resin 7 are connected to a circuit board (not shown). As shown in FIG. 2, the IGBT 1 is electrically connected to the control terminals 8 a to 8 e via the bonding wires 9 on the surface on the heat sink block 6 side.

具体的に、本例では、制御端子８ａ〜８ｅは、上記温度センスカソード電極１ａと接続された温度センスカソード端子８ａ、上記温度センスアノード電極１ｂと接続された温度センスアノード端子８ｂ、上記ＩＧＢＴ１のゲート電極１ｃと接続されたゲート端子８ｃ、上記電流センス電極１ｄと接続された電流センス端子８ｄ、上記ケルビンエミッタ電極１ｅと接続されたケルビンエミッタ端子８ｅからなる。   Specifically, in this example, the control terminals 8a to 8e are the temperature sense cathode terminal 8a connected to the temperature sense cathode electrode 1a, the temperature sense anode terminal 8b connected to the temperature sense anode electrode 1b, and the IGBT1. A gate terminal 8c connected to the gate electrode 1c, a current sense terminal 8d connected to the current sense electrode 1d, and a Kelvin emitter terminal 8e connected to the Kelvin emitter electrode 1e.

このように、本実施形態の各端子は、金属板３、４とは別体のリードフレーム８からなる制御端子８ａ〜８ｅと、金属板３、４と一体に設けられた端子３ｂ、３ｃ、４ｂとを備えている。   As described above, each terminal of the present embodiment includes the control terminals 8a to 8e formed of the lead frame 8 separate from the metal plates 3 and 4, and the terminals 3b and 3c provided integrally with the metal plates 3 and 4. 4b.

また、上記取付部材としてのヒートシンクブロック６は、このＩＧＢＴ１と制御端子８ａ〜８ｅとの間のワイヤボンディングを行うにあたって、ボンディングワイヤ９の高さを維持するために、ＩＧＢＴ１のワイヤボンディング面と第２の金属板４との間の高さを確保している。   In addition, the heat sink block 6 as the mounting member is connected to the wire bonding surface of the IGBT 1 and the second surface in order to maintain the height of the bonding wire 9 when performing wire bonding between the IGBT 1 and the control terminals 8a to 8e. The height between the metal plate 4 is secured.

このように、本実施形態の半導体装置１００は、半導体素子１、２の両面にそれぞれ取付部材としてのヒートシンクブロック６および相手部材としての第１の金属板３が接続された両面はんだ付けの構成となっている。そして、本半導体装置１００においては、半導体素子１、２におけるヒートシンクブロック６との接合面における電極構成に工夫を施している。   As described above, the semiconductor device 100 according to the present embodiment has a double-sided soldering configuration in which the heat sink block 6 as the mounting member and the first metal plate 3 as the mating member are connected to both surfaces of the semiconductor elements 1 and 2, respectively. It has become. In the semiconductor device 100, the electrode configuration on the joint surface between the semiconductor elements 1 and 2 and the heat sink block 6 is devised.

図４は、本半導体装置１００において、ＩＧＢＴ１における上面すなわちヒートシンクブロック６との接合面側の部分断面図であり、図３（ａ）中のＣ−Ｃ一点鎖線に沿った部分におけるエミッタ電極１０の断面図である。なお、ＦＷＤ２におけるヒートシンクブロック６との接合面側の電極構成、すなわち、上記図３（ｂ）中のＤ−Ｄ一点鎖線に沿ったアノード電極２０の部分断面構成も、この図４と実質的に同様である。   FIG. 4 is a partial cross-sectional view of the upper surface of the IGBT 1, that is, the joint surface side with the heat sink block 6, in the semiconductor device 100, and shows the emitter electrode 10 at a portion along the C—C dashed line in FIG. It is sectional drawing. It should be noted that the electrode configuration of the FWD 2 on the side of the joint surface with the heat sink block 6, that is, the partial cross-sectional configuration of the anode electrode 20 along the one-dot chain line DD in FIG. It is the same.

ＩＧＢＴ１は、シリコン半導体などよりなる半導体基板１１を本体としており、上記図１〜図３に示されるように矩形板状のものである。ＩＧＢＴ１における上記接合面側となる半導体基板１１の一面には、この素子電極１２が形成されている。   The IGBT 1 has a semiconductor substrate 11 made of a silicon semiconductor or the like as a main body, and has a rectangular plate shape as shown in FIGS. The device electrode 12 is formed on one surface of the semiconductor substrate 11 which is the bonding surface side of the IGBT 1.

この素子電極１２は、半導体基板１１に形成された図示しない素子部と電気的に接続されている。この素子電極１２は、蒸着やスパッタ等の物理的気相成長法（ＰＶＤ）により形成されたＡｌ（アルミニウム）よりなる膜であり、例えば、膜厚は５μｍ程度とすることができる。   The element electrode 12 is electrically connected to an element portion (not shown) formed on the semiconductor substrate 11. The element electrode 12 is a film made of Al (aluminum) formed by physical vapor deposition (PVD) such as vapor deposition or sputtering. For example, the film thickness can be about 5 μm.

この素子電極１２の上には、電気絶縁性材料からなる保護膜１３が形成されている。この保護膜１３は、厚さ１０μｍ程度のものであり、例えばポリイミド系樹脂等の電気絶縁性材料よりなる。このような保護膜１３は、たとえばスピンコート法により成膜することができる。   A protective film 13 made of an electrically insulating material is formed on the element electrode 12. The protective film 13 has a thickness of about 10 μm and is made of an electrically insulating material such as a polyimide resin. Such a protective film 13 can be formed by, for example, a spin coating method.

また、この保護膜１３には、素子電極１２の表面を開口させる開口部１３ａが形成されている。この開口部１３ａは、例えばフォトリソグラフ技術を用いたエッチングを行うことにより形成することができる。   In addition, an opening 13 a that opens the surface of the element electrode 12 is formed in the protective film 13. The opening 13a can be formed, for example, by performing etching using a photolithographic technique.

そして、開口部１３ａから臨む素子電極１２の表面上には、はんだ付け用電極１４が形成されている。このはんだ付け用電極１４は、厚さ５μｍ〜１０μｍ程度のメッキにより形成された膜であり、例えば、Ｎｉメッキ膜やＮｉ−Ｐのメッキ膜等を採用することができる。   A soldering electrode 14 is formed on the surface of the element electrode 12 facing the opening 13a. The soldering electrode 14 is a film formed by plating with a thickness of about 5 μm to 10 μm. For example, a Ni plating film or a Ni—P plating film can be used.

なお、これらＩＧＢＴ１の上面およびＦＷＤ２の上面における保護膜１３、保護膜１３の開口部１３ａ、およびはんだ付け用電極１４の平面形状は、上記図３に示される。図３では、はんだ付け用電極１４の表面に点ハッチングを施してある。保護膜１３の開口部１３ａ内に、はんだ付け用電極１４が形成されており、実質的に、開口部１３ａとはんだ付け用電極１４との平面形状は同一である。   The planar shapes of the protective film 13 on the upper surface of the IGBT 1 and the upper surface of the FWD 2, the opening 13a of the protective film 13, and the soldering electrode 14 are shown in FIG. In FIG. 3, the surface of the soldering electrode 14 is point-hatched. A soldering electrode 14 is formed in the opening 13a of the protective film 13, and the planar shape of the opening 13a and the soldering electrode 14 is substantially the same.

このように、本実施形態では、ＩＧＢＴ１における複数個のエミッタ電極１０およびＦＷＤ２におけるアノード電極２０は、素子電極１２とその上のはんだ付け用電極１４との積層膜として構成されている。そして、各半導体素子１、２は、はんだ付け用電極１４においてはんだ５を介して、取付部材としてのヒートシンクブロック６に電気的・機械的に接合されている。   Thus, in this embodiment, the plurality of emitter electrodes 10 in the IGBT 1 and the anode electrode 20 in the FWD 2 are configured as a laminated film of the element electrode 12 and the soldering electrode 14 thereon. The semiconductor elements 1 and 2 are electrically and mechanically joined to the heat sink block 6 as an attachment member via the solder 5 in the soldering electrode 14.

ここで、図３、図４に示されるように、ＩＧＢＴ１におけるヒートシンクブロック６との接合面側、および、ＦＷＤ２におけるヒートシンクブロック６との接合面側においては、保護膜１３の開口部１３ａ側に位置する保護膜１３の端部とはんだ付け用電極１４との境界部の下部に、クラック防止膜１５が設けられている。   Here, as shown in FIG. 3 and FIG. 4, the position on the side of the opening 13 a of the protective film 13 is on the side of the junction surface with the heat sink block 6 in the IGBT 1 and the side of the junction surface with the heat sink block 6 in the FWD 2. A crack prevention film 15 is provided below the boundary between the end of the protective film 13 to be soldered and the soldering electrode 14.

このクラック防止膜１５は、当該境界部で発生する素子電極１２のクラックの半導体基板１１側への進行を阻害する機能を有するものであり、素子電極１２とは異なる材質より構成されたものである。そして、クラック防止膜１５は、素子電極１２と半導体基板１１との間に介在されている。   The crack prevention film 15 has a function of inhibiting the progress of cracks in the element electrode 12 generated at the boundary portion toward the semiconductor substrate 11, and is made of a material different from that of the element electrode 12. . The crack prevention film 15 is interposed between the device electrode 12 and the semiconductor substrate 11.

本実施形態では、図３、図４に示されるように、半導体素子１、２の外周端部において保護膜１３の下には、ガードリング１６が形成されている。このガードリング１６は一般的なものであり、半導体素子１、２の耐圧を確保するためのものである。   In this embodiment, as shown in FIGS. 3 and 4, a guard ring 16 is formed below the protective film 13 at the outer peripheral ends of the semiconductor elements 1 and 2. The guard ring 16 is a general one and is used to ensure the breakdown voltage of the semiconductor elements 1 and 2.

そして、本実施形態では、クラック防止膜１５は、このガードリング１６を構成する酸化膜１６ａと同じ材質により構成されており、この場合の厚さはたとえば１．５μｍ程度である。具体的には、クラック防止膜１５は、熱酸化膜を下地としてその上にＰＳＧやＢＰＳＧが積層された酸化膜よりなる。   In this embodiment, the crack prevention film 15 is made of the same material as the oxide film 16a constituting the guard ring 16, and the thickness in this case is about 1.5 μm, for example. Specifically, the crack prevention film 15 is made of an oxide film in which PSG or BPSG is laminated on a thermal oxide film as a base.

また、本実施形態のクラック防止膜１５およびガードリング１６の平面形状は、それぞれＩＧＢＴ１、ＦＷＤ２について、上記図３（ａ）、（ｂ）に示してある。図３では、クラック防止膜１５およびガードリング１６は、ともに透過して示すとともに斜線ハッチングを施してある。   Moreover, the planar shapes of the crack prevention film 15 and the guard ring 16 of the present embodiment are shown in FIGS. 3A and 3B for the IGBT 1 and the FWD 2, respectively. In FIG. 3, the crack prevention film 15 and the guard ring 16 are both shown to be transparent and hatched.

この図３に示されるように、クラック防止膜１５は、はんだ付け用電極１４の外形線に沿って、保護膜１３の開口部１３ａ側に位置する保護膜１３の端部とはんだ付け用電極１４との境界部の下部に位置している。   As shown in FIG. 3, the crack preventing film 15 is formed along the outline of the soldering electrode 14 and the end of the protective film 13 located on the opening 13 a side of the protective film 13 and the soldering electrode 14. It is located at the bottom of the boundary.

また、クラック防止膜１５は、図４に示されるように、上記境界部を挟んではんだ付け用電極１４側と保護膜１３側との両方に広がる幅１５ａを有する。この幅１５ａは、あまり広いと、半導体基板１１と素子電極１２との十分な導通を阻害する恐れがあるため、たとえば１０μｍ程度以下が望ましい。   Further, as shown in FIG. 4, the crack preventing film 15 has a width 15 a that extends to both the soldering electrode 14 side and the protective film 13 side across the boundary portion. If the width 15a is too wide, there is a risk that sufficient conduction between the semiconductor substrate 11 and the element electrode 12 may be hindered. For example, it is preferably about 10 μm or less.

このクラック防止膜１５は、ガードリング１６を形成する時の酸化膜１６ａのフォト・エッチング工程において、当該酸化膜１６ａの一部を残すことで形成できる。そのため、本実施形態では、クラック防止膜１５を形成するために工程数が増えるという懸念は無くなる。   The crack prevention film 15 can be formed by leaving a part of the oxide film 16a in the photo-etching process of the oxide film 16a when the guard ring 16 is formed. Therefore, in this embodiment, there is no concern that the number of processes increases to form the crack prevention film 15.

この図４に示されるような半導体素子１、２の電極構成、すなわち、ＩＧＢＴ１におけるエミッタ電極１０およびＦＷＤ２におけるアノード電極２０の形成方法について、述べる。   The electrode configuration of the semiconductor elements 1 and 2 as shown in FIG. 4, that is, a method of forming the emitter electrode 10 in the IGBT 1 and the anode electrode 20 in the FWD 2 will be described.

各素子部やガードリング１６などが形成された半導体基板１１に対して、当該電極１０、２０が形成される一面に、ガードリング１６の酸化膜１６ａを、熱酸化やスパッタなどにより形成する。   An oxide film 16a of the guard ring 16 is formed on one surface on which the electrodes 10 and 20 are formed on the semiconductor substrate 11 on which each element portion, the guard ring 16, and the like are formed by thermal oxidation, sputtering, or the like.

そして、この酸化膜１６ａをドライエッチングなどによりパターニングするが、このとき、ガードリング１６を構成する酸化膜１６ａと、クラック防止膜１５を構成する酸化膜とを残すようにする。これにより、ガードリング１６およびクラック防止膜１５が、半導体基板１１の一面に形成される。   The oxide film 16a is patterned by dry etching or the like. At this time, the oxide film 16a constituting the guard ring 16 and the oxide film constituting the crack preventing film 15 are left. Thereby, the guard ring 16 and the crack preventing film 15 are formed on one surface of the semiconductor substrate 11.

次に、その上に、ＰＶＤなどにより素子電極１２を形成する。そして、この素子電極１２の上に保護膜１３をスピンコート法等を用いて形成し、フォトエッチング等により保護膜１３に開口部１３ａを形成する。   Next, the element electrode 12 is formed thereon by PVD or the like. Then, a protective film 13 is formed on the element electrode 12 by using a spin coat method or the like, and an opening 13a is formed in the protective film 13 by photoetching or the like.

その後、この開口部１３ａから臨む素子電極１２の表面に、無電解メッキなどによりはんだ付け用電極１４を形成する。こうして、素子電極１２およびはんだ付け用電極１４より構成されるＩＧＢＴ１のエミッタ電極１０、および、ＦＷＤ２のアノード電極２０ができあがる。   Thereafter, a soldering electrode 14 is formed on the surface of the element electrode 12 facing the opening 13a by electroless plating or the like. In this way, the emitter electrode 10 of the IGBT 1 composed of the element electrode 12 and the soldering electrode 14 and the anode electrode 20 of the FWD 2 are completed.

その後、本実施形態では、このように各電極が形成された半導体素子１、２を、上記図１に示されるように、各金属板３、４およびヒートシンクブロック６に対して、はんだ５を介して接合するとともに、上記制御端子８ａ〜８ｅのワイヤボンディングを行い、これらをモールド樹脂７で封止する。これにより、本実施形態の半導体装置１００ができあがる。   Thereafter, in the present embodiment, the semiconductor elements 1 and 2 having the respective electrodes formed in this way are connected to the metal plates 3 and 4 and the heat sink block 6 via the solder 5 as shown in FIG. The control terminals 8a to 8e are wire bonded and sealed with the mold resin 7. Thereby, the semiconductor device 100 of the present embodiment is completed.

このようにして製造された本実施形態の半導体装置１００においては、半導体素子１、２は、半導体基板１１と、半導体基板１１の一面上に形成された素子電極１２と、素子電極１２の上に形成された保護膜１３と、保護膜１３に形成された開口部１３ａと、開口部１３ａから臨む素子電極１２の表面上に形成されたはんだ付け用電極１４とを有するものとなっている。そして、このような半導体素子１、２における半導体基板１１の一面側に、取付部材としてのヒートシンクブロック６を、はんだ接合したものとなっている。   In the semiconductor device 100 of this embodiment manufactured as described above, the semiconductor elements 1 and 2 are formed on the semiconductor substrate 11, the element electrode 12 formed on one surface of the semiconductor substrate 11, and the element electrode 12. The protective film 13 is formed, the opening 13a is formed in the protective film 13, and the soldering electrode 14 is formed on the surface of the element electrode 12 facing the opening 13a. And the heat sink block 6 as an attachment member is soldered to one surface side of the semiconductor substrate 11 in such semiconductor elements 1 and 2.

ところで、本実施形態によれば、ＩＧＢＴ１およびＦＷＤ２におけるヒートシンクブロック６とのはんだ接合面側において、保護膜１３の端部とはんだ付け用電極１４との境界部の下部に、クラック防止膜１５を設けている。   By the way, according to the present embodiment, the crack preventing film 15 is provided below the boundary portion between the end of the protective film 13 and the soldering electrode 14 on the solder joint surface side with the heat sink block 6 in the IGBT 1 and the FWD 2. ing.

そして、このクラック防止膜１５は、素子電極１２と半導体基板１１との間に介在されているため、上記境界部にて素子電極１２に発生するクラックが半導体基板１１に向かって進行してきても、その進行は、クラック防止膜１５が障壁となることによって阻害される。   And since this crack prevention film 15 is interposed between the element electrode 12 and the semiconductor substrate 11, even if the crack which generate | occur | produces in the element electrode 12 in the said boundary part progresses toward the semiconductor substrate 11, The progress is hindered by the crack prevention film 15 becoming a barrier.

そのため、上記クラックは、半導体基板１１に到達しにくくなり、本実施形態によれば、保護膜１３の端部とはんだ付け用電極１４との境界部にて素子電極１２に発生するクラックにより半導体基板１１がダメージを受けるのを、極力防止することができる。   Therefore, the crack is less likely to reach the semiconductor substrate 11, and according to the present embodiment, the semiconductor substrate is caused by a crack generated in the element electrode 12 at the boundary between the end of the protective film 13 and the soldering electrode 14. 11 can be prevented from being damaged as much as possible.

また、本実施形態では、各半導体素子１、２は、それぞれを構成する半導体基板１１における一面にて取付部材としてのヒートシンクブロック６にはんだ接合され、それとは反対側に位置する他面側において、はんだ５を介して相手部材としての第１の金属板３に接合されている。   In the present embodiment, each of the semiconductor elements 1 and 2 is solder-bonded to the heat sink block 6 as a mounting member on one surface of the semiconductor substrate 11 constituting each of the semiconductor elements 1 and 2, and on the other surface side located on the opposite side thereof. It is joined to the first metal plate 3 as a mating member via the solder 5.

本発明者の検討によれば、このように、半導体素子１、２の両面にてはんだ接合が行われている両面はんだ付けの構成の半導体装置において、特に上記図８に示したようなクラックの問題が発生しやすいことを確認している。そのため、本実施形態の半導体装置１００では、上記クラック防止膜１５を設けた構成は特に有効である。   According to the study of the present inventors, in the semiconductor device of the double-sided soldering configuration in which the solder bonding is performed on both sides of the semiconductor elements 1 and 2 as described above, in particular, cracks as shown in FIG. Confirmed that the problem is likely to occur. Therefore, in the semiconductor device 100 of the present embodiment, the configuration provided with the crack prevention film 15 is particularly effective.

（第２実施形態）
図５は、本発明の第２実施形態に係る半導体装置の要部を示す概略断面図であり、本実施形態の半導体装置におけるＩＧＢＴ１のヒートシンクブロック６との接合面側の部分断面図である。 (Second Embodiment)
FIG. 5 is a schematic cross-sectional view showing the main part of the semiconductor device according to the second embodiment of the present invention, and is a partial cross-sectional view of the junction surface side of the IGBT 1 with the heat sink block 6 in the semiconductor device of this embodiment.

なお、本実施形態においても、ＦＷＤ２におけるヒートシンクブロック６との接合面側の電極構成は、この図５と実質的に同様である。そして、本実施形態の半導体装置は、この図５に示される部分以外は、上記第１実施形態と同様のものにできる。ここでは、上記第１実施形態との相違点を中心に述べる。   Also in this embodiment, the electrode configuration on the side of the joint surface with the heat sink block 6 in the FWD 2 is substantially the same as FIG. The semiconductor device of this embodiment can be the same as that of the first embodiment except for the portion shown in FIG. Here, the difference from the first embodiment will be mainly described.

本実施形態では、ＩＧＢＴ１におけるヒートシンクブロック６との接合面側、および、ＦＷＤ２におけるヒートシンクブロック６との接合面側において、保護膜１３の端部とはんだ付け用電極１４との境界部の下部に、クラック防止膜１５が設けられており、このクラック防止膜１５は、ガードリング１６を構成する酸化膜１６ａと同じ材質により構成されている。   In the present embodiment, on the joint surface side with the heat sink block 6 in the IGBT 1 and the joint surface side with the heat sink block 6 in the FWD 2, below the boundary portion between the end portion of the protective film 13 and the soldering electrode 14, A crack prevention film 15 is provided, and this crack prevention film 15 is made of the same material as that of the oxide film 16 a constituting the guard ring 16.

ここで、本実施形態では、クラック防止膜１５をガードリング１６とは離れた位置に設けるのではなく、ガードリング１６を構成する酸化膜１６ａの端部を、そのままクラック防止膜１５として構成している。つまり、本実施形態では、ガードリング１６を構成する酸化膜１６ａとクラック防止膜１５とが一体に連続している構成となる。   Here, in this embodiment, the crack prevention film 15 is not provided at a position away from the guard ring 16, but the end portion of the oxide film 16a constituting the guard ring 16 is configured as the crack prevention film 15 as it is. Yes. That is, in the present embodiment, the oxide film 16a and the crack prevention film 15 constituting the guard ring 16 are integrally continuous.

この場合、ガードリング１６の端部を、保護膜１３の端部とはんだ付け用電極１４との境界部まで広げた構成とするか、もしくは、当該境界部がガードリング１６の端部に位置するように、上記ＩＧＢＴ１のエミッタ電極１０やＦＷＤ２のアノード電極２０のパターンを設計してやればよい。   In this case, the end of the guard ring 16 is extended to the boundary between the end of the protective film 13 and the soldering electrode 14, or the boundary is located at the end of the guard ring 16. Thus, the pattern of the emitter electrode 10 of the IGBT 1 and the anode electrode 20 of the FWD 2 may be designed.

そして、本実施形態においても、上記第１実施形態と同様に、保護膜１３の端部とはんだ付け用電極１４との境界部にて素子電極１２に発生するクラックにより、半導体基板１１がダメージを受けるのを極力防止することができる。また、ガードリング１６の形成において酸化膜１６ａを形成することにより、クラック防止膜１５も形成できるため、工程数が増えることはない。   Also in this embodiment, as in the first embodiment, the semiconductor substrate 11 is damaged by cracks generated in the element electrode 12 at the boundary between the end of the protective film 13 and the soldering electrode 14. It can be prevented as much as possible. In addition, since the crack prevention film 15 can be formed by forming the oxide film 16a in forming the guard ring 16, the number of processes does not increase.

（第３実施形態）
図６は、本発明の第３実施形態に係る半導体装置の要部を示す概略断面図であり、本実施形態の半導体装置におけるＩＧＢＴ１のヒートシンクブロック６との接合面側の部分断面図である。本実施形態において、ＦＷＤ２側の電極構成は、この図６と実質的に同様であり、図６に示される部分以外は、上記第１実施形態と同様のものにできる。 (Third embodiment)
FIG. 6 is a schematic cross-sectional view showing the main part of the semiconductor device according to the third embodiment of the present invention, and is a partial cross-sectional view of the junction surface side of the IGBT 1 with the heat sink block 6 in the semiconductor device of this embodiment. In the present embodiment, the electrode configuration on the FWD 2 side is substantially the same as that in FIG. 6, and the portions other than those shown in FIG. 6 can be the same as those in the first embodiment.

図６に示されるように、本実施形態においても、ＩＧＢＴ１におけるヒートシンクブロック６との接合面側、および、ＦＷＤ２におけるヒートシンクブロック６との接合面側において、保護膜１３の端部とはんだ付け用電極１４との境界部の下部に、クラック防止膜１５が設けられている。   As shown in FIG. 6, also in the present embodiment, the end portion of the protective film 13 and the soldering electrode on the joint surface side with the heat sink block 6 in the IGBT 1 and on the joint surface side with the heat sink block 6 in the FWD 2. A crack prevention film 15 is provided at a lower portion of the boundary portion with 14.

ここで、本実施形態においては、上記第１実施形態のように、クラック防止膜１５がガードリング１６を構成する酸化膜１６ａと同じ材質により構成されたものではなく、当該酸化膜１６ａ以外の膜にて構成されたものとしている。   Here, in the present embodiment, unlike the first embodiment, the crack preventing film 15 is not made of the same material as the oxide film 16a constituting the guard ring 16, and is a film other than the oxide film 16a. It is assumed that it is composed of

上述したように、クラック防止膜１５は、当該境界部で発生する素子電極１２のクラックの半導体基板１１側への進行を阻害する機能を有するものであり、素子電極１２とは異なる材質より構成されたものであればよい。   As described above, the crack prevention film 15 has a function of hindering the progress of cracks of the element electrode 12 generated at the boundary portion toward the semiconductor substrate 11, and is made of a material different from that of the element electrode 12. Anything can be used.

そこで、本実施形態では、クラック防止膜１５は、たとえば、ＴｉＮ（ニッケルナイトライド）などのバリアメタルやその他の金属（たとえば銅、金など）、あるいはポリイミドなどの樹脂、ＳｉＯ２などのセラミックなどよりなる膜により構成される。これらの膜の形成は、スパッタ、蒸着などの公知の成膜法により可能である。   Therefore, in this embodiment, the crack prevention film 15 is made of, for example, a barrier metal such as TiN (nickel nitride), other metals (such as copper or gold), a resin such as polyimide, a ceramic such as SiO 2, or the like. Consists of a membrane. These films can be formed by a known film forming method such as sputtering or vapor deposition.

なお、本実施形態のクラック防止膜１５の厚さや幅などの形状については、上記第１実施形態と同様のものにできる。そして、本実施形態においても、保護膜１３の端部とはんだ付け用電極１４との境界部にて素子電極１２に発生するクラックにより、半導体基板１１がダメージを受けるのを極力防止することができる。   In addition, about the shape of the crack prevention film 15 of this embodiment, such as thickness and width, it can be made the same as that of the said 1st Embodiment. Also in this embodiment, it is possible to prevent the semiconductor substrate 11 from being damaged as much as possible by cracks generated in the element electrode 12 at the boundary between the end portion of the protective film 13 and the soldering electrode 14. .

（他の実施形態）
なお、上記各実施形態では、金属板３、４は、半導体素子１、２を挟むように対向して配置された一対のものからなり、一対の金属板３、４のそれぞれにおける半導体素子１、２の側とは反対側の面が、放熱面３ａ、４ａとしてモールド樹脂７の表面から露出している両面放熱型の半導体装置の例を示した。 (Other embodiments)
In each of the above-described embodiments, the metal plates 3 and 4 are formed of a pair arranged so as to sandwich the semiconductor elements 1 and 2, and the semiconductor elements 1 and 4 in the pair of metal plates 3 and 4, respectively. The example of the double-sided heat radiation type semiconductor device in which the surface opposite to the side 2 is exposed from the surface of the mold resin 7 as the heat radiation surfaces 3a and 4a is shown.

そして、このような両面放熱型の半導体装置においては、一対の金属板３、４に挟まれる半導体素子としては、両面に配置される一対の金属板３、４を電極として用いることが可能なものであれば、上記したＩＧＢＴ１やＦＷＤ２でなくてもよい。また、半導体素子は１個でもよいし、３個以上でもよい。   In such a double-sided heat radiation type semiconductor device, the semiconductor element sandwiched between the pair of metal plates 3 and 4 can use the pair of metal plates 3 and 4 disposed on both sides as electrodes. If so, it may not be the above-described IGBT 1 or FWD 2. Further, the number of semiconductor elements may be one, or three or more.

また、上述したように、取付部材としてのヒートシンクブロック６は、ＩＧＢＴ１と第２の金属板４との間に介在し、これら両部材１、４との間の高さを確保する役割を有するものであるが、可能であるならば、上記各実施形態において、ヒートシンクブロック６は存在しないものであってもよい。   Further, as described above, the heat sink block 6 as an attachment member is interposed between the IGBT 1 and the second metal plate 4 and has a role of ensuring the height between these members 1 and 4. However, if possible, in each of the above embodiments, the heat sink block 6 may not exist.

この場合、たとえば、上記図１（ａ）において、ヒートシンクブロックなしで、半導体素子１、２の上面側に第２の金属板４を直接はんだ付けしてもよい。この場合、直接はんだ付けされた第２の金属板４が、取付部材となる。   In this case, for example, in FIG. 1A, the second metal plate 4 may be directly soldered to the upper surface side of the semiconductor elements 1 and 2 without the heat sink block. In this case, the second metal plate 4 soldered directly becomes the mounting member.

また、上記各実施形態では、両面放熱型の半導体素子１、２の一面側に、素子電極１２、開口部１３ａを有する保護膜１３、はんだ付け用電極１４が形成され、当該一面側にて取付部材６とのはんだ付けがなされていたが、半導体素子における当該一面とは反対の他面側の電極構成も同様に、素子電極、開口部を有する保護膜、はんだ付け用電極が形成されてなるものとし、当該他面側にて取付部材とのはんだ付けを行ってもよい。   Moreover, in each said embodiment, the element electrode 12, the protective film 13 which has the opening part 13a, and the electrode 14 for soldering are formed in the one surface side of the semiconductor elements 1 and 2 of a double-sided radiation type, and it attaches on the said one surface side. Although the soldering with the member 6 has been performed, the electrode configuration on the other surface side opposite to the one surface of the semiconductor element is similarly formed with an element electrode, a protective film having an opening, and a soldering electrode. It is assumed that soldering with the mounting member may be performed on the other surface side.

そして、この場合には、半導体素子の他面側においても、上記図４と同様に、クラック防止膜を設ければよい。つまり、この場合には、半導体基板の両面のそれぞれの面側において、開口部側に位置する保護膜の端部とはんだ付け用電極との境界部の下部では、クラック防止膜が、素子電極と半導体基板との間に介在された構成となる。   In this case, a crack prevention film may be provided on the other surface side of the semiconductor element as in FIG. That is, in this case, on each side of both surfaces of the semiconductor substrate, the crack prevention film is connected to the element electrode at the lower part of the boundary between the end of the protective film located on the opening side and the soldering electrode. The structure is interposed between the semiconductor substrate and the semiconductor substrate.

さらに、本発明は、半導体素子における半導体基板の一面側に、上記した素子電極１２、開口部１３ａを有する保護膜１３、はんだ付け用電極１４が形成され、当該一面側にて取付部材６とのはんだ付けがなされるものであるならば、上記実施形態に示したような両面はんだ付け構成の半導体装置でなくてもよく、片面のみのはんだ付け構成であっても適用可能である。   Further, according to the present invention, the above-described element electrode 12, the protective film 13 having the opening 13a, and the soldering electrode 14 are formed on one surface side of the semiconductor substrate in the semiconductor element. As long as soldering is performed, the semiconductor device may not be a double-sided soldering configuration as shown in the above embodiment, and may be applied to a single-sided soldering configuration.

図７は、この片面はんだ付け構成の半導体装置の例を示す概略断面図である。半導体素子１の片面に取付部材６が、はんだ５を介して電気的・熱的に接続され、さらにリードフレームなどからなる端子８がボンディングワイヤ９により半導体素子１に接続され、これらがモールド樹脂７により封止されている。   FIG. 7 is a schematic cross-sectional view showing an example of a semiconductor device having this single-side soldering configuration. A mounting member 6 is electrically and thermally connected to one surface of the semiconductor element 1 via solder 5, and a terminal 8 made of a lead frame or the like is connected to the semiconductor element 1 by a bonding wire 9, and these are molded resin 7 It is sealed by.

この場合、半導体素子１における取付部材６との接合面側の部分に、上記図４に示されるような素子電極１２、保護膜１３、はんだ付け用電極１４が形成されるとともに、クラック防止膜１５が形成された構成となる。   In this case, the element electrode 12, the protective film 13, and the soldering electrode 14 as shown in FIG. 4 are formed on the portion of the semiconductor element 1 on the joint surface side with the mounting member 6, and the crack preventing film 15. Is formed.

また、半導体素子の電極の配置パターンは、上記図３に示されるようなものに限定されることはなく、種々のパターンが可能であることは、もちろんである。また、上記した素子電極、保護膜、はんだ付け用電極の材質や寸法は、あくまでも一具体例であり、上記実施形態に限定されるものではない。   Further, the arrangement pattern of the electrodes of the semiconductor element is not limited to the one shown in FIG. 3, and various patterns are possible. The materials and dimensions of the above-described element electrode, protective film, and soldering electrode are merely specific examples, and are not limited to the above embodiment.

また、取付部材としても、上記したヒートシンクブロック６や、従来の放熱部材などに限定されるものではなく、半導体素子とはんだ付け可能なものであればよい。さらに、相手部材としても上記した金属板３に限定されるものではなく、はんだ付けできるものであればよい。   Further, the mounting member is not limited to the heat sink block 6 or the conventional heat radiating member described above, and may be any member that can be soldered to the semiconductor element. Furthermore, the mating member is not limited to the metal plate 3 described above, and may be any member that can be soldered.

本発明の第１実施形態に係る半導体装置の概略構成を示す図であり、（ａ）は概略断面図、（ｂ）は（ａ）の上方から見た概略平面図、（ｃ）は（ａ）の下方から見た概略平面図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a figure which shows schematic structure of the semiconductor device which concerns on 1st Embodiment of this invention, (a) is schematic sectional drawing, (b) is the schematic plan view seen from the upper direction of (a), (c) is (a) ) Is a schematic plan view seen from below. 図１中に示される半導体装置におけるモールド樹脂内の各部の平面配置構成を示す図である。It is a figure which shows the plane arrangement structure of each part in the mold resin in the semiconductor device shown in FIG. （ａ）はＩＧＢＴ、（ｂ）はＦＷＤにおけるそれぞれヒートシンクブロックと接合される一面の電極構成を示す概略平面図である。(A) is IGBT, (b) is a schematic plan view which shows the electrode structure of the one surface joined to each heat sink block in FWD. 第１実施形態の半導体装置におけるＩＧＢＴにおけるヒートシンクブロック６との接合面側の部分断面図である。FIG. 3 is a partial cross-sectional view on the side of a joint surface with a heat sink block 6 in an IGBT in the semiconductor device of the first embodiment. 本発明の第２実施形態に係る半導体装置の要部を示す概略断面図である。It is a schematic sectional drawing which shows the principal part of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の要部を示す概略断面図である。It is a schematic sectional drawing which shows the principal part of the semiconductor device which concerns on 3rd Embodiment of this invention. 他の実施形態としての半導体装置を示す概略断面図である。It is a schematic sectional drawing which shows the semiconductor device as other embodiment. 従来の半導体装置における一般的なはんだ接合部の概略断面図である。It is a schematic sectional drawing of the general solder joint part in the conventional semiconductor device.

符号の説明Explanation of symbols

１…半導体素子としてのＩＧＢＴ、２…半導体素子としてのＦＷＤ、
３…相手部材としての第１の金属板、６…取付部材としてのヒートシンクブロック、
７…モールド樹脂、１１…半導体基板、１２…素子電極、
１３…保護膜、１３ａ…保護膜の開口部、１４…はんだ付け用電極、
１５…クラック防止膜、１６…ガードリング。 DESCRIPTION OF SYMBOLS 1 ... IGBT as a semiconductor element, 2 ... FWD as a semiconductor element,
3 ... 1st metal plate as a mating member, 6 ... Heat sink block as mounting member,
7 ... Mold resin, 11 ... Semiconductor substrate, 12 ... Element electrode,
13 ... Protective film, 13a ... Opening of protective film, 14 ... Electrode for soldering,
15 ... crack prevention film, 16 ... guard ring.

Claims (4)

半導体基板（１１）と、前記半導体基板（１１）の一面上に形成された素子電極（１２）と、前記素子電極（１２）の上に形成された保護膜（１３）と、前記保護膜（１３）に形成された開口部（１３ａ）と、前記開口部（１３ａ）から臨む前記素子電極（１２）の表面上に形成されたはんだ付け用電極（１４）とを有する半導体素子（１、２）を備え、
前記半導体基板（１１）の一面側には取付部材（６）が配置されており、
前記半導体基板（１１）の一面側にて、前記取付部材（６）と前記はんだ付け用電極（１４）とを、はんだ（５）を介して接合してなる半導体装置において、
前記半導体基板（１１）の一面側において、前記はんだ付け用電極（１４）の外形線に沿って、前記開口部（１３ａ）側に位置する前記保護膜（１３）の端部と前記はんだ付け用電極（１４）との境界部の下部では、当該境界部で発生する前記素子電極（１２）のクラックの前記半導体基板（１１）側への進行を阻害するクラック防止膜（１５）が、前記素子電極（１２）と前記半導体基板（１１）との間に介在されていることを特徴とする半導体装置。 A semiconductor substrate (11), an element electrode (12) formed on one surface of the semiconductor substrate (11), a protective film (13) formed on the element electrode (12), and the protective film ( 13) A semiconductor element (1, 2) having an opening (13a) formed in 13) and a soldering electrode (14) formed on the surface of the element electrode (12) facing the opening (13a). )
A mounting member (6) is disposed on one side of the semiconductor substrate (11),
In the semiconductor device formed by joining the attachment member (6) and the soldering electrode (14) via solder (5) on one surface side of the semiconductor substrate (11),
On one surface side of the semiconductor substrate (11) , along the outline of the soldering electrode (14), the end of the protective film (13) located on the opening (13a) side and the soldering electrode In the lower part of the boundary with the electrode (14), a crack prevention film (15) that inhibits the progress of the crack of the element electrode (12) generated at the boundary to the semiconductor substrate (11) side is provided in the element. A semiconductor device, wherein the semiconductor device is interposed between an electrode (12) and the semiconductor substrate (11). 前記半導体素子（１、２）は、前記半導体基板（１１）における前記一面とは反対側に位置する他面側において、相手部材（３）にはんだ付けされていることを特徴とする請求項１に記載の半導体装置。 The semiconductor element (1, 2) is soldered to a mating member (3) on the other side of the semiconductor substrate (11) opposite to the one side. A semiconductor device according to 1. 前記半導体素子（１、２）にはガードリング（１６）が形成されており、前記クラック防止膜（１５）は、前記ガードリング（１６）を構成する酸化膜（１６ａ）と同じ材質により構成されていることを特徴とする請求項１または２に記載の半導体装置。 The semiconductor element (1, 2) is formed with a guard ring (16), and the crack prevention film (15) is made of the same material as the oxide film (16a) constituting the guard ring (16). The semiconductor device according to claim 1, wherein the semiconductor device is provided. 前記はんだ（５）を介した前記半導体素子（１、２）と前記取付部材（６）との接合部、および、前記半導体素子（１、２）は、モールド樹脂（７）により封止されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。 The joint between the semiconductor element (1,2) and the mounting member (6) via the solder (5) and the semiconductor element (1,2) are sealed with a mold resin (7). The semiconductor device according to claim 1, wherein the semiconductor device is provided.
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