JP5154324B2

JP5154324B2 - 演算増幅器

Info

Publication number: JP5154324B2
Application number: JP2008183446A
Authority: JP
Inventors: 和宏高鳥
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2008-07-15
Filing date: 2008-07-15
Publication date: 2013-02-27
Anticipated expiration: 2028-07-15
Also published as: JP2010028173A

Description

本発明は、高周波外来ノイズ低減対策を施した演算増幅器に関するものである。

一般的な演算増幅器の構成を図２に示す。この演算増幅器は、入力差動増幅回路１０、ベース接地回路２０、第２増幅回路３０、および出力回路４０からなる。入力差動増幅回路１０は、動作電流を決める電流源Ｉ１、その電流源Ｉ１がエミッタに共通接続される差動接続のＰＮＰトランジスタＱ１，Ｑ２、そのトランジスタＱ１，Ｑ２のベースに接続した入力抵抗Ｒ１，Ｒ２、そのトランジスタＱ１，Ｑ２のコレクタに接続した負荷抵抗Ｒ３，Ｒ４からなる。１１は非反転入力端子、１２は反転入力端子である。また、ＶＣＣは高電位側電源端子、ＶＥＥは低電位側電源端子である。

ベース接地回路２０は、エミッタを負荷抵抗Ｒ３，Ｒ４に接続したベース接地のＮＰＮトランジスタＱ３，Ｑ４、電流源Ｉ２，Ｉ３、ＮＰＮトランジスタＱ５、およびベース抵抗Ｒ５からなる。電流源Ｉ２とトランジスタＱ５はトランジスタＱ４，Ｑ５にベース電流を供給するベース電流供給回路を構成する。第２増幅回路３０は、ＮＰＮトランジスタＱ６とエミッタ抵抗Ｒ６からなる。出力回路４０は、電流源Ｉ４とＮＰＮトランジスタＱ７と抵抗Ｒ７からなる。Ｃｃは位相補償用のキャパシタである。この種の演算増幅器では、演算増幅器とＲＣ回路からなるアクティブフィルタを用いた高周波ノイズ低減対策が知られている（特許文献１の段落「０００９」参照）。

図３に図２で説明した演算増幅器に対して高周波ノイズ低減対策を施した従来の演算増幅器を示す。高周波外来ノイズを低減する回路は、キャパシタＣ４，Ｃ５，Ｃ６で構成されるπ型フィルタである。基本的な高周波外来ノイズ低減の仕組みは、キャパシタＣ４と抵抗Ｒ１、キャパシタＣ５と抵抗Ｒ２で構成されるローパスフィルタである。キャパシタＣ６は、高周波領域においてそれぞれの両端子から見た抵抗の整合を取るための高周波領域向け同相ブリッジ用として機能する。これは一般的に使用されるので説明は割愛する。

一般的に、演算増幅器の高周波外来ノイズ低減能力は、演算増幅器を図４に示すように接続して周波数特性を評価することで検証できるとされている。高周波外来ノイズＶnoiseの仮想モデルは、一般的に４００ＭＨｚ以上の信号電力−１０ｄＢｍとされており、反転入力端子１２にその仮想モデルの高周波外来ノイズＶnoiseを入力したとき、演算増幅器のユニティゲイン周波数より高い周波数での出力ゲインが低いほど、高周波外来ノイズが低減できることを示す。

図７に、図２の従来回路と図３の従来回路に、図４に示すように反転入力端子に高周波外来ノイズＶnoiseを印加したときの周波数特性を示す。高周波外来ノイズ低減対策を施した図３の従来回路は、対策を施さない図２の従来回路に比べて、高周波領域でゲインを抑制できている。

ところが、実際は、高周波外来ノイズはチップ全体に照射され、図２、図３の従来回路においては、全ノードに高周波外来ノイズが入力される。ここで説明する演算増幅器のように「差動増幅回路＋ベース接地回路」で構成される回路は、図２、図３の従来回路のノードＣ，Ｃ’まで高周波外来ノイズの影響を大きく受ける。

図６は図２の従来回路のトランジスタＱ４のエミッタ（ノードＣ）に仮想モデルの高周波外来ノイズＶnoiseを印加することで、回路全体に高周波外来ノイズが照射されたときの低減能力を検証する演算増幅器である。このときは、図５に示す検証回路を使用する。図８に、図２の従来回路と図３の従来回路に、図６に示すように高周波外来ノイズＶnoiseを印加したときの周波数特性を示す。図８から明らかなように、対策を施していない図２の従来回路はもとより、キャパシタＣ４〜Ｃ６により対策を施した図３の従来回路でも、ノードＣに照射された高周波外来ノイズを低減することができない。

ここで、ノードＣまで高周波外来ノイズの影響を考慮しなければならない理由を説明する。主要なノードの抵抗を大まかに計算すると、入力端子１１に接続される信号源抵抗をＲ_Ｓとし、トランジスタＱ４のコンダクタンスをｇｍ_Ｑ４すると、ノードＡの抵抗Ｒ_Ａ，ノードＢの抵抗Ｒ_Ｂ、ノードＣの抵抗Ｒ _Ｃは、

となる。

Ｒｓは信号源抵抗であるので任意となる。Ｒ１はほとんどＥＳＤ保護素子として設置される抵抗であり、１００Ω〜２ｋΩが選定されるが、近年のＤＣスペックの厳しさから限りなく０Ωに近づく傾向にある。つまりノードＢで演算増幅器に入力される高周波外来ノイズ信号をフィルタリングするためには、キャパシタＣ４〜Ｃ６にかなり大きな容量値を選定しなければならない傾向にある。

ここで、対策を施した図３の演算増幅器を例にすると、入力側に設置したフィルタ定数はＣ１＝Ｃ２＝Ｃ３＝２ｐＦ、Ｒ１＝Ｒ２＝２００Ωであるので、そのカットオフ周波数ｆ_Ｃ１は、

となる。これにより、入力端子（ノードＢ）より混入する高周波外来ノイズは低減できる。また、ノードＡから混入した高周波外来ノイズもノードＢを通過するので問題なく低減できる。

図６に示したように、ノードＣに直接照射される高周波外来ノイズＶnoiseについて考えると、抵抗Ｒ_Ｃの抵抗値が小さければ、高周波外来ノイズ振幅は低減されるので問題ない。しかし、低消費電流で設計する演算増幅器では、抵抗Ｒ_Ｃの抵抗値が小さく見えることはない。

現実的な例を挙げると、トランジスタＱ４のコレクタ電流が５０μＡのとき、抵抗Ｒ_Ｃの抵抗値は式(3)から、約５２０Ωとなる。演算増幅器が高周波領域で動作すると、トランジスタＱ４の電流増幅率β≒１となり、式(3)は式(3')のようになり、抵抗Ｒ_Ｃの抵抗値は約２６０Ωと半減する。

詳細にノードＣの抵抗Ｒ_Ｃの抵抗値求めると、計算した２６０Ωよりもいくらか大きくなるが、ここでの計算は割愛する。重要なのは、ノードＣに実抵抗成分が２００Ω以上存在することは、ノードＣに高周波外来ノイズＶnoiseが電圧として印加可能であることである。これらを演算増幅器の利得Ａ_Ｖの観点から着目すると、「差動増幅回路＋ベース接地回路」構成のゲインは、ノードＤの抵抗をＲ_Ｄとすると次のようになる。

式(5)が示すところは、入力差動増幅回路１０のトランジスタＱ１がコンダクタンスｇｍ_Ｑ１で、ベース接地回路２０のトランジスタＱ４のエミッタの抵抗１／_ｇｍＱ４を駆動することである。つまり、この時点で電圧ゲインは無く、約１倍である。結局「差動増幅回路＋ベース接地回路」構成の入力差動増幅回路１０のゲインは、ベース接地回路２０のトランジスタＱ４のｇｍ_Ｑ４で抵抗Ｒ_Ｄを駆動することで発生する。つまり、ノードＣに信号を入力しても、同等のゲインで増幅できることを示す。

もし、トランジスタＱ４のコレクタ電流が１３ｍＡ以上であれば、ノードＣの高周波領域での実抵抗成分は式（3’）式より１Ω以下となり、−１０ｄＢｍの信号を入力し電圧変換しても１０ｍＶ以下となる。この影響は無視できずとも小さいといえるが、実際の演算増幅器は数十μＡで動作するので、ノードＣの抵抗Ｒ_Ｃは有意な値をとり、高周波外来ノイズも無視できない。

演算増幅器を低消費電流に設計するほど、トランジスタＱ４のコレクタ電流は縮小され、結果としてノードＣの抵抗Ｒ_Ｃは非常に高くなる傾向にある。この、低消費電流になるほど有意な抵抗成分を示しかつ高周波外来ノイズ低減を必要とするノードＣにおいて、高周波外来ノイズ対策を施した例はない。さらに図３の従来回路は、ノードＡ〜Ｂから印加する高周波外来ノイズを低減できても、ノードＣから重畳する高周波外来ノイズは低減できない。

図６に示したようにベース接地回路２０のトランジスタＱ４のエミッタに直接高周波外来ノイズＶnoizeを入力した場合の出力周波数特性を見ると、図８に示したように、図２の従来回路および図３の従来回路では同等であり、高周波外来ノイズ低減能力は無い。

なお、ノードＤより後段のゲイン計算はノードＤの抵抗に含めることで割愛する。たとえノードＤより後段のノードに高周波外来ノイズが重畳しても、影響は演算増幅器の入力換算エラーとして僅かな値にしかならない。
特開２００６−１７９５９６号公報

以上説明したように、対策を施した図３の従来回路では、「差動増幅回路＋ベース接地回路」構成のベース接地回路に重畳した高周波外来ノイズは低減できない。また、この図３の従来回路では、入力端子１１，１２に入力抵抗Ｒ１，Ｒ２を挿入するため、入力換算雑音電圧の増加や、入力に関わるＤＣスペックの低下を招く。カットオフ周波数を固定して、入力特性を優先させて入力抵抗Ｒ１，Ｒ２の値を小さくすると、キャパシタＣ４〜Ｃ６の値が大きくなり、キャパシタＣ４〜Ｃ６の値を小さくすると入力抵抗Ｒ１，Ｒ２の値が大きくなり、入力特性の悪化というトレードオフが生じる。

本発明の目的は、内部回路に高周波外来ノイズが照射される場合でもそのノイズを低減でき、また、入力端子の入力抵抗がなくなったとしても高周波外来ノイズ低減性能を維持でき、さらに、使用するキャパシタの値を小さく選定でき、面積も小さくできるようにした演算増幅器を提供することである。

上記目的を達成するために、請求項１にかかる発明の演算増幅器は、第１の電源端子に一端が接続された第１の電流源、該第１の電流源の他端にエミッタが共通接続された第１の導電型の第１および第２のトランジスタ、該第１および第２のトランジスタのそれぞれのコレクタと第２の電源端子との間にそれぞれ接続された第１および第２の負荷抵抗からなる入力差動増幅回路と、エミッタが前記第２のトランジスタのコレクタに直接接続された第２の導電型の第３のトランジスタ、エミッタが前記第１のトランジスタのコレクタに直接接続された第２の導電型の第４のトランジスタ、前記第３および第４のトランジスタのベースと前記第２の電源端子との間に接続されたベース抵抗、前記第３および第４のトランジスタにベース電流を供給するベース電流供給回路からなるベース接地回路と、を含む演算増幅器において、一端が前記第１のトランジスタのコレクタに接続され他端が接地に接続された第１のキャパシタと、一端が前記第２のトランジスタのコレクタに接続され他端が接地に接続された第２のキャパシタと、前記第１のトランジスタのコレクタと前記第２のトランジスタのコレクタとの間に接続された第３のキャパシタとを有し、前記第３および第４のトランジスタのコンダクタンスと前記第１、第２および第３のキャパシタとでフィルタを構成したことを特徴とする。
請求項２にかかる発明は、請求項１に記載の演算増幅器において、前記第１および第２のキャパシタの前記他端を、前記接地に接続することに代えて、前記第１の電源端子又は前記第２の電源端子に接続したことを特徴とする。

本発明によれば、「差動増幅回路＋ベース接地回路」構成を備える演算増幅器に重畳する高周波外来ノイズの悪影響について、入力特性を悪化することなく、かつ小容量小型化を実現し、かつ効果的に高周波外来ノイズを低減することができる。

図１は本発明の実施例の演算増幅器の構成を示す回路図である。この演算増幅器は、入力差動増幅回路１０、ベース接地回路２０、第２増幅回路３０、および出力回路４０からなる。入力差動増幅回路１０は、動作電流を決める電流源Ｉ１、その電流源Ｉ１がエミッタに共通接続される差動接続のＰＮＰトランジスタＱ１，Ｑ２、そのトランジスタＱ１，Ｑ２のベースに接続した入力抵抗Ｒ１，Ｒ２、そのトランジスタＱ１，Ｑ２のコレクタに接続した負荷抵抗Ｒ３，Ｒ４、および高周波外来ノイズ低減回路を構成するキャパシタＣ１〜Ｃ３からなる。１１は非反転入力端子、１２は反転入力端子である。また、ＶＣＣは高電位側電源端子、ＶＥＥは低電位側電源端子である。

ベース接地回路２０は、エミッタを負荷抵抗Ｒ３，Ｒ４に接続したベース接地のＮＰＮトランジスタＱ３，Ｑ４、電流源Ｉ２，Ｉ３、ＮＰＮトランジスタＱ５、およびベース抵抗Ｒ５からなる。電流源Ｉ２とトランジスタＱ５はトランジスタＱ４，Ｑ５にベース電流を供給するベース電流供給回路を構成する。第２増幅回路３０は、ＮＰＮトランジスタＱ６とエミッタ抵抗Ｒ６からなる。出力回路４０は電流源Ｉ４とＮＰＮトランジスタＱ７と抵抗Ｒ７からなる。Ｃｃは位相補償用のキャパシタである。

本実施例の特徴は、高周波外来ノイズ低減回路を構成するキャパシタＣ１〜Ｃ３からなるπ型フィルタを、ベース接地回路２０のトランジスタＱ３，Ｑ４のエミッタに接続したことである。基本的な高周波外来ノイズ低減の仕組みは、キャパシタＣ１〜Ｃ３とノードＣ，Ｃ’の抵抗で構成されたローパスフィルタである。

非反転入力端子１１の経路であれば、ノードＣにおいて、キャパシタＣ１と抵抗Ｒ_Ｃで構成されたローパスフィルタが、また、反転入力端子１２の経路であれば、ノードＣ’において、キャパシタＣ２と抵抗Ｒ_Ｃ’（Ｒ_Ｃ’はノードＣ’の抵抗）構成されたローパスフィルタが、高周波外来ノイズ低減の効果を呈する。ノードＣ，Ｃ’間に接続したキャパシタＣ３は、高周波領域においてそれぞれの両ノードＣ，Ｃ’から見た抵抗を整合するための高周波領域向け同相ブリッジ用として働く。これは一般的に使用されるので説明は割愛する。

一般的に、演算増幅器の高周波外来ノイズ低減能力は、演算増幅器を図４に示すように接続して周波数特性を評価することで検証できるとされている。高周波外来ノイズＶnoiseの仮想モデルは、一般的に４００ＭＨｚ以上の信号電力−１０ｄＢｍとされており、反転入力端子１２にその仮想モデルの高周波外来ノイズＶnoiseを入力したとき、演算増幅器のユニティゲイン周波数より高い周波数での出力ゲインが低いほど、高周波外来ノイズを低減できることを示す。

図４に示す検証回路のように、反転入力端子に高周波外来ノイズＶnoiseを印加したときの周波数特性を、図７に示す。図７に示すとおり、本実施例回路は、図３の従来回路と同等のレベルで高周波領域でゲインを抑制できている。

ところが、実際は、高周波外来ノイズはチップ全体に照射され、図１に示す実施例回路においては、全ノードに高周波外来ノイズが入力される。本実施例に示す演算増幅器のように、「差動増幅回路＋ベース接地回路」で構成される回路は、ノードＣ、Ｃ’まで高周波外来ノイズの影響を大きく受ける。

ここで、ベース接地トランジスタＱ４のエミッタに仮想モデルの高周波外来ノイズＶnoiseを入力することで、回路全体に高周波外来ノイズが照射されたときの低減能力を検証する。図８に示すように、図２の従来回路および図３の従来回路では、まったく同等で、高周波外来ノイズ低減能力は無いが、図１に示す本実施例回路では、高周波外来ノイズを低減できている。

ノードＣに直接照射される高周波外来ノイズについて考えると、ノードＣの抵抗Ｒ_Ｃの抵抗値が小さければ、高周波外来ノイズ振幅は低減されるので問題ないが、低消費電流に設計された演算増幅器ではトランジスタＱ４のコレクタ電流も小さく、結果としてノードＣの抵抗Ｒ_Ｃの抵抗値が有意な値となり無視できない。

現実的な例を挙げると、トランジスタＱ４のコレクタ電流は５０μＡで、ノードＣの抵抗Ｒｃは式(3)から約５２０Ωとなる。演算増幅器が高周波領域で動作すると、トランジスタＱ４の電流増幅率β≒１となり、式(3)は式(3')のようになり、ノードＣの抵抗Ｒ_Ｃの抵抗値は約２６０Ωと半減する。

よって、高周波外来ノイズ低減のカットオフ周波数ｆ_Ｃ２は次のように決定される。

詳細にノードＣの抵抗Ｒ_Ｃの抵抗値を求めると、計算した２６０Ωよりもいくらか大きくなるが、ここでの計算は割愛する。重要なのは、ノードＣに実抵抗成分が２００Ω以上存在することは、ノードＣに高周波外来ノイズＶnoiseが印加可能であることを示している。図２の従来回路および図３の従来回路では、ノードＣに照射された高周波外来ノイズＶnoiseを低減できないが、本発明では低減できる。

さらに、式(3)式から、トランジスタＱ４のコレクタ電流を小さく設定するほど、抵抗Ｒ_Ｃの値が増大するので、カットオフ周波数が固定ならば、式(6)より、キャパシタＣ１の値を小さく設定できる。つまり、演算増幅器を低消費電流化し、トランジスタＱ４のコレクタ電流を低電流に設計するほど、キャパシタＣ１の小容量かつ小型化を実現できる。キャパシタＣ２についても同様である。

さらに付記するならば、図３に示した従来回路は、高周波外来ノイズＶnoiseをフィルタリングするために、有意値の抵抗を入力端子１１，１２に接続する必要があったが、本発明ではこれが必要ない。つまり、本発明は入力換算雑音や入力に関わるスペックに悪影響を与えない。

なお、以上説明した本実施例の演算増幅器において、ＰＮＰトランジスタをＮＰＮトランジスタに置き換え、ＮＰＮトランジスタをＰＮＰトランジスタに置き換え、電流源Ｉ１〜Ｉ４の向きを逆にし、高電位側電源端子ＶＣＣと低電位側電源端子ＶＥＥを反対にしても、良い。また、キャパシタＣ１，Ｃ２の片端は、接地に接続する代わりに、高電位側電源端子ＶＣＣあるいは低電位電位側電源端子ＶＥＥに接続してもよい。

本発明の高周波外来ノイズ低減対策を施した実施例の演算増幅器の構成を示す回路図である。高周波外来ノイズ低減対策を施さない従来の演算増幅器の構成を示す回路図である。高周波外来ノイズ低減対策を施した従来の演算増幅器の構成を示す回路図である。高周波外来ノイズが演算増幅器の入力端子に印加する際の影響を検証するための検証回路の接続図である。高周波外来ノイズが演算増幅器の内部ノードに印加する際の影響を検証するための検証回路の接続図である。高周波外来ノイズがノードＣに印加した演算増幅器の回路図である。図４の検証回路を使用したときの図１の本実施例回路、図２の従来回路、図３の従来回路の周波数特性図である。図５の検証回路を使用したときの図１の本実施例回路、図２の従来回路、図３の従来回路の周波数特性図である。

符号の説明

１０：入力差動増幅回路、１１：非反転入力端子、１２：反転入力端子
２０：ベース接地回路
３０：第２増幅回路
４０：出力回路、４１：出力端子

Claims

第１の電源端子に一端が接続された第１の電流源、該第１の電流源の他端にエミッタが共通接続された第１の導電型の第１および第２のトランジスタ、該第１および第２のトランジスタのそれぞれのコレクタと第２の電源端子との間にそれぞれ接続された第１および第２の負荷抵抗からなる入力差動増幅回路と、エミッタが前記第２のトランジスタのコレクタに直接接続された第２の導電型の第３のトランジスタ、エミッタが前記第１のトランジスタのコレクタに直接接続された第２の導電型の第４のトランジスタ、前記第３および第４のトランジスタのベースと前記第２の電源端子との間に接続されたベース抵抗、前記第３および第４のトランジスタにベース電流を供給するベース電流供給回路からなるベース接地回路と、を含む演算増幅器において、
一端が前記第１のトランジスタのコレクタに接続され他端が接地に接続された第１のキャパシタと、一端が前記第２のトランジスタのコレクタに接続され他端が接地に接続された第２のキャパシタと、前記第１のトランジスタのコレクタと前記第２のトランジスタのコレクタとの間に接続された第３のキャパシタとを有し、
前記第３および第４のトランジスタのコンダクタンスと前記第１、第２および第３のキャパシタとでフィルタを構成したことを特徴とする演算増幅器。
請求項１に記載の演算増幅器において、
前記第１および第２のキャパシタの前記他端を、前記接地に接続することに代えて、前記第１の電源端子又は前記第２の電源端子に接続したことを特徴とする演算増幅器。