JP7324624B2

JP7324624B2 - 演算増幅器

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Publication number: JP7324624B2
Application number: JP2019121369A
Authority: JP
Inventors: 大児彌永; 要典境
Original assignee: Nisshinbo Micro Devices Inc
Current assignee: Nisshinbo Micro Devices Inc
Priority date: 2019-06-28
Filing date: 2019-06-28
Publication date: 2023-08-10
Anticipated expiration: 2039-06-28
Also published as: JP2021010048A

Description

本発明は高周波外来ノイズの影響を低減する対策を施した演算増幅器に関する。

図７に、従来のフォールデッドカスコード型の演算増幅器を示す。１０は入力側の差動増幅回路であり、ＰＮＰトランジスタＱ１，Ｑ２、そのトランジスタＱ１，Ｑ２のエミッタに接続された電流源Ｉ１、入力抵抗Ｒ１，Ｒ２、負荷抵抗Ｒ３，Ｒ４、キャパシタＣ１～Ｃ３からなる。２０は差動増幅回路１０の差動出力信号をエミッタに入力するベース接地増幅回路であり、電流源Ｉ２，Ｉ３、ベース接地のＮＰＮトランジスタＱ３，Ｑ４、ベースバイアス用のＮＰＮトランジスタＱ５、およびベース抵抗Ｒ５からなる。トランジスタＱ５と抵抗Ｒ５はベースバイアス回路を構成する。以上の「差動増幅器１０＋ベース接地増幅回路２０」がフォールデッドカスコード型増幅回路を構成する。３０はベース接地増幅回路２０の出力信号を入力しインピーダンス変換するエミッタホロワ回路であり、ＮＰＮトランジスタＱ６、およびエミッタ抵抗Ｒ６からなる。４０は出力回路であり、電流源Ｉ４、ＮＰＮトランジスタＱ７、位相補償用キャパシタＣ４、位相補償用抵抗Ｒ７からなる。１は非反転入力端子、２は反転入力端子、３は出力端子、４は高電圧の電源端子、５は低電圧の電源端子である。

図７の演算増幅器は、トランジスタＱ１、Ｑ２のベース側に接続されたキャパシタＣ１～Ｃ３からなるπ型フィルタが、非反転入力端子１と反転入力端子２に入力する高周波外来ノイズを低減するフィルタ回路として機能する。

基本的な高周波外来ノイズ低減のメカニズムは、キャパシタと抵抗で構成されたローパスフィルタである。非反転入力端子１の側は、キャパシタＣ１と抵抗Ｒ１で構成されたローパスフィルタ、反転入力端子２の側は、キャパシタＣ２と抵抗Ｒ２で構成されたローパスフィルタである。トランジスタＱ１，Ｑ２のベース間に接続したキャパシタＣ３は、高周波領域においてそれぞれの入力端子からみたインピーダンスの整合をとるための同相ブリッジキャパシタである。これらは、入力端子１，２から混入した高周波外来ノイズを低減するためのものであるが、実際には、高周波外来ノイズは回路全体に照射される。

このため、トランジスタＱ３のコレクタも高周波外来ノイズの影響を大きく受ける。トランジスタＱ３，Ｑ４のコレクタのインピーダンスが異なることから、トランジスタＱ３，Ｑ４のコレクタ電流にミスマッチが起こる。このミスマッチは、前段の差動増幅回路１０のトランジスタＱ１，Ｑ２のコレクタ電流にも影響を与え、その差動増幅回路１０の出力のオフセット電圧が変動してしまう結果をもたらす。

そこで、図８に示すように、トランジスタＱ３のコレクタノードとトランジスタＱ４のコレクタノードのインピーダンスがほぼ一致するように、キャパシタＣ５と抵抗Ｒ８を直列接続して構成したハイパスフィルタを、トランジスタＱ３のコレクタノードと電源端子５の間に接続することで、差動増幅回路１０の出力のオフセット電圧の変動を防止している。

特許第５３９０２８３号公報

ところが、例えば出力端子３から高周波外来ノイズが侵入した場合、位相補償用キャパシタＣ４と位相補償用抵抗Ｒ７を介してトランジスタＱ４のコレクタノードのみにその高周波外来ノイズが重畳することになり、悪影響を与えてしまう。また、電源端子４から高周波外来ノイズが侵入した場合は、電流源Ｉ２，Ｉ３にも高周波外来ノイズが重畳するが、トランジスタＱ３，Ｑ４のコレクタノードに等しくは重畳されず、十分な効果が得られないことがある。

本発明は、出力端子や電源端子から侵入する高周波外来ノイズの影響を効果的に低減させた演算増幅器を提供することである。

上記目的を達成するために、請求項１にかかる発明は、第１の電源端子に一端が接続された第１の電流源、該第１の電流源の他端にエミッタが共通接続された第１の導電型の第１および第２のトランジスタ、該第１および第２のトランジスタのそれぞれのコレクタと第２の電源端子との間にそれぞれ接続された第３および第４の抵抗からなる入力差動増幅回路と、エミッタが前記第２のトランジスタのコレクタに接続された第２の導電型の第３のトランジスタ、該第３のトランジスタと前記第１の電源端子の間に接続された第２の電流源、エミッタが前記第１のトランジスタのコレクタに接続された第２の導電型の第４のトランジスタ、該第４のトランジスタと前記第１の電源端子の間に接続された第３の電流源、前記第３および第４のトランジスタのベースと前記第２の電源端子との間に接続された第５の抵抗、前記第３および第４のトランジスタにベース電流を供給するベースバイアス回路からなり、前記第４のトランジスタのコレクタから出力が取り出されるベース接地増幅回路と、を含む演算増幅器において、前記第２の電流源と前記第３のトランジスタのコレクタの間に接続された第９の抵抗と、前記第３のトランジスタのコレクタと接地又は前記第２の電源端子の間に接続された第６のキャパシタからなる第１のローパスフィルタと、前記第３の電流源と前記第４のトランジスタのコレクタの間に接続された第１０の抵抗と、前記第４のトランジスタのコレクタと接地又は前記第２の電源端子の間に接続された第７のキャパシタからなる第２のローパスフィルタと、を備えることを特徴とする。

請求項２にかかる発明は、請求項１に記載の演算増幅器において、前記第１のローパスフィルタの前記第６のキャパシタを前記第３のトランジスタの寄生キャパシタに置き換え、前記第２のローパスフィルタの前記第７のキャパシタを前記第４のトランジスタの寄生キャパシタに置き換えた、ことを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載の演算増幅器において、前記第１のトランジスタのベースと前記第１の電源端子、前記第２の電源端子、又は接地との間に第１のキャパシタを接続し、前記第２のトランジスタのベースと前記第１の電源端子、前記第２の電源端子、又は接地との間に第２のキャパシタを接続し、前記第１のトランジスタのベースと前記第２のトランジスタのベースとの間に第３のキャパシタを接続したことを特徴とする。

請求項４にかかる発明は、請求項１、２又は３に記載の演算増幅器において、前記第３のトランジスタのコレクタと前記第２の電源端子、前記第１の電源端子、又は接地との間にハイパスフィルタ回路を接続し、前記第３のトランジスタのコレクタのノードのインピーダンスと前記第４のトランジスタのコレクタのノードのインピーダンスが一致するように、前記ハイパスフィルタ回路を構成する素子の値を設定したことを特徴とする。

請求項５にかかる発明は、請求項１、２、３又は４に記載の演算増幅器において、前記第１乃至第４のトランジスタをＦＥＴトランジスタに置き換え、前記第１乃至第４のトランジスタのコレクタをドレインに、エミッタをソースに、ベースをゲートにそれぞれ置き換え、前記ベースバイアス回路をゲートバイアス回路に置き換え、ベース接地増幅回路をゲート接地増幅回路に置き換えたことを特徴とする。

本発明によれば、第３のトランジスタのコレクタに第１のローパスフィルタを接続し、第４のトランジスタのコレクタに第２のローパスフィルタを接続したので、第３、第４のトランジスタのコレクタノードのインピーダンスマッチングが必要ない。また、第３、第４のトランジスタのコレクタノードに異なる高周波外来ノイズが侵入しても、それぞれのローパスフィルタにより高周波外来ノイズをカットするため、その悪影響を最小限にできる。よって、出力端子や電源端子から侵入する高周波外来ノイズの影響を効果的に低減させることができる。

本発明の第１の実施例の演算増幅器の回路図である。本発明の第２の実施例の演算増幅器の回路図である。本発明の第３の実施例の演算増幅器の回路図である。本発明の第４の実施例の演算増幅器の回路図である。本発明の第５の実施例の演算増幅器の回路図である。本発明の第６の実施例の演算増幅器の回路図である。差動増幅回路の入力端子に高周波外来ノイズの低減対策を施した従来の演算増幅器の回路図である。差動増幅回路ならびにベース接地増幅回路に高周波外来ノイズの低減対策を施した従来の演算増幅器の回路図である。電源端子の高周波ノイズ耐性の評価回路図である。出力端子の高周波ノイズ耐性の評価回路図である。本発明の実施例である演算増幅器の電源端子の高周波ノイズ耐性評価結果を示す特性図である。本発明の実施例である演算増幅器の出力端子の高周波ノイズ耐性評価結果を示す特性図である。

図１に本発明の第１の実施例の演算増幅器を示す。図７で説明したものと同じものには同じ符号を付けた。再掲すると、１０は入力側の差動増幅回路であり、ＰＮＰトランジスタＱ１，Ｑ２、そのトランジスタＱ１，Ｑ２のエミッタに接続された電流源Ｉ１、入力抵抗Ｒ１，Ｒ２、負荷抵抗Ｒ３，Ｒ４からなる。２０は差動増幅回路１０の差動出力信号をエミッタに入力するベース接地増幅回路であり、電流源Ｉ２，Ｉ３、ベース接地のＮＰＮトランジスタＱ３，Ｑ４、ベースバイアス用のＮＰＮトランジスタＱ５、およびベース抵抗Ｒ５からなる。トランジスタＱ５と抵抗Ｒ５はベースバイアス回路を構成する。以上の「差動増幅器１０＋ベース接地増幅回路２０」がフォールデッドカスコード型増幅回路を構成する。３０はベース接地増幅回路２０の出力信号を入力しインピーダンス変換するエミッタホロワ回路であり、ＮＰＮトランジスタＱ６、およびエミッタ抵抗Ｒ６からなる。４０は出力回路であり、電流源Ｉ４、ＮＰＮトランジスタＱ７、位相補償用キャパシタＣ４、位相補償用抵抗Ｒ７からなる。１は非反転入力端子、２は反転入力端子、３は出力端子、４は高電圧の電源端子、５は低電圧の電源端子である。

第１の実施例では、差動増幅器１０におけるキャパシタＣ１～Ｃ３は省略している。そして、ベース接地増幅回路２０において、トランジスタＱ３のコレクタと電流源Ｉ２の間に抵抗Ｒ９を挿入し、トランジスタＱ３のコレクタと接地間にキャパシタＣ６を接続して、これら抵抗Ｒ９とキャパシタＣ６によって第１のローパスフィルタを構成している。また、トランジスタＱ４のコレクタと電流源Ｉ３の間に抵抗Ｒ１０を挿入し、トランジスタＱ４のコレクタと接地間にキャパシタＣ７を接続して、これら抵抗Ｒ１０とキャパシタＣ７によって第２のローパスフィルタを構成している。キャパシタＣ６，Ｃ７の一端は接地に接続する以外に、電源端子５に接続してもよい。

高周波外来ノイズは演算増幅器の全端子から侵入し、図７の従来回路では入力端子１，２に侵入する高周波ノイズの影響はフィルタ（Ｒ１，Ｒ２，Ｃ１～Ｃ３）により低減できるが、電源端子４や出力端子３からの侵入に対しては影響を低減できない。また、図８の従来回路ではトランジスタＱ３，Ｑ４のコレクタノードに等しく侵入する高周波ノイズには効果があるが、例えば、電源端子４から高周波ノイズが侵入した場合、電流源Ｉ２、Ｉ３に重畳する高周波ノイズがそれぞれ異なるとトランジスタＱ３，Ｑ４のコレクタノードに重畳する高周波ノイズにミスマッチが生じ、インピーダンスマッチングの効果を十分に得ることができなくなる。また、出力端子３から高周波ノイズが侵入した場合、位相補償用抵抗Ｒ７、位相補償用キャパシタＣ４を介してトランジスタＱ４のコレクタノードのみに高周波ノイズが重畳されるため影響を大きく受ける。

第１の実施例では、抵抗Ｒ９とキャパシタＣ６による第１のローパスフィルタによってトランジスタＱ３のコレクタノードに重畳する高周波外来ノイズを接地に落とし、抵抗Ｒ１０とキャパシタＣ７による第２のローパスフィルタによってトランジスタＱ４のコレクタノードに重畳する高周波外来ノイズを接地に落とすことができる。これらによって、従来回路のようなトランジスタＱ３，Ｑ４のコレクタノードのインピーダンスマッチングを実施することを必要とせず、所望のカットオフ周波数となるようなＲとＣの値を設定するだけでよい。

図２に本発明の第２の実施例の演算増幅器を示す。本実施例は図７に示した従来の演算増幅器と同様に、差動増幅回路１０の入力端子１，２の側にフィルタ用のキャパシタＣ１～Ｃ３を追加したものである。これにより、トランジスタＱ３，Ｑ４のコレクタノードに重畳する高周波外来ノイズを低減する他に、差動増幅回路１０のトランジスタＱ１，Ｑ２のベースに重畳する高周波外来ノイズも低減できる。キャパシタＣ１，Ｃ２の一端は接地に接続する以外に、電源端子４又は電源端子５に接続してもよい。

図３に本発明第３の実施例の演算増幅器を示す。本実施例は図７に示した従来の演算増幅器と同様に、フィルタ用のキャパシタＣ１～Ｃ３を追加した入力側の差動増幅回路１０、ならびに、図８に示した従来の演算増幅器と同様に、キャパシタＣ５および抵抗Ｒ８によるハイパスフィルタよってトランジスタＱ３のコレクタノードとトランジスタＱ４のコレクタノードのインピーダンスがほぼ一致するように調整するものである。これにより、高周波外来ノイズ低減効果をさらに高めることができる。このハイパスフィルタは、トランジスタＱ３のコレクタと電源端子５の間の他に、トランジスタＱ３のコレクタと電源端子４又は接地の間に接続しても良い。

以上の第１乃至第３の実施例で説明した第１ローパスフィルタのキャパシタＣ６、第２ローパスフィルタのキャパシタＣ７は、トランジスタＱ３，Ｑ４のコレクタと接地電位のサブ基板の間に形成される寄生キャパシタＣ８，Ｃ９で置き換えが可能なことは自明である。これまで述べてきた第１から第３の実施例において、キャパシタＣ６，Ｃ７をトランジスタＱ３，Ｑ４の寄生キャパシタＣ８，Ｃ９に置き換えた第４乃至第６の実施例を図４乃至図６に示した。なお、トランジスタＱ３，Ｑ４のコレクタと電源端子５との間にそれぞれ形成される寄生キャパシタに置き換えることもできる。

本発明では、例えば出力端子３から高周波ノイズが侵入した場合、位相補償用抵抗Ｒ７、位相補償用キャパシタＣ４を介してＱ４のコレクタノードに重畳されるが、位相補償用キャパシタＣ４とトランジスタＱ４のコレクタノードの間には第２のローパスフィルタを挿入しているため、トランジスタＱ４のコレクタノードに重畳する高周波ノイズは第２のローパスフィルタによってカットされ影響を低減することができる。また、電源端子４から高周波ノイズが侵入した場合、電流源Ｉ２、Ｉ３に高周波ノイズが重畳しても、トランジスタＱ３，Ｑ４のコレクタノードと電流源Ｉ２、Ｉ３の間には第１、第２のローパスフィルタが挿入されているため、そこで高周波ノイズがカットされ、影響を低減することができる。

ところで、一般的に、演算増幅器の高周波外来ノイズに対する耐性は、演算増幅器の端子に高周波信号を直接注入し、オフセット電圧の変動量を評価することで検証できるとされている。図９に電源端子４の高周波ノイズ耐性の評価回路を示し、図１０に出力端子３の高周波ノイズ耐性の評価回路を示す。

図９について簡単に説明する。２１は第３の実施例で説明した検証対象としての演算増幅器、２２は高周波信号の電圧計測用のマルチメータである。演算増幅器２１の電源端子４に注入する高周波信号源２３の電圧をＤＣ電源ＶＣＣに重畳させるために、キャパシタＣ２１とインダクタＬ２１を図のように接続する。キャパシタＣ２１は高周波信号源２３とＤＣ電源ＶＣＣを分離し、インダクタＬ２１はＤＣ電源ＶＣＣへの高周波信号を遮断する。ＤＣ電源ＶＣＣはインダクタＬ２１を介して電源端子４に印加され、高周波信号源２３の高周波信号はキャパシタＣ２１を介してＤＣ電源ＶＣＣに重畳される。Ｒ２１，Ｒ２２は帰還抵抗、Ｒ２３，Ｒ２４はバイアス抵抗である。

図９の評価回路において、本発明の第３の実施例である演算増幅器２１の高周波ノイズ耐性評価結果を図１１に示す。実線が第３の実施例の演算増幅器で、抵抗Ｒ９とキャパシタＣ６で構成される第１のローパスフィルタ、抵抗Ｒ１０とキャパシタＣ７で構成される第２のローパスフィルタのカットオフ周波数が、それぞれ４００ＭＨｚとなるよう設定している。破線が図８の従来例の演算増幅器である。第１の実施例の演算増幅器では高周波でオフセット電圧の変動量が小さく、特にカットオフ周波数を超える周波数において従来例の演算増幅器より改善されていることがわかる。

次に図１０について簡単に説明する。出力端子３に高周波信号を注入するために、電源端子４への注入と同様に、キャパシタＣ２１とインダクタＬ２１を図のように接続する。キャパシタＣ２１は高周波信号源２３と出力端子３をＤＣ的に分離し、インダクタＬ２１は出力端子３の電圧を測定するマルチメーター２２への高周波信号を遮断する。高周波信号源２３の高周波信号が帰還抵抗Ｒ２２を介して演算増幅器２１の反転入力端２子に侵入することを防ぐために、演算増幅器２１の反転入力端子２と接地間にキャパシタＣ２２を接続している。

図１０の評価回路において、本発明の第３の実施例である演算増幅器２１の高周波ノイズ耐性評価結果を図１２に示す。実線が第３の実施例の演算増幅器で、抵抗Ｒ９とキャパシタＣ６で構成される第１のローパスフィルタ、抵抗Ｒ１０とキャパシタＣ７で構成される第２のローパスフィルタのカットオフ周波数が、それぞれ４００ＭＨｚとなるよう設定している。破線が図８の従来例の演算増幅器である。第３の実施例の演算増幅器では高周波でオフセット電圧の変動量が小さく、特にカットオフ周波数を超えの周波数において従来例の演算増幅器より改善されていることがわかる。

なお、以上の説明はバイポーラのトランジスタＱ１～Ｑ７を使用する場合であったが、それらのトランジスタＱ１～Ｑ７はＦＥＴトランジスタに置き換えることができる。このとき、コレクタをドレインに、エミッタをソースに、ベースをゲートに置き換え、ベースバイアス回路をゲートバイアス回路に置き換え、ベース接地増幅回路をゲート接地増幅回路に置き換えればよい。

１：非反転入力端子、２：反転入力端子、３：出力端子、４：高電圧の電源端子、５：低電圧の電源端子
１０：入力側の差動増幅回路
２０：ベース接地増幅回路
３０：エミッタホロア回路
４０：出力回路

Claims

第１の電源端子に一端が接続された第１の電流源、該第１の電流源の他端にエミッタが共通接続された第１の導電型の第１および第２のトランジスタ、該第１および第２のトランジスタのそれぞれのコレクタと第２の電源端子との間にそれぞれ接続された第３および第４の抵抗からなる入力差動増幅回路と、
エミッタが前記第２のトランジスタのコレクタに接続された第２の導電型の第３のトランジスタ、該第３のトランジスタと前記第１の電源端子の間に接続された第２の電流源、エミッタが前記第１のトランジスタのコレクタに接続された第２の導電型の第４のトランジスタ、該第４のトランジスタと前記第１の電源端子の間に接続された第３の電流源、前記第３および第４のトランジスタのベースと前記第２の電源端子との間に接続された第５の抵抗、前記第３および第４のトランジスタにベース電流を供給するベースバイアス回路からなり、前記第４のトランジスタのコレクタから出力が取り出されるベース接地増幅回路と、
を含む演算増幅器において、
前記第２の電流源と前記第３のトランジスタのコレクタの間に接続された第９の抵抗と、前記第３のトランジスタのコレクタと接地又は前記第２の電源端子の間に接続された第６のキャパシタからなる第１のローパスフィルタと、
前記第３の電流源と前記第４のトランジスタのコレクタの間に接続された第１０の抵抗と、前記第４のトランジスタのコレクタと接地又は前記第２の電源端子の間に接続された第７のキャパシタからなる第２のローパスフィルタと、
を備えることを特徴とする演算増幅器。
請求項１に記載の演算増幅器において、
前記第１のローパスフィルタの前記第６のキャパシタを前記第３のトランジスタの寄生キャパシタに置き換え、
前記第２のローパスフィルタの前記第７のキャパシタを前記第４のトランジスタの寄生キャパシタに置き換えた、
ことを特徴とする演算増幅器。
請求項１又は２に記載の演算増幅器において、
前記第１のトランジスタのベースと前記第１の電源端子、前記第２の電源端子、又は接地との間に第１のキャパシタを接続し、前記第２のトランジスタのベースと前記第１の電源端子、前記第２の電源端子、又は接地との間に第２のキャパシタを接続し、前記第１のトランジスタのベースと前記第２のトランジスタのベースとの間に第３のキャパシタを接続したことを特徴とする演算増幅器。
請求項１、２又は３に記載の演算増幅器において、
前記第３のトランジスタのコレクタと前記第２の電源端子、前記第１の電源端子、又は接地との間にハイパスフィルタ回路を接続し、前記第３のトランジスタのコレクタのノードのインピーダンスと前記第４のトランジスタのコレクタのノードのインピーダンスが一致するように、前記ハイパスフィルタ回路を構成する素子の値を設定したことを特徴とする演算増幅器。
請求項１、２、３又は４に記載の演算増幅器において、
前記第１乃至第４のトランジスタをＦＥＴトランジスタに置き換え、前記第１乃至第４のトランジスタのコレクタをドレインに、エミッタをソースに、ベースをゲートにそれぞれ置き換え、前記ベースバイアス回路をゲートバイアス回路に置き換え、ベース接地増幅回路をゲート接地増幅回路に置き換えたことを特徴とする演算増幅器。