KR20020017987A - Ｇｍ-Ｃ 필터용 고 선형성 고속 트랜스컨덕턴스 증폭기 - Google Patents

Ｇｍ-Ｃ 필터용 고 선형성 고속 트랜스컨덕턴스 증폭기 Download PDF

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Abstract

트랜스컨덕턴스 및 위상 응답과 선형성을 향상시키기 위한 방법. 차동 증폭기 회로는 각각의 입력 바이폴라 트랜지스터들에 증폭용 차동 신호를 수신한다. 이들 트랜지스터는 베이스 접속에 수신되는 소신호를 증폭하여 증폭된 출력 전류를 생성한다. 차동 증폭기 회로는 캐스코드 트랜스컨덕턴스 증폭기 출력단을 형성하는 부하 임피던스들에 접속된다. 피드백 트랜지스터들은 서로 다른 바이폴라 트랜지스터들 각각의 에미터에서 베이스로 피드백 전압을 제공하여, 차동 증폭기의 선형성을 향상시킨다. 제1 및 제2 커패시터들을 통해 각각의 개별 차동 신호 성분들의 일부를 차동 증폭기 입력 트랜지스터의 베이스 접속에 교차 결합시킴으로써 위상 보상이 제공된다.

Description

Ｇｍ-Ｃ 필터용 고 선형성 고속 트랜스컨덕턴스 증폭기{HIGHLY LINEAR HIGH-SPEED TRANSCONDUCTANCE AMPLIFIER FOR Gm-C FILTERS}
본 발명은 고주파 신호 처리 시스템에 사용되는 트랜스컨덕턴스 증폭기에 관한 것이다. 특히, 선형 증폭된 응답 및 광범위한 동작 대역폭을 갖는 트랜스컨덕턴스 증폭기가 개시된다.
많은 타입의 신호 처리 디바이스에 대한 기본 회로 소자로서 솔리드 스테이트 트랜스컨덕턴스 증폭기들이 사용된다. 예를 들어, 고차 능동 필터의 구현에 있어서, 트랜스컨덕턴스 증폭기들이 적분기로서 사용되기도 한다. 이상적인 적분기는, 트랜스컨덕턴스 증폭기의 이득에 비례하는 전송 함수 및 증폭기의 출력을 차단하는 적분 커패시턴스를 제공한다.
고차 능동 필터 등의 신호 처리 디바이스를 구현하기 위해서는, 트랜스컨덕턴스 증폭기가 관심 주파수 범위에 대해 고도의 진폭 선형성을 제공하여야 한다. 10㎒ 내지 1㎓의 주파수 스펙트럼의 처리 신호들에 대한 특정 어플리케이션들은 3차 상호 변조 제품들(이하, 'IM3'라 함)에 대해 -80 dBc 까지의 선형성을 요구한다. 또한, 이상적인 적분기로서 동작하기 위해서는, 적분 커패시터에 의해 차단되는 트랜스컨덕턴스에 대한 위상 응답이 관심 대역폭에 대해 90°로 유지되어야 한다. 고 선형성에 대한 요구, 및 관심 대역폭에 대해 실질적으로 90°의 평탄한 위상 응답은, 이러한 트랜스컨덕턴스 증폭기들을 사용하여 고 선형성을 요구하는 고차 능동 필터들이 구현될 때 특히 중요하다.
본 발명에 따르면, 차동 증폭기 회로로 구현되는 고 선형성이고 위상 보상된 트랜스컨덕턴스 증폭기가 제공된다. 차동 증폭기 회로는 증폭용 차동 신호를 수신하는 제1 및 제2 바이폴라 트랜지스터를 갖는다. 차동 증폭기 회로들의 이득 응답의 선형성을 향상시키기 위해서, 제1 및 제2 입력 트랜지스터들은 차동 증폭기 입력 트랜지스터들 각각으로의 입력단을 포함한다. 제1 및 제2 입력 트랜지스터들은 차동 증폭기 회로 트랜지스터들 각각의 베이스에 차동 신호의 1/2을 공급하고, 차동 회로 트랜지스터들 각각의 에미터로부터 각각의 베이스들로 피드백을 제공한다. 이러한 것에 의해서, 트랜스컨덕턴스 증폭기에 대한 전체 진폭 응답 선형성을 향상시키는 효과가 있다.
궁극적인 트랜스컨덕턴스 증폭기의 위상은, 관심 대역폭에 대해 90°의 위상 응답이 유지되도록 보상된다. 제1 및 제2 커패시터들은 차동 신호의 각 1/2 부분을 차동 신호의 다른 1/2을 수신하는 바이폴라 트랜지스터에 교차 결합시킨다. 제1 및 제2 커패시터는, 트랜스컨덕턴스 증폭기의 주파수 응답에 한 쌍의 도미넌트 폴(dominant pole)- 입력 트랜지스터들의 기생 커패시턴스로부터 생성되는 폴을 지배함 -을 제공하고, 궁극적인 도미넌트 폴들을 본질적으로 상쇄시키는 한 쌍의 제로를 복소 주파수 평면에 제공한다. 보상된 증폭기는 관심 주파수 범위에 대해 선형 진폭 출력 및 비교적 일정한 위상을 갖는다.
도 1은 고차 능동 필터에서 적분기를 구현하기에 바람직한 실시예의 트랜스컨덕턴스 증폭기를 나타내는 도면.
도 2는 트랜스컨덕턴스 증폭기의 보상되지 않은 진폭 응답을 나타내는 도면.
도 3은 트랜스컨덕턴스 증폭기의 보상되지 않은 위상 응답을 나타내는 도면.
도 4는 선형화된 진폭 함수 및 보상된 위상 응답을 갖는 본 발명의 바람직한 실시예를 나타내는 도면.
도 5는 선형화 회로(5)에 대한 소신호 등가 회로도.
도 6은 도 4의 트랜스컨덕턴스 증폭기의 보상된 진폭 응답을 나타내는 도면.
도 7은 도 4의 트랜스컨덕턴스 증폭기의 보상된 위상 응답을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
2 : 트랜스 컨덕턴스 증폭기
4 : 적분 커패시터
22, 23 : 차동 증폭기 트랜지스터
26, 27 : 에미터 저항,
40, 41 : 커패시터
도 1을 참조하면, 고차 능동 필터용 소자로서 사용되는 적분기를 도시하는기능 블럭도가 개시된다. 적분기는 적분 커패시터(4)에 접속되는 트랜스컨덕턴스 증폭기(2)를 포함한다. 적분될 신호는 트랜스컨덕턴스 증폭기(2)의 입력에 접속되는 입력단(1)에 인가된다. 트랜스컨덕턴스 증폭기의 이득은 gm이며, 적분기 회로의 응답은 아래의 수학식으로 표현될 수 있다.
여기서, c는 적분 커패시터의 값이고 S는 S 평면 연산자이다.
이상적인 도 1의 적분기는 주파수 응답 W0/S를 갖거나, 또는 주파수 평면 W0/jω에서, 이상적인 적분기에 대한 위상 응답은 연속적인 -90°이다(W0는 적분기의 단위 이득 주파수임).
트랜스컨덕턴스 증폭기(2)는, 관심 고주파 영역, 즉 10 ㎒ - 1 ㎓에 대해, 광범위한 동작 대역폭이 달성될 수 있기 때문에 이득 소자로서 선택된다. 소신호 동작에 대한 선형성의 향상은, 부스트 회로(boost circuits; 5 및 6)에 의해 차동 증폭기(2)의 각 1/2로부터 입력 신호들로 피드백을 적용함으로써 구현될 수도 있다. 궁극적인 응답이 도 2에 도시된 바와 같은 선형성 크기 응답을 제공하는 반면, 도 3에 도시된 바와 같이 관심 대역폭에 대해 부적절한 위상 응답이 얻어진다. 위상 응답이 바람직하게는 일정한 90°이고, 도 3에 점선으로 표현되는 이상적인 특징으로부터의 벗어나면, 적분기에 대한 전체 동작 대역폭을 감소시킨다.
바람직한 실시예에 따른 트랜스컨덕턴스 증폭기의 보다 상세한 도면은 도 4에 도시된다. 이제 도 4를 참조하면, 에미터 저항(26 및 27)을 통해 바이폴라 전류 소스 트랜지스터(29)에 접속되는 입력 트랜지스터(22 및 23)를 구비하는 기본적인 차동 증폭기가 도시된다. 증폭기의 이득은 저항(26 및 27)의 값들에 의해 설정된다. 차동 증폭기의 출력단은 참조부호 "11"로 도시된 바와 같다. 출력단(11)은, PMOS 트랜지스터들(12, 13, 14 및 15) 각각의 게이트에 인가되는 바이어스 전압 Vpc 및 Vpd 때문에 PMOS 트랜지스터들(12, 13, 14 및 15)이 전압원 Vdd로부터 전류를 통전시키는 포화 모드에서 동작하는 캐스코드 출력 임피던스를 제공한다. 바이폴라 트랜지스터(18 및 19)는 차동 증폭기에 대한 캐스코드 출력 임피던스를 제공하기 위해 바이어스 전위 Vabc의 제어하에 능동 모드에서 유사하게 동작한다.
회로(5 및 6)는 전류원(36)으로부터 구동되는 입력 PMOS 트랜지스터들(31 및 34)을 포함하고, 차동 증폭기 트랜지스터들(23 및 22)의 베이스에 차동 신호 성분을 공급한다. 차동 증폭기의 출력을 선형화하기 위한 신호 부스트를 제공하기 위해, NMOS 트랜지스터들(32 및 35)는 바이폴라 트랜지스터들(22 및 23)의 에미터로부터 바이폴라 트랜지스터들(22 및 23)의 베이스 접속으로의 피드백 회로를 공급한다. 이러한 피드백은 에미터 전압이 입력 차동 전압을 선형적으로 추종(track)하도록 하여, 증가된 주파수 대역폭에 대해 바이폴라 트랜지스터들(22 및 23) 각각으로부터 생성되는 출력 전류를 더욱 선형화하는 경향이 있다. 적분 커패시터(4)는 증폭기의 출력단을 구성하는 트랜지스터들(22 및 23)의 컬렉터들 사이에 접속된다.
선형화 부스트 회로들(5 및 6)의 NMOS 트랜지스터들(32 및 35)와 PMOS 트랜지스터들(31 및 34)은 트랜지스터들(23, 22)의 베이스와 접지 사이의 그들 드레인 노드들에 결함성 기생 커패시턴스 Cp를 유도한다. 그 결과 증폭기 회로에 대한 복소 주파수 도메인에 폴이 생성되어, 디바이스에 대한 최종 유효(net effective) 동작 대역폭을 감소시킨다.
NMOS 트랜지스터들(32 및 35)에 의해 생성되는 기생 커패시턴스의 보상은 커패시터들(40 및 41)에 의해 제공된다. 이들 커패시터 각각은, 트랜스컨덕턴스 증폭기에 인가되는 신호 성분의 일부, Vip 및 Vin을 Vip 및 Vin을 수신하는 각각의 바이폴라 트랜지스터들(23 및 22)의 베이스에 교차 결합시킨다. 각 신호 성분의 일부를 다른 신호 성분을 증폭하는 바이폴라 트랜지스터(22, 23)에 교차 결합시킴으로써, 기생 커패시턴스 Cp에 의해 생성되는 폴을 지배하는 도미넌트 폴이 생성된다.
상술한 효과들은 도 5에 도시된 선형화 회로(5)의 소신호 등가 회로에 대해 보다 구체적으로 설명된다. 소신호 등가 회로는 바이폴라 트랜지스터(23)를 통해 차동 증폭기 전류의 1/2로부터 생성되는 선형화 회로로부터의 출력 전류 iout을 나타내고 있다. 트랜지스터(23)의 베이스 저항값은 rπ로 표시되고, 트랜지스터(23)의 트랜스컨덕션은 gmq로 표시된다. NMOS 트랜지스터(32) 및 PMOS 트랜지스터(31)을 통한 전류는 각각 아래의 식으로 표시된다.
여기서, gmn은 NMOS 트랜지스터(32)의 트랜스컨덕터, gmp는 PMOS 트랜지스터(31)의 트랜스컨덕터, Vg는 트랜지스터(23)의 에미터 전압, Vin은 PMOS 트랜지스터(31)의 게이트에 인가되는 차동 신호 성분이다.
소신호 등가회로는 커패시터(40)의 Cc 및 NMOS 디바이스(32)의 Cp인 2개의 리액턴스가 존재한다는 것을 나타낸다. 트랜지스터(23) 및 에미터 축퇴 저항(26)을 통해 흐르는 소신호 출력 전류 iout은 아래의 식으로 표현될 수 있다.
여기서, gmp는 PMOS 트랜지스터(31)의 트랜스컨덕턴스, gmn은 NMOS 트랜지스터(32)의 트랜스컨덕턴스, Re는 바이폴라 트랜지스터(23)의 에미터 저항값(26)이다.
소신호 등가 회로의 전송 함수는 gmn/(Cc + Cp)에 위치되는 폴을 포함한다. 보상 커패시터(40)의 효과는, NMOS 디바이스(32)의 기생 커패시턴스 Cp에 의해 생성되는 폴을 지배하는 폴을 복소 주파수 도메인에 생성하는 것이다. 이렇게 생성된 도미넌트 폴은 gmp/Cc로 표현되는 실질적으로 등가인 제로에 의해 상쇄된다. 따라서, 전체 증폭기 응답에 미치는 기생 커패시턴스 Cp의 영향이 효과적으로 중화된다.
위상 보상이 이루어진 회로에 대한 진폭 응답 및 보상된 위상 응답은 도 6 및 도 7에 도시된다. 도 6에서는 진폭 응답의 선형성이 유지되고, 도 3의 보상되지 않은 위상 응답과 비교하여 위상 응답은 증가된 대역폭에 대해 90°의 일정한 위상을 갖는다.
부스트 및 선형화 회로(6)에 의해 유사한 응답이 제공된다. 커패시터(41)의 존재로 인하여, 차동 성분 신호 Vin의 일부는 차동 성분 Vip를 수신하는 입력 차동 증폭기 트랜지스터(22)의 베이스에 교차 결합된다. 동일한 시간에 생성되었던 제로에 의해 효과적으로 상쇄되는 도미넌트 폴이 생성된다.
지금까지 본 발명의 일 실시예, 즉 선형성 및 위상 응답이 개선된 트랜스컨덕턴스 증폭기에 대하여 설명하였다.
본 발명의 상술한 설명은 본 발명을 설명하고 개시한다. 또한, 본 발명의 바람직한 실시예에 대해서만 도시 및 설명하였지만, 상술한 바와 같이, 본 발명은 다양한 다른 조합, 변경 및 환경들에서도 사용할 수 있고, 여기에 표현된 본 발명의 개념 범위 내에서 당업계에서 상술한 시사점 및/또는 기술이나 지식과 대등한 변경 또는 변형이 이루어 질 수 있다는 것을 이해하여야 한다. 지금까지 설명된 실시예는 본 발명을 실시하는 최적의 모드를 설명하고 다른 당업자들이 이러한 또는 다른 실시예들에 의해 특정 어플리케이션에서 요구되는 다양한 변형과 함께 본 발명을 이용할 수 있게 하려는 의도였다. 따라서, 상기 설명은 개시된 형태로 본 발명을 제한하려는 의도가 아니다. 또한, 첨부된 청구범위는 대안적인 실시예들을포함하는 것으로 해석되어야 한다.
본 발명에 따르면, 차동 증폭기 회로를 포함하는 트랜스컨덕턴스 증폭기에 있어서, 차동 증폭기 회로 트랜지스터들 각각의 에미터에서 각각의 베이스들로의 피드백을 제공하여 전체 진폭 응답 선형성이 향상되고, 차동 신호의 각 1/2 부분을 차동 신호의 다른 1/2을 수신하는 트랜지스터에 교차 결합시켜 위상 응답이 개선된다.

Claims (10)

  1. 위상 응답 및 선형성을 개선한 트랜스컨덕턴스 증폭기에 있어서,
    각각의 베이스에서 증폭용 차동 신호를 수신하는 제1 및 제2 바이폴라 트랜지스터- 상기 트랜지스터들의 에미터는 제1 및 제2 저항을 통해 에미터 전류원에 접속되고, 상기 트랜지스터들의 컬렉터는 제1 및 제2 출력 임피던스와 제1 및 제2 출력단에 접속됨 -를 포함하는 차동 증폭기 회로와,
    차동 신호를 수신하고, 상기 차동 신호를 상기 제1 및 제2 바이폴라 트랜지스터들의 베이스 접속에 공급하도록 접속되는 제1 및 제2 입력 트랜지스터들과,
    상기 에미터들에서 상기 베이스들로 피드백 전압- 상기 피드백 전압은 상기 차동 증폭기의 선형성을 개선시킴 -을 공급하도록 접속되는 제1 및 제2 피드백 트랜지스터, 및
    상기 제1 입력 트랜지스터 및 상기 제2 바이폴라 트랜지스터의 베이스에 접속되는 제1 커패시터와, 상기 제2 입력 트랜지스터 및 상기 제1 트랜지스터의 베이스에 접속되는 제2 커패시터- 상기 제1 및 제2 커패시터는 상기 증폭기를 위상 보상함 -
    를 포함하는 트랜스컨덕턴스 증폭기.
  2. 제1항에 있어서,
    상기 커패시터는 상기 피드백 트랜지스터들의 기생 커패시턴스에 의해 생성되는 폴(pole)을 보상하기 위한 제로(zero)를 제공하는 값을 갖는 트랜스컨덕턴스 증폭기.
  3. 제1항에 있어서,
    상기 제1 입력 트랜지스터는 상기 제1 피드백 트랜지스터의 드레인 소스 회로와 직렬 접속되고 상기 제1 바이폴라 트랜지스터의 베이스에 접속되는 드레인 소스 회로를 포함하고, 상기 제2 입력 트랜지스터는 상기 제2 피드백 트랜지스터의 드레인 소스 회로와 직렬 접속되고 상기 제2 바이폴라 트랜지스터의 베이스에 접속되는 드레인 소스 회로를 포함하며, 상기 입력 트랜지스터는 상기 차동 신호를 수신하기 위한 게이트를 포함하는 트랜스컨덕턴스 증폭기.
  4. 진폭 선형성 및 위상 응답을 개선한 트랜스컨덕턴스 증폭기에 있어서,
    제1 및 제2 바이폴라 증폭 트랜지스터들- 상기 증폭 트랜지스터들의 에미터는 제1 및 제2 저항 소자들을 통해 전류원에 접속되고, 상기 증폭 트랜지스터들의 컬렉터 부하 임피던스는 상기 트랜지스터들 각각의 컬렉터 및 공급 전압원에 접속됨 -을 포함하는 바이폴라 차동 증폭기와,
    증폭될 차동 신호를 수신하기 위한 제1 및 제2 입력, 상기 제1 및 제2 바이폴라 트랜지스터들의 베이스에 접속되는 출력, 및 접속된 바이폴라 트랜지스터의 에미터로부터의 피드백 신호- 상기 신호는 상기 바이폴라 트랜지스터들의 베이스를 에미터와 실질적으로 동일한 전위로 유지함 -를 수신하도록 접속되는 피드백 접속을 포함하는 제1 및 제2 입력단, 및
    차동 신호를 수신하기 위한 상기 제1 입력으로부터 상기 제2 바이폴라 트랜지스터의 베이스로 접속되는 제1 위상 보상 커패시터, 및 차동 신호를 수신하기 위한 상기 제2 입력으로부터 상기 제1 바이폴라 트랜지스터의 베이스로 접속되는 제2 위상 보상 커패시터- 상기 보상 커패시터들은 상기 제1 및 제2 입력단에 의해 생성되는 기생 커패시턴스의 영향을 효과적으로 상쇄함 -
    를 포함하는 트랜스컨덕턴스 증폭기.
  5. 제4항에 있어서,
    상기 제1 및 제2 입력단 각각은,
    상호 직렬 접속되는 소스-드레인 회로들을 포함하고, 상기 차동 증폭기의 입력단을 형성하는 제1 및 제2 전계 효과 트랜지스터들- 상기 제1 전계 효과 트랜지스터는 차동 신호의 1/2을 수신하기 위한 게이트를 구비하고, 상기 제2 전계 효과 트랜지스터들은 상기 에미터들로부터의 상기 피드백 신호를 수신하기 위한 게이트들을 포함함-을 포함하는 트랜스컨덕턴스 증폭기.
  6. 제5항에 있어서,
    상기 커패시터들은 기생 커패시턴스에 의해 생성된 폴을 효과적으로 지배하는(dominate) 폴을 생성하는 한편, 동시에 상기 기생 커패시턴스에 의해 생성된 폴을 상쇄하는 제로를 생성하는 트랜스컨덕턴스 증폭기.
  7. 제5항에 있어서,
    상기 컬렉터 부하 임피던스들은 상기 증폭기를 위한 캐스코드 동작을 제공하도록 선택되는 트랜스컨덕턴스 증폭기.
  8. 트랜스컨덕턴스 증폭기의 선형성 및 위상 응답을 개선하기 위한 방법에 있어서,
    각각의 바이폴라 트랜지스터의 베이스 접속이 트랜지스터 에미터의 전압과 실질적으로 동일한 전위가 되도록 바이폴라 차동 증폭기의 진폭 응답을 선형화하는 단계, 및
    입력 차동 신호의 각 1/2을 상기 차동 신호의 다른 1/2에 결합되는 상기 차동 증폭기의 바이폴라 트랜지스터의 베이스에 정전용량성으로 교차 결합시킴으로써, 상기 차동 증폭기의 출력을 가로지르는 기생 커패시턴스에 의해 생성되는 폴은, 상기 교차 결합 커패시턴스에 의해 생성되며 상기 교차 결합 커패시터들에 의해 생성되는 제로에 의해 실질적으로 상쇄되는 폴에 의해 효과적으로 지배되어, 상기 바이폴라 차동 증폭기를 위상 보상하는 단계
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 진폭 응답을 선형화하는 단계는,
    전류원에 직렬 접속되는 제1 전계 효과 트랜지스터를 통해 상기 차동 신호를 상기 트랜지스터들의 베이스에 인가하는 단계, 및
    상기 제1 트랜지스터와 직렬 접속되고 상기 트랜지스터들의 에미터에 접속되는 제어 게이트를 포함하는 제2 트랜지스를 이용하여 상기 트랜지스터들 베이스 각각에 인가되는 신호 진폭을 제어하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 차동 트랜지스터 에미터 회로들 각각의 저항값의 양으로 상기 증폭기의 이득을 제어하는 단계를 더 포함하는 방법.
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