A.実施例:
・印刷システムの構成:
次に、本発明の実施の形態を実施例に基づき説明する。図1は、印刷システムの概略構成を示す説明図である。印刷システムは、印刷装置としてのプリンタ20と、コンピュータ90と、を備えている。プリンタ20は、コネクタ80を介して、コンピュータ90と接続されている。
プリンタ20は、副走査送り機構と、主走査送り機構と、ヘッド駆動機構と、各機構を制御するための主制御部40と、を備えている。副走査送り機構は、紙送りモータ22とプラテン26とを備えており、紙送りモータの回転をプラテンに伝達することによって用紙Pを副走査方向に搬送する。主走査送り機構は、キャリッジモータ32と、プーリ38と、キャリッジモータとプーリとの間に張設された駆動ベルト36と、プラテン26の軸と並行に設けられた摺動軸34と、を備えている。摺動軸34は、駆動ベルト36に固定されたキャリッジ30を摺動可能に保持している。キャリッジモータ32の回転は、駆動ベルト36を介してキャリッジ30に伝達され、キャリッジ30は、摺動軸34に沿ってプラテン26の軸方向(主走査方向)に往復動する。ヘッド駆動機構は、キャリッジ30に搭載された印刷ヘッドユニット60を備えており、印刷ヘッドを駆動して用紙P上にインクを吐出させる。印刷ヘッドユニット60には、後述するように、複数のインクカートリッジを脱着自在に装着可能である。プリンタ20は、さらに、ユーザがプリンタの各種の設定を行ったり、プリンタのステータスを確認したりするための操作部70を備えている。
図2〜図4を参照して、インクカートリッジ(液体容器)の構成と共に、プリンタ20の構成についてさらに説明する。図2は、実施例に係るインクカートリッジの構成を示す斜視図である。図3は、実施例に係る基板の構成を示す図である。図4は、印刷ヘッドユニット60の構成を説明する図である。
インクカートリッジ100は、インクを収容する筐体101と、筐体101の開口部を封止する蓋体102と、回路基板120と、センサ110と、を備えている。筐体101の底面には、印刷ヘッドユニット60に装着されたときに、印刷ヘッドユニット60に対してインクを供給するためのインク供給口104が形成されている。図2に示す筐体101の前面FRの上端には、張り出し部103が形成されている。さらに、筐体101の前面FRの中央より下側(底面側)には、上下をリブ107および106により囲まれた凹部105が形成されている。凹部105には、上述した回路基板120が嵌め込まれている。センサ110は、筐体101の側壁SDに埋め込まれている。センサ110は、後述するように、圧電素子を含み、インク残量の検出に用いられる。
図3(A)は、回路基板120の表面の構成を示している。表面は、インクカートリッジ100に装着されたときに外側に露出している面である。図3(B)は、回路基板120を側面から見た図を示している。回路基板120の上端部には、ボス溝121が形成され、回路基板120の下端部には、ボス穴122が形成されている。図1に示すように、回路基板120が、筐体101の凹部105に装着される際、ボス溝121およびボス穴122には、凹部105の底面に形成されたボス108および109が嵌合する。ボス108および109の先端部は、潰されて、かしめられる。これにより回路基板120は、凹部105に固定される。
図4を参照して印刷ヘッドユニット60の構成と、印刷ヘッドユニット60にインクカートリッジ100が装着される様子を説明する。図4に示すように、印刷ヘッドユニット60は、ホルダ62と、ホルダカバー63と、接続機構66と、印刷ヘッド68と、キャリッジ回路50と、を備えている。ホルダ62は、複数のインクカートリッジ100を装着可能に構成され、印刷ヘッド68の上面に配置されている。ホルダカバー63は、装着されるインクカートリッジごとに、それぞれ開閉可能に、印刷ヘッド68の上部に取り付けられている。接続機構66は、後述するインクカートリッジ100の回路基板120に設けられた各端子と、キャリッジ回路50とを電気的に接続するための導電性の接続端子67が、回路基板120の端子ごとに設けられている。印刷ヘッド68の上面には、インクカートリッジ100から印刷ヘッド68にインクを供給するためのインク供給針64が配置されている。印刷ヘッド68は、複数のノズルと、複数の圧電素子(ピエゾ素子)と、を含み、各圧電素子に印加される電圧に応じて各ノズルからインク滴を吐出し、用紙P上にドットを形成する。キャリッジ回路50は、主制御部40と協働してインクカートリッジ100に関連する制御を行うための回路であり、以下ではサブ制御部ともいう。
ホルダカバー63を開状態として、インクカートリッジ100をホルダ62に装着し、ホルダカバー63を閉めると、インクカートリッジ100は、ホルダ62に固定される。インクカートリッジ100がホルダ62に固定された状態では、インクカートリッジ100のインク供給口104に、インク供給針64が挿入され、インクカートリッジ100に収容されているインクは、インク供給針64を介して印刷ヘッド68に供給される。以上の説明から解るように、インクカートリッジ100は、図4におけるZ軸の正方向に挿入されることにより、ホルダ62に装着される。
図3に戻って、回路基板120について、さらに説明する。図3(A)における矢印Rは、上述したインクカートリッジ100の挿入方向を示している。図3(B)に示すように、回路基板120は、裏面に記憶装置130を備え、表面に9つの端子からなる端子群を備えている。記憶装置130は、メモリセルアレイを含み、メモリセルアレイには、例えば、インクの残量やインクの色などのインクまたはインクカートリッジ100に関連する種々のデータが格納される。
回路基板120の表側の各端子は、略矩形状に形成され、挿入方向Rと略垂直な列を2列形成するように配置されている。2つの列のうち、挿入方向R側、すなわち、図3(A)における下側に位置する列を下側列と呼び、挿入方向Rの反対側、すなわち、図3(A)における上側に位置する列を上側列と呼ぶ。上側列を形成する端子と、下側列を形成する端子は、互いの端子中心が挿入方向Rに並ばないように、互い違いに配置され、いわゆる千鳥状の配置を構成している。
上側列を形成するように配列されている端子は、図3(A)中左側から、第1の短絡検出端子210、接地端子220、電源端子230、第2の短絡検出端子240である。下側列を形成するように配列されている端子は、図3(A)中左側から、第1のセンサ駆動用端子250、リセット端子260、クロック端子270、データ端子280、第2のセンサ駆動用端子290である。左右方向の中央付近の5つの端子、すなわち、接地端子220、電源端子230、リセット端子260、クロック端子270、データ端子280は、それぞれ、図示しない基板内の配線層を介して、記憶装置130に接続されている。下側列の両端に位置する2つの端子、すなわち、第1のセンサ駆動用端子250および第2のセンサ駆動用端子290は、センサ110に含まれる圧電素子の一方の電極および他方の電極にそれぞれ接続されている。第1の短絡検出端子210は、接地端子220に短絡されている。第2の短絡検出端子240は、どこにも接続されていない。
回路基板120では、記憶装置130に接続された5つの端子と、センサ110に接続された2つの端子は、互いに近接して配置されている。このため、プリンタ20側の接続機構66においても、記憶装置130に接続された5つの端子に対応する接続端子67と、センサ110に接続された2つの端子に対応する接続端子67とは、互いに近接して配置されている。なお、本実施例における記憶装置130とセンサ110は、それぞれ本発明における第1のデバイスと第2のデバイスに対応する。
回路基板120の各端子は、インクカートリッジ100がホルダ62に固定されると、ホルダ62に備えられた接続機構66の接続端子67を介して、サブ制御部(キャリッジ回路)50と電気的に接続される。
・印刷装置の電気的構成:
図5および図6は、プリンタの電気的な構成を示す説明図である。図5は、主制御部40とサブ制御部50とカートリッジ100との全体に注目して描かれている。図6は、主制御部40の内部構成とサブ制御部50の内部構成が、一つのインクカートリッジ100と共に描かれている。
なお、本実施例における主制御部40とサブ制御部50とは、それぞれ本発明における第2の制御部と第1の制御部に対応する。
サブ制御部50と各インクカートリッジ100の記憶装置130とは、互いに異なる3ビットのID番号(識別番号)が割り当てられている。このID番号は、主制御部40が制御しようとするデバイス(ここでは、サブ制御部50と記憶装置130)を指定するために使用される。搭載されるインクカートリッジ100の数が6個である場合、ID番号は3ビットの情報量となる。例えば、サブ制御部50には、ID”0,0,0”が割り当てられており、6つの記憶装置130には、それぞれID”0,0,1”〜”1,1,0”が割り当てられている。
サブ制御部50と各インクカートリッジ100との間は、複数の配線で接続されている。複数の配線は、接続機構の接続端子67、回路基板表側の端子群、端子から記憶装置とセンサへの配線で構成される。複数の配線は、第1のリセット信号線LR1、第1のデータ信号線LD1、第1のクロック信号線LC1、第1の接地線LCS、第1の短絡検出線LCOA、第2の短絡検出線LCOB、第1のセンサ駆動信号線LDSN、第2のセンサ駆動信号線LDSPを含む。
第1のリセット信号線LR1は、第1のリセット信号CRSTを伝送する導電線であり、回路基板120のリセット端子260を介して記憶装置130に電気的に接続される。第1のデータ信号線LD1は、第1のデータ信号CSDAを伝送する導電線であり、回路基板120のデータ端子280を介して記憶装置130に電気的に接続される。第1のクロック信号線LC1は、第1のクロック信号CSCKを伝送する導電線であり、回路基板120のクロック端子270を介して記憶装置130に電気的に接続される。これらの3本の配線LR1、LD1、LC1は、それぞれ、一つのサブ制御部50側の端部と、インクカートリッジ100の数に分岐したインクカートリッジ100側の端部を有する配線である。なお、本実施例におけるこれらの3本の配線LR1、LD1、LC1は、本発明における第1の配線に対応する。
第1の接地線LCSは、記憶装置130に接地電位CVSSを供給する導電線であり、回路基板120の接地端子220を介して記憶装置130に電気的に接続される。第1の接地線LCSは、一つのサブ制御部50側の端部と、インクカートリッジ100の数に分岐したインクカートリッジ100側の端部を有する配線である。接地電位CVSSは、主制御部40からサブ制御部50に供給される接地電位VSS(後述)と接続されており、GNDレベルに設定される。
第1の短絡検出線LCOAおよび第2の短絡検出線LCOBは、後述する短絡検出に用いられる導電線である。第1の短絡検出線LCOAおよび第2の短絡検出線LCOBは、それぞれインクカートリッジ100ごとに独立した複数の配線であり、一端がサブ制御部50に電気的に接続され、他端が回路基板120の第1の短絡検出端子210および第2の短絡検出端子240にそれぞれ電気的に接続される。
第1のセンサ駆動信号線LDSNおよび第2のセンサ駆動信号線LDSPは、センサ110の圧電素子に駆動電圧を印加すると共に、圧電素子の圧電効果により発生する電圧をサブ制御部50に伝送するための導電線である。第1のセンサ駆動信号線LDSNおよび第2のセンサ駆動信号線LDSPは、それぞれインクカートリッジ100ごとに独立した複数の配線であり、一端がサブ制御部50に電気的に接続され、他端が回路基板120の第1のセンサ駆動用端子250および第2のセンサ駆動用端子290にそれぞれ電気的に接続される。第1のセンサ駆動信号線LDSNは、第1のセンサ駆動用端子250を介して、センサ110の圧電素子の一方の電極に電気的に接続され、第2のセンサ駆動信号線LDSPは、第2のセンサ駆動用端子290を介して、センサ110の圧電素子の他方の電極に電気的に接続される。
主制御部40と各インクカートリッジ100との間は、第1の電源線LCVで接続されている。第1の電源線LCVは、記憶装置130に電源電位CVDDを供給する導電線であり、回路基板120の電源端子230を介して記憶装置130に接続されている。第1の電源線LCVは、一つのサブ制御部50側の端部と、インクカートリッジ100の数に分岐したインクカートリッジ100側の端部を有する配線である。記憶装置130の駆動に用いられるハイレベルの電源電位CVDDは、ローレベルの接地電位CVSS(GNDレベル)に対して、3.3V程度の電位が用いられる。もちろん、電源電位CVDDの電位レベルは、記憶装置130のプロセス世代などに応じて、異なる電位であって良く、例えば、1.5Vや2.0Vなどが用いられ得る。
主制御部40とサブ制御部50との間は、複数の配線で電気的に接続されている。複数の配線は、第2のリセット信号線LR2と、第2のデータ信号線LD2と、第2のクロック信号線LC2と、イネーブル信号線LEと、第2の電源線LVと、第2の接地線LSと、第3のセンサ駆動信号線LDSを含む。
第2のリセット信号線LR2および第2のクロック信号線LC2は、主制御部40からサブ制御部50に対して、それぞれ第2のリセット信号RSTおよび第2のクロック信号SCKを伝送するための導電線である。第2のデータ信号線LD2は、主制御部40とサブ制御部50との間で第2のデータ信号SDAを遣り取りするための導電線である。なお、本実施例におけるこれらの3本の配線LR2、LD2、LC2は、本発明における第2の配線に対応する。
イネーブル信号線LEは、主制御部40からサブ制御部50に対して、イネーブル信号ENを伝送するための導電線である。第2の電源線LVおよび第2の接地線LSは、主制御部40からサブ制御部50に対して、それぞれ、電源電位VDDおよび接地電位VSSを供給する導電線である。電源電位VDDは、上述した記憶装置130に供給される電源電位CVDDと同レベル、例えば、接地電位VSSおよびCVSS(GNDレベル)に対して、3.3V程度の電位が用いられる。もちろん、電源電位VDDの電位レベルは、サブ制御部50のロジック部分のプロセス世代などに応じて、異なる電位であって良く、例えば、1.5Vや2.0Vなどが用いられ得る。
主制御部40は、制御回路48と、駆動信号生成回路42とを、備えている。
制御回路48は、CPUおよびメモリを含み、プリンタ20全体の制御を実行する。制御回路48は、その制御機能の一部を実現する機能ブロックとして、インク残量判断部M1と、メモリアクセス部M2を備えている。インク残量判断部M1は、サブ制御部50および駆動信号生成回路42を制御してインクカートリッジ100のセンサ110を駆動し、インクカートリッジ100内のインクの残量を検出する。メモリアクセス部M2は、サブ制御部50を経由して、インクカートリッジ100の記憶装置130にアクセスする。
駆動信号生成回路42は、図示しないメモリを備えている。当該メモリには、センサを駆動するためのセンサ駆動信号DSを示すデータが格納されている。駆動信号生成回路42は、制御回路48のインク残量判断部M1からの指示に従って、メモリからデータを読み出して、任意の波形を有するセンサ駆動信号DSを生成する。センサ駆動信号DSは、電源電位VDD(本実施例では、3.3V)より高い電位を含み、例えば、本実施例では、最大36V程度の電位を含んでいる。具体的には、センサ駆動信号DSは、最大36Vの電圧を有する台形のパルス信号である。
なお、本実施例では、駆動信号生成回路42は、さらに、印刷ヘッド68に供給されるヘッド駆動信号を生成することができる。すなわち、本実施例では、制御回路48は、インク残量の判断を実行する際には、駆動信号生成回路42にセンサ駆動信号を生成させ、印刷を実行する際には、駆動信号生成回路42にヘッド駆動信号を生成させる。
サブ制御部50は、カートリッジ関連処理部52と、検出部53と、中継回路55とを備えている。
カートリッジ関連処理部52は、インクカートリッジに関連する所定の処理を行う。カートリッジ関連処理部52は、ASICなどで構成されたロジック回路や、切換スイッチを含む。ロジック回路は、電源電位VDD(本実施例では、3.3V)で駆動される回路である。切換スイッチは、駆動信号生成回路42から供給されたセンサ駆動信号DSを、インク残量を測定する対象となっている1つのインクカートリッジ100のセンサ110に対して、第1のセンサ駆動信号線LDSNまたは第2のセンサ駆動信号線LDSPのいずれかを介して供給するために用いられる。カートリッジ関連処理部52は、上述した第2のリセット信号線LR2、第2のデータ信号線LD2、第2のクロック信号線LC2を介して、制御回路48とデータの遣り取りを行うことができる。カートリッジ関連処理部52は、イネーブル信号線LEを介して、制御回路48からイネーブル信号ENを受け取る。カートリッジ関連処理部52は、駆動信号生成回路42からセンサ駆動信号DSを受け取る。カートリッジ関連処理部52は、また、中継回路55の状態を切り替える切換信号SELを中継回路55に供給する。切換信号SELは、イネーブル信号ENに応じてレベルが切り替えられる信号であり、具体的には、イネーブル信号ENの反転信号に設定される。具体的には、カートリッジ関連処理部52は、受け取ったイネーブル信号ENがHレベル(ハイレベル)であるときに、Lレベルの切換信号SELを出力し、受け取ったイネーブル信号ENがLレベル(ローレベル)であるときに、Hレベルの切換信号SELを出力する。後述するように、中継回路55は、切換信号SELがHレベル(電源電位VDDおよびCVDDレベル、例えば、3.3V)である場合と、Lレベル(接地レベル)である場合とで、異なる状態になる。カートリッジ関連処理部52の具体的な処理内容は、後述する。
検出部53は、第1の短絡検出線LCOAおよび第2の短絡検出線LCOBと接続されており、第1の短絡検出線LCOAおよびLCOB上に現れる検出信号COAおよびCOBを受け取る。第1の短絡検出線LCOAおよびLCOBは、プルアップ抵抗を介して、電源電位VDDに接続されており(図示省略)、第1の短絡検出端子210(図2)は、カートリッジの回路基板120内で上述のように接地端子220と短絡されている。このため、検出部53は、各インクカートリッジ100がホルダ62に搭載されていないと、第1の短絡検出線LCOAを介して、Hレベルの検出信号COAを受け取る。そして、検出部53は、各インクカートリッジ100がホルダ62に搭載されると、第1の短絡検出線LCOAを介して、Lレベルの検出信号COAを受け取る。なお、詳しい回路は省略するが、検出部53は、各インクカートリッジ100から受け取ったLレベルの検出信号COAを、主制御部40に送る。これにより、主制御部40は、各インクカートリッジ100がカートリッジ搭載部に搭載されているか否かを判断することができる。
図2に示すように、第1の短絡検出端子210は、最大36Vの比較的高いセンサ駆動信号DSが印加される第1のセンサ駆動用端子250と近接している。このため、第1のセンサ駆動用端子250と第1の短絡検出端子210が、導電性のインク滴や結露した水滴の付着などにより短絡すると、第1の短絡検出端子210には最大36Vの電圧が印加され得る。このような異物を介した電圧の誤印加は、第1の短絡検出端子210に接続された第1の短絡検出線LCOA上に高い電位レベルの検出信号COAとして現れる。検出部53は、検出信号COAの電位レベルが、所定のしきい値、例えば、6.0Vを超えたことを検出すると、異常検出信号ABをHレベルにする。なお、検出部53は、通常時は、異常検出信号ABをLレベルにしている。異常検出信号ABは、検出部53から中継回路55およびカートリッジ関連処理部52に供給される。第2の短絡検出端子240は、センサ駆動用端子290と近接している。よって、上述した第1の短絡検出端子の場合と同様に、第2の短絡検出端子240に電圧が誤印加された場合、検出信号COBの電位レベルが所定電位を超えれば、検出部53よりHレベルの異常検出信号ABが出力される。
図7は、中継回路55の内部構成を示す図である。中継回路55は、第1および第2バッファ回路B1、B2と、第1および第2アンド回路AN1、AN2と、アナログスイッチSWと、第1〜第4スリーステートバッファTS1〜TS4とを含んでいる。
第1バッファ回路B1の入力端子は第2のリセット信号線LR2に接続され、主制御部40の制御回路48から第2のリセット信号RSTが入力される。第1バッファ回路B1の出力は第1アンド回路AN1の第1入力端子に入力される。第1アンド回路AN1の第2入力端子には、上述したカートリッジ関連処理部52から出力される切換信号SELが入力される。第1アンド回路AN1の出力端子は、第1のリセット信号線LR1に接続される。すなわち、第1アンド回路AN1の出力信号が、インクカートリッジ100に供給される第1のリセット信号CRSTである。第1スリーステートバッファTS1の入力端子には、切換信号SELが入力される。第1スリーステートバッファTS1の出力端子は、第1のリセット信号線LR1に接続される。第1スリーステートバッファTS1の制御端子には、上述した検出部53から出力される異常検出信号ABが入力される。第1スリーステートバッファTS1の制御端子にLレベルの信号が入力されている場合には、第1スリーステートバッファTS1の出力端子は、ハイインピーダンスにされ、第1のリセット信号線LR1から切り離される。一方、第1スリーステートバッファTS1の制御端子にHレベルの信号が入力されている場合には、第1スリーステートバッファTS1の出力端子からは、入力端子と同じレベルの信号が出力される。
第2バッファ回路B2の入力端子は第2のクロック信号線LC2に接続され、主制御部40の制御回路48から第2のクロック信号SCKが入力される。第2バッファ回路B2の出力は第2アンド回路AN2の第1入力端子に入力される。第2アンド回路AN2の第2入力端子には、切換信号SELが入力される。第2アンド回路AN2の出力端子は、第1のクロック信号線LC1に接続される。すなわち、第2アンド回路AN2の出力信号が、インクカートリッジ100に供給される第1のクロック信号CSCKである。第2スリーステートバッファTS2の入力端子には、切換信号SELが入力される。第2スリーステートバッファTS2の出力端子は、第1のクロック信号線LC1に接続される。第2スリーステートバッファTS2の制御端子には、異常検出信号ABが入力される。第2スリーステートバッファTS2の動作は、上述した第1スリーステートバッファTS1と同様であり、制御端子にLレベルの信号が入力されている場合には、第2スリーステートバッファTS2の出力端子は、ハイインピーダンスにされ、第1のクロック信号線LC1から切り離される。そして、第2スリーステートバッファTS2の制御端子にHレベルの信号が入力されている場合には、第2スリーステートバッファTS2の出力端子からは、入力端子と同じレベルの信号が出力される。
第2のデータ信号線LD2と第1のデータ信号線LD1は、アナログスイッチSWで接続されている。アナログスイッチSWは、例えば、トランスミッションゲートで構成される。アナログスイッチSWは、切換信号SELにより制御される。アナログスイッチSWは、切換信号SELがHレベルにある場合には導通(接続)状態になり、切換信号SELがLレベルにある場合には非導通(切り離し)状態になる。
第3スリーステートバッファTS3の入力端子は、接地電位VSSに接続され、常にLレベルが入力される。第3スリーステートバッファTS3の出力端子は、第1のデータ信号線LD1に接続される。第3スリーステートバッファTS3の制御端子には、切換信号SELの反転信号が入力される。第3スリーステートバッファTS3の制御端子にLレベルの信号が入力されている場合には、第3スリーステートバッファTS3の出力端子からは、入力端子と同じレベルの信号、すなわち、Lレベルの信号が出力される。一方、第3スリーステートバッファTS3の制御端子にHレベルの信号が入力されている場合には、第3スリーステートバッファTS3の出力端子は、ハイインピーダンスにされ、第1のデータ信号線LD1から切り離される。
第4スリーステートバッファTS4の入力端子には、切換信号SELが入力される。第4スリーステートバッファTS4の出力端子は、第1のデータ信号線LD1に接続される。第4スリーステートバッファTS4の制御端子には、異常検出信号ABが入力される。第4スリーステートバッファTS4の動作は、上述した第1および第2スリーステートバッファTS1、TS2と同様であり、制御端子にLレベルの信号が入力されている場合には、第4スリーステートバッファTS4の出力端子は、ハイインピーダンスにされ、第1のデータ信号線LD1から切り離される。そして、第4スリーステートバッファTS4の制御端子にHレベルの信号が入力されている場合には、第4スリーステートバッファTS4の出力端子からは、入力端子と同じレベルの信号が出力される。
・インク残量の判断:
本実施例では、主制御部40とサブ制御部50のカートリッジ関連処理部52とは、協働してインクカートリッジ100内のインク残量を判断する。以下にその処理(インク残量判断処理)を説明する。
図8は、インク残量判断処理を説明するためのタイミングチャートである。図8では、図5〜図7に示される8つの信号、すなわち、イネーブル信号EN、第2のリセット信号RST、第2のクロック信号SCK、第2のデータ信号SDA、電源電位CVDD、第1のリセット信号CRST、第1のクロック信号CSCK、第1のデータ信号CSDAが示されている。
図9は、インク残量判断処理時に用いられるデータ列の内容を概念的に示す図である。図示するように、インク残量判断処理時用いられるデータ列は、20ビットのデータから成る。インク残量判断時に、第2のデータ信号線LD2上に現れる第2のデータ信号SDAは、これらのデータ列を複数含むデータ列群を表す。
図9(A)は、データ列群のうち、第2のデータ信号線LD2に1回目に現れるデータ列を示している。図示するように、データ列は、ID部(識別部)と、W/R部(切替コマンド部)と、内部アドレス部と、コマンド/データ部と、を含んでいる。ID部とW/R部と内部アドレス部とは、主制御部40から出力されるデータ要素であり、コマンド/データ部は、主制御部40またはサブ制御部50から出力されるデータ要素である。
ID部は、3ビットのIDデータ(識別データ)ID2〜ID0で構成されており、当該データ列群の宛先となるデバイスのID番号を示す。W/R部は、1ビットの切替コマンドで構成されており、当該データ列群の宛先となるデバイスの入出力回路の入出力状態、すなわち、コマンド/データ部を構成するコマンド/データの伝送方向を切り替えるために利用される。例えば、主制御部40がサブ制御部50のカートリッジ関連処理部52にコマンド/データを供給する場合には、W/R部は「W」すなわち1(Hレベル)に設定され、カートリッジ関連処理部52内の入出力回路は入力可能な状態に設定される。一方、主制御部40がカートリッジ関連処理部52からデータを受け取る場合には、W/R部は「R」すなわち0(Lレベル)に設定され、カートリッジ関連処理部52内の入出力回路は出力可能な状態に設定される。内部アドレス部は、8ビットのアドレスで構成されており、例えば、カートリッジ関連処理部52内部のレジスタ回路に含まれるレジスタ群のアドレスを示す。ただし、本実施例では、8ビットのうちの3ビットのみが利用されている。他の5ビットは、任意のレベルを有するデータ(ダミーデータ)であればよい。コマンド/データ部は、8ビットのコマンド/データで構成されている。W/R部が「W」(1)である場合には、コマンド/データ部にはカートリッジ関連処理部52のレジスタ回路に格納されるべきコマンド/データが含まれ、W/R部が「R」(0)である場合には、コマンド/データ部にはカートリッジ関連処理部52のレジスタ回路から読み出されたデータが含まれる。
図9(B)は、データ列群のうち、第2のデータ信号線LD2に2回目以降に現れるデータ列を示している。図9(A),(B)を比較して分かるように、ID部が異なっている。具体的には、図9(A)に示す1回目のデータ列のID部には、有意なIDデータが含まれているが、図9(B)に示す2回目以降のデータ列のID部には、ダミーデータが含まれている。これは、2回目以降のデータ列は、1回目のデータ列と同じデバイス間で遣り取りされるためである。もちろん、2回目以降のデータ列のID部に、1回目のデータ列のID部と同じIDデータが含まれていてもよい。
主制御部40のインク残量判断部M1は、インク残量判断処理を開始すると、イネーブル信号線LEに現れるイネーブル信号ENをLレベルからHレベルに変更する。インク残量判断部M1は、続いて、第2のデータ信号線LD2に現れる第2のリセット信号RSTを解除する。すなわち、インク残量判断部M1は、第2のリセット信号RSTをLレベルからHレベルに変更する。
インク残量判断部M1は、第2のリセット信号RSTをHレベルに変更した後、第2のクロック信号線LC2上に第2のクロック信号SCKを出力すると共に、第2のデータ信号線LD2上に第2のデータ信号SDAを出力する。なお、第2のクロック信号SCKと第2のデータ信号SDAとは同期している。図8では、時刻taまでに、第1のデータ列群DG1が第2のデータ信号線LD2上に第2のデータ信号SDAとして出力される。
第1のデータ列群DG1に含まれる1回目のデータ列のID部には、上述のとおりサブ制御部50のカートリッジ関連処理部52を第1のデータ列群DG1の宛先として選択するためのIDデータID2〜ID0(具体的には、サブ制御部を指定するIDデータ”0,0,0”)が含まれている。第2のデータ信号線LD2に接続されているカートリッジ関連処理部52(図6)は、与えられたIDデータID2〜ID0が自己のID番号(サブ制御部のID番号)と一致するか否かを判断し、ここでは一致すると判断される。また、各データ列のW/R部には、「W」(1)が設定されている。このため、カートリッジ関連処理部52は、各データ列の内部アドレス部によって指定されるレジスタ群に、各データ列のコマンド/データ部に含まれるコマンドを格納する。なお、コマンド/データ部には、例えば、インク残量の判断のための周波数測定(後述)を要求するコマンドや、当該周波数測定の対象となるインクカートリッジ100を特定するデータなどが含まれる。
第1のデータ列群DG1の受け取りを終えたタイミングで、具体的には、図8における時刻taにおいて、カートリッジ関連処理部52は、周波数の測定処理を開始する。カートリッジ関連処理部52は、第1のデータ列群DG1に含まれていたコマンド/データ部のデータに従って、周波数測定の対象のインクカートリッジ100に接続されている第1のセンサ駆動信号線LDSNおよび第2のセンサ駆動信号線LDSPのいずれかと、第3のセンサ駆動信号線LDSとを接続する。この接続が完了したタイミングで、インク残量判断部M1は、駆動信号生成回路42を制御して、センサ駆動信号DSを第3のセンサ駆動信号線LDS上に発生させる。この結果、周波数測定の対象のインクカートリッジ100のセンサ110の圧電素子にセンサ駆動信号DSが印加される。
センサ110の圧電素子にセンサ駆動信号DSが印加されると、当該圧電素子には歪み(伸縮)が生じる。センサ駆動信号DS(台形パルス)の印加が終了したタイミングで、カートリッジ関連処理部52は、第3のセンサ駆動信号線LDSを、第3のセンサ駆動信号線LDSが接続されている第1のセンサ駆動信号線LDSNまたは第2のセンサ駆動信号線LDSPから、切り離す。そうすると、圧電素子はインク残量に応じて振動(伸縮)し、圧電素子は振動に応じた電圧(応答信号RS)を第1のセンサ駆動信号線LDSNまたは第2のセンサ駆動信号線LDSP上に出力する。カートリッジ関連処理部52は、応答信号RSの周波数を測定する。
カートリッジ関連処理部52が応答信号RSの周波数の測定を終えたタイミングで、具体的には、時刻taから所定期間Dcが経過した時刻tbにおいて、インク残量判断部M1は、再度、第2のクロック信号SCKを第2のクロック信号線LC2上に出力する。さらに、インク残量判断部M1は、同時に、第2のデータ信号線LD2を介して、カートリッジ関連処理部52との間で、第2のデータ信号SDAを遣り取りする。図8では、時刻tb以降に、第2のデータ列群DG2が主制御部40とカートリッジ関連処理部52との間で遣り取りされている。
第2のデータ列群DG2には複数のデータ列が含まれているが、第2のデータ列群DG2には2回目以降のデータ列のみが含まれているため、各データ列のID部には、ダミーデータが含まれている。また、各データ列のW/R部には、「R」(0)が設定されている。このため、カートリッジ関連処理部52は、各データ列の内部アドレス部によって指定されるレジスタ群から、データを読み出し、読み出されたデータを含むコマンド/データ部を主制御部40に供給する。なお、コマンド/データ部には、例えば、周波数の測定結果(データ)が含まれる。
インク残量判断部M1は、第2のデータ列群DG2をカートリッジ関連処理部52と遣り取りした後、第2のクロック信号SCKの出力を停止し、第2のリセット信号RSTをHレベルからLレベルに変更する。インク残量判断部M1は、さらに、イネーブル信号ENをHレベルからLレベルに変更する。
インク残量判断部M1は、カートリッジ関連処理部52から受け取った周波数の測定結果に基づいて、処理対象のインクカートリッジ100について、インク残量を判断する。例えば、インク残量が所定量以上の場合には、圧電素子は、第1の固有振動数H1(例えば約30KHz)で振動し、インク残量が所定量未満の場合には、圧電素子は、第2の固有振動数H2(例えば約110KHz)で振動する。この場合、インク残量判断部M1は、受け取った周波数の測定結果が、第1の固有振動数H1とほぼ等しい場合には、インク残量が所定量以上であると判断し、第2の固有振動数H2とほぼ等しい場合には、インク残量が所定量未満であると判断する。
以上説明したインク残量判断処理時において、主制御部40は、第1の電源線LCV上には、3.3Vの電源を出力せず、第1の電源線LCV上の電位CVDDは、Lレベルにされる(図8)。これにより、プリンタ20の消費電力が低減される。
ここで、インク残量判断処理時において、イネーブル信号ENは、Hレベルにされるため、上述したようにカートリッジ関連処理部52は、Lレベルの切換信号SELを出力する。この結果、インク残量判断処理時において、図7に示すように、中継回路55の内部では、第1アンド回路AN1の出力がLレベルになることが解る。同様に、インク残量判断処理時において、中継回路55の内部では、第2アンド回路AN2の出力がLレベルになることが解る。さらに、インク残量判断処理時において、中継回路55の内部では、アナログスイッチSWがOFF状態にされ、第3スリーステートバッファTS3の出力端子からは、Lレベルが出力されることが解る。
したがって、インク残量判断処理時において、サブ制御部50と、インクカートリッジ100の各記憶装置130との間を接続する3本の配線、すなわち、第1のリセット信号CRST、第1のクロック信号CSCK、第1のデータ信号CSDAの電位は、それぞれ、Lレベル(接地レベル)にされる。つまり、インク残量判断処理時において、第1のリセット信号線LR1、第1のクロック信号線LC1、第1のデータ信号線LD1は、接地電位VSSに接続される。
以上の説明から解るように、本実施例における第1および第2アンド回路AN1、AN2と、第3スリーステートバッファTS3は、本発明における第1のドライバに対応する。
・誤印加電圧検出時
ところで、インク残量判断処理時には、36Vの電圧を含むセンサ駆動信号DSが第1のセンサ駆動信号線LDSNまたは第2のセンサ駆動信号線LDSP上に現れるため、上述したように検出部53により、電圧の誤印加が検出され、検出部53からHレベルの異常検出信号ABが出力される場合がある。
インク残量判断処理時に、電圧の誤印加が検出され、異常検出信号ABがLレベルからHレベルに変更されると、図7に示すように、3つのスリーステートバッファ、すなわち、第1スリーステートバッファTS1と第2スリーステートバッファTS2と第4スリーステートバッファTS4の各出力端子は、ハイインピーダンス状態からLレベルに変更される。そうすると、第1スリーステートバッファTS1は、第1のリセット信号線LR1をLレベル(接地レベル)にする電流源として機能する。同様に、第2スリーステートバッファTS2は、第1のクロック信号線LC1の電位をLレベルにする電流源として機能する。そして、第3スリーステートバッファTS3は、第1のデータ信号線LD1の電位をLレベルにする電流源として機能する。
以上の説明から解るように、本実施例における第1および第2スリーステートバッファTS1、TS2と、第4スリーステートバッファTS4は、本発明における第2のドライバに対応する。
・記憶装置へのアクセス:
本実施例では、主制御部40のメモリアクセス部M2は、サブ制御部50の中継回路55を介して、各インクカートリッジ100の記憶装置130にアクセスする。以下にその処理(記憶装置アクセス処理)を説明する。
図10は、記憶装置アクセス処理を説明するためのタイミングチャートである。図10では、図8と同様の8つの信号が示されている。図11は、記憶装置アクセス処理時に用いられるデータ列の内容を概念的に示す図である。図示するように、インク残量判断処理時に用いられるデータ列は、ID部(識別部)と、W/R部(切替コマンド部)と、データ部と、を含む。ID部とW/R部とは、主制御部40のメモリアクセス部M2から出力されるデータ要素であり、データ部は、メモリアクセス部M2または記憶装置130から出力されるデータ要素である。
ID部は、3ビットのIDデータID2〜ID0で構成されており、メモリアクセス部M2によって制御されるデバイスのID番号(具体的には、記憶装置130のID番号”0,0,1”〜”1,1,0”)を示す。W/R部は、1ビットの切替コマンドで構成されており、記憶装置130内の入出力回路の入出力状態、すなわち、データ部を構成するデータの伝送方向を切り替えるために利用される。メモリアクセス部M2が記憶装置130にデータを供給する場合には、W/R部は「W」すなわち1(Hレベル)に設定され、記憶装置130内の入出力回路は入力可能な状態に設定される。一方、メモリアクセス部M2が記憶装置130からデータを受け取る場合には、W/R部は「R」すなわち0(Lレベル)に設定され、記憶装置130内の入出力回路は出力可能な状態に設定される。データ部は、1または複数のビットのデータで構成されている。W/R部が「W」(1)である場合には、データ部には記憶装置130内のメモリセルアレイに書き込むべきデータが含まれ、W/R部が「R」(0)である場合には、データ部には記憶装置130内のメモリセルアレイから読み出されたデータが含まれる。
なお、本実施例では、メモリセルアレイとして、メモリセル毎にシーケンシャルにアクセスされる不揮発性メモリ(例えばEEPROM)が利用されている。記憶装置130は、W/R部が「W」(1)である場合には、第1のクロック信号CSCKに従ってメモリセルアレイ内の1つのメモリセルを順次選択し、選択されたメモリセル内に1ビットのデータを順次書き込む。また、記憶装置130は、W/R部が「R」(0)である場合には、第1のクロック信号CSCKに従ってメモリセルアレイ内の1つのメモリセルを順次選択し、選択されたメモリセルから1ビットのデータを順次読み出す。
主制御部40のメモリアクセス部M2は、記憶装置アクセス処理を開始すると、第1の電源線LCVの電源電位CVDDをHレベルにする。すなわち、各インクカートリッジ100の記憶装置130に電源(本実施例では、3.3V)を供給する。メモリアクセス部M2は、続いて、第2のデータ信号線LD2に現れる第2のリセット信号RSTを解除する。すなわち、インク残量判断部M1は、第2のリセット信号RSTをLレベルからHレベルに変更する。
メモリアクセス部M2は、第2のリセット信号RSTをHレベルに変更した後、第2のクロック信号線LC2上に第2のクロック信号SCKを出力すると共に、第2のデータ信号線LD2上に、図11に示すデータ列を表す第2のデータ信号SDAを出力する。
ここで、記憶装置アクセス処理の間、イネーブル信号ENは常にLレベルのままに維持される。このため、上述したようにカートリッジ関連処理部52は、Hレベルの切換信号SELを出力する。この結果、記憶装置アクセス時において、図7に示すように、中継回路55の内部では、第1アンド回路AN1の出力端子から、第2のリセット信号線LR2のレベルと、同じレベルの信号が出力される。この結果、第1アンド回路AN1の出力端子に接続された第1のリセット信号線LR1上には、第2のリセット信号線LR2上に現れる信号と同じ信号が現れる。したがって、記憶装置130に供給される第1のリセット信号CRSTは、図10に示すように、第2のリセット信号RSTと同じ信号となる。同様に、記憶装置アクセス時において、中継回路55の内部では、第2アンド回路AN2の出力端子から、第2のクロック信号線LC2のレベルと、同じレベルの信号が出力される。したがって、記憶装置130に供給される第1のクロック信号CSCKは、図10に示すように、第2のクロック信号SCKと同じ信号となる。また、記憶装置アクセス時において、中継回路55の内部では、アナログスイッチSWがON状態にされ、第2のデータ信号線LD2と第1のデータ信号線LD1とが電気的に接続される。また、第4スリーステートバッファTS4の出力端子はハイインピーダンス状態になる。したがって、記憶装置130に供給される第1のデータ信号CSDAは、図10に示すように、第2のデータ信号SDAと同じ信号となる。
また、記憶装置アクセス時において、異常検出信号ABは、常にLレベルであるため、第1スリーステートバッファTS1、第2スリーステートバッファTS2、第4スリーステートバッファTS4は、出力端子がハイインピーダンス状態になり、それぞれ、第1のリセット信号線LR1、第1のクロック信号線LC1、第1のデータ信号線LD1から切り離される。
以上の説明からわかるように、記憶装置アクセス時においては、メモリアクセス部M2が出力した第2のリセット信号RST、第2のクロック信号SCK、第2のデータ信号SDAと実質的に同じ信号が、第1のリセット信号CRST、第1のクロック信号CSCK、第1のデータ信号CSDAとして、記憶装置130において受信される。
図11に示すデータ列は、第1のデータ信号CSDAとして、各記憶装置130によって受信される。当該データ列のID部には、1つの記憶装置130aを制御対象として選択するためのIDデータID2〜ID0(例えば”0,0,1”)が含まれている。各記憶装置130は、与えられたIDデータID2〜ID0が自己のID番号と一致するか否かを判断する。制御対象として選択された記憶装置(対象記憶装置)130aは、受信したデータ列に従って処理を実行する。具体的には、W/R部が「W」(1)である場合には、対象記憶装置130aは、主制御部40から受け取ったデータ列に含まれるデータ部の内容をメモリセルアレイ内に格納する。また、W/R部が「R」(0)である場合には、対象記憶装置130aは、メモリセルアレイからデータを読み出し、該データを含むデータ部を第1のデータ信号線LD1上に出力する。出力されたデータ部は、第1のデータ信号線LD1、アナログスイッチSW、第2のデータ信号線LD2を介して、主制御部40のメモリアクセス部M2に受信される。なお、制御対象として選択されなかった他の記憶装置は、スタンバイ状態に移行する。
このようにメモリアクセス部M2と対象記憶装置130aとの間で、図11に示すデータ列の遣り取りが行われた後、メモリアクセス部M2は、第2のクロック信号SCKの出力を停止し、第2のリセット信号RSTをHレベルからLレベルに変更する。メモリアクセス部M2は、さらに、第1の電源線LCV上に出力している電源電位CVDDをHレベルからLレベルに変更して、処理を終了する。
以上説明した本実施例によれば、主制御部40から記憶装置130にアクセスするための配線が、サブ制御部50の中継回路55によって、第2の配線群(第2のリセット信号線LR2と、第2のクロック信号線LC2、第2のデータ信号線LD2)と第1の配線群(第1のリセット信号線LR1、第1のクロック信号線LC1、第1のデータ信号線LD1)とに分離されている。このため、記憶装置130に直接に接続される第1の配線群に、誤った電圧が加えられた場合に、当該誤印加電圧が主制御部40やサブ制御部50のカートリッジ関連処理部52に悪影響を与えることを抑制することができる。誤印加電圧による悪影響には、主制御部40やカートリッジ関連処理部52に損傷を与えることや、主制御部40とカートリッジ関連処理部52との通信を不安定にすることなどが含まれる。
誤印加電圧には、例えば、センサ駆動信号DSのクロストークノイズ、センサ駆動信号DSがインク滴や結露水などを介して記憶装置の端子に印加されたもの、記憶装置130の誤動作による電圧などを含む。特に、センサ駆動信号DSは、主制御部40やサブ制御部50の駆動電圧(本実施例では、3.3V)よりはるかに高い電圧(本実施例では最大36V)を含むため、センサ駆動信号DSに起因する誤印加電圧は、悪影響の程度が大きくなり得る。本実施例では、センサ駆動信号DSが生成されるインク残量判断時には、上述のとおり、中継回路55にLレベルの切換信号SELが入力されることにより、第1の配線群と第2の配線群とが電気的に分離される。そして、主制御部40やカートリッジ関連処理部52は、第2の配線群に接続されている。この結果、センサ駆動信号DSに起因する誤印加電圧が第1の配線群に印加されても、主制御部40やカートリッジ関連処理部52に及ぶ悪影響を抑制できる。
例えば、一般的なバス構成では、共通の配線(バス)に、主制御部40、カートリッジ関連処理部52、記憶装置130などのデバイスが全て接続される。このような構成では、記憶装置130近傍において、バスに加えられた誤印加電圧が、主制御部40やカートリッジ関連処理部52に悪影響を及ぼすおそれが大きくなってしまう。本実施例では、このような悪影響を抑制できる。
さらに、本実施例では、インク残量判断処理時において、第1の配線群は、安定電位である接地電位(Lレベル)に接続される。このため、インク残量判断処理時に、第1の配線群に誤印加電圧が加えられた場合に、主制御部40、カートリッジ関連処理部52及び記憶装置130に及ぶ悪影響をさらに抑制できる。
さらに、本実施例では、インク残量判断処理時において、第1の短絡検出端子210もしくは第2の短絡検出端子240に所定レベル以上の誤印加電圧が印加され、検出部53により異常が検出された場合には、スリーステートバッファTS1、TS2、TS4により、第1の配線群を接地電位(Lレベル)にする。すなわち、検出部53によって誤印加電圧が検出された場合には、第1の配線群を接地電位(Lレベル)にする能力が増強される。この結果、インク残量判断処理時に、第1の配線群に誤印加電圧が加えられた場合に、その悪影響をさらに抑制できる。
B.変形例:
・第1変形例:
上記実施例では、サブ制御部50(カートリッジ関連処理部52)にID番号が割り当てられているが、サブ制御部には、ID番号が割り当てられていなくてもよい。具体的には、上記実施例では、サブ制御部50を第2のデータ信号SDAの宛先とする場合には、イネーブル信号ENをHレベルに設定している。このため、上記実施例では、サブ制御部50のカートリッジ関連処理部52は、イネーブル信号ENがHレベルになっている状態で、第2のデータ信号線LD2上に現れた第2のデータ信号SDAを、自身(カートリッジ関連処理部52)が宛先に指定されたデータであると認識できる。このため、サブ制御部のID番号を省略しても、正しく動作可能である。
・第2変形例:
上記実施例では、サブ制御部50のカートリッジ関連処理部52が行う処理として、応答信号の周波数を測定する処理について説明したが、他の処理も実行可能である。例えば、主制御部は、カートリッジ関連処理部に、カートリッジ出力信号COのレベルを検出させ、カートリッジ関連処理部内部のレジスタ回路に該レベルを格納させることができる。そして、主制御部は、カートリッジ関連処理部から、レジスタ回路に格納されたカートリッジ出力信号のレベルを読み出し、各カートリッジがホルダに搭載されているか否かを判断することができる。一般的に言えば、カートリッジ関連処理部は、インクカートリッジに関連する所定の処理を実行すればよい。
・第3変形例:
上記実施例では、第1の配線群を介して接続されるインクカートリッジ100のデバイスは記憶装置130であるが、記憶装置130に代えて他のデバイスを採用しても良い。例えば、インクカートリッジ100に搭載されるデバイスは、CPUやASICなどのプロセッサであっても良いし、より簡易なICであっても良い。
・第4実施例:
上記実施例では、インク残量判断処理時に、第1の配線群を接地レベルに接続しているが、接続先は接地レベルに限らず、安定した電位であればよい。
・第5変形例:
上記実施例では、カートリッジには、インクが収容されているが、これに代えて、トナーが収容されていてもよい。一般には、印刷装置は、印刷材を収容する容器を利用すればよい。
・第6変形例:
上記実施例は、インクジェット式の印刷装置が採用されているが、インク以外の他の液体を噴射したり吐出したりする液体噴射装置を採用しても良い。ここでいう液体は、溶媒に機能材料の粒子が分散されている液状体、ジェル状のような流状体を含む。例えば、液晶ディスプレイ、EL(エレクトロルミネッセンス)ディスプレイ、面発光ディスプレイ、カラーフィルタの製造などに用いられる電極材や色材などの材料を分散または溶解のかたちで含む液体を噴射する液体噴射装置、バイオチップ製造に用いられる生体有機物を噴射する液体噴射装置、精密ピペットとして用いられ試料となる液体を噴射する液体噴射装置であってもよい。さらに、時計やカメラ等の精密機械にピンポイントで潤滑油を噴射する液体噴射装置、光通信素子等に用いられる微小半球レンズ(光学レンズ)などを形成するために紫外線硬化樹脂等の透明樹脂液を基板上に噴射する液体噴射装置、基板などをエッチングするために酸又はアルカリ等のエッチング液を噴射する液体噴射装置を採用しても良い。そして、これらのうちいずれか一種の噴射装置に本発明を適用することができる。