JP5140635B2 - 薄膜素子の製造方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims description 127
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000000034 method Methods 0.000 claims description 78
- 239000000758 substrate Substances 0.000 claims description 74
- 239000010408 film Substances 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 20
- 238000001312 dry etching Methods 0.000 claims description 10
- 238000000926 separation method Methods 0.000 claims description 8
- 239000004205 dimethyl polysiloxane Substances 0.000 claims description 6
- 229920000435 poly(dimethylsiloxane) Polymers 0.000 claims description 6
- 238000005411 Van der Waals force Methods 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- -1 polydimethylsiloxane Polymers 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 229920000642 polymer Polymers 0.000 claims description 3
- 229920002379 silicone rubber Polymers 0.000 claims description 3
- 230000001678 irradiating effect Effects 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910010272 inorganic material Inorganic materials 0.000 description 3
- 239000011147 inorganic material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 239000000395 magnesium oxide Substances 0.000 description 2
- CPLXHLVBOLITMK-UHFFFAOYSA-N magnesium oxide Inorganic materials [Mg]=O CPLXHLVBOLITMK-UHFFFAOYSA-N 0.000 description 2
- AXZKOIWUVFPNLO-UHFFFAOYSA-N magnesium;oxygen(2-) Chemical compound [O-2].[Mg+2] AXZKOIWUVFPNLO-UHFFFAOYSA-N 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000005350 fused silica glass Substances 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000004945 silicone rubber Substances 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
- H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
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- General Physics & Mathematics (AREA)
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Description
本発明は薄膜素子の製造方法に関するもので、特にフレキシブル素子の製造技術として活用可能な薄膜転写工程を利用する薄膜素子の製造方法に関する。
一般的に、薄膜転写技術は薄膜トランジスタ（ＴＦＴ）と電子素子及び有機 ＥＬ素子のような光学素子等の薄膜素子において広く活用されている。
薄膜転写技術とは、予備基板上に必要な薄膜を形成した後に、永久基板上に転写して所望の薄膜素子を製造する技術を言う。このような薄膜転写技術は、成膜に使用される基板の条件と薄膜素子に使用される基板の条件が異なる場合に非常に有用に使用されることができる。
例えば、半導体の成膜技術のような比較的高温の工程が要求されるが、素子に使用される基板が低い耐熱性を有する又は軟化点及び融点が低い場合、薄膜転写技術は非常に有益に活用されることができる。特に、フレキシブル薄膜素子の場合にも活用の有益性が非常に高い。
従来では、フレキシブル素子の場合柔軟性が要求されるため、主に高分子等のような有機物基板を使用し、その上面に機能部を構成する薄膜を有機薄膜として採用してきたが、有機薄膜として具現された機能部では高性能を保障するのが難しいため、ポリシリコン（Ｐｏｌｙ−Ｓｉ）もしくは酸化物薄膜のような無機物でフレキシブル素子の機能部を構成する必要がある。この場合に、高温の半導体成膜技術が有機物であるフレキシブル基板に直接作用されるのが難しいため、他の予備基板上に半導体のような無機物で形成された薄膜を転写する薄膜転写技術が使用される。
しかし、このような薄膜転写技術は、予備基板と分離される面が永久基板上に転写された薄膜の上面に提供され、このような上面に犠牲層の残留物が存在するため、薄膜素子に及ぼす不利益な影響を防ぐために犠牲層の残留物の除去工程がさらに要求される。
一方、犠牲層を除去する過程において、レーザー照射又はウェットエッチング工程が利用されるが、レーザー照射による場合には、レーザー出力によりかえって薄膜素子の損傷の可能性が大きいという問題がある。
また、ウェットエッチング工程を利用する場合には、薄膜素子の構造物が基板上に粘着される問題が発生するだけでなく、選択性が低い場合には薄膜素子領域を保護するために別途のフォトレジスト工程が要求されるという煩わしさがある。
本発明は、上記の従来技術の問題を解決するためのもので、その目的は全体的な工程を簡素化し転写過程において薄膜素子の特性の変化を最小化することができる薄膜素子の製造方法を提供する。
上記の技術的課題を達成すべく、本発明は、第１基板上に犠牲層を形成する段階と、上記犠牲層上に薄膜積層体を形成する段階と、上記犠牲層を露出させる分離溝を形成し、上記薄膜積層体を少なくともひとつの薄膜素子に分割する段階と、ドライエッチング工程を利用して上記犠牲層を部分的に除去する段階−ここで、残留した犠牲層領域は上記少なくともひとつの薄膜素子を上記第１基板上に維持させる−と、上記少なくともひとつの薄膜素子上に支持構造物を加圧し、ファンデルワールス力により前記薄膜素子の表面と前記支持構造物の表面とを仮付けする段階と、上記支持構造物に接合された少なくともひとつの薄膜素子を上記第１基板から分離させる段階−ここで、上記残留した犠牲層領域は除去される−と、上記支持構造物に接合された少なくともひとつの薄膜素子を第２基板上に接合させる段階と、上記少なくともひとつの薄膜素子から上記支持構造物を分離する段階と、を含む薄膜素子の製造方法を提供する。
好ましく、上記犠牲層は非晶質シリコンであることができる。この場合に、ドライエッチング工程は、ＸｅＦ ２ ガスをエッチャントとして利用して行われるのが好ましい。
上記犠牲層を形成する段階の前に、上記第１基板の上面に上記第１基板を保護するための絶縁膜を形成する段階をさらに含むことができる。上記薄膜積層体を形成する段階の前に、上記犠牲層上に上記薄膜素子を支持するための絶縁膜を形成する段階をさらに含むことができる。ここで、上記絶縁膜は酸化膜又は 窒化膜であることができる。
好ましく、上記支持構造物はポリジメチルシロキサン（ＰＤＭＳ）系又はシリコンラバー系ポリマーであることができる。
必要に応じて、上記第１基板から分離させる段階は、上記残留した犠牲層領域が分解されるようにレーザを照射する段階であることができる。これと異なり、上記第１基板から分離させる段階は、上記残留した犠牲層領域が切断され、上記薄膜素子が上記第１基板から分離されるように物理的な力を印加する段階であることができる。
好ましく、上記薄膜素子を上記第２基板上に接合させる段階は、接合物質層を利用して上記第２基板上に上記薄膜素子を接合させる段階を含むことができる。
好ましい実施形態において、上記第２基板はフレキシブル基板であることができる。上記薄膜素子は薄膜トランジスタ、太陽電池及びバイオセンサのうち いずれかひとつであることができる。
本発明によると、薄膜又は薄膜パターンが永久基板に接合される面を剥離された面として提供することによって犠牲層の残留物を除去する工程を省略することができ、残留物による問題を解決することができる。
また、配線及び半導体工程を通して薄膜素子を製造した後、犠牲層を除去して所望の基板（例、フレキシブル基板）に転写させる過程において、薄膜構造物と基板の粘着問題及びレーザー照射による全体的な素子特性の変化を最小化することができる。
加えて、支持構造物を利用した接合面の変更過程が別途の接合層を利用せず、ファンデルワールス（Ｖａｎ ｄｅｒ Ｗａｌｌｓ）力のような物質界面の作用で容易に実現されることができるため、全体的な工程を単純化させることができる。
以下、添付の図面を参照して本発明の具体的な実施形態を説明する。
図１（ａ）から図１（ｃ）は、本発明の一実施形態による薄膜素子の製造方法のうち被転写体の形成過程を説明するための工程断面図である。
図１（ａ）に図示されたように、第１基板１１を備える。本工程のような上記第１基板１１の上面に、後続犠牲層の除去工程において上記第１基板１１を保護するための絶縁膜１２をさらに形成することができる。上記絶縁膜１２はＳｉＯ２のような酸化膜又はＳｉＮｘのような窒化膜であることができる。
上記第１基板１１は特定の機能の素子を形成するための薄膜を形成するのに適した基板であることができる。例えば、所望の薄膜が半導体又は金属である場合、これを成長するために一般的に高温の成膜工程が要求されるため、耐熱性を有し、かつ所望の成長面条件を満足させることができる物質から成る。
例えば、薄膜素子の分離工程においてレーザーリフトオフ工程が利用される場合、上記第１基板１１の物質の選択にさらに要求される。即ち、上記第１基板１１はレーザーが透過されることができるように、上記レーザービームの波長に該当するエネルギーより大きいバンドギャップを有する物質からなることができる。このような第１基板１１としては好ましく透明基板を使用することができ、これに限定されないが、サファイア（ｓａｐｐｈｉｒｅ）、石英（ｑｕａｒｔｚ）、ガラス（ｇｌａｓｓ）、酸化マグネシウム（ＭｇＯ）、ランタンアルミネート（ＬａＡｌＯ３）、溶融シリカ、ジルコニアのうち選択されたひとつの基板であることができる。
続いて、図１（ｂ）に図示されたように、上記絶縁膜１２が形成された第１基板１１上に犠牲層１３を形成する。
本発明に採用された犠牲層１３は、ドライエッチング工程により薄膜素子の構成物質と高い選択性を有し、エッチングされることができる物質であれば有用に使用されることができる。好ましい犠牲層１３としては非晶質シリコン（α−Ｓｉ）が使用されることができる。非晶質シリコンは通常の半導体物質と電極物質と選択性が高いＸｅＦ２ガスにより容易にエッチングされることができる。
さらに、必要に応じて上記犠牲層１３はレーザにより分解可能な物質であることができる。これは後続工程において一部残留領域をレーザで除去する必要がある場合に該当する。
次に、図１（ｃ）に図示されたように、上記犠牲層１３上に少なくともひとつの薄膜素子１５を形成することができる。
上記薄膜素子１５は、半導体又はポリシリコンのような無機物であるか、金属であることができ、上記薄膜素子を構成する各層１５ａ、１５ｂ、１５ｃの形成工程としてはスパッタリング、蒸発法、ＣＶＤのような公知の成膜技術が活用され、素子領域を形成するためにリソグラフィーを利用した選択的エッチング工程が使用されることができる。特に、本工程で図示されたように、素子領域を分割するための分離溝の形成工程において、犠牲層１３がドライエッチングされることができるように犠牲層を部分的に露出させる。
このような工程を通して、本実施形態による薄膜素子の製造方法に要求される被転写体である薄膜素子を備えることができる。本発明に採用される薄膜素子１５は薄膜トランジスタ（ＴＦＴ）、太陽電池及びバイオセンサのうちいずれかひとつであることができる。図２（ａ）から図２（ｄ）は図１（ｃ）に図示された薄膜素子の形成過程の一例を説明するための工程断面図である。
先ず、図２（ａ）に図示されたように、上記犠牲層１３上に下部電極１５ａ、圧電層１５ｂ、上部電極１５ｃが順次に形成された薄膜積層体１５'を提供し、その上に第１フォトレジストＰ１を形成する。
上記下部電極１５ａはＴｉ／ＰＴ層をスパッタを利用して蒸着することができ、圧電層１５ｂはゾルゲル法でコーティングして形成することができる。続いて上記上部電極１５ｃはＰｔをスパッタを利用して蒸着する。次に、上部電極１５ｃと圧電層１５ｂが除去される領域が露出されるように上記第１フォトレジストパターンＰ１を形成する。
本実施形態においては図示されていないが、必要に応じて下部電極１５ａを形成するための素子を形成するための絶縁膜（未図示）を形成することができる。
続いて、図２（ｂ）に図示されたように、第１フォトレジストパターンＰ１を利用して上部電極１５ｃ及び圧電層１５ｂを選択的に除去する。このような除去工程は下部電極１５ａ物質に対する低いエッチング率を有するエッチャントガスを利用したドライエッチング工程で行われることができる。
次に、図２（ｃ）に図示されたように、下部電極１５ａが除去される領域ｅ１が露出されるように第２フォトレジストＰ２を形成し、続いて下部電極１５ａに対するドライエッチング工程を適用して下部電極１５ａを選択的に除去する。このような下部電極１５ａの除去工程を通して複数の薄膜素子１５を形成することができるだけでなく、犠牲層１３の露出領域ｅ２を提供することができる。
図３（ａ）から図３（ｅ）は、本発明の一実施形態による薄膜素子の製造方法のうち被転写体の転写過程を説明するための工程断面図である。
図３（ａ）に図示されたように、ドライエッチング工程を利用して上記犠牲層１３を部分的に除去し、一部犠牲層領域１３'を残留させる。
ここで、残留した犠牲層領域１３'は、後続工程において薄膜素子１５を上記第１基板１１上に維持させることができる。より具体的に、上記残留した犠牲層領域１３'は、支持構造物との臨時の接合工程（図３（ｂ）参照）を行う過程において薄膜素子１５を上記第１基板１１上に維持させ、分離工程（図３（ｃ））において容易に除去される程度に残留させる。
先で説明したように、本工程ではドライエッチング工程を利用する。好ましい犠牲層１３物質である非晶質シリコン（α−Ｓｉ）の場合、通常の半導体物質と電極物質とＸｅＦ２ガスにより高い選択性で容易にエッチングされることができる。この場合、高い選択性を有するため薄膜素子１５を安定して保護することができるだけでなく、従来のウェットエッチング工程のような薄膜素子１５が第１基板１１と粘着する問題を解決することができる。
続いて、図３（ｂ）に図示されたように、上記薄膜素子１５上に支持構造物１７を臨時接合させる。
上記支持構造物１７は第２基板（永久基板）に薄膜素子１５を転写する前まで使用される臨時の支持体である。上記薄膜素子１５の上面に支持構造物１７を密着させることによって仮付けさせることができる。ここで使用される"仮付け"という用語は、少なくとも転写工程まで薄膜素子１５を支持／取り扱いできる程度の接合力が維持されながら転写される第２基板との接合力より弱い接合状態を意味するものと理解することができる。
即ち、"仮付け"工程は、接着剤のような付加的な手段又は高温の熱処理工程による融接を利用しない接合を意味する。好ましい例としては、上記仮付け工程は薄膜素子１５と支持構造物１７のなめらかな表面を互いに密着させ、ファンデルワールス力で互いに臨時接合される状態であることができる。このような仮付け工程は常温で低い圧力条件でも十分に行われることができる。
従って、第２基板に薄膜素子１５を転写させた後に、薄膜素子から支持構造物１７は容易に分離されることができ、上記支持構造物１７との分離後にも薄膜素子１５の分離された面に対する清潔状態を保障することができる。
このようなファンデルワールス力による仮付けをより容易に実現するために、上記支持構造物１７はポリジメチルシロキサン（ｐｏｌｙ ｄｉｍｅｔｈｙｌ ｓｉｌｏｘａｎｅ：ＰＤＭＳ）、シリコンラバー系の高分子物質のような物質を使用するものが好ましい。勿論、このような物質に限定されず、類似した界面作用を通して上述された仮付けが容易な物質であれば好ましく採用されることができる。
本発明は上述の仮付けに限定されず、転写に必要な水準の弱い接合力のみを提供することができる接着剤のような他の手段を付加的に利用することもできる。
次に、図３（ｃ）に図示されたように、上記支持構造物１７に接合された薄膜素子１５を上記第１基板１１から分離させる。
本工程において上記残留した犠牲層領域は除去されることができる。本実施形態では、上記第１基板１１から上記薄膜素子１５が完全に分離されるように上記残留犠牲層領域１３'をレーザを利用して除去する工程で例示されている。先の工程においてドライエッチング工程を通して犠牲層１３は殆ど除去されたため、本工程では非常に少ない面積の残留した犠牲層領域１３'に限ってレーザー照射が要求される。従って、レーザー照射により薄膜素子が損傷され得る危険を大きく減少させることができる。
これと異なり、上記残留した犠牲層領域１３'に対する別途の除去工程を追加せず、物理的な力を利用して上記薄膜素子１５を上記第１基板１１から分離させることによって残留した犠牲層領域１３'は機械的に破損（例、切断）され除去されることができる。
続いて、図３（ｄ）に図示されたように、上記支持構造物１７に接合された薄膜素子１５を第２基板２１上に接合させる。
本明細書において使用される"第２基板"又は"永久基板"という用語は、転写体として提供される基板であって薄膜素子を構成する基板に該当する。本工程において、上記薄膜素子１５と第２基板２１は、上記支持構造物１７と薄膜素子１５の臨時接合の強度より高い接合力を有するように接合される。このために、本実施形態のように、上記薄膜素子１５と上記第２基板２１の接合は別途の接合物質層２２を利用することができる。
このような工程は、薄膜素子１５と支持構造物１７の接合力より強い接合力を有する前駆体を含む接合物質を上記第２基板２１上に薄い厚さで塗布した後に薄膜素子１５を接合させることができる。
一方、上記犠牲層１３は完全に除去されず微細な残留物が薄膜素子１５の分離された表面に残ることがあるが、上記薄膜素子１５の分離面が直接第２基板２１に接しず、臨時支持体である支持構造物１７に仮付けされた後に、残留物が存在することのできる分離面が上記第２基板２１と接合するようになる。従って、犠牲層の残留物で汚染された表面に対する問題を解決することができる。
図３（ｅ）に図示されたように、上記薄膜素子１５から上記支持構造物１７を分離する。
先で説明したように、薄膜素子１５と第２基板２１が接合物質層２２により 高い接合力を有するため、相対的に低い接合力を有する支持構造物１７とは容易に分離されることができる。特に、ファンデルワールス力で互いに仮付けされた状態であれば、支持構造物１７との分離により得られた薄膜素子１５の分離面は非常に清潔な状態を維持することができる。
本薄膜転写技術は、多様な薄膜素子に使用されることができる。より具体的に、半導体の成膜技術のような比較的高温の工程が要求されるが、素子に使用される基板が低い耐熱性を有する、又は軟化点及び融点が低い場合に、薄膜転写技術は非常に有益に活用されることができる。特に、フレキシブル薄膜素子の場合にも活用の有益性が非常に大きい。
この場合、第２基板は高分子物質から成るフレキシブル基板であることができ、薄膜はポリシリコンのような無機物又は金属薄膜の素子で、例えば薄膜トランジスタ、太陽電池及びバイオセンサのうちいずれかひとつであることができる。
本発明は上述した実施形態及び添付の図面により限定されるものではなく、添付の請求範囲により限定される。従って、請求範囲に記載された本発明の技術的思想を外れない範囲内で多様な形態の置換、変形及び変更が可能であることは当技術分野の通常の知識を有する者には自明であり、これも添付の請求範囲に記載された技術的思想に属する。
Claims (12)
- 第１基板上に犠牲層を形成する段階と、
前記犠牲層上に薄膜積層体を形成する段階と、
前記犠牲層を露出させる分離溝を形成して前記薄膜積層体を少なくともひとつの薄膜素子に分割する段階と、
ドライエッチング工程を利用して前記犠牲層を部分的に除去して、残留した前記犠牲層の領域により前記少なくともひとつの薄膜素子を前記第１基板上に維持させる段階と、
前記少なくともひとつの薄膜素子上に支持構造物を加圧し、ファンデルワールス力により前記薄膜素子の表面と前記支持構造物の表面とを仮付けする段階と、
前記残留した前記犠牲層の領域が除去されて、前記支持構造物に接合された前記少なくともひとつの薄膜素子を前記第１基板から分離させる段階と、
前記支持構造物に接合された前記少なくともひとつの薄膜素子を第２基板上に接合させる段階と、
前記少なくともひとつの薄膜素子から前記支持構造物を分離する段階と、を含む薄膜素子の製造方法。 - 前記犠牲層は、非晶質シリコンであることを特徴とする請求項１に記載の薄膜素子の製造方法。
- 前記ドライエッチング工程は、ＸｅＦ ２ ガスをエッチャントとして利用して行われることを特徴とする請求項２に記載の薄膜素子の製造方法。
- 前記犠牲層を形成する段階の前に、前記第１基板の上面に前記第１基板を保護するための絶縁膜を形成する段階をさらに含むことを特徴とする請求項１から３の何れか１項に記載の薄膜素子の製造方法。
- 前記薄膜積層体を形成する段階の前に、前記犠牲層上に前記薄膜素子を支持するための絶縁膜を形成する段階をさらに含むことを特徴とする請求項１から４の何れか１項に記載の薄膜素子の製造方法。
- 前記絶縁膜は、酸化膜又は窒化膜であることを特徴とする請求項４又は請求項５に記載の薄膜素子の製造方法。
- 前記支持構造物は、ポリジメチルシロキサン（ＰＤＭＳ）系又はシリコンラバー系ポリマーであることを特徴とする請求項１から６のいずれか１項に記載の薄膜素子の製造方法。
- 前記第１基板から分離させる段階は、前記残留した犠牲層領域が分解されるようにレーザを照射する段階であることを特徴とする請求項１から７の何れか１項に記載の薄膜素子の製造方法。
- 前記第１基板から分離させる段階は、前記残留した犠牲層領域が切断され、前記薄膜素子が前記第１基板から分離されるように物理的な力を印加する段階であることを特徴とする請求項１から７の何れか１項に記載の薄膜素子の製造方法。
- 前記薄膜素子を前記第２基板上に接合させる段階は、接合物質層を利用して前記第２基板上に前記薄膜素子を接合させる段階を含むことを特徴とする請求項１から９の何れか１項に記載の薄膜素子の製造方法。
- 前記第２基板はフレキシブル基板であることを特徴とする請求項１から１０の何れか１項に記載の薄膜素子の製造方法。
- 前記薄膜素子は、薄膜トランジスタ、太陽電池及びバイオセンサのうちいずれかひとつであることを特徴とする請求項１から１１の何れか１項に記載の薄膜素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2008-0112955 | 2008-11-13 | ||
| KR1020080112955A KR101026040B1 (ko) | 2008-11-13 | 2008-11-13 | 박막소자 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010118638A JP2010118638A (ja) | 2010-05-27 |
| JP5140635B2 true JP5140635B2 (ja) | 2013-02-06 |
Family
ID=42165597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009143737A Expired - Fee Related JP5140635B2 (ja) | 2008-11-13 | 2009-06-16 | 薄膜素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7902001B2 (ja) |
| JP (1) | JP5140635B2 (ja) |
| KR (1) | KR101026040B1 (ja) |
| TW (1) | TWI390631B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012047071A2 (ko) * | 2010-10-08 | 2012-04-12 | 한국과학기술원 | 플렉서블 나노제너레이터 제조방법 및 이에 의하여 제조된 플렉서블 나노제너레이터 |
| KR101909299B1 (ko) | 2010-10-27 | 2018-10-17 | 루미리즈 홀딩 비.브이. | 발광 디바이스의 제조를 위한 적층 지지막 및 그 제조 방법 |
| US8552536B2 (en) * | 2010-12-16 | 2013-10-08 | Qualcomm Mems Technologies, Inc. | Flexible integrated circuit device layers and processes |
| KR101486890B1 (ko) * | 2013-01-16 | 2015-01-28 | 한국기계연구원 | 이종소재간의 접합공정을 이용한 구조물제조방법 |
| KR101674629B1 (ko) * | 2015-11-13 | 2016-11-09 | 광주과학기술원 | 태양전지 제조 방법 |
| CN110402189B (zh) * | 2016-12-23 | 2023-04-21 | 德克萨斯大学系统董事会 | 一种用于将异构组件组装至产品衬底上的方法 |
| KR102113200B1 (ko) | 2017-12-22 | 2020-06-03 | 엘씨스퀘어(주) | 변형필름을 이용한 전사방법 |
| CN113035913B (zh) * | 2021-02-26 | 2022-10-04 | 武汉华星光电半导体显示技术有限公司 | 一种显示面板的制备方法、显示面板及显示装置 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0978872B1 (en) * | 1998-08-03 | 2011-10-12 | STMicroelectronics Srl | An inexpensive method of manufacturing an SOI wafer |
| US7425749B2 (en) * | 2002-04-23 | 2008-09-16 | Sharp Laboratories Of America, Inc. | MEMS pixel sensor |
| JP5030388B2 (ja) * | 2004-03-22 | 2012-09-19 | 株式会社半導体エネルギー研究所 | 薄膜集積回路の作製方法 |
| CH697213A5 (de) | 2004-05-19 | 2008-06-25 | Alphasem Ag | Verfahren und Vorrichtung zum Ablösen eines auf eine flexible Folie geklebten Bauteils. |
| JP5041686B2 (ja) * | 2004-07-30 | 2012-10-03 | 株式会社半導体エネルギー研究所 | 薄膜集積回路の剥離方法および半導体装置の作製方法 |
| US7927971B2 (en) | 2004-07-30 | 2011-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| JP5025141B2 (ja) * | 2005-02-28 | 2012-09-12 | 株式会社半導体エネルギー研究所 | 半導体装置の製造方法 |
| US7687372B2 (en) * | 2005-04-08 | 2010-03-30 | Versatilis Llc | System and method for manufacturing thick and thin film devices using a donee layer cleaved from a crystalline donor |
| JP5180820B2 (ja) | 2005-05-03 | 2013-04-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | スタンプから基板にパターンを転写する方法及び装置 |
| US7560789B2 (en) * | 2005-05-27 | 2009-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| WO2006130721A2 (en) * | 2005-06-02 | 2006-12-07 | The Board Of Trustees Of The University Of Illinois | Printable semiconductor structures and related methods of making and assembling |
| JP5196212B2 (ja) * | 2006-03-02 | 2013-05-15 | セイコーエプソン株式会社 | 薄膜デバイスの製造方法 |
-
2008
- 2008-11-13 KR KR1020080112955A patent/KR101026040B1/ko not_active IP Right Cessation
-
2009
- 2009-06-03 TW TW098118319A patent/TWI390631B/zh not_active IP Right Cessation
- 2009-06-05 US US12/479,298 patent/US7902001B2/en not_active Expired - Fee Related
- 2009-06-16 JP JP2009143737A patent/JP5140635B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR101026040B1 (ko) | 2011-03-30 |
| JP2010118638A (ja) | 2010-05-27 |
| KR20100054030A (ko) | 2010-05-24 |
| TW201019395A (en) | 2010-05-16 |
| US20100120232A1 (en) | 2010-05-13 |
| US7902001B2 (en) | 2011-03-08 |
| TWI390631B (zh) | 2013-03-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120521 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120529 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120829 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121106 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121119 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151122 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |