JP5113842B2 - システム、発行側装置、受付側装置、及び、試験装置 - Google Patents

Description

本発明は、システム、発行側装置、受付側装置、及び、試験装置に関する。特に本発明は、アクセスを発行する発行側装置と、その発行側装置により発行されたアクセスを受け付ける受付側装置とを備えるシステム、及び、試験装置に関する。

従来、試験装置などのシステムにおいて、試験モジュールは、アクセスを受け付けて、設定値を記憶するための記憶領域を有する。制御装置は、この設定値を変更又は参照することを目的として、試験モジュールに対しアクセスを発行する。そして制御装置は、アクセス応答が検出された場合、又はアクセス応答に対するタイムアウトを検出した場合に、次のアクセスを発行している。
特開２００７−４７００８号公報

制御装置が複数の試験モジュールの何れか一の試験モジュールの記憶領域にアクセスする場合に、各試験モジュールの記憶領域のアドレッシングによっては、アクセスをそれぞれの試験モジュールに対し一斉に発行する形態が好ましいことがある。この場合、アクセス対象となった試験モジュールはそのアクセスに対しアクセス応答を返信するが、アクセス対象ではない他の試験モジュールはそのアクセスに対しアクセス応答を返信しない方式もありうる。制御装置は、アクセス応答を受信しない場合、アクセスを発行してから予め定められたアクセス応答の検出期間が経過してタイムアウトを検出するまでは、他のアクセス対象の試験モジュールに対する次のアクセスを発行できなかった。

そこで本発明は、上記の課題を解決することのできるシステム、発行側装置、受付側装置、及び、試験装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、リードアクセスおよびライトアクセスの少なくとも一方のアクセスを発行する発行側装置と、発行側装置により発行されたアクセスを受け付ける受付側装置とを備えるシステムであって、発行側装置は、アクセス対象となる対象アドレスを含むアクセスを受付側装置に対して発行する発行部と、アクセスを発行してから予め定められたアドレス応答タイムアウト時間の間に、受付側装置から、当該アクセスの対象アドレスに対応する記憶領域が存在することを示すアドレス応答を受信しなかった場合に、当該アドレス応答のタイムアウトを検出するアドレスタイムアウト検出部とを有し、発行部は、アクセスを発行してから予め定められたアクセス応答タイムアウト時間の間に、アクセス応答タイムアウトよりもタイムアウト時間が短いアドレス応答のタイムアウトが検出された場合、または、受付側装置から次のアクセスを受付可能となったことを示すアクセス応答を受信したことに応じて次のアクセスを前記受付側装置に対して発行し、受付側装置は、発行側装置からアクセスを受信するアクセス受信部と、当該受付側装置が、受信したアクセスの対象アドレスに対応する記憶領域を有することを条件として、発行側装置に対してアドレス応答を送信するアドレス応答送信部と、受信したアクセスの対象アドレスに対応する記憶領域に対し、アクセスにより指定されたリードまたはライトを処理するアクセス処理部と、当該受付側装置が、受信したアクセスの対象アドレスに対応する記憶領域を有し、かつ、次のアクセスを受付可能となったことを条件として、発行側装置に対してアクセス応答を送信するアクセス応答送信部とを有するシステムを提供する。

本発明の第２の形態によると、リードアクセスおよびライトアクセスの少なくとも一方のアクセスを受付側装置に対して発行する発行側装置であって、アクセス対象となる対象アドレスを含むアクセスを受付側装置に対して発行する発行部と、アクセスを発行してから予め定められたアドレス応答タイムアウト時間の間に、受付側装置から、当該アクセスの対象アドレスに対応する記憶領域が存在することを示すアドレス応答を受信しなかった場合に、当該アドレス応答のタイムアウトを検出するアドレスタイムアウト検出部とを備え、発行部は、アクセスを発行してから予め定められたアクセス応答タイムアウト時間の間に、アクセス応答タイムアウトよりもタイムアウト時間が短いアドレス応答のタイムアウトが検出された場合、または、受付側装置から次のアクセスを受付可能となったことを示すアクセス応答を受信したことに応じて次のアクセスを受付側装置に対して発行する発行側装置を提供する。

本発明の第３の形態によると、リードアクセスおよびライトアクセスの少なくとも一方のアクセスを発行する発行側装置により発行されたアクセスを受け付ける受付側装置であって、発行側装置からアクセスを受信するアクセス受信部と、当該受付側装置が、受信したアクセスの対象アドレスに対応する記憶領域を有することを条件として、発行側装置に対してアドレス応答を送信するアドレス応答送信部と、受信したアクセスの対象アドレスに対応する記憶領域に対し、アクセスにより指定されたリードまたはライトを処理するアクセス処理部と、当該受付側装置が、受信したアクセスの対象アドレスに対応する記憶領域を有し、かつ、次のアクセスを受付可能となったことを条件として、発行側装置に対して受付側装置から次のアクセスを受付可能となったことを示すアクセス応答を送信するアクセス応答送信部とを備える受付側装置を提供する。

本発明の第４の形態によると、被試験デバイスとの間で信号を授受する試験モジュールと、試験モジュールを制御する制御装置とを備え、被試験デバイスを試験する試験装置であって、制御装置は、試験モジュールが有するメモリまたはレジスタに対し、読み出しまたは書き込みの少なくとも一方を行う場合において、アクセス対象となる対象アドレスを含むアクセスを試験モジュールに対して発行する発行部と、アクセスを発行してから予め定められたアドレス応答タイムアウト時間の間に、試験モジュールから、当該アクセスの対象アドレスに対応する記憶領域が存在することを示すアドレス応答を受信しなかった場合に、当該アドレス応答のタイムアウトを検出するアドレスタイムアウト検出部とを有し、発行部は、アクセスを発行してから予め定められたアクセス応答タイムアウト時間の間に、アクセス応答タイムアウトよりもタイムアウト時間が短いアドレス応答のタイムアウトが検出された場合、または、試験モジュールから次のアクセスを受付可能となったことを示すアクセス応答を受信したことに応じて次のアクセスを試験モジュールに対して発行し、試験モジュールは、制御装置からアクセスを受信するアクセス受信部と、当該試験モジュールが、受信したアクセスの対象アドレスに対応する記憶領域を有することを条件として、制御装置に対してアドレス応答を送信するアドレス応答送信部と、受信したアクセスの対象アドレスに対応する記憶領域に対し、アクセスにより指定されたリードまたはライトを処理するアクセス処理部と、当該試験モジュールが、受信したアクセスの対象アドレスに対応する記憶領域を有し、かつ、次のアクセスを受付可能となったことを条件として、制御装置に対してアクセス応答を送信するアクセス応答送信部とを有する試験装置を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る試験装置１００の構成を被試験デバイス２００と共に示す。 本実施形態に係る制御装置１０の構成の一例を示す。 本実施形態に係る第１試験モジュール１１−１の構成の一例を示す。 （ａ）〜（ｌ）は本実施形態に係る試験装置１００が被試験デバイス２００に書込／読出試験を行う場合の入出力信号の一例を示す。 （ｂ）、（ｉ）、（ｊ）は本実施形態に係る試験装置１００が被試験デバイス２００に書込／読出試験を行う場合の発行側データに対する応答期間とタイムアウト期間の一例を示す。 （ａ）〜（ｄ）は各々キュー内の４番目のアクセス発行までの期間の一例を示す。 本実施形態に係る制御装置１０として機能するコンピュータ６００のハードウェア構成の一例を示す。

符号の説明

１０ 制御装置
１１ 試験モジュール
１１−１ 第１試験モジュール
１１−２ 第２試験モジュール
１１−Ｎ 第Ｎ試験モジュール
２１ 制御処理部
２２ 発行部
２２−１ 第１発行部
２２−Ｎ 第Ｎ発行部
２３ アドレスタイムアウト検出部
２３−１ 第１アドレスタイムアウト検出部
２３−Ｎ 第Ｎアドレスタイムアウト検出部
２４ アクセスタイムアウト検出部
２４−１ 第１アクセスタイムアウト検出部
２４−Ｎ 第Ｎアクセスタイムアウト検出部
２５ 応答データ受信部
２５−１ 第１応答データ受信部
２５−Ｎ 第Ｎ応答データ受信部
３１ キュー
３１−１ 第１キュー
３１−２ 第２キュー
３１−Ｎ 第Ｎキュー
５１ アクセス
５１−１ 第１アクセス
５１−Ｎ 第Ｎアクセス
５２ アドレス応答
５２−１ 第１アドレス応答
５２−Ｎ 第Ｎアドレス応答
５３ アクセス応答
５３−１ 第１アクセス応答
５３−Ｎ 第Ｎアクセス応答
５４ 応答データ
５４−１ 第１応答データ
５４−Ｎ 第Ｎ応答データ
６１ アクセス受信部
６２ アクセス処理部
６３ タイミング発生部
６４ パターン発生部
６５ 波形成形部
６６ 判定部
６７ アドレス応答送信部
６８ アクセス応答送信部
６９ 応答データ送信部
７０ 記憶部
７０ａ−１ 記憶部
７０ｂ−１ 記憶部
７０ｃ−１ 記憶部
７０ｄ−１ 記憶部
７１ 試験入力
７１−１ 第１試験入力
７１−２ 第２試験入力
７１−Ｎ 第Ｎ試験入力
７２ 試験出力
７２−１ 第１試験出力
７２−２ 第２試験出力
７２−Ｎ 第Ｎ試験出力
１００ 試験装置
２００ 被試験デバイス
６００ コンピュータ
１０００ ＣＰＵ
１０１０ ＲＯＭ
１０２０ ＲＡＭ
１０３０ 通信インターフェイス
１０３５ モジュール接続インターフェイス
１０４０ ハードディスクドライブ
１０５０ フレキシブルディスクドライブ
１０６０ ＣＤ−ＲＯＭドライブ
１０７０ 入出力チップ
１０７５ グラフィックコントローラ
１０８０ 表示装置
１０８２ ホストコントローラ
１０８４ 入出力コントローラ
１０９０ フレキシブルディスク
１０９５ ＣＤ−ＲＯＭディスク

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１００の構成を被試験デバイス２００と共に示す。本実施形態に係る試験装置１００は、制御装置１０が、試験モジュールからのアクセス応答を受信しない場合でも、アクセスを発行してから予め定められた検出期間が経過してタイムアウトを検出する前に、その試験モジュールに対する次のアクセスを発行することを目的とする。被試験デバイス２００は、例えば、メモリデバイス等であってもよい。

試験装置１００は、被試験デバイス２００を試験するシステムであってもよい。より詳しくは、試験装置１００は、例えば、被試験デバイス２００に試験信号を供給して、被試験デバイス２００が試験信号に応じて出力する出力信号を期待値と比較することにより、被試験デバイス２００の良否を判定してもよい。試験装置１００は、制御装置１０と複数の試験モジュール１１（例えば、１１−１〜１１−Ｎ｛Ｎは正の整数：以下同様｝）とを備える。

制御装置１０は、各々の試験モジュール１１を制御する。制御装置１０は、本実施形態に係る発行側装置の一例である。制御装置１０と複数の試験モジュール１１との間は、例えば、Ｇｂｉｔイーサネット（登録商標）等の高速通信線で接続されてもよい。制御装置１０は、試験の各種設定を目的として、リード（読み出し）アクセスおよびライト（書き込み）アクセスの少なくとも一方のアクセスを試験モジュール１１に対して発行する。本実施形態におけるアクセスには、例えば、制御装置１０から試験モジュール１１にアクセスする時に用いられる信号、コマンドおよびデータ等を含んでいる。

試験モジュール１１は、制御装置１０により発行されたアクセスを受け付ける。試験モジュール１１は、本実施形態に係る受付側装置の一例である。複数の試験モジュール１１は、各々被試験デバイス２００との間で試験入力７１及び試験出力７２を授受する。例えば、第１試験モジュール１１−１は、第１試験入力７１−１を被試験デバイス２００に送出する一方で、被試験デバイス２００から第１試験出力７２−１を受信する。同様に、第Ｎ試験モジュール１１−Ｎは、第Ｎ試験入力７１−Ｎを被試験デバイス２００に送出する一方で、被試験デバイス２００から第Ｎ試験出力７２−Ｎを受信する。

図２は、本実施形態に係る制御装置１０の構成の一例を示す。制御装置１０は、制御処理部２１、複数の発行部２２（例えば、２２−１〜２２−Ｎ）、複数のアドレスタイムアウト検出部２３（例えば、２３−１〜２３−Ｎ）、複数のアクセスタイムアウト検出部２４（例えば、２４−１〜２４−Ｎ）、および、複数の応答データ受信部２５を有する。

制御処理部２１は、例えば、使用者が実行を指示した試験プログラムを実行する。そして、制御処理部２１は、各試験モジュール１１の機能・動作を設定するべく試験モジュール１１の記憶領域に設定データを書き込む。試験モジュール１１の記憶領域は、より具体的には、メモリ領域およびレジスタ領域の少なくとも一方であってもよい。また、これらの記憶領域は、制御装置１０側から見た単一のアドレス空間にマッピングされている。また、制御処理部２１は、読み出し時に、例えば、試験モジュール１１の記憶領域に書き込まれた設定データ、試験結果、及び、診断結果等を読み出す。

制御処理部２１は、例えば、試験モジュール１１が有するメモリまたはレジスタに対して書き込みを行う場合に、アクセス対象となる対象アドレスと書き込みデータを含むライトアクセスのコマンドを出力する。又は、制御処理部２１は、例えば、試験モジュール１１が有するメモリまたはレジスタに対して読み出しを行う場合に、アクセス対象となる対象アドレスを含むリードアクセスのコマンドを出力する。

複数の発行部２２（例えば、２２−１〜２２−Ｎ）、複数のアドレスタイムアウト検出部２３、複数のアクセスタイムアウト検出部２４、および、複数の応答データ受信部２５は、各試験モジュール１１に対応して設けられる。例えば、第１試験モジュール１１−１には、第１発行部２２−１、第１アドレスタイムアウト検出部２３−１、第１アクセスタイムアウト検出部２４−１、及び第１応答データ受信部２５−１が対応して設けられる。同様に、第Ｎ試験モジュール１１−Ｎには、第Ｎ発行部２２−Ｎ、第Ｎアドレスタイムアウト検出部２３−Ｎ、第Ｎアクセスタイムアウト検出部２４−Ｎ、及び第Ｎ応答データ受信部２５−Ｎが対応して設けられる。

発行部２２は、制御処理部２１から受信したアクセス対象となる対象アドレスを含むアクセス５１を試験モジュール１１に対して発行する。より具体的には、例えば、発行部２２は、複数の試験モジュール１１のそれぞれに対して第１のアクセス５１を一斉に送信する。

また、発行部２２は、制御処理部２１から入力したアクセス５１を、入力順に格納するキュー３１を含む。発行部２２は、アクセス対象の試験モジュール１１が次のアクセスを受付可能になった場合に、キュー３１に格納したアクセス５１を順次読み出して試験モジュール１１に対して発行する。より具体的には、発行部２２は、第１のアクセス５１を送信したそれぞれの試験モジュール１１に対して、第１のアクセス５１に対するアドレス応答５２のタイムアウトを検出するか、または、第１のアクセス５１に対するアクセス応答５３を受信したことを条件として、第２のアクセスを発行する。その場合、アドレスタイムアウト検出部２３は、第１のアクセス５１に対するアドレス応答５２のタイムアウトを検出する。アクセスタイムアウト検出部２４は、試験モジュール１１から次のアクセス５１を受付可能となったことを示す、第１のアクセス５１に対するアクセス応答５３を検出する。本実施形態におけるアドレス応答およびアクセス応答には、例えば、試験モジュール１１から制御装置１０に、あるアクセスに対して応答する時に用いる信号、コマンド又はデータ等を含んでいる。

アドレスタイムアウト検出部２３は、試験モジュール１１から当該アクセス５１の対象アドレスに対応する記憶領域が存在することを示すアドレス応答５２を受信する。アドレスタイムアウト検出部２３には、アドレス応答５２を受信するまでの応答処理の最大値に対して、充分にマージンを持つように、しきい値としてタイムアウト時間が予め設定されてよい。アドレスタイムアウト検出部２３は、アドレス応答５２を受信するまでの時間およびタイムアウト時間を測定するタイマを有する。例えば、アドレスタイムアウト検出部２３は、アドレス応答タイムアウト時間として、制御装置１０がアクセス５１を発行してから記憶領域を有する試験モジュール１１からアドレス応答５２を受信するまでの時間より長く、制御装置１０がアクセス５１を発行してから試験モジュール１１からアクセス応答５３を受信するまでの時間より短い時間を用いてよい。

アドレスタイムアウト検出部２３は、発行部２２がアクセス５１を発行したときにタイマをスタートさせ、アクセス５１を発行してからアドレス応答５２を受信するまでの時間を計測する。アドレスタイムアウト検出部２３は、例えば、計測結果をタイムアウト時間と比較して、計測結果がタイムアウト時間を超えた場合にタイムアウトを検出する。このようにしてアドレスタイムアウト検出部２３は、アクセス５１を発行してから予め定められたアドレス応答タイムアウト時間の間に、試験モジュール１１からアドレス応答５２を受信しなかった場合に、当該アドレス応答５２のタイムアウトを検出する。その場合のアドレス応答５２は、当該アクセス５１の対象アドレスに対応する記憶部７０内の記憶領域が存在することを示す。

アクセスタイムアウト検出部２４には、試験モジュール１１から次のアクセス５１を受付可能となったことを示すアクセス応答５３を受信するまでの応答処理の最大値に対して、充分にマージンを持つように、アクセス応答５３のタイムアウト時間を予め設定されてよい。アクセスタイムアウト検出部２４は、アクセス応答５３を受信するまでの時間およびタイムアウト時間を測定するタイマを有する。アクセスタイムアウト検出部２４は、発行部２２がアクセス５１を発行したときにタイマをスタートさせ、アクセス応答５３を受信するまでの時間を計測する。

アクセスタイムアウト検出部２４は、アクセス５１に対してアドレス応答５２を受信した場合において、所定の条件下で、アクセス５１のタイムアウトを検出する。その場合の条件は、当該アクセス５１を発行してから、予め定められたアクセス応答タイムアウト時間の間に、試験モジュール１１からアクセス応答５３を受信しなかったことであってもよい。より具体的には、アクセスタイムアウト検出部２４は、例えば、アクセス応答５３を受信するまで計測結果を予め定めたタイムアウト時間と比較して、計測結果がタイムアウト時間を超えた場合にタイムアウトを検出する。このようにしてアクセスタイムアウト検出部２４は、試験モジュール１１からのアクセス応答５３を、アクセス応答５３のタイムアウト時間までの間に受信しなかった場合に、当該アクセス応答５３のタイムアウトを検出する。

応答データ受信部２５は、当該アクセス５１がリードアクセスである場合、試験モジュール１１から読み出されたデータを受信する。応答データ受信部２５は、受信したデータを制御処理部２１に送出する。

図３は、本実施形態に係る第１試験モジュール１１−１の構成の一例を示す。試験モジュール１１は、リードアクセスおよびライトアクセスの少なくとも一方のアクセス５１を発行する制御装置１０により発行されたアクセス５１を受け付ける。試験装置１００に備えられた複数の試験モジュール１１は、それぞれ、他の試験モジュール１１にアドレスが割り当てられていないメモリ領域およびレジスタ領域の少なくとも一方を有する。複数の試験モジュール１１は、ほぼ同様の構成を有している。以下、複数の試験モジュール１１の代表として、第１試験モジュール１１−１の構成について説明する。

第１試験モジュール１１−１は、アクセス受信部６１−１、アクセス処理部６２−１、タイミング発生部６３−１、パターン発生部６４−１、波形成形部６５−１、判定部６６−１、アドレス応答送信部６７−１、アクセス応答送信部６８−１、及び、応答データ送信部６９−１を有する。さらにタイミング発生部６３−１は、記憶部７０ａ−１を含み、パターン発生部６４−１は、記憶部７０ｂ−１を含み、波形成形部６５−１は、記憶部７０ｃ−１を含み、判定部６６−１は、記憶部７０ｄ−１を含む。また、第１試験モジュール１１−１は、例えば、電源部（ＤＰＵ）およびテストヘッド部（ＴＨ）を含んでいても良い。

アクセス受信部６１−１は、制御装置１０の第１発行部２２−１からアクセス５１−１を受信する。アクセス処理部６２−１は、受信したアクセス５１−１の対象アドレスに対応する記憶領域に対して、アクセス５１−１により指定されたリードまたはライトの処理を実施する。また、アクセス処理部６２−１は、アクセス５１−１を受信した場合にアクセス５１−１の対象アドレスに対応する記憶領域が、当該アクセス処理部６２−１のアクセス処理の対象となるタイミング発生部６３−１、パターン発生部６４−１、波形成形部６５−１、判定部６６−１内に存在するか否かを検出する。更に、アクセス処理部６２−１は、アクセス５１−１により指定されたリードまたはライトの処理に対して、例えば、処理コマンドをバッファにキューしたこと、または、当該処理が終了したことを検出する。そしてアクセス処理部６２−１は、上記の状態を検出できた場合に、次のアクセスを受けることができることを、アクセス応答送信部６８−１に通知する。

タイミング発生部６３−１は、試験パターンを被試験デバイス２００へ出力すべきタイミング、及び、被試験デバイス２００が出力する第１試験出力７２−１をサンプリングすべきタイミングを発生する。具体的には、タイミング発生部６３−１は、入力した基準クロックとパターン発生部６４−１からのタイミングセット信号により指定されたタイミングデータに基づいて、パターン発生部６４−１へ送られる周期信号、波形成形部６５−１に送られるタイミング信号、及び、判定部６６−１に送られるタイミング信号等を出力する。

パターン発生部６４−１は、試験装置１００の利用者により指定された試験プログラムのシーケンスを実行して、被試験デバイス２００に供給する試験パターン及び期待値を生成する。具体的には、パターン発生部６４−１は、周期信号に基づいて、試験パターン及び期待値を出力する。パターン発生部６４−１の内部には、試験に先立って試験プログラムが格納される。パターン発生部６４−１は、その試験プログラムにしたがって、試験対象のピン毎に個別に試験パターン及び期待値を生成する。

波形成形部６５−１は、パターン発生部６４−１から試験パターンを受け取ってタイミング発生部６３−１が発生したタイミング信号に基づき成形して、被試験デバイス２００に供給する第１試験入力７１−１を生成する。すなわち、波形成形部６５−１は、試験パターンにより指定された信号波形を、タイミング信号により指定されたタイミングで変化するように成形して、第１試験入力７１−１として被試験デバイス２００に供給する。判定部６６−１は、被試験デバイス２００の第１試験出力７２−１とそれぞれの期待値とを比較する。判定部６６−１は、比較結果が不一致（フェイル）の場合、そのアドレスサイクルでフェイル信号（例えば「１」）を出力する。

アドレス応答送信部６７−１は、所定の条件下で、制御装置１０の第１アドレスタイムアウト検出部２３−１に対してアドレス応答５２−１を送信する。この場合の条件は、当該試験モジュール１１−１が、受信したアクセス５１−１の対象アドレスに対応する記憶領域を有することであってもよい。アドレス応答送信部６７−１は、対象アドレスに対応する記憶領域として、例えば、タイミング発生部６３−１内の記憶部７０ａ−１、パターン発生部６４−１内の記憶部７０ｂ−１、波形成形部６５−１内の記憶部７０ｃ−１、及び、判定部６６−１内の記憶部７０ｄ−１のアドレス情報を予め格納してもよい。そして、アドレス応答送信部６７−１は、対象アドレスに対応する記憶領域の有無を、例えば、受信した第１アクセス５１−１中のアドレスデータと、格納されている記憶部７０ａ−１、記憶部７０ｂ−１、記憶部７０ｃ−１、及び、記憶部７０ｄ−１のアドレス情報を照合することにより判断してもよい。

アクセス応答送信部６８−１は、所定の条件下で、制御装置１０の第１アクセスタイムアウト検出部２４−１に対してアクセス応答５３−１を送信する。この場合の条件は、当該試験モジュール１１−１が、受信したアクセス５１−１の対象アドレスに対応する記憶領域を有して、かつ、次のアクセス５１−１を受付可能となったことであってもよい。また、アクセス応答送信部６８−１は、次のアクセス５１−１を受付可能となったことを、例えば、アクセス処理部６２−１からの通知により判断してもよい。応答データ送信部６９−１は、受信したアクセス５１−１がリードアクセスである場合、記憶部７０ａ−１、記憶部７０ｂ−１、記憶部７０ｃ−１、又は、記憶部７０ｄ−１からから読み出されたデータを第１応答データ５４−１として第１応答データ受信部２５−１に送出する。

以上の構成により、本実施形態の試験装置１００は、制御装置１０がアクセス応答を受信しない場合に、アクセスを発行してからアドレス応答に対するタイムアウトを検出して、試験モジュール１１に対する次のアクセスを発行できる。これにより、本実施形態の試験装置１００は、制御装置１０から複数の試験モジュール１１に対して複数のアクセスを順次発行する場合に、あるアクセスとその次のアクセスの間隔を短縮することができる。

図４（ａ）〜（ｌ）は、本実施形態に係る試験装置１００が被試験デバイス２００に書込／読出試験を行う場合の入出力信号の一例を示す。図４（ａ）は、発行側装置から受付側装置に出力されるクロック信号の一例を示す。図４（ｂ）は、発行側装置から受付側装置に出力されるライトアクセスにおける対象アドレスデータＡ１−０〜Ａ１−３および書き込みデータＤ１−０〜Ｄ１−３の一例を示す。各データはクロック信号のエッジに対応して出力される。発行側装置から受付側装置へのアクセスがリードアクセスの場合、発行側装置は、受付側装置に対象アドレスデータＡ１−０〜Ａ１−３を出力する。

図４（ｃ）は、発行側装置から受付側装置に出力されるコマンドの一例を示す。図４（ｃ）に示したように、発行側装置は、ライトコマンド「０ｘ０３」に続けて、受付側装置からアドレス応答で送出すべき信号としての「ＴＡＧ＝１」を送信してもよい。図４（ｄ）は、発行側装置から受付側装置に、アドレスデータの送信がスタートすることを通知するスタート信号の一例を示す。図４（ｅ）は、発行側装置から受付側装置に、有効なアドレスデータが送信されている期間であることを通知するアドレスバリッド信号の一例を示す。

図４（ｆ）は、発行側装置から受付側装置に、ライトコマンドで書き込むべきデータの送信が要求されていることを通知するデータリクエスト信号の一例を示す。図４（ｇ）は、発行側装置から受付側装置に、有効な書き込みデータが送信されている期間であることを通知するデータバリッド信号の一例を示す。図４（ｈ）は、受付側装置となる試験モジュール１１の内部で使用されるクロック信号の一例を示す。

図４（ｉ）は、受付側装置から発行側装置に、対象アドレスに対応する記憶領域が存在することを通知するアドレス応答５２−１の一例を示す。受付側装置は、例えば、受信した対象アドレスデータＡ１−０〜Ａ１−３に対応する記憶領域をアドレス応答送信部６７が検出した場合に、アドレス応答送信部６７は第１アドレス応答５２−１として「ＴＡＧ＝１」をアドレスタイムアウト検出部２３に出力してもよい。図４（ｊ）は、受付側装置から発行側装置に、次のアクセスの準備が整ったことを通知するアクセス応答５３−１の一例を示す。受付側装置は、受信したアクセスがリードアクセスの場合には、このアクセス応答５３−１をリードコマンドで読み出されたデータの送信が始まることを通知する信号として用いてもよい。図４（ｋ）は、受信したアクセスがリードアクセスの場合に、受付側装置から発行側装置に読み出しデータを返信するための信号であるが、ここでは受信したアクセスがライトアクセスの場合であるのでデータは出力されない。

図４（ｌ）は、受付側装置から発行側装置に有効な読み出しデータが送信されている場合に、その期間であることを通知するデータバリッド信号が出力されるが、ここでは受信したアクセスがライトアクセスの場合であるのでデータは出力されない。本実施形態において、アドレス応答期間は、一例として０．５ｕｓに設定され、アクセス応答期間は、一例として３．０ｕｓに設定されている。

図５（ｂ）、（ｉ）、（ｊ）は本実施形態に係る試験装置１００が被試験デバイス２００に書込／読出試験を行う場合のコマンド発行に対する応答期間とタイムアウト期間の一例を示す。図５（ｂ）は、図４（ｂ）の対象アドレスデータＡ１−０〜Ａ１−３および書き込みデータＤ１−０〜Ｄ１−３の一例を時間軸方向に縮小して示す。図５（ｉ）は、図４（ｉ）のアドレス応答５２−１の一例を時間軸方向に縮小して示す。本例においてアドレス応答期間は、０．５ｕｓに設定され、アドレス応答タイムアウト期間は、１ｕｓに設定されている。

図５（ｊ）は、図４（ｊ）のアクセス応答５３−１の一例を時間軸方向に縮小して示す。本例において、アクセス応答期間は、３．０ｕｓに設定され、アクセス応答タイムアウト期間は、６．０ｕｓに設定されている。

図４（ｉ）、図４（ｊ）、図５（ｉ）、および、図５（ｊ）に示したように本実施形態では、試験モジュール１１が、受信したアクセス５１の対象アドレスに対応する記憶領域を有する場合には、アドレス応答送信部６７は、アクセス応答送信部６８が当該アクセス５１に対するアクセス応答５３を送信する前に、当該アクセス５１に対するアドレス応答５２を送信する。また、図５（ｊ）の下に示したようにアクセスタイムアウト検出部２４は、アクセス５１に対してアドレス応答５２を受信した場合に、アクセス５１のタイムアウトを検出する。アドレス応答タイムアウト時間は、アクセス応答タイムアウト時間と比較し短い。例えば、アドレス応答タイムアウト時間は、上記のように１ｕｓ程度に設定され、アクセス応答タイムアウト時間は、上記のように６ｕｓ程度に設定されている。

図６（ａ）〜（ｄ）は、各々キュー内の４番目のアクセス発行までの期間の一例を示す。図６（ａ）は、試験装置１００がアドレス応答タイムアウト機能を有していない場合で、第１試験モジュール１１−１にアクセスを発行する第１キュー３１−１を示す。第１キュー３１−１には、４個のアクセスが格納されている。第１キュー３１−１中では、４個のアクセスのうち２番目のアクセスだけが第１試験モジュール１１−１内の記憶領域に対応する対象アドレスを有する。この場合、４番目のアクセスを実行するまでの期間は、１番目のアクセス対するアクセス応答タイムアウトの６ｕｓと、２番目のアクセスに対するアクセス応答の３ｕｓと、３番目のアクセスに対するアクセス応答タイムアウトの６ｕｓを加算した１５ｕｓになる。

図６（ｂ）は、試験装置１００がアドレス応答タイムアウト機能を有していない場合で、第２試験モジュール１１−２にアクセスを発行する第２キュー３１−２を示す。第２キュー３１−２には、４個のアクセスが格納されている。第２キュー３１−２中では、４個のアクセスのうち１番目と３番目のアクセスが第２試験モジュール１１−２内の記憶領域に対応する対象アドレスを有する。この場合、４番目のアクセスを実行するまでの期間は、１番目のアクセス対するアクセス応答の３ｕｓと、２番目のアクセスに対するアクセス応答タイムアウトの６ｕｓと、３番目のアクセスに対するアクセス応答の３ｕｓを加算した１２ｕｓになる。

図６（ｃ）は、試験装置１００がアドレス応答タイムアウト機能を有する場合で、第１試験モジュール１１−１にアクセスを発行する第１キュー３１−１を示す。第１キュー３１−１には、４個のアクセスが格納されている。第１キュー３１−１中では、４個のアクセスのうち２番目のアクセスだけが第１試験モジュール１１−１内の記憶領域に対応する対象アドレスを有する。この場合、４番目のアクセスを実行するまでの期間は、１番目のアクセス対するアドレス応答タイムアウトの１ｕｓと、２番目のアクセスに対するアクセス応答の３ｕｓと、３番目のアクセスに対するアドレス応答タイムアウトの１ｕｓを加算した５ｕｓになる。

図６（ｄ）は、試験装置１００がアドレス応答タイムアウト機能を有する場合で、第２試験モジュール１１−２にアクセスを発行する第２キュー３１−２を示す。第２キュー３１−２には、４個のアクセスが格納されている。第２キュー３１−２中では、４個のアクセスのうち１番目と３番目のアクセスが第２試験モジュール１１−２内の記憶領域に対応する対象アドレスを有する。この場合、４番目のアクセスを実行するまでの期間は、１番目のアクセス対するアクセス応答の３ｕｓと、２番目のアクセスに対するアドレス応答タイムアウトの１ｕｓと、３番目のアクセスに対するアクセス応答の３ｕｓを加算した７ｕｓになる。

図６（ａ）と図６（ｃ）を比較した場合、アドレス応答タイムアウトを備える場合の第１試験モジュール１１−１では、第４番目のアドレスを実行するまでの時間が１５ｕｓから５ｕｓに短縮されている。また、図６（ｂ）と図６（ｄ）を比較した場合、アドレス応答タイムアウトを備える場合の第２試験モジュール１１−２では、第４番目のアドレスを実行するまでの時間が１２ｕｓから７ｕｓに短縮されている。

図７は、本実施形態に係る制御装置１０として機能するコンピュータ６００のハードウェア構成の一例を示す。コンピュータ６００は、ホストコントローラ１０８２により相互に接続されるＣＰＵ１０００、ＲＡＭ１０２０、及びグラフィックコントローラ１０７５を有するＣＰＵ周辺部と、入出力コントローラ１０８４によりホストコントローラ１０８２に接続される通信インターフェイス１０３０、ハードディスクドライブ１０４０、及びＣＤ−ＲＯＭドライブ１０６０を有する入出力部と、入出力コントローラ１０８４に接続されるＲＯＭ１０１０、フレキシブルディスクドライブ１０５０、及び入出力チップ１０７０を有するレガシー入出力部とを備える。

ホストコントローラ１０８２は、ＲＡＭ１０２０と、高い転送レートでＲＡＭ１０２０をアクセスするＣＰＵ１０００及びグラフィックコントローラ１０７５とを接続する。ＣＰＵ１０００は、ＲＯＭ１０１０及びＲＡＭ１０２０に格納されたプログラムに基づいて動作して、各部の制御を行う。グラフィックコントローラ１０７５は、ＣＰＵ１０００等がＲＡＭ１０２０内に設けたフレームバッファ上に生成する画像データを取得して、表示装置１０８０上に表示させる。これに代えて、グラフィックコントローラ１０７５は、ＣＰＵ１０００等が生成する画像データを格納するフレームバッファを、内部に含んでもよい。

入出力コントローラ１０８４は、ホストコントローラ１０８２と、比較的高速な入出力装置である通信インターフェイス１０３０、ハードディスクドライブ１０４０、及びＣＤ−ＲＯＭドライブ１０６０を接続する。通信インターフェイス１０３０は、ネットワークを介して外部の装置と通信する。ハードディスクドライブ１０４０は、コンピュータ６００が使用するプログラム及びデータを格納する。ＣＤ−ＲＯＭドライブ１０６０は、ＣＤ−ＲＯＭディスク１０９５からプログラム又はデータを読み取り、ＲＡＭ１０２０又はハードディスクドライブ１０４０に提供する。

また、入出力コントローラ１０８４には、ＲＯＭ１０１０と、フレキシブルディスクドライブ１０５０又は入出力チップ１０７０等の比較的低速な入出力装置とが接続される。ＲＯＭ１０１０は、コンピュータ６００の起動時にＣＰＵ１０００が実行するブートプログラム、又はコンピュータ６００のハードウェアに依存するプログラム等を格納する。フレキシブルディスクドライブ１０５０は、フレキシブルディスク１０９０からプログラム又はデータを読み取り、入出力チップ１０７０を介してＲＡＭ１０２０またはハードディスクドライブ１０４０に提供する。入出力チップ１０７０は、フレキシブルディスク１０９０、又は、例えばパラレルポート、シリアルポート、キーボードポート、マウスポート等を介して各種の入出力装置を接続する。

コンピュータ６００に提供されるプログラムは、フレキシブルディスク１０９０、ＣＤ−ＲＯＭディスク１０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、入出力チップ１０７０及び／又は入出力コントローラ１０８４を介して、記録媒体から読み出されコンピュータ６００にインストールされて実行される。プログラムがコンピュータ６００等に働きかけて行わせる動作は、図１から図６において説明した制御装置１０における動作と同一であるから、説明を省略する。

制御装置１０にインストールされて実行され、試験装置１００の機能を制御するプログラムは、試験モジュール１１を制御して、試験装置１００に上記した動作を実施させる内容を含む。

以上に示したプログラムは、外部の記憶媒体に格納されてもよい。記憶媒体としては、フレキシブルディスク１０９０、ＣＤ−ＲＯＭディスク１０９５の他に、ＤＶＤ又はＰＤ等の光学記録媒体、ＭＤ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワーク又はインターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用して、ネットワークを介してプログラムをコンピュータ６００に提供してもよい。

このように本実施形態の試験装置１００は、制御装置１０がアクセス応答を受信しない場合に、アクセスを発行してからアドレス応答に対するタイムアウトを検出するまでの期間で、試験モジュール１１に対する次のアクセスを発行でき、また、試験装置１００は、複数の試験モジュール１１に発行するあるアクセスとその次のアクセスの間隔を短縮することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。例えば、本実施形態に記載した発行側装置及び受付側装置の間の通信プロトコルは、試験装置内に限られず、アクセスを発行する各種の装置及びアクセスを受信する各種の装置に適用可能である。

Claims (8)

1. リードアクセスおよびライトアクセスの少なくとも一方のアクセスを発行する発行側装置と、前記発行側装置により発行されたアクセスを受け付ける受付側装置とを備えるシステムであって、
   前記発行側装置は、
   アクセス対象となる対象アドレスを含むアクセスを前記受付側装置に対して発行する発行部と、
   前記アクセスを発行してから予め定められたアドレス応答タイムアウト時間の間に、前記受付側装置から、当該アクセスの対象アドレスに対応する記憶領域が存在することを示すアドレス応答を受信しなかった場合に、当該アドレス応答のタイムアウトを検出するアドレスタイムアウト検出部と
   を有し、
   前記発行部は、前記アクセスを発行してから予め定められたアクセス応答タイムアウト時間の間に、前記アクセス応答タイムアウトよりもタイムアウト時間が短い前記アドレス応答のタイムアウトが検出された場合、または、前記受付側装置から次のアクセスを受付可能となったことを示すアクセス応答を受信したことに応じて次のアクセスを前記受付側装置に対して発行し、
   前記受付側装置は、
   前記発行側装置から前記アクセスを受信するアクセス受信部と、
   当該受付側装置が、受信した前記アクセスの対象アドレスに対応する記憶領域を有することを条件として、前記発行側装置に対して前記アドレス応答を送信するアドレス応答送信部と、
   受信した前記アクセスの対象アドレスに対応する記憶領域に対し、前記アクセスにより指定されたリードまたはライトを処理するアクセス処理部と、
   当該受付側装置が、受信した前記アクセスの対象アドレスに対応する記憶領域を有し、かつ、次の前記アクセスを受付可能となったことを条件として、前記発行側装置に対して前記アクセス応答を送信するアクセス応答送信部と
   を有するシステム。
2. 前記受付側装置が、受信した前記アクセスの対象アドレスに対応する記憶領域を有する場合に、前記アドレス応答送信部は、前記アクセス応答送信部が当該アクセスに対する前記アクセス応答を送信する前に、当該アクセスに対する前記アドレス応答を送信する請求項１に記載のシステム。
3. 前記発行側装置は、前記アクセスに対して前記アドレス応答を受信した場合において、当該アクセスを発行してから予め定められた前記アクセス応答タイムアウト時間の間に、前記受付側装置から前記アクセス応答を受信しなかったことを条件として、前記アクセスのタイムアウトを検出するアクセスタイムアウト検出部を更に有し、
   前記アドレス応答タイムアウト時間は、前記アクセス応答タイムアウト時間と比較し短い請求項２に記載のシステム。
4. 前記アドレスタイムアウト検出部は、前記アドレス応答タイムアウト時間として、前記発行側装置が前記アクセスを発行してから前記記憶領域を有する前記受付側装置から前記アドレス応答を受信するまでの時間より長く、前記発行側装置が前記アクセスを発行してから前記受付側装置から前記アクセス応答を受信するまでの時間より短い時間を用いる請求項３に記載のシステム。
5. 複数の前記受付側装置を備え、
   前記複数の受付側装置のそれぞれは、他の前記受付側装置にアドレスが割り当てられていないメモリ領域およびレジスタ領域の少なくとも一方を有し、
   前記発行部は、
   第１の前記アクセスを前記複数の受付側装置のそれぞれに対して送信し、
   それぞれの前記受付側装置に対し、前記第１のアクセスに対する前記アドレス応答のタイムアウトを検出し、または、前記第１のアクセスに対する前記アクセス応答を受信したことを条件として、第２の前記アクセスを発行する
   請求項３に記載のシステム。
6. リードアクセスおよびライトアクセスの少なくとも一方のアクセスを受付側装置に対して発行する発行側装置であって、
   アクセス対象となる対象アドレスを含むアクセスを前記受付側装置に対して発行する発行部と、
   前記アクセスを発行してから予め定められたアドレス応答タイムアウト時間の間に、前記受付側装置から、当該アクセスの対象アドレスに対応する記憶領域が存在することを示すアドレス応答を受信しなかった場合に、当該アドレス応答のタイムアウトを検出するアドレスタイムアウト検出部と
   を備え、
   前記発行部は、前記アクセスを発行してから予め定められたアクセス応答タイムアウト時間の間に、前記アクセス応答タイムアウトよりもタイムアウト時間が短い前記アドレス応答のタイムアウトが検出された場合、または、前記受付側装置から次のアクセスを受付可能となったことを示すアクセス応答を受信したことに応じて次のアクセスを前記受付側装置に対して発行する
   発行側装置。
7. リードアクセスおよびライトアクセスの少なくとも一方のアクセスを発行する発行側装置により発行されたアクセスを受け付ける受付側装置であって、
   前記発行側装置から前記アクセスを受信するアクセス受信部と、
   当該受付側装置が、受信した前記アクセスの対象アドレスに対応する記憶領域を有することを条件として、前記発行側装置に対してアドレス応答を送信するアドレス応答送信部と、
   受信した前記アクセスの対象アドレスに対応する記憶領域に対し、前記アクセスにより指定されたリードまたはライトを処理するアクセス処理部と、
   当該受付側装置が、受信した前記アクセスの対象アドレスに対応する記憶領域を有し、かつ、次の前記アクセスを受付可能となったことを条件として、前記発行側装置に対して前記受付側装置から次のアクセスを受付可能となったことを示すアクセス応答を送信するアクセス応答送信部と
   を備える受付側装置。
8. 被試験デバイスとの間で信号を授受する試験モジュールと、前記試験モジュールを制御する制御装置とを備え、前記被試験デバイスを試験する試験装置であって、
   前記制御装置は、
   前記試験モジュールが有するメモリまたはレジスタに対し、読み出しまたは書き込みの少なくとも一方を行う場合において、アクセス対象となる対象アドレスを含むアクセスを前記試験モジュールに対して発行する発行部と、
   前記アクセスを発行してから予め定められたアドレス応答タイムアウト時間の間に、前記試験モジュールから、当該アクセスの対象アドレスに対応する記憶領域が存在することを示すアドレス応答を受信しなかった場合に、当該アドレス応答のタイムアウトを検出するアドレスタイムアウト検出部と
   を有し、前記発行部は、前記アクセスを発行してから予め定められたアクセス応答タイムアウト時間の間に、前記アクセス応答タイムアウトよりもタイムアウト時間が短い前記アドレス応答のタイムアウトが検出された場合、または、前記試験モジュールから次のアクセスを受付可能となったことを示すアクセス応答を受信したことに応じて次のアクセスを前記試験モジュールに対して発行し、
   前記試験モジュールは、
   前記制御装置から前記アクセスを受信するアクセス受信部と、
   当該試験モジュールが、受信した前記アクセスの対象アドレスに対応する記憶領域を有することを条件として、前記制御装置に対して前記アドレス応答を送信するアドレス応答送信部と、
   受信した前記アクセスの対象アドレスに対応する記憶領域に対し、前記アクセスにより指定されたリードまたはライトを処理するアクセス処理部と、
   当該試験モジュールが、受信した前記アクセスの対象アドレスに対応する記憶領域を有し、かつ、次の前記アクセスを受付可能となったことを条件として、前記制御装置に対して前記アクセス応答を送信するアクセス応答送信部と
   を有する試験装置。

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