JP5092468B2 - 薄膜トランジスタ - Google Patents

Description

本発明は、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）とその製造方法、および該薄膜トランジスタを画素のスイッチング素子として用いた表示装置及びその製造方法に関する。

近年、半導体デバイスを用いた表示装置の分野では、省エネルギー、省スペースを特長とした液晶表示装置が、従来のＣＲＴ（Cathode-Ray Tube）に替わり、急速に普及しつつある。この液晶表示装置では、透明絶縁基板上に複数の電極や配線及び素子が設けられている。具体的には、走査配線や信号配線、ゲート電極やソース・ドレイン電極を有するＴＦＴがスイッチング素子としてアレイ状に設けられ、各表示画素に電極に独立した映像信号を印加するアクティブマトリクス型表示装置、例えば、液晶表示装置やＥＬ表示装置が広く用いられるようになっている。

ＴＦＴの構造は、そのゲート電極、ソース・ドレイン電極、半導体層の配置から、逆スタガ型やトップゲート型やコプラナー型などに分類されるが、半導体層として非晶質のシリコン膜を用いる場合には逆スタガ型が一般的である。逆スタガ型においては、半導体層がゲート電極よりも上層に位置しているが、その際に半導体層がゲート電極からはみ出している場合、ある問題が発生する。

すなわち、半導体層のはみだした部分に、液晶表示装置のバックライト光が当たって光電流が発生すると、ＴＦＴのリーク電流発生の原因となるため、信号保持電圧の低下やひいては表示品質に悪影響を及ぼすという問題がある。この問題を回避するために、半導体層のパターンがゲート電極内に内包されて、はみ出さないようにした構造が知られている。（特許文献１、２参照）

しかし、このような構造の場合、ドレイン電極と半導体層との重畳する領域は小さくならざるをえない。これはドレイン電極と半導体層との接触面積を低減することにつながるため、ＴＦＴのパフォーマンスを低下させることにつながる。そのため、ＴＦＴ特性を維持するために上記接触面積をある程度確保しようとすると、半導体層がゲート電極からはみ出させる必要がある。

そのようなケースにおいては光電流に起因する不良がまた問題になってくるが、この問題に対しては、ソース電極の先端が半導体層のパターンまで到達しないようにすることにより、半導体層のパターン周縁を経路とする光電流リークパスを遠回りさせるという方法などが知られている。（特許文献３〜６参照）。
特開２００３−３０３９７３号公報 特開２００１−３４３６６９号公報 特開２０００−２９８２８９号公報 特開平６−１７７３８７号公報 特開平２−８３０号公報 特開２００５−７２１３５号公報

ところで、特許文献１〜６によれば、半導体膜への光照射により生じる光電流にともなう問題は解決されるものの、以下の問題が生じる。すなわち、ゲート電極上において、ドレイン電極が半導体層を覆う領域においては、ドレイン電極とゲート電極とが重畳する領域が形成されるが、これにより容量が形成されてしまう。ゲート電極とドレイン電極との間に過分の容量が存在することにより、ＴＦＴのパフォーマンスを低下させてしまうのである。

本発明は、上記に鑑みなされたものであり、信頼性、生産性に優れた、かつ、高解像度のアクティブマトリクス型液晶表示装置を提供することを目的とする。

本発明に係る薄膜トランジスタは、
透明絶縁基板上に形成されたゲート電極と、
前記ゲート電極を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体層と、
前記半導体層上に形成されたソース電極及び
前記ゲート電極上に乗り上げるようにして前記半導体層上に形成されるドレイン電極と、
前記ドレイン電極に接続された画素電極とを備えた薄膜トランジスタであって、
前記半導体層と前記ドレイン電極とは前記ゲート電極の外にはみ出して互いに重なる領域を有し、前記ドレイン電極が前記互いに重なる領域を覆うように形成されており、
前記ゲート電極上における前記ドレイン電極の幅は、前記ゲート電極の外で互いに重なる領域を前記ドレイン電極が覆う幅よりも狭いことを特徴とする薄膜トランジスタ。

本発明によれば、信頼性、生産性に優れた薄膜トランジスタ及びアクティブマトリクス型表示装置を提供することができる。

以下、本発明に係る表示装置に用いられるアクティブマトリクス型ＴＦＴアレイ基板における薄膜トランジスタの実施の形態について説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、省略及び簡略化されている。

実施の形態１．
図１は、本実施の形態１に係るアクティブマトリクス型ＴＦＴアレイ基板における薄膜トランジスタの形成領域近傍の平面図である。図２は、図１のＡ−Ａで示した個所における断面図である。

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本実施の形態に係るアクティブマトリクス型ＴＦＴアレイ基板の薄膜トランジスタは、図１及び図２に示すように、透明絶縁基板１、ゲート電極２、ゲート絶縁膜３、半導体能動膜４、オーミックコンタクト膜５、ソース電極６ｂ、ドレイン電極７、パッシベーション膜８、コンタクトホール９、画素電極１０を備える。ここで、ソース電極６ｂとソース配線６ａとを合わせてソース電極・配線６と呼ぶ。Ｘで示される領域は、上面視で半導体能動膜４がゲート電極２からはみ出す領域であり、詳細は後述する。

透明絶縁基板１としては、ガラス基板、石英ガラス等の透明な絶縁基板を用いることができる。絶縁基板１の厚さは任意でよいが、液晶表示装置の厚さを薄くするために１．１ｍｍ厚以下のものが好ましい。絶縁基板１が薄すぎると、プロセスの熱履歴により基板の歪みが生じるため、パターニング精度が低下する。そのため、絶縁基板１の厚さは使用するプロセスを考慮して選択する必要がある。また、絶縁基板１がガラスなどの脆性材料からなる場合、端面からのチッピングによる異物の混入を防止するため、基板の端面を面取しておくことが好ましい。さらに、各プロセスでの基板処理の方向を特定するため、透明絶縁基板１の一部に切り欠きを設けておくことが、プロセス管理上好ましい。

ゲート電極２は、透明絶縁基板１上に形成されている。ゲート電極２としては、厚さ１００〜５００ｎｍ程度のＡｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ｃｕ等を主成分とする金属膜を用いることができる。ここで図１に示すように、ゲート電極２はソース配線６と直行する配線であるゲート配線を兼ねていてもよいし、ゲート配線から分岐したパターンでゲート電極２となる領域を形成してもよい。本実施の形態においては、どちらの場合も含めて、ゲート電極２と呼称する。

ゲート絶縁膜３は、透明絶縁基板１上のゲート電極２を覆うように形成されている。ゲート絶縁膜３としては、厚さ３００〜６００ｎｍ程度のシリコン窒化膜（ＳｉＮ_ｘ）、シリコン酸化膜（ＳｉＯ_ｘ）、シリコン酸化窒化膜（ＳｉＯ_ｘＮ_ｙ）やこれらの積層膜を用いることができる。膜厚が薄い場合には、ゲート配線とソース配線の交差部で短絡を生じやすいため、ゲート配線４の膜厚以上とすることが好ましい。一方、膜厚が厚い場合には、ＴＦＴのＯＮ電流が小さくなり、表示特性が低下する。

半導体能動膜４は、ゲート絶縁膜３上に形成されている。半導体能動膜４としては、厚さ１００〜３００ｎｍ程度のアモルファスシリコン（ａ−Ｓｉ）膜又は多結晶シリコン（ｐ−Ｓｉ）膜を用いることができる。膜が薄い場合には、後述するオーミックコンタクト膜５のドライエッチング時に消失が発生しやすい。一方、膜が厚い場合には、ＴＦＴのＯＮ電流が小さくなる。

なお、半導体能動膜４としてａ−Ｓｉ膜を用いる場合には、ゲート絶縁膜３のａ−Ｓｉ膜との界面は、ＳｉＮ_ｘ又はＳｉＯ_ｘＮ_ｙとすることが、薄膜トランジスタが導通状態となるゲート電圧である薄膜トランジスタの閾値電圧（Ｖ_ｔｈ）の制御性及び信頼性の観点から好ましい。一方、半導体能動膜４としてｐ−Ｓｉ膜を用いる場合には、ゲート絶縁膜３のｐ−Ｓｉ膜との界面はＳｉＯ_ｘ又はＳｉＯ_ｘＮ_ｙとすることが、薄膜トランジスタのＶ_ｔｈの制御性及び信頼性の観点から好ましい。

オーミックコンタクト膜５は、半導体能動膜４上に形成されている。オーミックコンタクト膜５としては、厚さ２０〜７０ｎｍ程度のａ−Ｓｉ又はｐ−ＳｉにＰを微量にドーピングしたｎ型ａ−Ｓｉ膜、ｎ型ｐ−Ｓｉ膜を用いることができる。

ここで、半導体能動膜４及びオーミックコンタクト膜５は、図１に示すように、ゲート電極２上に形成されるが、一部ゲート電極２からはみだす領域Ｘを有する。

ソース電極６ｂ及びドレイン電極７は、オーミックコンタクト膜５上に形成され、各々これを介し、半導体能動膜４と接続されている。また、ソース電極６ｂは、図１に示すように、ソース配線６ａから分岐して形成されている。ソース配線６ａは、ゲート電極２と略直行するように、ソース端子（不図示）まで延設されている。ソース配線６ａ、ソース電極６ｂからなるソース電極・配線６及びドレイン電極７は、同一の金属膜から構成されている。この金属膜としては、厚さ１００〜５００ｎｍ程度のＡｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ｃｕ等を主成分とする金属膜を用いることができる。

ここで、図１に示すように、領域Ｘにおいてドレイン電極７は幅Ｗ２をもって形成されているため、ゲート電極２からはみ出す領域Ｘを完全に覆っている。さらに、ドレイン電極７はゲート電極２上にも乗り上げているが、その乗り上げた領域における幅Ｗ１は、領域Ｘにおける幅Ｗ２よりも狭く形成されている。この幅Ｗ１は、薄膜トランジスタが動作特性上、十分な電流を流すことができるだけの幅以上であればよい。

この構造により、オーミックコンタクト膜５を介したドレイン電極７と半導体能動膜４との接触面積は十分確保されるため、薄膜トランジスタの特性を向上することができる。さらに、半導体能動膜４がはみ出した領域Ｘをドレイン電極７が覆って遮光しているため、光照射に伴う不良を抑制することができる。そして、ゲート電極２上における幅Ｗ１を領域Ｘにおけるドレイン電極７の幅Ｗ２よりも狭くしているため、ゲート電極２とドレイン電極７との間に存在する浮遊容量を低減することができ、これも薄膜トランジスタの性能向上に寄与する。

パッシベーション膜８はソース配線６ａ、ソース電極６ｂ、ドレイン電極７等の上に形成されている。パッシベーション膜８としては、ゲート絶縁膜３と同様の材料を用いることができ、この場合、後述のエッチングの際に一括して行えるという効果がある。

画素電極１０はパッシベーション膜８上に形成されている。画素電極１０は、パッシベーション膜８に形成されたコンタクトホール９を介し、ドレイン電極７と電気的に接続されている。画素電極１０としては、ＩＴＯに代表される透明導電膜を用いることができるが、金属膜のように光を反射する反射導電膜を用いてもよい。透明導電膜と反射導電膜を積層して、それぞれ透過画素電極と反射画素電極とに加工して形成してもよい。

次に、本実施の形態１に係るアクティブマトリクス型ＴＦＴアレイ基板の薄膜トランジスタの製造方法について述べる。なお、以下に説明する例は典型的なものであって、本発明の趣旨に合致する限り他の製造方法を採用することができることは言うまでもない。

表面を清浄化した絶縁基板１上に、スパッタリング、真空蒸着等の方法でゲート電極２を形成するための第１の金属膜を成膜する。

次に、第１のフォトリソグラフィプロセス（写真工程）で上記第１の金属膜をパターニングし、ゲート電極２を形成する。フォトリソグラフィプロセスは以下の通りである。アクティブマトリクス型ＴＦＴアレイ基板を洗浄後、感光性レジストを塗布・乾燥する。次に、所定のパターンが形成されたマスクパターンを通して露光し、現像することで写真製版的にアクティブマトリクス型ＴＦＴアレイ基板上にマスクパターンを転写したレジストを形成する。そして、感光性レジストを加熱硬化させた後にエッチングを行い、感光性レジストを剥離する。感光性レジストとアクティブマトリクス型ＴＦＴアレイ基板との濡れ性が悪い場合には、塗布前にＵＶ洗浄又はＨＭＤＳ（ヘキサメチルジシラザン）の蒸気塗布等の処理を行う。

また、感光性レジストとアクティブマトリクス型ＴＦＴアレイ基板との密着性が悪く、剥離が生じる場合には、加熱硬化温度の高温化又は加熱硬化時間の長時間化等の処理を適宜行う。上記第１の金属膜は、エッチング液によりエッチングすることができる。また、この第１の金属膜のエッチングは、パターンエッジがテーパー形状となるようにすることが、他の配線との段差での短絡を防止する上で好ましい。ここで、テーパー形状とは断面が台形状になるようにパターンエッジがエッチングされることをいう。

次に、ＳｉＮ_ｘ、ＳｉＯ_ｘ、ＳｉＯ_ｘＮ_ｙ等からなるゲート絶縁膜３、ａ−Ｓｉ又はｐ−Ｓｉからなる半導体能動膜４、ｎ型ａ−Ｓｉ又はｎ型ｐ−Ｓｉからなるオーミックコンタクト膜５を形成するための薄膜を、プラズマＣＶＤ（Chemical Vapor Deposition）法により連続で成膜する。半導体能動膜４としてａ−Ｓｉ膜を用いる場合、ゲート絶縁膜３の界面付近の成膜レートを小さくし、上層部の成膜レートを大きくすることにより、短い成膜時間で、移動度が大きく、ＯＦＦ時のリーク電流が小さいＴＦＴを得ることができる。上記ＳｉＮ_ｘ膜、ＳｉＯ_ｘ膜、ＳｉＯ_ｘＮ_ｙ膜、ａ−Ｓｉ膜、ｐ−Ｓｉ膜、ｎ型ａ−Ｓｉ膜、ｎ型ｐ−Ｓｉ膜は公知のガス（ＳｉＨ_４、ＮＨ_３、Ｈ_２、ＮＯ_２、ＰＨ_３、Ｎ_２やこれらの混合ガス）を用いて、ドライエッチングによりパターン形成できる。

次に、第２のフォトリソグラフィプロセスで、少なくともゲート電極２の直上部分に、半導体能動膜４及びオーミックコンタクト膜５をパターニングする。ゲート絶縁膜３は、全体に亘って残存する。半導体能動膜４及びオーミックコンタクト膜５のエッチングは、公知のガス組成（例えば、ＳＦ_６とＯ_２の混合ガス又はＣＦ_４とＯ_２の混合ガス）でドライエッチングできる。

次に、スパッタリングなどの方法でソース配線６ａ、ソース電極６ｂ及びドレイン電極７を形成するための第２の金属膜を成膜する。第３のフォトリソグラフィプロセスにより、第２の金属膜からソース配線６ａ（図１参照）、ソース端子（不図示）、ソース電極６ｂ及びドレイン電極７を形成する。第２の金属膜のエッチング方法としては、ウェットエッチングを用いる。例えば、第２の金属膜がＣｒからなる場合、硝酸セリウムアンモニウムを主成分としたエッチング液を用いればよい。

次に、オーミックコンタクト膜５のエッチングを行なう。このプロセスによりＴＦＴ部のオーミックコンタクト膜５の中央部が除去され、半導体能動膜４が露出する。オーミックコンタクト膜５のエッチングは、公知のガス組成（例えば、ＳＦ_６とＯ_２の混合ガス又はＣＦ_４とＯ_２の混合ガス）でドライエッチングできる。

次に、ＳｉＮ_ｘ、ＳｉＯ_ｘ、ＳｉＯ_ｘＮ_ｙ等からなるパッシベーション膜８を形成するための膜を、プラズマＣＶＤ法により形成する。第４のフォトリソグラフィプロセスにより、この膜からパッシベーション膜８を形成する。図１に示すようなコンタクトホール９に対応する領域を開口した遮光マスク（不図示）を用いて、均一に露光を行う。上記露光工程後、現像液を用いて現像を行う。その後、エッチング工程においてコンタクトホール９に対応する領域のパッシベーション膜８を除去することにより、開口部が形成されドレイン電極７等が露出する。また、図示しないが、パッシベーション膜８とゲート絶縁膜３とを連続してエッチングすることにより、ゲート電極２から延在されて形成されるゲート端子部を露出させてもよい。

次に、画素電極１０を形成するための透明導電膜もしくは金属膜等の光を反射する反射導電膜を、スパッタリング法、真空蒸着法、塗布法等により形成する。透明導電膜の材料としては、ＩＴＯ、ＩＺＯ、ＩＴＺＯ等を用いる。透明導電膜もしくは反射導電膜は第５のフォトリソグラフィプロセスにより、画素電極１０に形成される。

このように製造された薄膜トランジスタを形成したアクティブマトリクス型ＴＦＴアレイ基板は、カラーフィルターや対向電極を有する対向基板（不図示）と、スペーサーを介して、一対の基板として貼り合わされ、その間隙に液晶が注入される。この液晶層が挟持された液晶パネルをバックライトユニットに取り付けることにより、液晶表示装置が製造される。

また、このように製造された薄膜トランジスタを形成したアクティブマトリクス型ＴＦＴアレイ基板の上層に、公知の自発光材料を各画素電極上に形成し、さらに共通カソード電極を形成することにより、エレクトロ・ルミネッセンス表示装置が製造される。

なお、本実施の形態１において種々の変更を行ってもよい。たとえば、ドレイン電極７の形状は、図１に示すようにゲート電極２上における幅Ｗ１と、はみ出した領域Ｘにおける幅Ｗ２とが単一の値をとるものであってもよいが、図３に示すように、徐々にその幅の広さが変化していくような形状であってもよい。ドレイン電極７のパターン形成の際に位置がずれても、ゲート電極２からはみ出す領域Ｘにおいてドレイン電極７によって覆われなくなる領域を最小限に抑えることができる。

実施の形態１に係るアクティブマトリクス型ＴＦＴアレイ基板における薄膜トランジスタの形成領域近傍の平面図である。 図１のＡ−Ａ断面図である。 実施の形態１と類似の形態に係るアクティブマトリクス型ＴＦＴアレイ基板における薄膜トランジスタの形成領域近傍の平面図である。

符号の説明

１ 透明絶縁基板
２ ゲート電極
３ ゲート絶縁膜
４ 半導体能動膜
５ オーミックコンタクト膜
６ ソース電極・配線
６ａ ソース配線
６ｂ ソース電極
７ ドレイン電極
８ パッシベーション膜
９ コンタクトホール
１０ 画素電極
Ｘ 半導体能動膜がゲート電極からはみ出す領域

Claims (3)

1. 透明絶縁基板上に形成されたゲート電極と、
   前記ゲート電極を覆うゲート絶縁膜と、
   前記ゲート絶縁膜上に形成された半導体層と、
   前記半導体層上に形成されたソース電極及び
   前記ゲート電極上に乗り上げるようにして前記半導体層上に形成されるドレイン電極と、
   前記ドレイン電極に接続された画素電極とを備えた薄膜トランジスタであって、
   前記半導体層と前記ドレイン電極とは、前記ゲート電極の外にはみ出して互いに重なる領域を有し、前記ドレイン電極が前記互いに重なる領域を覆うように形成されており、
   かつ、前記ゲート電極上における前記ドレイン電極の幅は、前記ゲート電極の外で互いに重なる領域を前記ドレイン電極が覆う幅よりも狭いことを特徴とする薄膜トランジスタ。
2. 前記ソース電極、前記ドレイン電極を覆うように形成されるパッシベーション膜と、
   前記パッシベーション膜に形成されたコンタクトホールと、
   前記パッシベーション膜上に形成されて、前記コンタクトホールを介して前記ドレイン電極と接続する画素電極とを備えたことを特徴とする請求項１記載の薄膜トランジスタ。
3. 前記ゲート電極の外で互いに重なる領域を前記ドレイン電極が覆う幅と、前記ゲート電極上における前記ドレイン電極の幅との間で徐々に広さが変化していく前記ドレイン電極を有することを特徴とする請求項１または２記載の薄膜トランジスタ。

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