JP5061971B2 - Method of manufacturing a semiconductor light receiving element - Google Patents
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Description
本発明は、半導体受光素子を製造する方法に関する。 The present invention relates to a method of manufacturing a semiconductor light receiving element.
光通信の分野においては、信号光として、所定の波長帯の波長成分の光が使用されている。この波長の光を電気信号に変換するために半導体受光素子が使用される。この半導体受光素子は、基板と、基板上に形成された半導体メサとを備える。半導体メサは、信号光を吸収して電子正孔対を生成する半導体層を有する。
この半導体受光素子は、以下の工程により製造されている。FeドープInP基板上に、n+型InP層、n−型InP層、n−型InGaAs受光層を順次にエピタキシャル成長する。これらのエピタキシャル層の上面から亜鉛を拡散してp+型半導体領域を形成する。このp+型半導体領域上にアノード電極を形成する。p+型半導体領域を周囲の領域をエッチングして、n+型InP層を露出させる。露出されたn+型InP層上にカソード電極を形成する。 This semiconductor light receiving element is manufactured by the following steps. On the Fe-doped InP substrate, an n + -type InP layer, an n − -type InP layer, and an n − -type InGaAs light receiving layer are sequentially epitaxially grown. Zinc is diffused from the upper surface of these epitaxial layers to form ap + type semiconductor region. An anode electrode is formed on the p + type semiconductor region. The peripheral region of the p + type semiconductor region is etched to expose the n + type InP layer. A cathode electrode is formed on the exposed n + -type InP layer.
発明者は、このような半導体受光素子の開発に携わっている。上記のような構造の半導体受光素子の製造を注意深く観察すると、製造ロットによっては、受光素子の特性がばらついたり、製造歩留まりが低下したりしている。発明者は、この点に着目して、様々な実験を行った。この実験によれば、半導体メサを形成しているので、電極加工の工程およびそのフォトリソグラフィ工程に起因して製造歩留まりが低下していることが示された。また、半導体メサを作製するときに半導体膜のエッチング量のばらつきが生じていることが示された。エッチング量のばらつきにより受光素子の特性のばらつきが大きくなり、また製造歩留まりが低下している。 The inventor is engaged in the development of such a semiconductor light receiving element. If the manufacturing of the semiconductor light receiving element having the above structure is carefully observed, the characteristics of the light receiving element vary or the manufacturing yield decreases depending on the manufacturing lot. The inventor conducted various experiments paying attention to this point. According to this experiment, since the semiconductor mesa was formed, it was shown that the manufacturing yield was lowered due to the electrode processing step and the photolithography step. Further, it was shown that the variation in the etching amount of the semiconductor film occurred when the semiconductor mesa was manufactured. Due to the variation in the etching amount, the variation in the characteristics of the light receiving element is increased, and the manufacturing yield is lowered.
求められていることは、素子特性のばらつきが小さくでき、また製造歩留まりを向上可能な構造の半導体受光素子である。 What is required is a semiconductor light-receiving element having a structure in which variations in element characteristics can be reduced and manufacturing yield can be improved.
そこで、本発明の目的は、素子特性および製造歩留まりの変動を小さくできる構造を有する半導体受光素子を製造する方法を提供することとした。 Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor light receiving element having a structure capable of reducing variations in element characteristics and manufacturing yield.
本発明の一側面は、半導体受光素子を製造する方法に係わる。この方法は、(a)複数のIII−V族化合物半導体層を半絶縁性基板上に成長して半導体多層膜部を形成する工程を備え、半導体多層膜部は、該III−V族化合物半導体層のうちの一半導体層が光吸収層を構成するように設けられており、(b)半導体多層膜部に錫を気相から熱拡散することによりn型ドーパントを導入してn型半導体領域を形成する工程を備え、該n型半導体領域は光吸収層に到達しており、(c)半導体多層膜部にp型ドーパントを導入してp型半導体領域を形成する工程を備え、該p型半導体領域は光吸収層に到達しており、(d)n型半導体領域上にカソード電極を形成する工程と、(e)p型半導体領域上にアノード電極を形成する工程とを備える。前記p型半導体領域は、前記p型半導体領域の周囲が前記n型半導体領域に囲まれるように設けられる。 One aspect of the present invention relates to a method of manufacturing a semiconductor light receiving element. This method comprises the step of (a) growing a plurality of III-V compound semiconductor layers on a semi-insulating substrate to form a semiconductor multilayer film portion, the semiconductor multilayer film portion comprising the III-V group compound semiconductor One of the layers is provided so as to constitute a light absorption layer, and (b) an n-type semiconductor region is formed by introducing an n-type dopant by thermally diffusing tin from the vapor phase into the semiconductor multilayer film portion. The n-type semiconductor region reaches the light absorbing layer, and (c) a step of forming a p-type semiconductor region by introducing a p-type dopant into the semiconductor multilayer film portion, The type semiconductor region reaches the light absorption layer, and includes (d) a step of forming a cathode electrode on the n-type semiconductor region and (e) a step of forming an anode electrode on the p-type semiconductor region. The p-type semiconductor region is provided so that the periphery of the p-type semiconductor region is surrounded by the n-type semiconductor region.
n型半導体領域は、光吸収層に到達するように半導体多層膜部にn型ドーパントを導入することより形成される。この形成により、半導体メサを形成することなく、光吸収層をカソード電極に接続することができる。 The n-type semiconductor region is formed by introducing an n-type dopant into the semiconductor multilayer film portion so as to reach the light absorption layer. With this formation, the light absorption layer can be connected to the cathode electrode without forming a semiconductor mesa.
この製造方法では、上記工程(b)は、錫(Sn)を気相から熱拡散することにより形成する工程を含むようにしてもよい。n型半導体領域を形成する工程では、InP/Sn溶液から気相に提供されるSnドーパントを拡散することによりn型半導体領域を形成するものであって、InP/Sn溶液はSnとInとのモル比がSn:In=1:0から1:0.5までの範囲であることが好ましい。 In this manufacturing method, the step (b) may include a step of forming tin (Sn) by thermal diffusion from the gas phase. In the step of forming the n-type semiconductor region, the n-type semiconductor region is formed by diffusing Sn dopant provided from the InP / Sn solution to the gas phase, and the InP / Sn solution is composed of Sn and In. The molar ratio is preferably in the range of Sn: In = 1: 0 to 1: 0.5.
また、この製造方法では、上記工程(b)は、イオン注入法でシリコンを導入することによりn型半導体領域を形成する工程を含むようにしてもよい。 In this manufacturing method, the step (b) may include a step of forming an n-type semiconductor region by introducing silicon by an ion implantation method.
この製造方法では、基板は、半絶縁性III−V族化合物基板を含むようにしてもよい。高速用の半導体受光素子を製造する方法に適用できる。 In this manufacturing method, the substrate may include a semi-insulating III-V compound substrate. It can be applied to a method for manufacturing a high-speed semiconductor light receiving element.
この製造方法では、基板は半絶縁性InP基板を含むようにできる。また、光吸収層は、InGaAs半導体層およびInGaAsP半導体層の少なくともいずれか一方を含むようにできる。 In this manufacturing method, the substrate can include a semi-insulating InP substrate. The light absorption layer may include at least one of an InGaAs semiconductor layer and an InGaAsP semiconductor layer.
本発明の別の側面は、半導体受光素子に係わる。半導体受光素子は、電極面と、基板と、光吸収層と、p型半導体領域と、n型半導体領域とを備える。電極面上には、アノード電極およびカソード電極が設けられている。光吸収層は、電極面と基板との間に設けられIII−V族化合物半導体を含む。p型半導体領域は、アノード電極に接続されており、電極面から光吸収層に到達するように設けられている。n型半導体領域は、カソード電極に接続されており、電極面から光吸収層に到達するように設けられている。 Another aspect of the present invention relates to a semiconductor light receiving element. The semiconductor light receiving element includes an electrode surface, a substrate, a light absorption layer, a p-type semiconductor region, and an n-type semiconductor region. An anode electrode and a cathode electrode are provided on the electrode surface. The light absorption layer is provided between the electrode surface and the substrate and includes a III-V group compound semiconductor. The p-type semiconductor region is connected to the anode electrode and is provided so as to reach the light absorption layer from the electrode surface. The n-type semiconductor region is connected to the cathode electrode and is provided so as to reach the light absorption layer from the electrode surface.
電極面上にアノード電極及びカソード電極を設けて、プレーナー型構造を実現した。光吸収層において発生した電荷は、電極面から光吸収層に到達するように設けているn型半導体領域を介してカソード電極に導かれる構造を達成した。 A planar structure was realized by providing an anode electrode and a cathode electrode on the electrode surface. A structure has been achieved in which charges generated in the light absorption layer are guided to the cathode electrode through an n-type semiconductor region provided so as to reach the light absorption layer from the electrode surface.
本発明の別の側面は、半導体受光素子に係わる。半導体受光素子は、プレーナー型構造を有する。半導体受光素子は、基板と、光吸収層と、III−V族化合物半導体層と、アノード電極と、カソード電極と、p型半導体領域と、n型半導体領域とを備える。光吸収層は、基板の一対の面のうちの一方の面上に設けられたIII−V族化合物半導体を含む。III−V族化合物半導体層は、光吸収層上に設けられている。アノード電極及びカソード電極は、III−V族化合物半導体層上に設けられている。p型半導体領域は、光吸収層及びIII−V族化合物半導体層に設けられ、アノード電極と接続されている。n型半導体領域は、光吸収層及びIII−V族化合物半導体層内に設けられ、カソード電極と接続されている。 Another aspect of the present invention relates to a semiconductor light receiving element. The semiconductor light receiving element has a planar structure. The semiconductor light receiving element includes a substrate, a light absorption layer, a III-V group compound semiconductor layer, an anode electrode, a cathode electrode, a p-type semiconductor region, and an n-type semiconductor region. The light absorption layer includes a III-V group compound semiconductor provided on one of the pair of surfaces of the substrate. The III-V compound semiconductor layer is provided on the light absorption layer. The anode electrode and the cathode electrode are provided on the III-V compound semiconductor layer. The p-type semiconductor region is provided in the light absorption layer and the III-V group compound semiconductor layer, and is connected to the anode electrode. The n-type semiconductor region is provided in the light absorption layer and the III-V group compound semiconductor layer, and is connected to the cathode electrode.
この半導体受光素子は、アノード電極及びカソード電極をIII−V族化合物半導体層上に設けると共に、光吸収層に到達するようにn型半導体領域を設ける構造を有している。この構造により、半導体メサを形成すること無く光吸収層に到達するように設けているn型半導体領域を介して光吸収層において発生した電荷をカソード電極に導くことができる。 This semiconductor light receiving element has a structure in which an anode electrode and a cathode electrode are provided on the III-V compound semiconductor layer and an n-type semiconductor region is provided so as to reach the light absorption layer. With this structure, charges generated in the light absorption layer can be guided to the cathode electrode through the n-type semiconductor region provided so as to reach the light absorption layer without forming a semiconductor mesa.
半導体受光素子では、n半導体領域は、ドーパントとして錫及びシリコンの少なくともいずれかを含むようにしてもよい。シリコンの導入は、イオン注入法で実現できる。また、錫の導入は、錫を気相からの拡散させる方法で実現できる。 In the semiconductor light receiving element, the n semiconductor region may include at least one of tin and silicon as a dopant. Silicon can be introduced by an ion implantation method. The introduction of tin can be realized by a method of diffusing tin from the gas phase.
半導体受光素子では、基板は半絶縁性III−V族化合物基板を含むようにしてもよい。メサ型構造を採用することなく、高速の光信号を受光できる。 In the semiconductor light receiving element, the substrate may include a semi-insulating III-V compound substrate. High-speed optical signals can be received without adopting a mesa structure.
半導体受光素子では、基板はInP基板を含むことができる。また、光吸収層は、InGaAs半導体層およびInGaAsP半導体層の少なくともいずれか一方を含むことができる。 In the semiconductor light receiving element, the substrate may include an InP substrate. The light absorbing layer can include at least one of an InGaAs semiconductor layer and an InGaAsP semiconductor layer.
半導体受光素子は、反射防止膜を更に備えることができる。光吸収層は、反射防止膜と基板との間に位置している。この構造によれば、本半導体受光素子は、前面照射型の受光素子として動作できる。 The semiconductor light receiving element can further include an antireflection film. The light absorption layer is located between the antireflection film and the substrate. According to this structure, the semiconductor light receiving element can operate as a front-illuminated light receiving element.
半導体受光素子は、反射防止膜を更に備えることができる。基板は、反射防止膜と光吸収層との間に位置している。この構造によれば、本半導体受光素子は、裏面照射型の受光素子として動作できる。 The semiconductor light receiving element can further include an antireflection film. The substrate is located between the antireflection film and the light absorption layer. According to this structure, the semiconductor light receiving element can operate as a back-illuminated light receiving element.
本発明の上記の目的及び他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述からより容易に明らかになる。 The above and other objects, features, and advantages of the present invention will become more readily apparent from the following detailed description of preferred embodiments of the present invention, which proceeds with reference to the accompanying drawings.
以上説明したように、素子特性および製造歩留まりの変動を小さくできる構造を有する半導体受光素子を製造する方法が提供された。 As described above, a method for manufacturing a semiconductor light receiving element having a structure capable of reducing fluctuations in element characteristics and manufacturing yield has been provided.
本発明は、添付図面と共に以下の詳細な記述を考慮することによって容易に理解される。図面に共通な同一要素を示すために、可能な場合には、同一の参照番号が使用される。 The present invention will be readily understood by considering the following detailed description in conjunction with the accompanying drawings, in which: Wherever possible, the same reference numbers will be used to identify the same elements in the drawings.
(第1の実施の形態)
図1は、本実施の形態に係わる半導体受光素子の斜視図である。半導体受光素子1aは、pin型受光素子であって、前面照射型のプレーナー構造を備える。半導体受光素子1aは、光電変換部2と、基板4と、絶縁膜6と、反射防止膜8と、アノード電極10と、カソード電極12と、金属膜14とを備える。光電変換部2および基板4は、所定の軸方向に順に配置されている。基板4は、半絶縁性InP半導体基板といった半導体基板であることができる。基板4は、一対の面4aおよび4bを備えており、これらの面4aおよび4bは、互いに対向している。基板4の一方の面4a上には、光電変換部2が配置されている。基板4の一方の面4b上には、その全面に金属膜14が設けられている。金属膜14は、半導体受光素子1aをパッケージへのボンディングに役立つ。
(First embodiment)
FIG. 1 is a perspective view of a semiconductor light receiving element according to the present embodiment. The semiconductor
光電変換部2は、基板4の一方の面4a上に配置されている。光電変換部2は、第1から第3のIII−V族化合物半導体層16、18、20を含む。第1から第3のIII−V族化合物半導体層16、18、20は、基板4の一方の面4a上に順に配置されている。第2のIII−V族化合物半導体層18のバンドギャップは第1から第3のIII−V族化合物半導体層16及び20のバンドギャップより小さい。第2のIII−V族化合物半導体層18は、光吸収層として機能するように構成されている。この光吸収層により吸収される光は、第2のIII−V族化合物半導体層18のバンドギャップエネルギに対応する波長より短い波長を有する。
The photoelectric conversion unit 2 is disposed on one
光電変換部2は、その内にp型半導体領域22およびn型半導体領域24を更に備える。p型半導体領域22およびn型半導体領域24は、一方の面2aから光吸収層18に到達するように伸びる。半導体受光素子1aでは、p型半導体領域22の周辺にn型半導体領域24が位置している。n型半導体領域24は、n型ドーパントしてシリコン(Si)及び錫(Sn)の少なくともいずれかを含む。ドーパントのシリコンは、イオン注入法で導入できる。ドーパントの錫は、気相からの熱拡散により導入できる。p型半導体領域22は、p型ドーパントして亜鉛(Zn)を含むが、これに限定されるものではない。
The photoelectric conversion unit 2 further includes a p-
半導体受光素子1aの構造を例示的に示すと以下の構造である。
基板4 :半絶縁性InP
350マイクロメートル
III−V族化合物半導体層16:アンドープInP、
2マイクロメートル
III−V族化合物半導体層18:アンドープInGaAs及びInGaAsP、
4マイクロメートル
III−V族化合物半導体層20:アンドープInP、
1.5マイクロメートル。
The structure of the semiconductor
Substrate 4: Semi-insulating InP
350 micrometers
III-V group compound semiconductor layer 16: undoped InP,
2 micrometers
III-V compound semiconductor layer 18: undoped InGaAs and InGaAsP,
4 micrometers
III-V compound semiconductor layer 20: undoped InP,
1.5 micrometers.
これらの半導体層16、18、20のキャリア濃度は、1×1015cm−3程度ある。しかしながら、これらの半導体層16、18、20のキャリア濃度のキャリア濃度は、5×1015cm−3以下であってもよい。半絶縁性InP基板は、Feドープ基板であることができる。好適な実施の形態では、半導体層16はバッファ層として機能する。半導体層20は、窓層として機能する。光吸収層として機能する半導体層18は、III−V族半導体層20を透過してきた光を吸収して電子正孔対を生成する。光吸収層は、バッファ層と窓層との間に配置されている。
The carrier concentration of these semiconductor layers 16, 18, and 20 is about 1 × 10 15 cm −3 . However, the carrier concentration of these semiconductor layers 16, 18, and 20 may be 5 × 10 15 cm −3 or less. The semi-insulating InP substrate can be a Fe-doped substrate. In a preferred embodiment, the
光電変換部2の一方の面2a上には、シリコン・ナイトライド膜といった絶縁膜6が設けられている。また、一方の面2a上には、シリコン・オキシナイトライド膜といった反射防止膜8が設けられている。絶縁膜6及び反射防止膜8は、n型半導体領域24の位置に開口部6a及び8aを有する。この開口部6a及び8aには、カソード電極12が設けられている。また、絶縁膜6は、p型半導体領域22の位置に開口部6bを有している。開口部6bは、光入射領域26を含むように設けられている。また、反射防止膜8は、p型半導体領域22上に位置する開口部8bを有する。開口部8bは開口部6bの周縁に沿って位置しており、開口部6bは開口部8bと部分的に重なっている。開口部8b上にはアノード電極10が設けられている。つまり、アノード電極10は、p型半導体領域22の周縁部上に位置しており、光入射領域26を規定するように閉じた形状で設けられている。アノード電極10に囲まれた領域には、反射防止膜8が位置しているけれども、絶縁膜6は除かれている。故に、この領域は光入射面として機能する。反射防止膜8の厚さ及び屈折率は、検出する光の波長に関連して決定される。
An insulating
図2(a)は、半導体受光素子1aを示す平面図である。この平面図には、アノード電極10およびカソード電極12の形状および配置が示されている。また、図2(b)は、p型半導体領域22およびn型半導体領域24の形状および配置を示す模式図である。図2(b)では、電極10および12が破線で描かれている。
FIG. 2A is a plan view showing the semiconductor
再び図1を参照すると、光Aは光入射面の反射防止膜を透過して、それから光電変換部2に入射する。この光Aは、光吸収層18において多数の電子正孔対を生成する。生成された正孔Hは、p型半導体領域22に向けて移動する。生成された電子Eは、n型半導体領域24に向けて移動する。
Referring again to FIG. 1, the light A passes through the antireflection film on the light incident surface and then enters the photoelectric conversion unit 2. The light A generates a large number of electron-hole pairs in the light absorption layer 18. The generated holes H move toward the p-
半導体受光素子1aは、プレーナー構造を採用すると共にn型半導体領域24を備えているので、n型電極を設けるために半導体メサを形成する必要がない。故に、半導体メサを形成することによる素子特性のばらつきが生じないだけでなく、半導体メサを形成した面上に電極を形成することに起因する歩留まり低下も生じない。また、半導体受光素子1aは、p型半導体領域22及びn型半導体領域24が半導体受光素子の一方の面上に有する構造を備えるので、半絶縁性基板を利用できる。故に、光信号に対して高速に応答可能な素子が実現できる。
Since the semiconductor
(第2の実施の形態)
図3(a)〜3(c)、4(a)、4(b)、5(a)、5(b)、および図6を参照しながら、前面照射型の半導体受光素子を製造する方法を説明する。
(Second embodiment)
3 (a) -3 (c), 4 (a), 4 (b), 5 (a), 5 (b), and FIG. 6, a method of manufacturing a front-illuminated semiconductor light-receiving element Will be explained.
(エピタキシャル成長工程)
図3(a)を参照しながら、III−V族化合物半導体多層膜を基板上にエピタキシャル成長する工程を説明する。FeドープInP基板といった半絶縁性のInP基板30を準備する。InP基板30は一対の面30a及び30bを有する。基板30の一方の面30a上に、InP半導体層32、InGaAs半導体層34、およびInP半導体層36を順に成長して、半導体多層膜を形成する。これらの半導体層32,34、36は、有機金属気相エピタキシャル成長 (OMVPE)法といった気相成長法で成長されることができる。また、これらの半導体層32,34、36は、ドーパントを意図的に添加することなく成長される。このような半導体層は、アンドープ半導体層と呼ばれたり、i型半導体層と呼ばれたりする。半導体多層膜が形成されると、中間生産物28aが得られる。
(Epitaxial growth process)
A process of epitaxially growing a III-V compound semiconductor multilayer film on a substrate will be described with reference to FIG. A
なお、本実施の形態では、InP半導体層32とInP半導体層36との間に位置する半導体層の材料として、InGaAs半導体を用いたけれども、InGaAsP半導体を用いることができる。また、アンドープ半導体層32,34および36に替えて、あるいは、キャリア濃度が5×1015cm-3以下であるような半導体層を形成してもよい。
In this embodiment, although an InGaAs semiconductor is used as a material for a semiconductor layer located between the
(絶縁膜マスク形成工程)
図3(b)を参照しながら、半導体多層膜上に絶縁膜を形成する工程を説明する。半導体多層膜上の全面には、窒化シリコン膜といった絶縁性シリコン化合物膜38を形成する。窒化シリコン膜は、例えばプラズマ化学的気相成長(pCVD)法で形成される。絶縁膜の膜厚は100ナノメートル以上であることが好ましい。この絶縁膜は、後の工程でp型ドーパントを拡散させるためのマスク層として利用される。
(Insulating film mask formation process)
A process of forming an insulating film on the semiconductor multilayer film will be described with reference to FIG. An insulating
フォトリソグラフィ法で絶縁膜38に開口部38aを形成して、マスク40を形成する。マスク40は、半導体多層膜において亜鉛を導入する領域を規定する。開口部38aが形成されると、中間生産物28bが得られる。
An
(p型ドーパント拡散工程)
図3(c)を参照しながら、半導体多層膜にドーパントを導入してp型半導体領域を形成する工程を説明する。本実施の形態では、ドーパントとして亜鉛を用いる。中間生産物28bは、半導体多層膜上にマスク40が形成されている。本実施の形態では熱拡散法を採用する。亜鉛を含む雰囲気42に中間生産物28bを晒すと、開口部38aから半導体多層膜に亜鉛が固相拡散すると共にマスク40の絶縁膜パターンが設けられた領域には亜鉛は拡散されない。亜鉛はp型ドーパントであるので、半導体多層膜中にp型半導体領域44が形成される。p型ドーパントは、p型半導体領域44がInGaAs半導体層34に到達するように導入される。p型半導体領域44が形成されると、中間生産物28cが得られる。
(p-type dopant diffusion process)
A process of forming a p-type semiconductor region by introducing a dopant into the semiconductor multilayer film will be described with reference to FIG. In this embodiment mode, zinc is used as a dopant. In the
(反射防止膜形成工程)
図4(a)を参照すると、中間生産物28c上の全面に絶縁膜46を形成する。絶縁膜46は、半導体受光素子1aが検知する波長成分の光を透過可能な材料であると共に、絶縁膜の厚さは半導体受光素子1aが検知する波長帯に光透過ウインドウを形成するように決定される。絶縁膜46は、マスク40を取り除くことなく、マスク40上に形成される。本実施の形態では、絶縁膜46は、シリコン・オキシナイトライド(SiON)膜といった絶縁性シリコン化合物膜を含むことができる。例えば、SiON膜は化学的気相成長法(CVD)で形成される。
(Antireflection film formation process)
Referring to FIG. 4A, an insulating
マスク40は、p型半導体領域44上に開口部38aを備えている。絶縁膜46は、p型半導体領域44上に形成され、この開口部38aを入射する光に対して反射防止膜として機能する。反射防止膜が形成されると、中間生産物28dが得られる。
The
(n型ドーパント導入工程)
図4(b)を参照すると、半導体多層膜にn型ドーパントを導入してn型半導体領域を形成する工程を説明する。本実施の形態では、n型ドーパントとして錫を用いる。
(N-type dopant introduction process)
With reference to FIG. 4B, a process of forming an n-type semiconductor region by introducing an n-type dopant into the semiconductor multilayer film will be described. In this embodiment, tin is used as the n-type dopant.
フォトリソグラフィ法でマスク40に開口部40aと絶縁膜46に開口部46aとを形成して、マスク48を形成する。開口部40aおよび開口部46aは、単一のフォトリソグラフィ工程で形成される。マスク48は、半導体多層膜において錫を導入する領域を規定する開口部48aを有する。
An
本実施の形態では、熱拡散法を採用する。マスク50を備える中間生産物を錫を含む雰囲気52に晒すと、開口部50aから半導体多層膜に錫が拡散すると共にマスク50の絶縁膜パターンが設けられた領域には錫は拡散されない。錫はn型ドーパントであるので、半導体多層膜中にn型半導体領域50が形成される。n型ドーパントは、n型半導体領域50がInGaAs半導体層34に到達するように導入される。n型半導体領域50が形成されると、中間生産物28eが得られる。
In this embodiment, a thermal diffusion method is employed. When the intermediate product including the
(アノード電極形成工程)
図5(a)を参照しながら、アノード電極を形成する工程を説明する。本実施の形態では、アノード電極54をリフトオフ法で形成する。中間生産物28e上の絶縁膜40及び/又は46に開口部を形成する。この開口部は、p型半導体領域44上に形成されている。本実施の形態では、開口部は、マスク40に設けられている開口部38aの周縁に沿って形成される。次いで、中間生産物28e上にレジスト膜を形成する。このレジスト膜に開口部を形成して電極パターンを有するレジストマスクを形成する。このレジストマスク上に、p型半導体領域44にオーミック接触が形成可能な金属膜を形成する。レジストマスクを除去すると、アノード電極54が形成される。アノード電極54が形成されると、中間生産物28fが得られる。
(Anode electrode formation process)
A process of forming the anode electrode will be described with reference to FIG. In the present embodiment, the
(カソード電極形成工程)
図5(b)を参照しながら、カソード電極を形成する工程を説明する。本実施の形態では、カソード電極56をリフトオフ法で形成する。中間生産物28f上にレジスト膜を形成する。このレジスト膜に開口部を形成して電極パターンを有するレジストマスクを形成する。本実施の形態では、開口部は、マスク50に設けられている開口部50aの位置に形成される。このレジストマスク上に、n型半導体領域50にオーミック接触が形成可能な金属膜を形成する。レジストマスクを除去すると、カソード電極56が形成される。カソード電極56は、n型半導体領域50上に形成されている。カソード電極56が形成されると、中間生産物28gが得られる。
(Cathode formation process)
The step of forming the cathode electrode will be described with reference to FIG. In the present embodiment, the
(裏面メタル形成工程)
図6を参照しながら、裏面にメタル層を形成する工程を説明する。本実施の形態では、中間生産物28gの基板30の他方の面(裏面)の全面にメタル層58を形成する。メタル層58は、当該半導体受光素子をハウジングの搭載部上にボンディングするために利用される。
(Back metal forming process)
The process of forming a metal layer on the back surface will be described with reference to FIG. In the present embodiment, the
上記の全工程により、半導体受光素子28hが完成した。半導体受光素子28hは、第1の実施に形態において説明された半導体受光素子1aと同様に、前面照射型のpin構造を有する。
The semiconductor
本製造方法によれば、半導体メサを形成するためのエッチング工程を行うことがない。つまり、本実施の形態によればプレーナー型半導体受光素子が製造される。故に、エッチング量の変動に起因する素子特性の個体差が生じる可能性がない。また、このエッチング工程において形成される凹部または凹部上に電極を形成することがないので、半導体受光素子の歩留まりを低下させる可能性がない。 According to this manufacturing method, the etching process for forming the semiconductor mesa is not performed. That is, according to the present embodiment, a planar type semiconductor light receiving element is manufactured. Therefore, there is no possibility that individual differences in element characteristics due to variations in the etching amount occur. In addition, since no electrode is formed on the recess or the recess formed in this etching step, there is no possibility of reducing the yield of the semiconductor light receiving element.
錫蒸気を含む気相からn型ドーパントを固相拡散により導入している。錫ドーパントは、錫が添加された溶融InPから供給される。故に、高価な製造装置を用いることない製造プロセスを構成できる。 An n-type dopant is introduced from a vapor phase containing tin vapor by solid phase diffusion. The tin dopant is supplied from molten InP to which tin has been added. Therefore, a manufacturing process without using an expensive manufacturing apparatus can be configured.
(第3の実施の形態)
図7は、本実施の形態に係わる半導体受光素子の斜視図である。半導体受光素子1bは、pin型受光素子であって、背面照射型のプレーナー構造を備える。半導体受光素子1bは、光電変換部2と、基板4と、絶縁膜7と、反射防止膜9と、アノード電極11と、カソード電極13と、金属膜15とを備える。光電変換部2および基板4は、所定の軸方向に順に配置されている。基板4は、半絶縁性InP半導体基板といった半導体基板であることができる。基板4の一方の面4a上には、光電変換部2が配置されている。
(Third embodiment)
FIG. 7 is a perspective view of the semiconductor light receiving element according to the present embodiment. The semiconductor light-receiving
光電変換部2は、基板4の一方の面4a上に配置されている。光電変換部2は、第1の実施の形態と同様に、第1から第3のIII−V族化合物半導体層16、18、20を含む。光電変換部2は、その内にp型半導体領域22およびn型半導体領域25を有する。n型半導体領域25は、n型半導体領域24と同様に、一方の面2aから光吸収層に到達するように伸びる。半導体受光素子1bでは、p型半導体領域22の周囲を囲むようにn型半導体領域25が位置している。n型半導体領域25は、n型ドーパントしてシリコン及び錫の少なくともいずれかを含む。
The photoelectric conversion unit 2 is disposed on one
光電変換部2の一方の面2a上には、シリコン・ナイトライド膜といった絶縁膜5.7が設けられている。絶縁膜5及び7は、n型半導体領域24の位置に開口部5b及び7bを有する。この開口部5b及び7bにはカソード電極13が設けられている。また、絶縁膜5は、p型半導体領域22の位置に開口部5aを有している。また、絶縁膜7は、p型半導体領域22上に位置する開口部7aを有する。開口部7aは開口部5aの周縁に沿って位置しているので、開口部5aは開口部5aと部分的に重なっている。開口部7a上には、アノード電極11が設けられている。アノード電極11は、p型半導体領域22上に位置している。
An insulating film 5.7 such as a silicon nitride film is provided on one
図8(a)は、半導体受光素子1bを示す平面図である。この平面図には、アノード電極11およびカソード電極13の形状および配置が示されている。また、図8(b)は、p型半導体領域22およびn型半導体領域25の形状および配置を示す模式図である。図8(b)では、電極11および13が破線で描かれている。
FIG. 8A is a plan view showing the semiconductor
再び図7を参照すると、基板4の一方の面4b上には、金属膜15が設けられている。金属膜15は、半導体受光素子1bをパッケージへのボンディングに役立つ。金属膜15は、p型半導体領域22の位置に合わせて開口部15aを有している。開口部15aは、光入射面27を含むように設けられている反射防止膜8を有する。開口部15aは、光入射方向を規定する軸が開口部15aおよびp型半導体領域22を通過するように設けられている。アノード電極11に囲まれた領域には、反射防止膜8が配置されているけれども、絶縁膜6は除かれている。故に、この領域は、光入射面として機能する。反射防止膜9の厚さおよび屈折率は、検出する光の波長に関連して決定される。
Referring again to FIG. 7, a
半導体受光素子1bにおいて、光Bは光入射面27の反射防止膜9を透過して、それから基板4を介して光電変換部2に入射する。この光Bは、光吸収層18において多数の電子正孔対を生成する。生成された正孔Hは、p型半導体領域22に向けて移動する。生成された電子Eは、n型半導体領域25に向けて移動する。
In the semiconductor
半導体受光素子1bは、プレーナー構造を採用すると共にn型半導体領域25を備えているので、n型電極を設けるために半導体メサを形成する必要がない。故に、半導体メサを形成することによる素子特性のばらつきが生じないだけでなく、半導体メサを形成した面上に電極を形成することに起因する歩留まり低下も生じない。また、半導体受光素子1bは、p型半導体領域22およびn型半導体領域25が半導体受光素子の一方の面上に有する構造を備えるので、半絶縁性基板を利用できる。故に、光信号に対して高速に応答可能な素子が実現できる。
Since the semiconductor
(第4の実施の形態)
図9(a)〜9(c)及び図10(a)〜10(c)を参照しながら、背面照射型の半導体受光素子を製造する方法を説明する。図3(a)〜3(c)を参照しながら説明した製造工程に引き続いて引き続く工程を実施することにより背面照射型の半導体受光素子を得ることができるが、この製造方法に限定されるものではない。
(Fourth embodiment)
With reference to FIGS. 9A to 9C and FIGS. 10A to 10C, a method of manufacturing a back-illuminated semiconductor light-receiving element will be described. A back-illuminated semiconductor light-receiving element can be obtained by carrying out the steps subsequent to the manufacturing steps described with reference to FIGS. 3A to 3C, but the method is limited to this manufacturing method. is not.
(絶縁膜形成工程)
図9(a)を参照すると、中間生産物28c上の全面に絶縁膜60を形成する。絶縁膜60は、後の工程でn型ドーパントを導入するためのマスクとして利用できる。絶縁膜60は、マスク40を取り除くことなく、マスク40上に形成される。本実施の形態では、絶縁膜60は、シリコン・ナイトライド(SiN)膜といった絶縁性シリコン化合物膜を含むことができる。例えば、SiN膜はプラズマ化学的気相成長法(CVD)で形成されることができる。反射防止膜が形成されると、中間生産物28jが得られる。
(Insulating film formation process)
Referring to FIG. 9A, an insulating
(n型ドーパント導入工程)
図9(b)を参照すると、半導体多層膜にn型ドーパントを導入してn型半導体領域を形成する工程を説明する。本実施の形態では、n型ドーパントとして錫を用いる。
(N-type dopant introduction process)
With reference to FIG. 9B, a process of forming an n-type semiconductor region by introducing an n-type dopant into the semiconductor multilayer film will be described. In this embodiment, tin is used as the n-type dopant.
マスク40に開口部40bと絶縁膜60に開口部60aとを形成して、マスク62を形成する。マスク62は、半導体多層膜において錫を導入する領域を規定する開口部62aを有する。本実施の形態では、熱拡散法を採用する。マスク62を備える中間生産物を錫を含む雰囲気52に晒すと、開口部62aから半導体多層膜に錫が拡散すると共にマスク62の絶縁膜パターンが設けられた領域には錫は拡散されない。錫はn型ドーパントであるので、半導体多層膜中にn型半導体領域64が形成される。n型ドーパントは、n型半導体領域64がInGaAs半導体層34に到達するように導入される。n型半導体領域64が形成されると、中間生産物28kが得られる。
An
本工程においては、錫蒸気を含む気相からn型ドーパントを固相拡散により導入している。錫ドーパントは、錫が添加された溶融InPから供給される。 In this step, an n-type dopant is introduced from the vapor phase containing tin vapor by solid phase diffusion. The tin dopant is supplied from molten InP to which tin has been added.
(アノード電極形成工程)
図9(c)を参照しながら、アノード電極を形成する工程を説明する。本実施の形態では、アノード電極68をリフトオフ法で形成する。まず、中間生産物28k上の絶縁膜40に開口部を形成する。この開口部は、p型半導体領域44上に形成されている。本実施の形態では、開口部は、絶縁膜62のほぼ中央に設けられている。次いで、この中間生産物上にレジスト膜を形成する。このレジスト膜に開口部を形成して電極パターンを有するレジストマスクを形成する。このレジストマスク上に、p型半導体領域44にオーミック接触が形成可能な金属膜を形成する。レジストマスクを除去すると、アノード電極54が形成される。アノード電極54が形成されると、中間生産物28mが得られる。
(Anode electrode formation process)
A process of forming the anode electrode will be described with reference to FIG. In the present embodiment, the
(カソード電極形成工程)
図10(a)を参照しながら、カソード電極を形成する工程を説明する。本実施の形態では、カソード電極70をリフトオフ法で形成する。中間生産物28m上にレジスト膜を形成する。このレジスト膜に開口部を形成して電極パターンを有するレジストマスクを形成する。本実施の形態では、開口部は、絶縁膜62に設けられている開口部62aを含むように形成される。このレジストマスク上に、n型半導体領域64にオーミック接触が形成可能な金属膜を形成する。レジストマスクを除去すると、カソード電極70が形成される。カソード電極70は、n型半導体領域64上に形成されている。カソード電極70が形成されると、中間生産物28nが得られる。
(Cathode formation process)
The process of forming the cathode electrode will be described with reference to FIG. In the present embodiment, the
(反射防止膜形成工程)
図10(b)を参照すると、中間生産物28n上の他方の面(背面)の全面に絶縁膜72を形成する。絶縁膜72は、半導体受光素子1bが検知する波長成分の光を透過可能な材料であると共に、絶縁膜の厚さは半導体受光素子1bが検知する波長帯に光透過ウインドウを形成するように決定される。絶縁膜72は、基板30の裏面上に形成される。本実施の形態では、絶縁膜72は、シリコン・オキシナイトライド(SiON)膜といった絶縁性シリコン化合物膜を含むことができる。絶縁膜72は、基板30の裏面から入射する光に対して反射防止膜として機能する。反射防止膜が形成されると、中間生産物28pが得られる。
(Antireflection film formation process)
Referring to FIG. 10B, an insulating
(裏面メタル形成工程)
図10(c)を参照しながら、裏面にメタル層を形成する工程を説明する。まず、光入射領域を残して反射防止膜を取り除く。光入射領域は、p型半導体領域44の位置に合わされている。つまり、光入射領域の位置は、光入射領域を通過した光がp型半導体領域44に到達するように決定されている。本実施の形態では、裏面メタルをリフトオフ法で形成する。中間生産物上にレジスト膜を形成する。このレジスト膜に開口部を形成してボンディングメタルパターンを有するレジストマスクを形成する。基板の裏面の全面にメタル膜を形成する。レジストマスクを除去すると、裏面メタル層74が形成される。裏面メタル層74は、当該半導体受光素子をハウジングの搭載部上にボンディングするために利用される。
(Back metal forming process)
A process of forming a metal layer on the back surface will be described with reference to FIG. First, the antireflection film is removed leaving the light incident area. The light incident region is aligned with the position of the p-
上記の全工程により、半導体受光素子28qが完成した。半導体受光素子28qは、第3の実施に形態において説明された半導体受光素子1bと同様に、背面照射型のpin構造を有する。
The semiconductor
本製造方法によっても、本実施の形態によればプレーナー型半導体受光素子が製造される。つまり、半導体メサを形成するためのエッチング工程を行うことがないので、エッチング量の変動に起因する素子特性の個体差が生じる可能性がない。また、このエッチング工程において形成される凹部または凹部上に電極を形成することがないので、半導体受光素子の歩留まりを低下させる可能性がない。 Also according to the present embodiment, a planar type semiconductor light receiving element is manufactured by this manufacturing method. That is, since an etching process for forming a semiconductor mesa is not performed, there is no possibility that individual differences in element characteristics due to variations in etching amount occur. In addition, since no electrode is formed on the recess or the recess formed in this etching step, there is no possibility of reducing the yield of the semiconductor light receiving element.
(第5の実施の形態)
図11は、錫拡散を行う具体的な方法を示す図面である。本実施の形態では、液相から気相に提供された錫ドーパントを錫拡散源として利用している。つまり、錫ドーパントは、気相から半導体部に提供される。錫ドーパントを液相から直接に提供する方法を採用する場合、半導体部が液相と接触して、接触後にも半導体表面に液相部が残留する。この残留液相部を除去することは容易ではなく、気相から錫ドーパントを提供すれば、この除去を行う必要がない。液相は、SnをInP溶液に溶かしてInP/Sn溶液として形成されている。発明者は、気相の錫ドーパントの濃度(蒸気圧)を制御する必要があると考えており、この制御のための手法を検討した。発明者は、InP/Sn溶液にInを加えて燐(P)の蒸気圧と錫(Sn)の蒸気圧とを調整するという手法を思いついた。InP/Sn溶液へのIn添加量を増加していくと燐(P)の蒸気圧が上昇すると共に、錫の蒸気圧が相対的に低くなる。発明者は、錫拡散に用いるInP/Sn溶液では、SnとInとのモル比がSn:In=1:0から1:0.5までの範囲であることが好ましいこと、さらに、SnとInとのモル比がSn:In=1:0.65から1:1.3までの範囲であると錫が拡散しないことを発見した。
(Fifth embodiment)
FIG. 11 is a drawing showing a specific method for performing tin diffusion. In the present embodiment, a tin dopant provided from the liquid phase to the gas phase is used as a tin diffusion source. That is, the tin dopant is provided from the gas phase to the semiconductor part. When the method of providing the tin dopant directly from the liquid phase is employed, the semiconductor portion comes into contact with the liquid phase, and the liquid phase portion remains on the semiconductor surface even after the contact. It is not easy to remove the residual liquid phase portion, and if the tin dopant is provided from the gas phase, it is not necessary to perform this removal. The liquid phase is formed as an InP / Sn solution by dissolving Sn in an InP solution. The inventor considered that it was necessary to control the concentration (vapor pressure) of the tin dopant in the gas phase, and studied a method for this control. The inventor has come up with a method of adjusting the vapor pressure of phosphorus (P) and the vapor pressure of tin (Sn) by adding In to the InP / Sn solution. As the amount of In added to the InP / Sn solution is increased, the vapor pressure of phosphorus (P) increases and the vapor pressure of tin becomes relatively low. The inventor found that in the InP / Sn solution used for tin diffusion, the molar ratio of Sn to In is preferably in the range of Sn: In = 1: 0 to 1: 0.5, and further Sn and In It was found that tin does not diffuse when the molar ratio of Sn: In = 1: 0.65 to 1: 1.3.
図11を参照しながら、錫拡散の具体的な方法について説明する。錫拡散装置80として、電気炉82を用いる。電気炉82内には、石英管84が配置されている。石英管84内には、カーボン製の治具86が配置されている。治具86は、被拡散基板88を収容する凹部といった基板収容部86aと、収容部86a上に配置されている溶液容器部86bとを備える。溶液容器部86bが基板収容部86a上に配置されると、溶液容器部86bには、InP固相90bおよびInP/Sn溶液90aが蓄積されている。基板収容部86aと溶液容器部86bとの間に空間86cが形成される。基板収容部86aの底部86eには、複数の貫通孔86dが設けられている。貫通孔86dの径は、この孔を通して液体容器部86a内のInP/Sn溶液が被拡散基板88上に滴下しない程度の大きさである。空間86cは、溶液容器部86b内の溶液から提供されるIn、P、Snを含む蒸気92が満ちている。この蒸気92内のSnが被拡散基板88の表面から基板内へ固相拡散していく。図11を参照しながら錫拡散の具体的な方法について説明したが、錫を気相拡散する方法はこれに限定されるものではない。
A specific method of tin diffusion will be described with reference to FIG. An
拡散条件を例示すれば、温度600℃で、上記の拡散蒸気に数分間(拡散時間)程度晒すことにより数マイクロメートルの深さの固相拡散が実現される。拡散中の温度としては、温度500℃以上700℃以下であってもよい。 As an example of diffusion conditions, solid phase diffusion with a depth of several micrometers can be realized by exposing the diffusion vapor to the diffusion vapor at a temperature of 600 ° C. for several minutes (diffusion time). The temperature during the diffusion may be 500 ° C. or more and 700 ° C. or less.
空間86cは、温度上昇中および温度降下中には、被拡散基板88から燐(P)が蒸発しないように十分な燐の蒸気圧が維持される状態に保たれることが好ましい。この状態は、例えば、基板収容部86a上にInP基板で覆うことにより実現される。
The
発明の詳細な説明において説明した半導体受光素子はプレーナー構造を備えているけれども、従来のメサ構造半導体受光素子の特性に同等またはそれ以上の高速応答特性および暗電流特性が達成された。また、本実施の形態の半導体受光素子はメサ構造ではないので、高歩留まりが達成された。 Although the semiconductor light-receiving element described in the detailed description of the invention has a planar structure, high-speed response characteristics and dark current characteristics equivalent to or better than those of conventional mesa-structured semiconductor light-receiving elements have been achieved. Further, since the semiconductor light receiving element of the present embodiment does not have a mesa structure, a high yield was achieved.
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。例えば、n型ドーパントとして、シリコンを利用できる。シリコンはイオン注入法で導入できる。また、製造工程および素子構造の詳細は、必要なように変更されることができる。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。 While the principles of the invention have been illustrated and described in the preferred embodiments, it will be appreciated by those skilled in the art that the invention can be modified in arrangement and detail without departing from such principles. For example, silicon can be used as the n-type dopant. Silicon can be introduced by ion implantation. Also, details of the manufacturing process and device structure can be changed as required. We therefore claim all modifications and changes that come within the scope and spirit of the following claims.
1a、1b…半導体受光素子、2…光電変換部、4…基板、6…絶縁膜、8、27…反射防止膜、10、11…アノード電極、12、13…カソード電極、14、15…メタル層、16、20…III−V族化合物半導体層、18…光吸収層、22…p型半導体層、24、25…n型半導体層
DESCRIPTION OF
Claims (3)
複数のIII−V族化合物半導体層を半絶縁性基板上に成長して半導体多層膜部を形成する工程を備え、前記半導体多層膜部は、該III−V族化合物半導体層のうちの一半導体層が光吸収層を構成するように設けられており、
前記半導体多層膜部に錫を気相から熱拡散することによりn型半導体領域を形成する工程を備え、該n型半導体領域は前記光吸収層に到達しており、
前記半導体多層膜部にp型ドーパントを導入して、p型半導体領域を形成する工程を備え、該p型半導体領域は前記光吸収層に到達しており、
前記n型半導体領域上にカソード電極を形成する工程と、
前記p型半導体領域上にアノード電極を形成する工程と
を備え、
前記半導体受光素子では、前記p型半導体領域は、前記p型半導体領域の周囲が前記n型半導体領域に囲まれるように設けられる方法。 A method of manufacturing a semiconductor light receiving element, comprising:
A step of growing a plurality of III-V compound semiconductor layers on a semi-insulating substrate to form a semiconductor multilayer film portion, wherein the semiconductor multilayer film portion is a semiconductor of the III-V compound semiconductor layer The layers are provided to constitute a light absorption layer,
A step of forming an n-type semiconductor region by thermally diffusing tin from a gas phase in the semiconductor multilayer film portion, the n-type semiconductor region reaching the light absorption layer;
A step of forming a p-type semiconductor region by introducing a p-type dopant into the semiconductor multilayer film portion, the p-type semiconductor region reaching the light absorption layer;
Forming a cathode electrode on the n-type semiconductor region;
E Bei and forming an anode electrode on the p-type semiconductor region,
Wherein said semiconductor light receiving element, the p-type semiconductor region, that is provided as surrounding the p-type semiconductor region is surrounded by the n-type semiconductor region.
前記光吸収層はInGaAs半導体層およびInGaAsP半導体層の少なくともいずれか一方を含む、請求項1または請求項2に記載の方法。 The substrate comprises a semi-insulating InP substrate;
The method according to claim 1, wherein the light absorption layer includes at least one of an InGaAs semiconductor layer and an InGaAsP semiconductor layer.
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