JP5057482B2

JP5057482B2 - 半導体集積回路

Info

Publication number: JP5057482B2
Application number: JP2009288879A
Authority: JP
Inventors: 正典礒田; 雅直山岡
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-12-21
Filing date: 2009-12-21
Publication date: 2012-10-24
Anticipated expiration: 2024-02-19
Also published as: JP2010067343A

Description

本発明はスタティックメモリセルを有する半導体集積回路、特にスタティックメモリセルの一対の電源ノードの電位差を小さくしてサブスレッショルドリーク電流の発生を抑制もしくは緩和する事が可能な半導体集積回路に関し、例えばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）に適用して有効な技術に関する。

特許文献１には、静的動作モードにおいてメモリアレイの電源電位又は接地位電位をシフトさせる低電位供給回路について記載が有る。この低電位供給回路は、スイッチとダイオードの並列回路から成り、スタンバイモードなどの静的動作モードでは前記スイッチがオフ状態になり、メモリアレイの接地電位がダイオードの障壁電位分だけ上昇することにより、メモリセルの電源ノードと接地ノードとの間の電位を小さくする。これにより、動的動作モードにおける回路動作を阻害すること無く、静的動作モードにおける無駄な消費電流を減らすことができる。

特許文献２には、メモリチップの待機時に、メモリセルを構成するフリップフロップの接地電源線を間欠的にフローティング状態にする技術が記載される。間欠的にフローティングにすることにより、メモリセルの接地ノードの電位が上がり、メモリセルのオフリーク電流（サブスレッショルドリーク電流）を減らすことができる。

特開２００２−１９７８６７号公報特開平９−１８５８８７号公報

本発明者は、待機時のサブスレッショルドリーク電流を低減するためにメモリセルの電源ノードと接地ノードとの電位差を小さくしたときの不都合について検討した。上記電位差を小さくすると、メモリセルのデータ保持電圧が低下する。この状態で、電源電圧の変動によって回路の電源電位の低下や回路の接地電位の上昇があると、メモリセルにかかるデータ保持電圧はさらに小さくなる。このデータ保持電圧の低下は基板電圧の変動やα線によるソフトエラーの影響を受け易くし、メモリセルが保持するデータは破壊され易くなる。上記従来技術はこの点について考慮されていない。

本発明の目的は、サブスレッショルドリーク電流を抑えるためにメモリセルの電源ノードと接地ノードとの電位差を小さくするのに伴って顕在化する、動作電源の変動によるスタティックメモリセルのデータ破壊を抑制することができる半導体集積回路を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

半導体集積回路は、一対の電源配線（１０，１１）と、複数個のスタティックメモリセル（１８）と、前記電源配線から前記スタティックメモリセルに印加する動作電圧を制御する電圧制御回路（２０）と、前記電源配線の電圧をモニタするモニタ回路（２１）と、動作モードを制御するモード制御回路（５）と、を含む。前記モード制御回路は、半導体集積回路の低消費電力モードを制御することが可能である。前記モニタ回路は、前記一対の電源配線間の電位差が縮小する変化を検出することが可能である。前記電圧制御回路は、前記モード制御回路による低消費電力モードの指示に応答して前記スタティックメモリセルの一対の電源ノード（ａｒｖｓｓ，ａｒｖｄｄ）の電位差を小さくする方向に制御し、前記モニタ回路による前記一対の電源配線間の電位差縮小の検出に応答して前記スタティックメモリセルの一対の電源ノードの電位差を大きくする方向に制御することが可能である。

低消費電力モードにおいて前記スタティックメモリセルの一対の電源ノードの電位差を小さくする方向に制御することによりサブスレッショルドリーク電流が減る。その一方でスタティックメモリセルのデータ保持用電圧は小さくなるから、基板電圧の変動やα線によるソフトエラーの影響を受け易くなるが、前記一対の電源配線間の電位差縮小の検出に応答して前記スタティックメモリセルの一対の電源ノードの電位差を大きくする方向に制御することにより、データ保持用電圧が更に小さくなることを防止する。

本発明の具体的な形態では、前記スタティックメモリセルを構成するＭＯＳトランジスタの基板領域は対応する電源配線に接続され、前記スタティックメモリセルの一対の電源ノードの電位差が小さくされることにより前記ＭＯＳトランジスタの閾値電圧が大きくされ、前記スタティックメモリセルの一対の電源ノードの電位差が大きくされることによって前記ＭＯＳトランジスタの閾値電圧が小さくされる。前記スタティックメモリセルは差動入力ＭＯＳトランジスタに高抵抗負荷が接続された構成、又は一対の相補型ＭＯＳインバータの一方の入力を相互に他方の出力に結合した相補型ＭＯＳラッチ構成等を採用することができる。

このとき、例えば前記電圧制御回路として、前記スタティックメモリセルに接地電位を印加する経路に配置された可変インピーダンス回路、或いは前記スタティックメモリセルに電源電位を印加する経路に配置された可変インピーダンス回路を採用してよい。前者の可変インピーダンス回路は、スタティックメモリセルから見て高インピーダンス状態にされることによってｎチャンネル型ＭＯＳトランジスタの閾値電圧を大きくする方向に制御し、スタティックメモリセルから見て低インピーダンス状態にされることによってｎチャンネル型ＭＯＳトランジスタの閾値電圧を小さくする方向に制御する。例えば相補型ＭＯＳラッチ構成のスタティックメモリセルにおいてｐチャンネル型ＭＯＳトランジスタ（ＭＰ１，ＭＰ２）の閾値電圧が大きく設定されている場合、或いは高抵抗負荷型のスタティックメモリセルを採用する場合に好適である。後者の場合の可変インピーダンス回路は、スタティックメモリセルから見て高インピーダンス状態にされることによってｐチャンネル型ＭＯＳトランジスタの閾値電圧を大きくする方向に制御し、スタティックメモリセルから見て低インピーダンス状態にされることによってｐチャンネル型ＭＯＳトランジスタの閾値電圧を小さくする方向に制御する。これは、例えば相補型ＭＯＳラッチ構成のスタティックメモリセルにおいてｐチャンネル型ＭＯＳトランジスタ（ＭＰ１，ＭＰ２）の閾値電圧が小さく設定されている場合に好適である。

本発明の別の具体的な形態では、専らグランドノイズが大きくなると予想される場合には、前記モニタ回路は、接地電位を供給する一方の電源配線のレベル変化に基づいて前記一対の電源配線間の電位差が縮小する変化を検出する回路（２１Ｂ）であればよい。逆に、専ら電源ノイズが大きくなると予想される場合には、前記モニタ回路は、電源電位を供給する他方の電源配線のレベル変化に基づいて前記一対の電源配線間の電位差が縮小する変化を検出する回路（２１Ａ）であればよい。

本発明のさらに別の具体的な形態では、半導体集積回路はスタティックＲＡＭと、中央処理装置とを含み、前記スタティックＲＡＭは前記スタティックメモリセル、電圧制御回路及びモニタ回路を有する。この場合、前記モード制御回路は、前記中央処理装置のアクティブ状態を維持したまま前記スタティックＲＡＭに低消費電力モードを指示してモジュールスタンバイとすることが可能である。また、前記スタティックＲＡＭが前記中央処理装置に接続されたキャッシュメモリであるときは、前記モード回路は前記中央処理装置に低消費電力モードを指示するとき、前記キャッシュメモリにも低消費電力モードを指示することが可能である。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、サブスレッショルドリーク電流を抑えるためにメモリセルの電源ノードと接地ノードとの電差を小さくするのに伴って顕在化する、動作電源の変動によるスタティックメモリセルのデータ破壊を抑制することが可能になる。

本発明の一例に係るマイクロコンピュータのブロック図である。アクティブ状態からスタンバイ状態への遷移タイミングとアクティブ状態及びスタンバイ状態における電源ノードａｒｖｓｓの状態を例示するタイミングチャートである。高電位側電源配線のレベル変動に対するメモリセルの接地電位側電源ノードの電圧制御タイミングを示すタイミングチャートである。電圧制御回路の一例を示すブロック図である。モニタ回路の具体例として内部電源電圧の降圧検出回路を示す回路図である。スタンバイ状態におけるモニタ回路及び電圧制御回路による動作を示すタイミングチャートである。リファレンス電圧Ｖｒｅｆを生成する基準電圧発生回路の一例を示す回路図である。サブスレッショルドリーク対策用の可変インピーダンス回路と記憶保持電圧低下対策用の可変インピーダンス回路の夫々のスイッチを兼用にする構成を例示する回路図である。モニタ回路で接地側電源のレベル上昇を検出するようにしたＳＲＡＭの概略を例示するブロック図である。図９のＳＲＡＭの動作を例示するタイミングチャートである。図９にＳＲＡＭおけるモニタ回路の具体例として接地電位の上昇検出回路を示す回路図である。モニタ回路で接地側電源と内部電源の双方の変動を検出するようにしたＳＲＡＭの概略を例示するブロック図である。ＳＲＡＭのメモリアレイの左右から電源が供給される場合におけるモニタ回路とインピーダンス変換回路の配置に関する例を示すブロック図である。ＳＲＡＭのメモリアレイを複数エリアに分割し単数もしくは複数エリア単位にモニタ回路とインピーダンス変換回路を配置した例を示すブロック図である。可変インピーダンス回路をスタティックメモリセルの電源ノード側に配置したＳＲＡＭの例を示すブロック図である。図１５のＳＲＡＭのスタンバイ状態における動作を例示するタイミングチャートである。

図１には本発明の一例に係るマイクロコンピュータが例示される。マイクロコンピュータ１は、特に制限されないが、例えば公知のＣＭＯＳ集積回路製造技術によって１個の半導体基板に形成される。マイクロコンピュータ１は代表的に示された中央処理装置（ＣＰＵ）２、ＳＲＡＭ３、クロックパルスジェネレータ（ＣＰＧ）４、モード制御回路としてのシステムコントローラ（ＳＹＳＣ）５、レギュレータ（ＲＶ）６、外部インタフェースバッファ（Ｉ／Ｏ）７、コンペアマッチタイマ（ＣＭＴ）５Ａ、ウォッチドッグタイマ（ＲＷＤＴ）５Ｂを有する。尚、図示は省略するが、代表的に示された前記ＣＰＵ２、ＣＰＧ４、ＳＹＳＣ５、ＣＭＴ５Ａ、ＲＷＤＴ５Ｂ及びＳＲＡＭ３はデータ、アドレス及びコントロール信号を伝達する内部バスによって接続されている。

ＣＰＵ２は、命令フェッチを制御すると共にフェッチした命令を解読して制御信号を生成する命令制御部と、前記制御信号に従って演算及びオペランドフェッチなどを行なって命令を実行する実行部から成る。ＳＲＡＭ３はスタティックメモリセルのアレイを有し、ＣＰＵ２のワーク領域として利用され、また別の態様ではキャッシュメモリとして利用される。ＣＰＧ４は、ＳＹＳＣ５、ＣＭＴ５Ａ及びＲＷＤＴ５Ｂなどの動作クロック信号ＣＫ０、ＣＰＵ２などの動作クロック信号ＣＫ１を生成する。コンペアマッチタイマ（ＣＭＴ）５Ａは内部割り込みの発生タイミング制御などに利用される。ウォッチドッグタイマ（ＲＷＤＴ）５Ｂはカウント値の異常を介してシステムの暴走を検出するのに利用される。ＲＶ６は代表的に示された電源パッド８から電源電圧（外部電源電圧）ＶＤＤを受けて内部の電源電圧（内部電源電圧）ＶＩＭを生成する。外部電源電圧ＶＤＤは電源幹線９を介してＩ／Ｏ７などに供給される。内部電源電圧ＶＩＭは代表的に示された内部電源配線１０を介してＣＰＵ２やＳＲＡＭ３などの各種内部回路に供給される。尚、内部電源配線１０は実際には格子状に多数配置されている。

ＳＹＳＣ５は、マイクロコンピュータ１のリセット、スタンバイ、割り込みなどを制御する。リセット信号ＲＥＳがローレベルにされるとマイクロコンピュータ１内部のレジスタなどが初期化され、ＳＹＳＣ５はリセット信号ＲＥＳのハイレベルへの変化に応答してＣＰＵ２にリセット例外処理を実行させる。

低消費電力モードの一つであるチップスタンバイモードが指示されると、ＳＹＳＣ５は制御信号ａｃｔ１によりＣＰＧ4にクロック信号ＣＫ１の発振を停止させ、制御信号ａｃｔ２によりＳＲＡＭ３をスタンバイ状態に制御する。チップスタンバイモードの指示は、外部から与えられるスタンバイ信号ＳＴＢＹが活性化され、或いはＣＰＵ２がスリープ命令を実行して内部スタンバイ信号ｓｔｂｙが活性化されることによって指示される。チップスタンバイモードにおいてＳＹＳＣ５、ＣＭＴ５Ａ、ＲＷＤＴ５ＢへのクロックＣＫ０の供給は停止されず、割り込み受付制御やタイマ動作は継続可能にされる。別の低消費電力モードであるモジュールスタンバイモードとしてのＳＲＡＭスタンバイモードが指示されると、ＳＹＳＣ５は制御信号ａｃｔ２によりＳＲＡＭ３をスタンバイ状態に制御する。前記ＳＲＡＭスタンバイモードは、ＣＰＵ２がＳＹＳＣ５に設けられたコントロールレジスタ（図示せず）のＳＲＡＭスタンバイ指示ビットをセットすることによって指示される。

割り込み端子に割込み要求信号ＩＲＱが入力されると、ＳＹＳＣ５はＣＰＵ２に割り込み信号ｉｒｑを与え、ＣＰＵ２にチップスタンバイ状態からアクティブ状態に戻るための割り込み処理を実行させる。これによって、ＣＰＧ４はクロック信号ＣＫの発振を再開し、且つ、ＳＲＡＭ３のスタンバイ状態が解除される。また、ＣＰＵ２の命令実行動作によって前記コントロールレジスタ（図示せず）のＳＲＡＭスタンバイ指示ビットをリセットすれば、ＳＲＡＭスタンバイ状態を単独解除することができる。

ＳＲＡＭ３は、メモリアレイ（ＡＲＹ）１７、Ｘアドレスデコーダ（ＸＤＥＣ）１２、Ｙセレクタ（ＹＳＥＬ）１３、Ｙアドレスデコーダ（ＹＤＥＣ）１４、アンプ（ＡＭＰ）１５及びタイミングコントローラ（ＴＣＮＴ）１６を有する。メモリアレイ１７はマトリクス配置された複数個のスタティックメモリセル（ＭＣ）１８を有する。スタティックメモリセル１８の選択端子はワード線ＷＬに接続され、メモリセル１８のデータ入出力端子は相補ビット線ＢＬｔ，ＢＬｂに接続される。Ｘアドレスデコーダ１２はＸアドレスＡｘをデコードしてワード線ＷＬを選択する。相補ビット線ＢＬはＹセレクタ１３を介してコモンデータ線ＣＤに選択的に導通される。Ｙアドレスデコーダ１４はＹアドレスＡｙをデコードしてＹセレクタ１３の選択信号を形成し、選択された相補ビット線ＢＬｔ，ＢＬｂをコモンデータ線ＣＤに導通させる。アンプ１５はコモンデータ線ＣＤに読み出された記憶情報をセンスして増幅し、ＳＲＡＭの外部、例えばデータバスに出力し、また、データバスを介して供給される書込みデータを入力してコモンデータ線ＣＤ等を駆動する。タイミングコントローラ１６はリード・ライト動作の内部タイミング信号を生成する。

ＳＲＡＭ３はスタンバイ状態を実現するために、電源配線１０，１１から前記スタティックメモリセル１８の電源ノードに印加する動作電圧を制御する電圧制御回路（ＶＣ）２０と、前記電源配線１０，１１の一方又は双方の電圧をモニタするモニタ回路（ＶＭ）２１を有する。前記モニタ回路２１は、電源系ノイズ等の影響によって前記一対の電源配線１０，１１の間の電位差が縮小する変化を検出することが可能であり、例えば前記一対の電源配線１０，１１の間の電位差が縮小する期間だけ検出信号ｉｐを活性化する。前記電圧制御回路２０は、第１に、前記ＳＹＳＣ５からの信号ａｃｔ２による低消費電力モードの指示に応答して前記スタティックメモリセル１８の一対の電源ノードａｒｖｄｄ、ａｒｖｓｓの電位差を小さくする方向に制御する。例えば１１（ＶＳＳ）と電源ノードａｒｖｓｓとの間の抵抗値を大きくしてグランド側の電源ノードａｒｖｓｓのレベルを上昇させる。前記電圧制御回路２０は、第２に、前記モニタ回路２１からの検出信号ｉｐによる前記一対の電源配線１０，１１の間の電位差縮小の検出に応答して前記スタティックメモリセル１８の一対の電源ノードａｒｖｓｓ，ａｒｖｄｄの電位差を大きくする方向に制御することが可能とされる。例えば少なくとも電位差縮小の検出期間に、電源配線１１（ＶＳＳ）と電源ノードａｒｖｓｓとの間の抵抗値を、小さくしてアクティブ状態と同様の値にする。

前者の第１の制御は、スタンバイ状態に応じてスタティックメモリセル１８の一対の電源ノードａｒｖｓｓ，ａｒｖｄｄの電位差を小さくすることによりスタティックメモリセル１８のＭＯＳトランジスタで発生し易くなるサブスレッショルドリーク電流を低減するように作用する。後者の第２の制御は、スタンバイ状態に応じてスタティックメモリセル１８の一対の電源ノードａｒｖｓｓ，ａｒｖｄｄの電位差が小さくされることによってデータ保持性能が低下するとき電源ノイズなどによって更にデータ保持電圧が小さくなるのを抑制するように作用する。

図２にはアクティブ状態からスタンバイ状態への遷移タイミングとアクティブ状態及びスタンバイ状態における電源ノードａｒｖｓｓの状態が例示される。図２にはアクティブ状態（Ａｃｔｉｖｅ）、スタンバイ（Ｓｔａｎｄ−ｂｙ）遷移期間、スタンバイ状態、アクティブ遷移期間、アクティブ状態が時系列に示される。スタンバイ遷移期間及びスタンバイ状態において接地電位側の電源ノードａｒｖｓｓのレベルが上昇され、サブスレッショルドリーク電流が低減される。

前述の如くスタンバイ状態においてＳＹＳＣ５、ＣＭＴ５Ａ、ＲＷＤＴ５Ｂは動作可能にされる。したがって、その回路ブロック５，５Ａ，５Ｂの動作によりそれらに共通に接続された接地電位側電源配線１１（ＶＳＳ）ではレベル上昇、内部電源電圧側電源配線１０（ＶＩＭ）では電圧降下を生ずる可能性が有る。ＲＶ６を用いる場合であっても、設計不良や外部電源ＶＤＤに対する依存度が大きい場合には内部電源電圧ＶＩＭに電圧降下を生ずる虞がある。ＲＶ６を用いず外部電源をそのまま動作電源とする場合であっても、バッテリー電源の場合にはバッテリーの放電などによって電力の供給不足によってＶＤＤの電圧降下を生ずることが予想される。

図３にはそのような電源配線１０のレベル変動に対する電源ノードａｒｖｓｓの電圧制御タイミングが例示される。内部電源電圧ＶＩＭが降下すると、それに応じてスタティックメモリセル１８の接地電位側の電源ノードａｒｖｓｓのレベルが降下され、これにより、スタティックメモリセル１８のデータ保持電圧が極端に小さくなることが抑制される。

図４には電圧制御回路（ＶＣ）２０の一例が示される。電圧制御回路２０は、可変インピーダンス回路２０Ａ，２０Ｂを有する。一方の可変インピーダンス回路２０Ａは、専らサブスレッショルドリーク電流を低減するための回路であり、接地電位側電源配線１１とメモリセルの接地電位側電源ノードａｒｖｓｓとの間に、スイッチＳＷ１、抵抗Ｒ１及びダイオード接続されたＭＯＳトランジスタＭＮ６が並列接続されて構成される。ＭＯＳトランジスタＭＮ６は抵抗Ｒ１のばらつきを補償する。スイッチＳＷ１は制御信号ａｃｔ２でスイッチ制御され、スタンバイ状態でオフ状態にされる。スイッチＳＷ１がオフ状態にされると、接地電位側電源ノードａｒｖｓｓのレベルは、接地電位側電源配線１１の接地電位に対して、ＭＯＳトランジスタＭＮ６の閾値電圧と抵抗Ｒ１の抵抗値とに応じた分圧電圧分だけレベル上昇される。アクティブ状態ではスイッチＳＷ１はオン状態にされる。スイッチＳＷ１は例えばｎチャンネル型ＭＯＳトランジスタで構成すればよい。

他方の可変インピーダンス回路２０Ｂは、接地電位側電源配線１１とメモリセルの接地電位側電源ノードａｒｖｓｓとの間に設けられたスイッチＳＷ２で構成される。スイッチＳＷ２は例えばｎチャンネル型ＭＯＳトランジスタで構成すればよい。スイッチＳＷ２は、制御信号ｉｐでスイッチ制御され、スタンバイ状態において電源配線１０が電圧降下されることによりオン状態にされる。そうすると、図３で説明した通り、内部電圧ＶＩＭの降下に応答して接地電位側電源ノードａｒｖｓｓのレベルも下がるので、内部電圧ＶＩＭとメモリセルの接地電位側電源ノードａｒｖｓｓとの間の電位差が極端に小さくなることが抑制され、スタティックメモリセルのデータ破壊が防止される。

図４ではスタティックメモリメモリセルＭＣとしてＣＭＯＳラッチタイプの回路構成が例示される。これは、ＭＯＳトランジスタＭＰ１，ＭＮ１から成るＣＭＯＳインバータとＭＯＳトランジスタＭＰ２，ＭＮ２から成るＣＭＯＳインバータの相互に一方の入力端子を他方の出力端子に結合し、一方の記憶ノードを選択ＭＯＳトランジスタＭＮ４を介してビット線ＢＬｂに、他方の記憶ノードを選択ＭＯＳトランジスタＭＮ３を介してビット線ＢＬｔに、選択ＭＯＳトランジスタＭＮ３，ＭＮ４のゲートをワード線ＷＬに結合して構成される。特に図示はしないがスタティックメモリセル１８には高抵抗負荷型等その他の構成を採用してもよい。図において、その他の回路はＳＲＡＭ３以外のＣＰＵ２などの回路を総称する。後で説明するが、ＶＭ２１、ＶＣ２０は所定の複数個のスタティックメモリセル１８毎に設けられている。

図５にはモニタ回路２１の具体例が示される。モニタ回路２１は内部電源電圧の降圧検出回路２１Ａを有する。内部電源電圧の降圧検出回路２１Ａは、ＭＯＳトランジスタＭＰ１０，ＭＮ１０，ＭＰ１１，ＭＮ１１、ＭＮ１３から成る差動アンプを有し、リファレンス電圧Ｖｒｅｆに対する入力電圧ＶＩＣの差電圧を増幅する。電圧ＶＩＣは内部電源電圧ＶＩＭをＭＯＳトランジスタＭＰ１２，ＭＮ１２の直流回路で分圧した電圧であり、図６に例示されるようなレベル関係を有し、内部電源電圧ＶＩＭが正常レベルのとき電圧ＶＩＣはリファレンス電圧Ｖｒｅｆよりもレベルが高く、内部電源電圧ＶＩＭが不所望に電圧降下したとき電圧ＶＩＣはリファレンス電圧Ｖｒｅｆよりもレベルが低くされる。差動アンプはリファレンス電圧Ｖｒｅｆに対して電圧ＶＩＣが高いときはローレベルを出力し、ナンドゲートＮＡＮＤ１及びインバータＩＶ１の直列回路を介してローレベルの信号ｉｐを出力する。一方、リファレンス電圧Ｖｒｅｆに対して電圧ＶＩＣが低くなったとき、差動アンプはハイレベルを出力し、信号ｉｐをハイレベルに反転する。信号ｉｐがハイレベルにされることにより、スイッチＳＷ２がオン動作され、電源ノードａｒｖｓｓのレベルが低下される。信号ｅｎはモニタ回路２１の活性化制御信号である。例えばｅｎは前記制御信号ａｃｔ２とすればよい。図６において、スタティックメモリセル１８の一対の電源ノードの電位差は、アクティブ状態のときがＶ１、スタンバイ状態のときはＶ２、スタンバイ状態で内部電圧が降圧したとき可変インピーダンス回路２０Ｂによるインピーダンス制御を行なう場合はＶ３、そのようなインピーダンス制御を行なわないときはＶ４となる。

図７には前記リファレンス電圧Ｖｒｅｆを生成する基準電圧発生回路の一例が示される。同図に示される例は、ＭＯＳトランジスタＭＮ１６，ＭＮ１７に直列されたＭＯＳトランジスタＭＰ１５のバイアス回路にセルフバイアス型の回路を採用する。このバイアス回路は、ＭＯＳトランジスタＭＰ１７のソース・ドレイン電流がＭＯＳトランジスタＭＰ１６のドレインに流れ、それと同じ電流がＭＯＳトランジスタＭＮ１８のドレインに流れる。ＭＯＳトランジスタＭＰ１６のドレイン電流ＩとＭＯＳトランジスタＭＮ１８のドレイン電流Ｉが等しいときは、Ｉ＝Ｖｔ／Ｒを満足する。ＶｔはＭＯＳトランジスタＭＮ１５の閾値電圧、Ｒは抵抗Ｒ２の抵抗値である。したがって、出力電流Ｉｏｕｔは電源ＶＩＭの変動の影響を受けず、基準電圧としてのリファレンス電圧Ｖｒｅｆを得ることができる。

図８には前記スイッチＳＷ１とＳＷ２を兼用にする場合の構成が示される。可変インピーダンス回路２０ＡのスイッチＳＷ１と可変インピーダンス回路２０ＢのスイッチＳＷ２を１個のスイッチＳＷ３に置き換える。スイッチＳＷ３は例えばｎチャンネル型のＭＯＳトランジスタで実現すればよい。スイッチＳＷ３のスイッチ制御信号は、前記制御信号ｉｐとａｃｔ２を２入力とする論理和ゲートＯＲ１の出力とされる。

図９にはモニタ回路２１で接地側電源のレベル上昇を検出するようにしたＳＲＡＭが示される。図４との相違点は、モニタ回路２１で接地電位ＶＳＳのレベル上昇を検出するようにした点である。接地電位ＶＳＳの上昇を検出すると、信号ｉｐによってスイッチＳＷ２をターン・オンして、スタティックメモリセル１８の接地側電源ノードａｒｖｓｓのレベルを、当該上昇した接地電圧ＶＳＳに強制する。

図１０にはその動作波形が例示され、例えばスタンバイ状態において接地電位ＶＳＳに対して接地側電源ノードａｒｖｓｓのレベルが高くされているとき、接地電圧ＶＳＳが不所望に上昇してＶＳＳ’に到達したとする。これをそのまま放置すれば接地側電源ノードａｒｖｓｓのレベルも同様に上昇する（波形Ｂ）。このとき、前記モニタ回路ＶＭ２１がこれを検出すると、スイッチＳＷ２がオン状態にされて、接地側電源ノードａｒｖｓｓはその時の接地電位ＶＳＳにほぼ等しくされる（波形Ａ）。その後、接地電位ＶＳＳが降下すれば、それに応じてスイッチＳＷ２が閉じられ、電源ノードａｒｖｓｓは接地電位ＶＳＳに対し電圧制御回路２０による分圧電圧に応ずるレベルまで降下して、正常なときのスタンバイ状態に戻される。図１０において、スタティックメモリセル１８の一対の電源ノードａｒｖｓｓ，ａｒｖｄｄの電位差は、アクティブ状態のときがＶ１、スタンバイ状態のときはＶ２、スタンバイ状態で接地電位が不所望に上昇したとき２０Ｂによるインピーダンス制御を行なう場合はＶ３、そのようなインピーダンス制御を行なわないときはＶ４となる。

図１１には図９におけるモニタ回路２１の具体例が示される。モニタ回路２１は接地電位の上昇検出回路２１Ｂを有する。接地電圧の上昇検出回路２１Ｂは、ＭＯＳトランジスタＭＰ２０，ＭＮ２０，ＭＰ２１，ＭＮ２１、ＭＰ２３から成る差動アンプを有し、リファレンス電圧Ｖｒｅｆに対する入力電圧ＶＩＣの差電圧を増幅する。電圧ＶＩＣは内部電源電圧ＶＩＭをＭＯＳトランジスタＭＰ２２，ＭＮ２２の直流回路で分圧された電圧であり、内部電源電圧ＶＩＭが正常レベルのとき電圧ＶＩＣはリファレンス電圧Ｖｒｅｆよりもレベルが低く、内部電源電圧ＶＩＭが不所望に電圧降下したとき電圧ＶＩＣはリファレンス電圧Ｖｒｅｆよりもレベルが高くされる。差動アンプはリファレンス電圧Ｖｒｅｆに対して電圧ＶＩＣが低いときはハイレベルを出力し、ノアゲートＮＯＲ１及びインバータＩＶ１の直列回路を介してハイレベルの信号ｉｐｂを出力する。一方、リファレンス電圧Ｖｒｅｆに対して電圧ＶＩＣが高くなったとき、差動アンプはローレベルを出力し、信号ｉｐｂをローレベルに反転する。信号ｉｐｂがローレベルにされることにより、その反転信号ｉｐを受けるスイッチＳＷ２がオン動作され、図１０の波形（Ａ）に示されるように、電源ノードａｒｖｓｓのレベルが低下される。信号ｅｎはモニタ回路２１の活性化制御信号である。例えばｅｎは前記制御信号ａｃｔ２とすればよい。

図１２にはモニタ回路２１で接地側電源と内部電源の双方の変動を検出するようにしたＳＲＡＭが示される。要する、図１２に示されるモニタ回路２１には図５で説明した内部電源電圧の降圧検出回路２１Ａと図１１で説明した接地電位の上昇検出回路２１Ｂの双方を備える。降圧検出回路２１Ａの出力と上昇検出回路２１Ｂの出力の反転信号はオアゲートＯＲ２に入力され、その論理和出力がスイッチ制御信号ｉｐとしてスイッチＳＷ２に供給される。これにより、スタンバイ状態においてＶＳＳ、ＶＩＭの何れの電源に変動を生じても、スタティックメモリセル１８のデータ保持電圧に範囲を広げる方向に電源ノードａｒｖｓｓのレベルを変化させることができ、データ破壊防止の信頼性を更に向上させることができる。

図１３にはＳＲＡＭの更に別の例としてメモリアレイの左右から電源が供給される場合におけるモニタ回路とインピーダンス変換回路の配置に関する例を示す。代表的に示された２個のスタティックメモリセル１８はメモリアレイにマトリクス配置された複数のメモリセルの内、列方向に配置された両端のメモリセルを表している。動作電源は電源配線１０にて左右両端から供給される。このとき、ＶＭ２１とインピーダンス変換回路２０Ｂを夫々左右に配置し、スタティックメモリセル１８に近い位置でモニタした結果にしたがってその位置寄りでスタティックメモリセル１８のデータ保持電圧を小さくしないようにしている。２０ＡについてはダイナミックにスイッチＳＷ１を制御することを要しないので、分散させていない。

これにより、複数のスタティックメモリセルが配置される場合にも電源変動を生ずる位置寄りでスタティックメモリセルのデータ保持電圧を小さくしないようにするから、データ保持に対する信頼性を更に向上させることができる。

図１４にはメモリアレイを複数エリアに分割し単数もしくは複数エリア単位にモニタ回路とインピーダンス変換回路を配置した例を示す。メモリアレイは複数個のメモリエリアＢＡ０〜ＢＡ１５に分割され、メモリエリア毎に可変インピーダンス回路２０Ａ，２０Ｂを設け、メモリエリアの左右に２個のメモリエリア毎に割り当てられる８個のモニタ回路ＶＭ０〜ＶＭ７が配置される。例えば、モニタ回路ＶＭ０はメモリエリアＢＡ０，ＢＡ１の可変インピーダンス回路に割り当てられ、モニタ回路ＶＭ７はメモリエリアＢＡ１４，ＢＡ１５のインピーダンス変換回路に割り当てられる。それら可変インピーダンス回路に対するＳＷ３のスイッチ制御信号はｉｐ０〜ｉｐ７とされる。

この構成において、電源配線１０（ＶＩＭ）上の電圧がモニタ回路ＶＭ０寄りで低下した場合、信号ｉｐ０がハイレベルになり、メモリエリアＢＡ０，ＢＡ１の可変インピーダンス回路２０Ｂがオン動作し、当該メモリエリアＢＡ０，ＢＡ１に含まれるスタティックメモリセル（ＭＣ）１８の電源ノードａｒｖｓｓは電位が下げられ、その電源変動を生ずるメモリエリア寄りのスタティックメモリセル１８のデータ保持電圧が電源変動の影響で大幅に小さくなったりせず、データ破壊を極力抑止することができる。

このとき、モニタ回路ＶＭ１に接続する電源配線１０上の電圧が上記の電圧変動に影響されず低下しない場合（レイアウト面積が大きいメモリモジュール端同士では電源配線の抵抗により互いの電圧変動の影響は受けにくい）は、メモリエリアＢＡ２，ＢＡ３ではスイッチＳＷ２がそのままオフ状態に保たれるので、２０Ａによるサブスレッショルドリーク電流低減効果がそのまま維持される。

このように、メモリアレイの分割エリア毎に電源系電圧のモニタ回路２１と可変インピーダンス回路２０Ａ，２０Ｂを設けることにより、局所の電源変動に対して保持データが破壊されるのを抑制することができ、その影響を受けないエリアでは依然としてサブスレッショルドリーク電流低減効果を維持することができ、データ記憶の信頼性向上と低消費電力の双方を実現することができる。

図１５には可変インピーダンス回路をスタティックメモリセルの電源ノード側に配置した例を示す。図４などで説明した構成は、前記スタティックメモリセル１８に接地電位ＶＳＳを印加する経路に可変インピーダンス回路２０Ａ，２０Ｂを配置している。この可変インピーダンス回路２０Ａ，２０Ｂは、スタティックメモリセル１８から見て高インピーダンス状態にされることによってｎチャンネル型ＭＯＳトランジスタＭＮ１，ＭＮ２の閾値電圧を大きくする方向に制御し、スタティックメモリセル１８から見て低インピーダンス状態にされることによってｎチャンネル型ＭＯＳトランジスタＭＮ１，ＭＮ２の閾値電圧を小さくする方向に制御する。相補型ＭＯＳラッチ構成のスタティックメモリセル１８においてｐチャンネル型ＭＯＳトランジスタＭＰ１，ＭＰ２の閾値電圧が大きく設定されている場合、或いは図示を省略する高抵抗負荷型のスタティックメモリセルを採用する場合に好適であり、通常の殆どのスタティックメモリセルの場合が想定される。要するに、スタティックメモリセル１８内のｐチャンネル型ＭＯＳトランジスタＭＰ１，ＭＰ２のリーク電流の方がｎチャンネル型ＭＯＳトランジスタＭＮ１，ＭＮ２よりもが小さい場合などに効果がある。

図１５の例は、前記電圧制御回路２０として、前記スタティックメモリセル１８に電源電位ＶＩＭを印加する経路に可変インピーダンス回路２０Ａ，２０Ｂを採用している。この場合の可変インピーダンス回路２０Ａ，２０Ｂは、スタティックメモリセル１８から見て高インピーダンス状態にされることによってｐチャンネル型ＭＯＳトランジスタＭＰ１，ＭＰ２の閾値電圧を大きくする方向に制御し、スタティックメモリセル１８から見て低インピーダンス状態にされることによってｐチャンネル型ＭＯＳトランジスタＭＰ１，ＭＰ２の閾値電圧を小さくする方向に制御する。これは、例えば相補型ＭＯＳラッチ構成のスタティックメモリセル１８においてｐチャンネル型ＭＯＳトランジスタＭＰ１，ＭＰ２の閾値電圧が小さく設定されている場合に好適な例とされる。例えば図１５において可変インピーダンス回路２０ＡのスイッチＳＷ１、可変インピーダンス回路２０ＢのスイッチＳＷ２は、ｐチャンネル型ＭＯＳトランジスタによって構成される。ＭＯＳダイオードＭＰ３０もｐチャンネル型ＭＯＳトランジスタを用いて構成される。モニタ回路２１は図５の降圧検出回路２１Ａと同様に構成される。降圧検出回路２１Ａの出力はインバータで反転され、ｉｐｂとして可変インピーダンス回路２０Ｂに供給される。可変インピーダンス回路２０ＢのスイッチＳＷ２は例えばｐチャンネル型ＭＯＳトランジスタで構成され、制御信号ｉｐｂでスイッチ制御される。スタンバイ状態において電源配線１０の内部電圧ＶＩＭが電圧降下されることによりスイッチＳＷ２がオン状態にされると、内部電圧ＶＩＭの降下に応答して電源電位側電源ノードａｒｖｄｄのレベルが上がるので、メモリセルＭＣの接地電位側電源ノードａｒｖｓｓと電源電位側電源ノードａｒｖｄｄとの間の電位差が極端に小さくなることが抑制され、スタティックメモリセル１８のデータ破壊が防止される。

図１６にはその動作波形が例示され、例えばスタンバイ状態において内部電源電位ＶＩＭに対してＶＩＭ側電源ノードａｒｖｄｄのレベルが低くされているとき、内部電源電圧ＶＩＭが不所望に降下してＶＩＭ’に到達したとする。これをそのまま放置すれば電源ノードａｒｖｄｄのレベルも同様に降下する（波形Ｂ）。このとき、前記ＶＭ２１がこれを検出すると、スイッチＳＷ２がオン状態にされて、電源ノードａｒｖｄｄはその時の内部電源電圧ＶＩＭにほぼ等しくされる（波形Ａ）。その後、内部電源電位ＶＩＭが上昇して元に戻れば、それに応じてスイッチＳＷ２が閉じられ、ａｒｖｄｄは電源電圧ＶＩＭに対し可変インピーダンス回路２０Ｂによる分圧電圧に応ずる降圧レベルで安定し、正常なときのスタンバイ状態に戻される。図１６において、スタティックメモリセル１８の一対の電源ノードａｒｖｓｓとａｒｖｄｄとの間の電位差は、アクティブ状態のときがＶ１、スタンバイ状態のときはＶ２、スタンバイ状態で内部電源電位ＶＩＭが不所望に降下したとき２０Ｂによるインピーダンス制御を行なう場合はＶ３、そのようなインピーダンス制御を行なわないときはＶ４となる。

以上説明したマイクロコンピュータ１にオンチップされたＳＲＡＭ３によれば以下の効果を得ることができる。ＳＲＡＭ３がスタンバイ状態にされているとき高電位側の内部電源電圧ＶＩＭが低下または低電位側の接地電位ＶＳＳが上昇しても、スタティックメモリセル１８のデータ保持電圧がそれに追従して低下することを抑制することができ、これによって、データが破壊され難く、ＳＲＡＭ３の情報記憶の信頼性を向上させることができる。ＳＲＡＭ３の保持データが破壊され難くなるため、ＳＲＡＭ３がＣＰＵ２のワーク領域やキャッシュメモリに利用されることを想定すると、マイクロコンピュータ１の誤動作を抑制することができ、システム全体の信頼性向上に資することができる。

今後、マイクロコンピュータなどのメモリを搭載する半導体集積回路（半導体装置若しくは半導体デバイス）は動作電圧の低電圧化と高速化が進み、電源配線に乗る雑音や電圧変動の割合は大きくなることが予想されるので、それによるメモリセルのデータ破壊要因が増えてくると考えられる。一方、システムの大規模化に伴い半導体デバイスの微細化が進む中でＭＯＳトランジスタのサブスレッショルドリーク電流が増大し、スタンバイ時の消費電流が増える傾向に有る。上記ＳＲＡＭ３においては、前記の異なった二つの問題を同時に解決することができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、スタティックメモリセルはＣＭＯＳ型又は高抵抗負荷型に限定されない。スタティックメモリセルはＳＲＡＭ等のメモリに適用される場合に限定されず、レジスタなどであってもよい。モニタ回路や電圧制御回路の具体的な回路構成は上記説明に限定されず適宜変更回路のである。

また、上記説明ではレギュレータで降圧された電圧を内部電源とする場合について説明したが、本発明は、レギュレータを用いず、外部電源を内部回路の動作電源とする半導体集積回路にも当然適用可能である。また、本発明はマイクロコンピュータなどのデータ処理ＬＳＩにオンチップのＳＲＡＭ等のメモリに限らず、メモリ単体ＬＳＩにも適用する事が可能である。また、メモリの用途もＣＰＵのワーク領域やキャッシュメモリに限定されず、その他の記憶用途に広く適用することができる。

１マイクロコンピュータ
２中央処理装置
３ＳＲＡＭ
４クロックパルスジェネレータ
５システムコントローラ
６レギュレータ
ＶＤＤ外部電源電圧
ＶＩＭ内部電源電圧
ＣＫ１，ＣＫ２クロック信号
ＲＥＳリセット信号
ＳＴＢＹスタンバイ信号
ｓｔｂｙ内部スタンバイ信号
ＩＲＱ割込み要求信号
ｉｒｑ割り込み信号
ａｃｔ１制御信号
ａｃｔ２ＳＲＡＭに対するスタンバイ制御信号
１０内部電源側の電源配線
１１接地電位側の電源配線
１７メモリアレイ
１８メモリセル
２０電圧制御回路
２０Ａサブスレッショルドリーク対策用の可変インピーダンス回路
２０Ｂ記憶保持電圧低下対策用の可変インピーダンス回路
ＳＷ１サブスレッショルドリーク対策用の可変インピーダンス回路のスイッチ
ＳＷ２記憶保持電圧低下対策用の可変インピーダンス回路のスイッチ
ＳＷ３ＳＷ１とＳＷ２を兼用するスイッチ
２１モニタ回路
２１Ａ内部電源電圧の降圧検出回路
２１Ｂ接地電位の上昇検出回路
ｉｐモニタ回路からの検出信号
ａｒｖｓｓスタティックメモリセルの接地電位側の電源ノード
ａｒｖｄｄスタティックメモリセルの内部電源側の電源ノード

Claims

接地配線とこの接地配線より高い電圧を供給する電源配線と、接地ノードと電源ノードを有する複数個のスタティックメモリセルと、前記電源配線から前記スタティックメモリセルに印加する電圧を制御する電圧制御回路と、前記電源配線の電圧をモニタするモニタ回路と、複数の動作モードを制御するモード制御回路と、を含む半導体集積回路であって、
前記モード制御回路は、半導体集積回路の低消費電力モードを制御することが可能であり、
前記モニタ回路は、前記電源配線の電圧低下を検出することが可能であり、
前記電圧制御回路は、前記モード制御回路による低消費電力モードの指示に応答して前記スタティックメモリセルの前記電源ノードの電圧を、その低消費電力モードに入る前の状態から降下する方向に制御し、前記モニタ回路による前記電源配線の電圧降下に応答して前記スタティックメモリセルの前記電源ノードの電圧を上昇する方向に制御することが可能である、半導体集積回路。
一対の電源配線と、複数個のスタティックメモリセルと、前記電源配線から前記スタティックメモリセルに印加する動作電圧を制御する電圧制御回路と、前記電源配線の電圧をモニタするモニタ回路と、複数の動作モードを制御するモード制御回路と、を含む半導体集積回路であって、
前記モード制御回路は、半導体集積回路の低消費電力モードを制御することが可能であり、
前記モニタ回路は、前記一対の電源配線間の電位差が縮小する変化を検出することが可能であり、
前記電圧制御回路は、前記モード制御回路による低消費電力モードの指示に応答して前記スタティックメモリセルの一対の電源ノードの電位差を、その低消費電力モードに入る前の状態から小さくする方向に制御し、前記モニタ回路による前記一対の電源配線間の電位差縮小の検出に応答して前記スタティックメモリセルの一対の電源ノードの電位差を大きくする方向に制御することが可能であり、
前記電圧制御回路は、前記スタティックメモリセルに電源電位を印加する経路に配置された可変インピーダンス回路であり、
前記可変インピーダンス回路は、スタティックメモリセルから見て高インピーダンス状態にされることによってｐチャンネル型ＭＯＳトランジスタの閾値電圧を大きくする方向に制御し、スタティックメモリセルから見て低インピーダンス状態にされることによってｐチャンネル型ＭＯＳトランジスタの閾値電圧を小さくする方向に制御する、半導体集積回路。