JP5054735B2 - 半導体基材内に材料層を製造する方法 - Google Patents

半導体基材内に材料層を製造する方法 Download PDF

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Description

半導体素子の製造時には、多くの場合、異材料層、すなわち半導体材料ではない材料からなる材料層を半導体基材内に製造する必要がある。このような材料層は、例えば、キャパシタ内においてキャパシタ誘電体として用いられる誘電体層、あるいはＭＯＳトランジスタ内においてゲート絶縁膜またはフィールドプレート誘電体として用いられる誘電体層である。このような材料層は、さらに、金属または金属−半導体化合物などの導電性材料から形成することも可能である。
半導体基材内を垂直方向（厚さ方向）に伸びる異材料層を作成するために、後に所望の異なる材料で充填されるトレンチを形成することができる。しかし、このような方法では、半導体基材内にさらに深く伸びる極薄層の作成は困難である。これは、上記作成の目的のために、高いアスペクト比（トレンチの深さと幅との比率）を有するトレンチを形成する必要があるためである。高いアスペクト比を有するこのようなトレンチは、コストのかかる方法でのみ形成可能であるか、あるいは、特定のアスペクト比を超える（例えば１０００:１よりも大きい）場合には経済的に形成することが全く不可能であるかのいずれかである。
例えば、ドリフトゾーンと当該ドリフトゾーンに隣接して配置されたドリフト制御ゾーンを含み、ドリフト制御ゾーン誘電体によって互いに電気的に絶縁された垂直パワー素子では、ドリフト制御ゾーン誘電体として非常に薄い異材料層が必要とされる。これらの素子では、ドリフトゾーン（およびドリフト制御ゾーン）は、当該素子がオフ状態にされたときに逆電圧を引き上げる機能を果たし、ドリフト制御ゾーンは、当該素子がオン状態にされたときにドリフトゾーン内の導電チャネルを制御する機能を果たす。この場合、上記ドリフト制御ゾーン誘電体の厚さは、導電チャネルの効果的な制御を可能にするために可能な限り小さくなければならない。さらに、上記ドリフト制御ゾーン誘電体は、ドリフトゾーンの全長に渡って垂直方向に伸びていなければならない。
本発明は、薄い異材料層を含む半導体素子の製造方法、または半導体基材内における薄い半導体層の製造方法を提供することを１つの目的とする。
上記目的は、請求項１に係る方法または請求項２７に係る方法によって達成される。
半導体基材内に配置された異材料層を有する半導体素子を製造する方法の一実施例は、対向し合う２つの各側壁と底部とを有するトレンチを上記半導体基材内に形成する工程と、上記トレンチにおける上記２つの各側壁のうちの第１の側壁に異材料層を作成する工程と、上記トレンチの上記２つの各側壁のうちの第２の側壁および底部に半導体材料をエピタキシャルに堆積することによって、上記トレンチを充填する工程とを含んでいる。
薄い半導体層は、上記半導体基材から上記異材料層を除去し、上記異材料層を半導体層と置き換えることによって作成することができる。
以下では、様々な実施例について図を参照しながら説明する。この場合、これらの図は必ずしも互いに相対的な縮尺とはなっておらず、基本原理を示す主な箇所が強調して示されている。この場合、上記基本原理を理解するために必要な部分または素子領域のみが図示されている。これらの図では、別段の記載がない限りは、同一の参照符号は同一の意味を有する同一の箇所を示している。
半導体基材内に材料層を製造する方法の一実施例を示し、様々な各方法工程中の一工程における半導体基材の垂直方向の断面図である。 半導体基材内に材料層を製造する方法の一実施例を示し、様々な各方法工程中の他の工程における半導体基材の垂直方向の断面図である。 半導体基材内に材料層を製造する方法の一実施例を示し、様々な各方法工程中におけるさらに他の工程の半導体基材の垂直方向の断面図である。 半導体基材内に材料層を製造する方法の一実施例を示し、様々な各方法工程中におけるさらに他の工程の半導体基材の垂直方向の断面図である。 作成された異材料層が別の異材料層によって置き換えられる、別の各方法工程の一工程を示す断面図である。 作成された異材料層が別の異材料層によって置き換えられる、別の各方法工程の他の工程を示す断面図である。 半導体基材内に複数の各材料層が作成される結果としての一実施例の方法を示す、半導体基材の垂直方向の断面図である。 半導体基材内に複数の各材料層が作成される結果としての他の実施例の方法を示す、半導体基材の垂直方向の断面図である。 半導体基材内に細長いトレンチが作成される方法によって材料層を製造した後における、半導体基材の水平方向の断面図である。 半導体基材内にリング型トレンチが作成される方法によって材料層を製造した後における、半導体基材の水平方向の断面図である。 半導体基材のトレンチの単一の側壁上に材料層を作成する第１の実施例の方法の一工程を示す断面図である。 半導体基材のトレンチの単一の側壁上に材料層を作成する第１の実施例の方法の他の工程を示す断面図である。 半導体基材のトレンチの単一の側壁上に材料層を作成する第１の実施例の方法のさらに他の工程を示す断面図である。 半導体基材のトレンチの単一の側壁上に材料層を作成する第２の実施例の方法を示す断面図である。 ドリフトゾーン、当該ドリフトゾーンに隣接して配置されたドリフト制御ゾーン、およびドリフト制御ゾーン誘電体を含む、半導体素子の基本構造を示す断面図である。 図９に係る素子のためのドリフト制御ゾーン誘電体を作成するための第１の実施例の方法の一工程を示す断面図である。 図９に係る素子のためのドリフト制御ゾーン誘電体を作成するための第１の実施例の方法の他の工程を示す断面図である。 図９に係る素子のためのドリフト制御ゾーン誘電体を作成するための第１の実施例の方法のさらに他の工程を示す断面図である。 図９に係る素子のためのドリフト制御ゾーン誘電体を作成するための第１の実施例の方法のさらに他の工程を示す断面図である。 図９に係る素子のためのドリフト制御ゾーン誘電体を作成するための第１の実施例の方法のさらに他の工程を示す断面図である。 図１０に係る方法の各工程後に、さらに他の方法工程を実施した後に得られる第１の実施例の素子を示す断面図である。 図１０に係る方法の各工程後に、さらに他の方法工程を実施した後に得られる第２の実施例の素子を示す断面図である。 図９に係る素子のためのドリフト制御ゾーン誘電体を作成するための第２の実施例の方法の一工程を示す断面図である。 図９に係る素子のためのドリフト制御ゾーン誘電体を作成するための第２の実施例の方法の他の工程を示す断面図である。 図９に係る素子のためのドリフト制御ゾーン誘電体を作成するための第２の実施例の方法のさらに他の工程を示す断面図である。 図１３に係る方法の各工程後に、さらに他の方法工程を実施した後に得られる素子の一実施例を示し示す断面図である。 半導体基材のトレンチの単一の側壁上に材料層を作成するための別の実施例の方法の一工程を示す断面図である。 半導体基材のトレンチの単一の側壁上に材料層を作成するための別の実施例の方法の他の工程を示す断面図である。 半導体基材のトレンチの単一の側壁上に材料層を作成するための別の実施例の方法のさらに他の工程を示す断面図である。 半導体基材のトレンチの単一の側壁上に材料層を作成するための別の実施例の方法のさらに他の工程を示す断面図である。 半導体基材のトレンチの単一の側壁上に材料層を作成するための別の実施例の方法のさらに他の工程を示す断面図である。 図１５に係る方法によって得られた構造から開始されるさらに他の各方法工程の一工程を示す断面図である。 図１５に係る方法によって得られた構造から開始されるさらに他の各方法工程の他の工程を示す断面図である。 材料層を製造するための別の方法を明確に示すための、半導体基材内に製造された材料層の詳細な断面図である。 上記半導体基材内に半導体層を製造するための方法の一工程を示す断面図である。 上記半導体基材内に半導体層を製造するための方法の他の工程を示す断面図である。 図１８に係る方法の一実施例を詳細に示す、上記方法の一工程を示す断面図である。 図１８に係る方法の一実施例を詳細に示す、上記方法の他の工程を示す断面図である。 図１８に係る方法の一実施例を詳細に示す、上記方法のさらに他の工程を示す断面図である。 図１８に係る方法の一実施例を詳細に示す、上記方法のさらに他の工程を示す断面図である。 図１８に係る方法の一実施例を詳細に示す、上記方法のさらに他の工程を示す断面図である。 トランジスタの製造中に半導体基材内に半導体層を作成するための方法の使用の第１の実施例の一工程を示す断面図である。 トランジスタの製造中に半導体基材内に半導体層を作成するための方法の使用の第１の実施例の他の工程を示す断面図である。 トランジスタの製造中に半導体基材内に半導体層を作成するための方法の使用の第１の実施例のさらに他の工程を示す断面図である。 トランジスタの製造中に半導体基材内に半導体層を作成するための方法の使用の第１の実施例のさらに他の工程を示す断面図である。 トランジスタの製造中に半導体基材内に半導体層を作成するための方法の使用の第１の実施例のさらに他の工程を示す断面図である。 トランジスタの製造中に半導体基材内に半導体層を作成するための方法の使用の第１の実施例のさらに他の工程を示す断面図である。 トランジスタの製造中に半導体基材内に半導体層を製造する方法の使用の第２の実施例の一工程を示す断面図である。 トランジスタの製造中に半導体基材内に半導体層を製造する方法の使用の第２の実施例の他の工程を示す断面図である。 トランジスタの製造中に半導体基材内に半導体層を製造する方法の使用の第２の実施例のさらに他の工程を示す断面図である。 トランジスタの製造中に半導体基材内に半導体層を製造する方法の使用の第２の実施例のさらに他の工程を示す断面図である。
図１Ａ〜図１Ｃは、半導体基材１００内に異材料層を作成する方法の一実施例を示している。本方法を説明するために、図１Ａ〜図１Ｃはそれぞれ、半導体基材１００の一部の断面を概略的に示している。半導体基材１００は、第１の面１０１を有している。これらの図に示されている断面は、垂直方向の断面であり、従って、上記第１の面１０１に対して直交している。
半導体基材１００は、垂直方向ｘに伸びた延伸部を有している。図１Ａを参照すると、垂直方向ｘは、第１の面１０１に対して直交する方向に伸びる方向である。半導体基材１００は、さらに、垂直方向ｘに対して直交する方向に伸びる第１の水平方向ｙおよび第２の水平方向ｚに伸びる延伸部分を有している。以下の説明において特段の記載がない限りは、「水平方向」は、図に示されている第１の水平方向ｙを常に示している。
以下に説明する方法は、半導体基材１００内を垂直方向に伸びる異材料層を作成するためのものである。この場合、このような「垂直方向に伸びる」とは、上記異材料層が伸びる方向が、半導体基材１００の垂直方向ｘに伸びる少なくとも１つの方向成分を有していることを意味するものと理解されるべきである。従って、上述の説明を参照すると、垂直方向に伸びる異材料層は、第１の面１０１に対して直交する方向に伸びる層を意味するものと理解されるべきである。
しかし、垂直方向に伸びる異材料層は、以下では、第１の面１０１に対して「斜めに」伸びる層、すなわち、垂直方向ｘへの方向成分と第１の水平方向ｙへの方向成分との両方を有する層を意味するものとも理解されるべきである。この場合、材料層と第１の面１０１とが形成する２つの各角度のうちの小さい方の角度は、具体的には、４５度よりも大きい。
以下の説明に関連して、「異材料層」は、半導体基材１００の材料とは異なる材料からなる層を意味するものとも理解されるべきである。この場合、異なる点は、材料自体の種類または上記材料のドーピングであってよい。この層は、例えば誘電体層（例えば、酸化物または窒化物）、導電性材料からなる層（例えば、金属または金属−半導体化合物（例えばシリサイド）からなる層）、または、半導体基材の材料とは異なる半導体材料からなる層である。異材料層はまた、半導体基材と同じ材料からなる層であって、当該異材料層が作成されている領域内の半導体基材のドーピングとは異なるドーピングが施された層であってもよい。
図１Ａを参照すると、異材料層を作成する方法は、第１の面１０１から伸びる半導体基材内に伸びるトレンチ１０を形成する工程を含んでいる。上記トレンチ１０は、互いに対向する第１の側壁１１および第２の側壁１２と、底部１３とを有している。トレンチ１０は、垂直方向ｘへの範囲を別としては、第１の水平方向ｙへの範囲および第２の水平方向ｚへの範囲を有している。垂直方向ｘへのトレンチ１０の範囲は、以下では深さと称され、第１の水平方向ｙへの範囲は、以下ではトレンチの幅と称され、第２の水平方向ｚへの範囲は、以下ではトレンチの長さと称される。この場合、トレンチの長さは、図１Ａ〜図１Ｃには明確に示されていないが、トレンチの幅よりも大きい。
トレンチ１０は、図１Ａの実線に基づいて示されているように、トレンチ１０の各側壁１１、１２が第１の面１０１に対して直交する方向に伸びるように形成することができる。しかし、トレンチ１０は、トレンチの深さが大きくなるにつれて第１の面１０１から伸びるトレンチの幅が小さくなるようにトレンチの側壁が第１の面１０１に対して斜めに伸びるように形成することもできる。そのような斜めの側壁を有するトレンチは、図１Ａに破線で示されている。トレンチのタイプ、すなわち側壁が垂直であるのか斜めであるのかは、トレンチ１０の形成方法に依存する。トレンチはさらに、一部は第１の面に垂直に伸び、他部は第１の面に斜めに伸びる、２つ以上のトレンチ区域を有していてもよい。特に、垂直に伸びる複数の区域と斜めに伸びる複数の区域とを、垂直方向に互いに交互に配置することもできる。
トレンチの形状、すなわち、斜めに伸びる側壁を有しているのか、あるいは垂直に伸びる側壁を有しているのかは、トレンチの形成に採用されるエッチング法またはエッチング処理のタイプに依存している。ドライ化学エッチング処理が用いられるときには、トレンチの形状は、例えばエッチングガスの組成、圧力、温度、ガスフロー等のプロセスパラメータに依存している。
トレンチ１０は、例えば、半導体基材１００の第１の面１０１に載せられるマスク２０１を用いたエッチング法によって形成される。上記マスクは、各水平方向ｙ、ｚにおけるトレンチの位置および寸法を決定する開口部（カットアウト）を有している。半導体基材１００内にトレンチ１０を作成するエッチング法は、例えば異方性エッチング法である。
トレンチの幅は、例えば０.２μｍ〜１０μｍ、特に０.２μｍ〜５μｍである。トレンチの深さは、例えば１０μｍ〜１００μｍ、特に２０μｍ〜８０μｍである。しかし、深さは、示されている１００μｍよりも大きくてもよい。
上記半導体基材は、例えば、単結晶の半導体材料（例えばシリコン）からなる。公知であるように、半導体結晶は、異なる複数の各結晶面を有している。半導体基材１００の材料としてシリコンが用いられるときには、トレンチ１０は、例えば、後述する異材料層によって被覆される当該トレンチの側壁が、完全にまたは少なくとも部分的に結晶格子の＜０１０＞結晶面内に伸びるように形成される。特定の異材料層（例えば、半導体酸化物からなる異材料層）では、酸化物の界面準位および固定電荷が最小限に抑えられるため、上記結晶面内における側壁の配向（orientation）が有益である。これによって、製造される素子の遮断特性に肯定的な影響をもたらすことができる。さらに、上記結晶面は、（後述する）後のエピタキシャル成長中に結晶品質に有益な影響をもたらすことができる。トレンチ側壁を、上記＜０１０＞面に対して厳密に配向する必要はなく、上記＜０１０＞面に対して、例えば１５度を上限とする配向誤差またはずれでの形成については許容することができる。
図１Ｂを参照すると、トレンチ１０が形成された後、トレンチ１０の２つの各側壁１１、１２のうちの第１の側壁に、半導体基材の材料とは異なる材料からなる異材料層２１が作成される。図示されている実施例では、上記異材料層２１は、第１の面１０１からトレンチ１０の底部１３まで、第１の側壁１１の全長に渡って伸びている。上記異材料層の厚さ、すなわち、第１の水平方向ｙにおけるその寸法は、例えば１０ｎｍ〜２００ｎｍである。異材料層２１は、例えば誘電体材料（例えば酸化物または窒化物）からなる。しかし、異材料層は、導電性材料（例えば、金属または金属−半導体化合物）からなるものでもよい。この場合、上記異材料層の厚さは、特に、上記異材料層２１が作成される作成条件に依存する。
異材料層２１は、予め、半導体基材１００内に最終的に残存する所望の材料層であってよい。異材料層２１は、後述する方法にて、本方法の別の時点において再び除去して、別の異材料層によって置き換えることができる。この別の異材料層は、半導体基材内に最終的に残存する層であり、半導体基材１００の材料とは異なる材料からなる層である。
図１Ｃを参照すると、異材料層２１が製造された後、トレンチ１０は、第１の側壁１１と対向する第２の側壁１２およびトレンチ１０の底部１３にエピタキシャル堆積された半導体層３０によって充填される。図１Ｃは、上記半導体層３０が堆積された後の半導体基材１００を示している。この堆積処理は、トレンチ１０が半導体材料によって完全に充填されるまで、すなわち、第２の側壁１２および当初のトレンチ１０の底部１３から順次堆積される半導体材料によって半導体基材１００が完全に「覆われる」まで行われる。
半導体材料は、堆積処理によって半導体基材の第１の面１０１にも配置される。第１の面１０１に配置された、上記半導体材料は、後に除去することができる。除去結果は、図１Ｄに示されている。上記半導体材料は、例えば、基本的に公知であるエッチング、研磨、または研削処理によって、半導体基材の第１の面１０１から除去される。第１の面１０１に配置された半導体材料は、具体的には、第１の側壁１１に既に作成済みである異材料層２１が第１の面１０１上において部分的に露出されるまで除去される。
半導体材料を節減するため、あるいは、半導体基材１００の第１の面１０１から除去する半導体材料をわずかな量に抑えるために、半導体層３０の堆積中に、第１の面１０１にエピタキシャル層が少なくとも部分的には配置されないように、マスク層を用いて保護することができる。このようなマスク層は、図１Ｃにおいて破線で示されており、参照符号２０６が付されている。図１Ｃの破線は、側壁のうちの１つ（本実施例では、第１の側壁１１）に隣接する第１の面１０１上にこのようなマスク層が存在する場合に、水平方向における半導体層３０の寸法を示している。エピタキシャル層は、例えば、いわゆる選択的エピタキシー処理によって堆積される。これによって、半導体基材の被覆されていない領域上のみにエピタキシャル層が製造され、マスク層および異材料層２１上には作成されないようにすることができる。マスク層２０６は、例えば、異材料層２１と同じ材料からなっていてよい。
具体的な詳細は図示されていない方法によって、トレンチの双方の各側壁１１、１２に隣接する第１の面１０１上に配置されたマスク層を設けることもできる。このマスクは、例えば、図１Ａを参照しながら説明済みであり、トレンチ１０を形成するときに用いられ、且つエピタキシー法までの残りの方法工程中に、前面である第１の面１０１上に残存する、マスク２０１である。上記マスク２０１は、例えば、酸化膜マスクなどのハードマスクであってよい。後に行われるトレンチ１０の選択的エピタキシャル充填中に、上記マスク２０１上に半導体材料が成長されることはないため、平坦化中に研磨する必要のある半導体材料が少なくなる。
第１の面１０１上にてトレンチ１０をエッチングした後にマスク２０１をエッチングしない利点の１つとして、以下の場合が挙げられる。マスク２０１の除去に必要な異方性エッチバックによって、トレンチの底部１３に強力な結晶損傷がもたらされ得る。トレンチの底部における、上記のような結晶損傷は、エピタキシャル充填物の成長を阻害し得る。これらの問題は、マスク２０１がトレンチ１０にエピタキシャル充填物が充填されるまで、前面である第１の面１０１上に残存させ、その充填後にて除去されている場合には生じない。
上述した方法工程の結果として、第１の面１０１から垂直方向に向かって半導体基材内を伸びる異材料層２１が配置された、単結晶の半導体基材１００が得られる。理解する目的のためのみに、当初のトレンチ１０の寸法が図１Ｄに破線で示されている。図１Ｄの参照符号３１は、トレンチ内に半導体材料をエピタキシャル堆積することによって製造された、半導体基材１００の半導体領域を示している。図１Ａ〜図１Ｄ内の参照符号１０２は、半導体基材のトレンチ１０の製造前に存在していた半導体基材１００の区域を示している。エピタキシャル堆積された半導体層３０には、半導体基材１００の「当初の」領域１０２と同一のドーピングを施すことができ、あるいは異なるタイプのドーピングを施すこともできる。図１Ｄの破線は、補助材料層２１（「異材料層」）を示している。補助材料層２１は、本方法の最初の段階における、斜めに伸びるトレンチ１０の形成時に、上述した方法工程によって得られる。
上述した方法を用いて、高いアスペクト比を有する異材料層２１を、迅速かつ費用効果的に作成することができる。上記異材料層２１のアスペクト比は、トレンチの第１の側壁１１に異材料層２１が作成される厚さ、およびトレンチ１０の深さによって決定される。この方法では、トレンチ１０自体のアスペクト比を、異材料層２１のアスペクト比よりも顕著に小さくすることができる。これは、低いアスペクト比を有するトレンチを容易かつ費用効果的に形成することができる点において有利である。説明されている方法では、異材料層２１と対向する第２の側壁１２およびトレンチの底部１３に半導体材料をエピタキシャル堆積することによって、トレンチに単結晶の半導体材料が容易に充填される。この場合、トレンチを完全に充填するために堆積されるエピタキシャルによる半導体層３０の厚さは、トレンチの幅から異材料層の厚さを引いた大きさに対応する。トレンチ幅は、例えば０.２μｍ〜１０μｍの範囲である。このような厚さを有するエピタキシャルによる半導体層を、迅速かつ費用効果的に作成することができる。
既に説明したように、その製造について図１を参照しながら説明した異材料層２１は、半導体基材１００内に作成されて半導体基材１００内に残存する所望の材料層であってよい。しかし、トレンチに単結晶半導体であるエピタキシャルによる半導体層３０が充填された後に、上記異材料層２１を別の異材料層２３で置き換えてもよい。図２Ａを参照すると、この目的のために、トレンチに単結晶半導体のエピタキシャルによる半導体層３０が充填された後、および任意の表面平坦化が行われた後、第１の面１０１から伸びる異材料層が半導体基材１００から除去される。異材料層を除去するためには、例えば、半導体基材１００の材料に対して異材料層２１を選択的にエッチングするエッチング法が適している。異材料層２１が除去された後、このように製造されたトレンチ１０'に、別の異材料層２３のために望ましい材料が充填される。この結果は、図２Ｂに示されている。
この場合、上記別の異材料層は、１つの材料からなる均質な層として作成することができる。さらに、異材料層２１の除去後に形成されるトレンチ１０'の側壁および底部に複数の層を連続して堆積または作成することによって、別の異材料層にサンドイッチ構造を備えさせることもできる。一実施例では、この目的のために、まず上記トレンチの側壁および底部に酸化物層が作成される。上記酸化物層は、例えば熱酸化によって作成される。その後、例えば窒化ケイ素層（Ｓｉ3Ｎ4）、酸化アルミニウム層（Ａｌ2Ｏ3）、または堆積された酸化物からなる層を作成することができる。当該酸化物層上には、上述の層を２つ以上有する積層を作成することもできる。このような方法の結果として、高いアスペクト比を有する異材料層２３が得られる。
この場合、上記アスペクト比は、最初に作成された異材料層２１のアスペクト比と対応しうる。しかし、上記アスペクト比は、最初に作成された異材料層２１のアスペクト比よりもいくらか小さくてもよく、すなわち、例えば異材料層２１の除去後に熱酸化物が作成されるときには、最初に作成された異材料層２１のアスペクト比よりもいくらか小さくてもよい。そのような熱酸化物の作成は、第１の水平方向において半導体材料を「消費した」ため、当初作成された異材料層２１よりもいくらか厚い異材料層が作成される。
これに関連して、トレンチ１０に半導体材料が充填される全ての後述の構造では、これらの構造内に存在する第１の異材料層２１を、図２を参照しながら説明した方法によって別の異材料層２３と置き換えることができることに留意されたい。
言うまでもなく、上述の方法を用いて、半導体基材１００内に複数の異材料層を同時に作成することができる。図３は、水平方向に互いに距離を置いて配置された複数の各異材料層２１が作成された半導体基材１００の垂直方向の断面を示している。図３は、既に製造済みのトレンチの同一（すなわち、本実施例では右側）の側壁に異材料層が作成された半導体構造を示している。
図４は、トレンチが充填される前に、異なる複数のトレンチの各側壁（すなわち、一方では、トレンチの左側の側壁、他方では、トレンチの右側の側壁）に異材料層２１が作成された半導体構造の断面を示している。
その第１の側壁１１に異材料層２１が作成されるトレンチ１０は、細長いトレンチでありうる、すなわち、その長さがトレンチ幅の倍数（例えばトレンチ幅の百倍を超える長さ）であるトレンチである。図５は、このような細長いトレンチを用いて作成された異材料層２１が配置された半導体基材１００の水平方向の断面を示している。方位決定のため、図５に示されている断面Ａ−Ａの位置は、図１Ｄに示されている。
原理上は、トレンチは、細長い形状以外の任意の所望の形状を有していてよい。上記トレンチは、特に、リング型に伸びるトレンチであってよい。図６は、そのようなリング型に伸びるトレンチを用いて異材料層２１が作成された半導体基材１００の水平方向の断面を示している。図示されている実施例では、トレンチは、異材料層２１も矩形の輪郭を有するように矩形に伸びるトレンチである。図６の実施例では、半導体基材１００の水平方向において、異材料層２１によって作成されたリング内部にエピタキシャルによる半導体層３１が配置されている。この配置は、リング型トレンチの製造後、トレンチの外向きに配置された側壁に異材料層２１を配置することによって得られる。これは、半導体材料のエピタキシャル堆積によって、内向きに配置された側壁を始点としてトレンチを充填するように行われる。言うまでもなく、リング型トレンチの内向きに配置された側壁に異材料層２１を置いた後に、材料のエピタキシャル堆積によって、外向きに配置された側壁を始点としてトレンチを充填してもよい。この場合、異材料層２１の輪郭は、エピタキシャルによる半導体層３１の境界の輪郭に対して、図６に破線で示されている。
トレンチ１０の互いに対向する各側壁１１、１２のうちのいずれか１つの側壁に異材料層２１を製造する方法の第１の実施例について、図７Ａ〜図７Ｃを参照しながら以下に説明する。この方法では、トレンチ１０が形成された後、まず異材料層が全面積（すなわち、トレンチの底部１３および２つの互いに対向する各側壁１１、１２の両方）に堆積される。トレンチの第１の面１０１が（図示されているように）保護層によって被覆されていない場合、半導体基材１００の第１の面１０１上にも異材料層２０が作成される。上記異材料層２０は、例えば、異材料層に望ましい材料（例えば、酸化物または窒化物）の堆積によって、あるいは半導体基材１００の被覆されていない領域の熱酸化によって作成される。
図１Ｃに関する説明によると、図７Ａ〜図７Ｃを参照しながら説明する方法では、説明する方法工程中に半導体基材１００の前面である第１の面１０１上にトレンチ１０を形成するのに用いられるマスク（図１では２０１）を残してもよい。この場合、半導体基材１００上の異材料層２０は、前面である第１の面１０１に直接配置されず、上記マスク層に配置される。異材料層２０が熱酸化によって作成される場合、およびマスク２０１が同様に酸化物からなる場合、マスク２０１は熱酸化ゆえにより厚くなる。
次の方法工程では、その結果は図７Ｂに示されているが、異材料層２０が底部１３から除去され、また適切である場合には、半導体基材１００の第１の面１０１から除去される。この目的のために、例えば、半導体基材１００の水平方向の領域から異材料層２０を除去するには異方性エッチング法が適している。この方法の結果、２つの部分層、第１の側壁１１に残存した第１の部分層２１、および第２の側壁１２に残存した第２の部分層２２が得られる。
図７Ｃを参照すると、保護層２０２が作成されている。保護層２０２は、異材料層の少なくとも第１の部分層２１を被覆し、第２の部分層２２を被覆せずに残すような寸法に作成される。図示されている実施例では、保護層２０２が、トレンチの底部１３の自由部分（露出部分）またはトレンチ１０の自由部分（露出部分）を残すように作成される。上記保護層２０２が作成された後、第２の側壁１２に配置された第２の部分層２２が除去される。上記部分層２２が除去された後、保護層２０２を除去することができる。この結果、図１Ｂに示されている構造が得られる。この構造内では、異材料層２１がトレンチ１０の第１の側壁１１のみに配置されている。保護層２０２の製造後における第２の部分層２２の除去は、例えば、半導体基材１００の材料に対して第２の部分層２２を選択的にエッチングする等方性エッチング法によって行われる。
トレンチ１０のエッチングのためのマスクが、トレンチがエピタキシャルに充填されるまで前面である第１の面１０１上に残る実施例では、保護層は、（図示されているように）前面である第１の面１０１に直接配置されず、マスク層（図１では２０１）に配置される。
図８は、第２の部分層２２を除去する別の方法を示している。この方法では、まず、第１の部分層２１および第２の部分層２２が半導体基材１００の第１の面１０１の領域内のみにおいて被覆されないように、トレンチ１０に充填層２０３が充填される。その後、第２の部分層２２上に開口部２０５を有するマスク層２０４が第１の面１０１に配置される。充填層２０３およびマスク層２０４は共に、マスクを形成する。当該マスクは、後に、半導体基材１００から第２の部分層２２を除去するために用いられる。この第２の部分層２２の除去は、例えば、半導体基材１００の材料および充填層２０３に対して第２の部分層２２を選択的にエッチングするエッチング法を用いて行われる。
マスク層２０４は、これらの方法中に第１の部分層２１を保護する。第２の部分層２２が除去された後、充填層２０３およびマスク層２０４が除去される。図８を参照しながら説明するこれら方法工程の結果、図１Ｂに係る半導体構造が得られる。当該半導体構造内では、異材料層２１がトレンチ１０の第１の側壁１１のみに配置されている。この方法においてもまた、具体的詳細は図示されていないが、トレンチ１０のエッチングのためのマスク層（図１では２０１）が依然として前面である第１の面１０１上に存在してもよい。
半導体基材の垂直方向に伸びる異材料層を作成する上述の方法は、例えば、図９に示されているような垂直パワー半導体素子のドリフト制御ゾーン誘電体を作成するのに適している。しかし、言うまでもなく、説明されている方法は、そのようなドリフト制御ゾーン誘電体を作成するための使用に限定されるものではない。
図９は、垂直パワー半導体素子の複数の素子領域が一体化された半導体基材の垂直方向の断面１００の一部を示している。この素子は、ＭＯＳトランジスタ構造を有している。当該ＭＯＳトランジスタ構造は、ドリフトゾーン４１、ソースゾーン４３、およびドリフトゾーン４１とソースゾーン４３との間に配置されたボディゾーン４２を有している。ドレインゾーン４４は、ボディゾーン４２とは離れている側のドリフトゾーン４１において、ドリフトゾーン４１に隣接している。
ゲート電極４５は、ソースゾーン４３とドリフトゾーン４１との間のボディゾーン４２内の導電チャネルを制御するために存在している。上記ゲート電極は、ソースゾーン４３、ボディゾーン４２、およびドリフトゾーン４１から、ゲート絶縁膜４６によって電気的に絶縁されている。図示されている実施例では、ゲート電極４５は、トレンチ電極として作成されている。この場合、ゲート電極は、前面である第１の面１０１から半導体基材１００内を垂直方向に沿って伸びており、この場合、ソースゾーン４３およびボディゾーン４２に隣接してドリフトゾーン４１内に伸びている。
ドレインゾーン４４とのコンタクトがドレイン端子Ｄによって作成され、ソースゾーン４３とのコンタクトがソース端子Ｓによって作成され、ゲート電極４５とのコンタクトがゲート端子Ｇによって作成される。これらの端子は、図９に概略的に示されている。ソースゾーン４３およびボディゾーン４２は、ソース電極４７によって互いに短絡させることができる。ソース電極４７とのコンタクトは、基本的に公知である方法によって、ソース端子Ｓによって作成される。
図示されているＭＯＳ構造は、基本的に公知である方法で機能する。すなわち、適切な駆動電位がゲート電極４５に印加されると素子がオンになる。当該電位は、ソースゾーン４３とドリフトゾーン４１との間のゲート電極４５に沿って導電チャネルが作成されるように選択される。上記素子は、ボディゾーン４２内に導電チャネルを作成するのに適した電位がゲート電極４５に存在しない場合はオフになる。ｎ型導電性ノーマリーオフ型ＭＯＳトランジスタの構造の場合、ドリフトゾーン４１およびソースゾーン４３はｎ型ドープされ、ボディゾーン４２はｐ型ドープされる。上記素子がオンになるゲート電極４５の駆動電位は、この場合、ソース電位に対して正であり、ＭＯＳ構造の閾値電圧値分だけソース電位よりも高い電位である。ｐ型導電性ノーマリーオフ型ＭＯＳトランジスタの場合、ドリフトゾーン４１およびソースゾーン４３はｐ型ドープされ、ボディゾーン４２はｎ型ドープされる。上記素子がオンになるゲート電極４５の駆動電位は、この場合、ソースゾーン４３の電位に対して負の電位である。
図示されている素子構造の場合、ドリフト制御ゾーン４８は、上記素子がオン状態に駆動されるときに、ドリフトゾーン４１とドリフト制御ゾーン４８との間に配置されたドリフト制御ゾーン誘電体４９に沿ったドリフトゾーン４１内に導電チャネル内を作成する。ドリフトゾーン４１がソースゾーン４３およびドレインゾーン４４と同一の伝導型によってドープされている素子内では、上記チャネルは蓄積チャネルである。これに関連して、ドリフトゾーン４１もソースゾーン４３およびドレインゾーン４４と相補的にドープ可能であることに留意されたい。この場合、導電チャネルは反転チャネルである。充電回路５２は、ドリフト制御ゾーン４８に接続されている。ドリフト制御ゾーン４８は、ドリフトゾーン４１と同様に単結晶の半導体材料からなる。上記充電回路５２は、上記素子がオン状態に駆動されるときに、ドリフト制御ゾーン誘電体４９に沿って導電チャネルを作成するのに適した電位にドリフト制御ゾーン４８を帯電するように設計されている。ｎ型導電性素子の場合、ドリフト制御ゾーン４８の上記電位は、ドリフトゾーン４１の電位に対して正の電位である。
ドリフト制御ゾーン４８は、整流素子５０を介してドレインゾーン４４に接続されている。この場合、整流素子５０は、上記整流素子の極性が、上記素子がオフにされるときに、ドリフト制御ゾーン４８をほぼドレインゾーン４４の電位の状態にするように接続される。上記接続により、原理的に、ドリフト制御ゾーン４８内における空間電荷ゾーンの伝播を可能にするためである。上記素子がオン状態に駆動されるとき、整流素子５０は、ドリフト制御ゾーン４８からドレインゾーン４４への方向の放電を防止する。
図９に示されている素子構造は基本的に公知であるため、この点におけるさらなる説明は不要である。またこれに関連して、図９は、単にそのような素子の基本的原理を示すものであって、正確な素子形状、特にゲート電極の型（トレンチ電極またはプレーナ電極）に関して多様な形態を考案することができることに留意されたい。図９に示されている素子型の垂直パワー素子に共通するのは、半導体基材１００内を垂直方向に伸びるドリフト制御ゾーン誘電体４９が存在している点である。上記ドリフト制御ゾーン誘電体４９の幅は、例えば、１０ｎｍ〜２００ｎｍの範囲、特に３０ｎｍ〜１００ｎｍの範囲である。ドリフト制御ゾーン誘電体４９の深さは、垂直方向におけるドリフトゾーン４１の寸法によって決定的に決定される。ドリフトゾーン４１の上記寸法は、上記素子の所望の絶縁耐力に依存する。最大６００Ｖの絶縁耐力を有する素子では、垂直方向におけるドリフトゾーン４１の寸法は、例えば５５μｍである。そのようなドリフト制御ゾーン誘電体２１のアスペクト比は、例えば１:５５０〜３:５５００である。
このようなアスペクト比を有するドリフト制御ゾーン誘電体４９は、図１〜図７を参照しながら説明した方法を用いることによって、いかなる問題もなく作成することができる。この場合、半導体基材１００内へのこの適用目的のために作成される異材料層２１は、誘電体材料からなる。そのような垂直パワー半導体素子のドリフト制御ゾーン誘電体４９を作成するために、基本的な説明をした異材料層を作成する方法に様々な変形を加えることができる。このような各変形例の各実施例について、以下に説明する。
図１０Ａ〜図１０Ｅは、図９に係る素子のためのドリフト制御ゾーン誘電体の作成用に仕立てた、異材料層を作成する方法を示している。この場合、異材料層２１は、後のパワー素子のドリフト制御ゾーン誘電体４９を形成する。図１０を参照しながら説明する方法では、半導体基材１００は、連続して配置された少なくとも４つの各半導体層１１０、１１１、１１３、１１４を有している。この場合、必要に応じて、上記半導体層のうちの第２の層１１１と第３の層１１３との間に別の半導体層１１２を配置することができる。図１０Ａの参照符号１１０は、第１の面１０１から伸びる積層のうちの最下部の半導体層を示している。参照符号１１４は、半導体基材１００の第１の面１０１を作成する第４の半導体層を示している。第２の半導体層１１１、第３の半導体層１１３、および任意の別の半導体層１１２は、後述する方法で、後の素子のドレインゾーンとドリフト制御ゾーンとの間に接続される整流素子（図９では５０）を作成する。
図１０を参照しながら説明する方法では、トレンチ１０は、第１の面１０１から、第４の半導体層１１４、第３の半導体層１１３、任意の別の半導体層１１２、および第２の半導体層１１１を通過して第１の半導体層１１０内に伸びるように形成される。図１Ａに関する説明によれば、上記トレンチは、（図示されているように）垂直な側壁を有することができ、あるいは（図示されていないが）斜めの側壁を有することもできる。
図１０Ｂは、第１の部分層となる異材料層２１および第２の部分層となる異材料層２２がトレンチの対向し合う各側壁１１、１２に製造される別の方法工程が行われた後における、半導体基材１００の垂直断面を示している。図７Ａおよび図７Ｂを参照しながら説明した方法工程は、例えば、上記各部分層を作成するのに適している。
図１０Ｃを参照すると、半導体層６１が上記トレンチ１０の底部１３に配置されている。半導体層６１は、少なくとも第３の半導体層１１３の高さまで垂直方向に伸びているが、図１０Ｃに破線で示されているように、第４の半導体層１１４の高さまで伸びていてもよい。上記半導体層６１は、第１の半導体層１１０と同一の伝導型の半導体材料からなり、例えば選択的エピタキシー法によって作成することができる。第１の半導体層１１０は、後述する方法で、完成素子内においてドレインゾーン（図９では４４）として機能する。半導体層６１は接続ゾーンを作成し、ドレインゾーンを素子の後のドリフトゾーンに接続する。これについて、以下に説明する。
接続ゾーン６１は、例えばエピタキシー法（例えば選択的エピタキシー法）によって、トレンチ１０の底部１３上に作成される。この場合、第１の部分層である異材料層２１および第２の部分層である異材料層２２は、接続ゾーン６１の半導体材料の配置からトレンチ１０の各側壁１１、１２を保護する。さらに、この方法では、半導体基材１００の前面である第１の面１０１に保護層２０７を配置することができる。
図１０Ｄを参照すると、トレンチの第２の側壁１２から第２の部分層である異材料層２２が除去されている。この目的のためには、例えば、図７Ｃを参照しながら説明した方法、または図８を参照しながら説明した方法が適している。第２の部分層である異材料層２２が除去された後、まず、トレンチ１０の第２の側壁１２の領域内において、接続ゾーン６１と半導体基材１００との間に幅の狭いトレンチが残存する。
トレンチ１０は、続いて半導体層のエピタキシャル堆積によって充填され、そして適切である場合には、第１の面の領域までエッチバックまたはグラウンドバックされる。この結果は、図１０Ｅに示されている。図１０Ｅにおいて参照符号３１で示されている、堆積される半導体層の材料は、後述する方法で素子の後のドリフトゾーンの一部を作成する。当該ドリフトゾーンは、上記素子のドレインゾーンと比較して低い濃度でドープされているため、後のドリフトゾーンをドレインゾーンに接続する接続ゾーン６１と比較しても低い濃度でドープされている。
ドリフトゾーンのドーピング濃度は、例えば１０14ｃｍ-3であり、ドレインゾーンのドーピング濃度は、例えば１０18ｃｍ-3以上である。トレンチ１０が半導体層のエピタキシャル堆積によって充填されるとき、第２の側壁１２と接続ゾーン６１との間の狭いトレンチも充填される。さらに、上記製造方法の実施中において、トレンチが充填された後に、より高度にドープされた接続ゾーン６１が第２の半導体層１１１、第３の半導体層１１３、および任意の別の半導体層１１２まで水平方向に伸びる程度まで、より高度にドープされた接続ゾーン６１のドーパント原子が、堆積された半導体層内に内部拡散する。
接続ゾーン６１とトレンチ１０の第２の側壁１２との間の狭いトレンチが充填されるとき、空洞（空隙）が形成される可能性がある。しかし、半導体基材のこの領域内の空隙は、上記素子の機能に何らの悪影響も及ぼさない。
図１０を参照しながら説明した方法では、エピタキシャル堆積された半導体層のドーピング濃度は、特に、第４の半導体層１１４のドーピング濃度に対応している。この第４の半導体層１１４の領域およびエピタキシャル堆積された半導体層３１の領域は、後述する方法で、上記素子のドリフトゾーンの区域を作成する。
図１１は、完成した垂直パワー素子の一部を示している。図１１に係る素子は、ボディゾーン４２、ソースゾーン４３、ゲート電極４５、およびゲート電極を半導体基材から絶縁するゲート絶縁膜４６を作成することによって、図１０Ｅに示されている素子構造から得られる。原理上は、ボディゾーン４２およびソースゾーン４３の作成には、例えば、公知の拡散および／または注入方法が適している。ゲート電極４５を作成するためには、例えば、トレンチが作成され、当該トレンチの側壁および底部にはゲート絶縁膜４６が配置され、当該トレンチにはゲート電極４５を作成する充填材料が充填される。
図１１に示されている素子のドレインゾーン４４は、第１の半導体層１１０によって作成される。この半導体層１１０は、例えば、より高度にドープされた半導体基板であって、その上部には、例えば、残りの半導体層（図１０Ａを参照しながら包括的に説明した）がエピタキシャル半導体層として連続的に堆積されている。この素子内では、異材料層２１がドリフト制御ゾーン誘電体４９を作成し、第１の半導体層１１０内に伸びている。
ドリフト制御ゾーン誘電体４９は、１つの誘電体材料のみからなる均質な層であってよく、あるいは、具体的詳細は示されていないが、複数の誘電体材料からなる複数の層を有するサンドイッチ様構造を有していてもよい。ドリフト制御ゾーン誘電体４９が誘電体材料からなることを除いては、異材料層２１に関する上述の全ての説明はドリフト制御ゾーン誘電体に適用可能である。
ドリフト制御ゾーン誘電体４９は、第２の半導体層１１１、第３の半導体層１１３、第４の半導体層１１４、および任意で配置する別の半導体層１１２を、２つの区域に分割する。これら２つの区域のうちの第１の区域１２１は、図１１に係る実施例においてドリフト制御ゾーン誘電体４９の左側に配置されており、当該区域内には接続層６１およびエピタキシャルによる半導体層３１が作成されている。これら２つの各区域のうちの第２の区域１２２は、図１１に係る実施例においてドリフト制御ゾーン誘電体４９の右側に配置されている。
図１１に係る素子では、第１の区域１２１内にＭＯＳトランジスタ構造が形成されており、第２の区域１２２内にドリフト制御ゾーン４８が作成されている。第１の区域１２１内において、ボディゾーン４２およびソースゾーン４３の作成中に再ドーピングされなかった、第４の半導体層１１４の領域およびエピタキシャルによる半導体層３１の領域は、ドリフトゾーン４１を作成している。第２の区域１２２内では、第２の半導体層１１１および第３の半導体層１１３が、バイポーラダイオードのアノードゾーンおよびカソードゾーンを作成している。任意で配置する別の半導体層１１２は、上記バイポーラダイオードのベースゾーンを作成している。
ドレインゾーン４４がｎ型ドープされており、上記素子がオン状態のときにはドリフト制御ゾーン４８がドリフトゾーン４１よりも高い電位にある、ｎ型導電性ＭＯＳトランジスタの場合、上記バイポーラダイオードは、第２の半導体ゾーン１１１がアノードゾーン５１を作成して第３の半導体ゾーン１１３がカソードゾーン５３を作成するように作成される。この場合、第２の半導体ゾーン１１１はｐ型ドープされ、第３の半導体ゾーン１１３はｎ型ドープされる。
この場合、任意で配置する別の半導体ゾーン１１２は、弱くｎ型ドープしてもよく、弱くｐ型ドープしてもよく、あるいは真性であってもよい。これに関連して、「弱くドープされる」とは、別の半導体層１１２が第２の半導体層１１１および第３の半導体層１１３よりも弱くドープされることを意味している。よりよく理解するために、このようなバイポーラダイオードの電気回路符号は図１１と同様に付されている。このバイポーラダイオードは、図９に係る整流素子５０を作成する。
第２の区域１２２では、第４の半導体層１１４が上記素子のドリフト制御ゾーン４８を作成している。このドリフト制御ゾーンに接続された充電回路、および当該充電回路をドリフト制御ゾーン４８に接続するために場合によっては配置される接続ゾーンは、ドリフト制御ゾーン４８に対して相補的にドープすることもできる。これらは、分かり易くするために図１１には示されていない。
第２の半導体層１１１、第３の半導体層１１３、および任意で配置する別の半導体層１１２を含む積層は、第１の区域１２１において電気的機能を有していない。この積層は、接続ゾーン６１によって「ブリッジ」される。接続ゾーン６１は、ドレインゾーン４４をドリフトゾーン４１に直接接続し、図示されている実施例では、ドレインゾーン４４を、より高度にドープされた第３の半導体層１１３を介してドリフトゾーン４１にも接続している。
図９に概略的に示されているように、上記垂直パワー素子は、ドリフトゾーン、ドリフト制御ゾーン、ボディゾーン、ソースゾーン、ドレインゾーン、およびゲート電極をそれぞれ有する、同一タイプの複数のトランジスタセルを有していてよい。この場合、個々のトランジスタセルは、互いに接続された個々のトランジスタセルのドレインゾーンと、互いに導通するように接続された個々のトランジスタセルのソースゾーンおよびボディゾーンと、互いに導通するように接続された個々のトランジスタセルのゲート電極とによって、並列接続されている。同一タイプの複数のトランジスタセルを有するこのようなパワー素子を製造するためには、図９および図１０を参照しながら説明したドリフト制御ゾーン誘電体４９および別の素子ゾーンを製造する方法工程が、半導体基材の複数の位置において同時に行われる。
図１２は、２つの各ドリフト制御ゾーン誘電体４９が半導体基材内において互いに距離を置いて作成されたパワー半導体素子の垂直方向の断面の一部を示している。これらの各ドリフト制御ゾーン誘電体４９は、この場合、各接続ゾーン６１およびエピタキシャルによる各半導体層３１が、各ドリフト制御ゾーン誘電体４９と互いに対向する各側にて隣接するように作成される。ボディゾーン４２、ソースゾーン４３、およびゲート電極４５を有するＭＯＳトランジスタ構造は、この領域内において、各接続ゾーン６１およびエピタキシャルによる各半導体層３１と共に作成される。図１２を参照しながら説明された各ドリフト制御ゾーン誘電体４９または各異材料層２１は、第１の水平方向ｙにおいて互いに距離を置いて２つの各トレンチが作成されるように、また、図１を参照しながら説明した各方法工程が順次実行されるようにして、作成され得る。
図１２に係る構造は、図６を参照しながら説明したように、リング型トレンチを作成することによっても得られる。リング型トレンチを作成した素子では、当初のトレンチの「内部領域」内にＭＯＳトランジスタ構造が配置される。ドリフト制御ゾーン４８は、トレンチの「外部領域」内に位置される。
図１１に係る素子のためのドリフト制御ゾーン誘電体を作成する別の方法について、図１３Ａ〜図１３Ｃを参照しながら以下に説明する。図１３Ａは、水平方向において互いに距離を置いて配置される誘電体の複数の各異材料層２１の作成後における、半導体基材１００の垂直方向の断面を示している。これらの各異材料層２１は、第１の面１０１から半導体基材１００内を垂直方向に伸びているが、この場合は、半導体基材１００の第２の面１０３（第１の面の反対側）には達していない。
図１３Ｂを参照すると、異材料層２１が第２の面１０４の領域内において部分的に露出されるまで、半導体基材１００が第２の面１０３側から除去されている。このような除去は、例えば、エッチング法、研削法、または研磨法によって行われる。これらの方法工程後、半導体基材１００は、異材料層２１によってそれぞれ互いに分離された複数の各半導体区域を有する。
ドリフトゾーンとドリフト制御ゾーンとをそれぞれ有する複数の各トランジスタセルを含んだ、図９に係る垂直パワー素子を製造するためには、ボディゾーン、ソースゾーン、ゲート電極、およびドリフト制御ゾーンを有する複数のＭＯＳトランジスタ構造が、１つおきの上記各半導体区域内に交互に作成される。
図１３を参照しながら説明する方法は、図９を参照しながら説明された整流素子５０を、ドリフト制御ゾーン４８が配置された半導体領域内に、統合されたバイポーラダイオードとして統合することができる。図１３Ｃを参照すると、上記バイポーラダイオードを作成するために、互いに相補的にドープされていると共に第２の面１０４から連続的に配置された２つの各半導体ゾーン５１、５３が、１つおきの上記各半導体区域内に作成されている。
上記各半導体ゾーン５１、５３は、例えば、適切なドーパント原子を第２の面１０４を介して半導体基材１００内に注入することによって作成される。この場合、上記各半導体ゾーン５１、５３は、上記半導体ゾーン５１のうちの第１の半導体ゾーンが第２の面１０４に直接隣接するように、また、上記半導体ゾーン５３のうちの第２の半導体ゾーンが第１の半導体ゾーン５１に直接隣接するか、あるいは（図示されているように）上記第１の半導体ゾーン５１から距離を置いて配置されるように、作成することができる。
ｎ型導電性素子を製造するためには、第１の半導体ゾーン５１がｐ型ドープされ、第２の半導体ゾーン５３がｎ型ドープされる。第１の半導体ゾーン５１と第２の半導体ゾーン５３との間に、バイポーラダイオードのベースゾーンを作成する別の半導体ゾーン５２を配置することができる。上記ベースゾーンは、弱くｐ型ドープされてもよく、弱くｎ型ドープされてもよく、あるいは真性であってもよい。上記ベースゾーン５２のドーピング濃度は、特に、半導体基材１００またはエピタキシャルによる半導体層３１の基本ドーピングに対応していてよい。
バイポーラダイオードの各素子ゾーンを製造するための各ドーパント原子の注入は、方法の具体的詳細は示されていないが、各ＭＯＳトランジスタ構造が製造される各半導体領域内にドーパント原子が注入されないようにマスクを用いて行われる。
あるいは、各ＭＯＳトランジスタセルが製造される各半導体領域内にソースゾーン４３の伝導型の各原子のみが注入されることを保証できる場合であれば、これら領域内に各ドーパント原子を注入することができる。
必要に応じて、上記素子の後のソースゾーンと同一の伝導型のドーパント原子を、第２の面１０４を介して、各ＭＯＳトランジスタ構造が製造される上記領域内に専用処理工程においてさらに注入することができる。上記各ドーパント原子は、この領域内において、ドレイン電極を上記素子の後に作成されるドリフトゾーンに低抵抗接続するためにドレインゾーン４４または少なくとも１つの接触層を作成する。
この場合、上記ドーピング領域をアニーリングする方法が特に適している。これらの方法では、上記アニーリング後のチップ前面が低温のままであるため、そこに施されるメタライゼーションおよび保護膜（図示せず）が損傷を受けることはない。上記保護膜の形成は、例えば、レーザパルスによって後面を瞬間的に加熱することによって可能である。ｎ型ドーピングは、水素誘起ドナーによっても作成することができる。このような水素誘起ドナーを作成するためには、水素注入後、３５０℃〜５００℃の範囲の活性化温度で十分である。
図１４は、完成した素子の垂直方向の断面を示している。この素子内では、整流素子５０を作成するドレインゾーン４４およびバイポーラダイオードが、半導体基材の後面１０４全体に渡って配置されたドレイン電極５４によって互いに接続されている。図１２に係る素子に関する説明によれば、ボディゾーン４２、ソースゾーン４３、およびゲート絶縁膜４６を有するゲート電極４５を作成することができる。
図１４に示されている素子では、ドリフトゾーン４１およびドリフト制御ゾーン４８は、半導体基材１００の基本ドーピングを有する領域（すなわち、別の素子ゾーンの製造によって再ドープされなかった領域）によって作成されるか、あるいは、エピタキシャル層の基本ドーピングを有するエピタキシャルによる半導体層３１の領域によって作成される。この素子内では、エピタキシャルによる半導体層３１は、特に、そのドーピングが半導体基材１００の基本ドーピングと対応するように作成される。
これに関連して、図１３に係る方法における半導体基材は、後面１０４からの除去前に、図１３Ａに示されているように、ドープ型の異なる２つの各半導体層１１０、１２０を有していてよいことに留意されたい。この場合、第１の半導体層１１０は、例えば、後述するように、別の製造手順において完全に除去されるのであれば任意の所望のドーピングが施された半導体基板であってよい。第２の半導体層１２０は、例えば、そのドーピングが、上記素子の後に作成されるドリフトゾーンのドーピングと対応するように選択されるエピタキシャル層である。この素子内では、第２の面１０３からの半導体基材１００の除去は、第１の半導体層１１０が処理中に完全に除去された後に、半導体基材１００が第２の半導体層１２０の領域のみ、またはトレンチ内に製造されたエピタキシャル層の領域のみを有するように行われる。
図１３Ａ〜図１３Ｃを参照しながら説明した方法では、言うまでもなく、図６を参照しながら説明したリング型トレンチ、または任意の他の形状を有するトレンチを用いることも可能である。
半導体基材内を垂直方向に伸びる異材料層を作成する別の方法について、図１５Ａ〜図１５Ｅを参照しながら以下に説明する。これらの各図は、それぞれ、半導体基材１００の垂直方向の断面を示している。
図１５Ａは、半導体基材１００内を前面１０１から垂直方向に伸びるトレンチ１０を作成する第１の方法工程後の半導体基材１００を示している。このトレンチ１０が作成された後、各異材料層２１'、２２'が作成される。各異材料層２１'、２２'は、トレンチ１０の各側壁１１、１２および半導体基材１００の前面１０１を被覆するが、トレンチの底部１３（各側壁１１、１２の領域内は除く）は被覆しない。
第１の側壁１１と第１の側壁１１に隣接する領域内の前面１０１とを被覆する異材料層２１'は、以下では第１の異材料層２１'と称される。第２の側壁１２と第２の側壁１２に隣接する領域内の前面１０１とを被覆する異材料層２２'は、以下では第２の異材料層２２'と称される。
２つの各異材料層２１'、２２'は、上述の説明と同様に、半導体基材１００の材料とは異なる材料からなる。これらの各異材料層２１'、２２'は、例えば誘電体層であり、例えば半導体基材１００の半導体材料の酸化物からなる層である。半導体基材１００のための半導体材料としてシリコンが用いられる場合、上記異材料層２１'、２２'は、例えば酸化ケイ素（ＳｉＯ2）からなる層である。
対向し合う各側壁１１、１２および前面１０１上に配置される各異材料層２１'、２２'は、例えば、パターン形成されたハードマスク（例えば酸化ケイ素であってよい）を用いてまずエッチングされるトレンチ１０によって作成される。ハードマスク自体のパターン形成は、後のドライ化学エッチングを用いたフォトリソグラフィによって行うことができ、あるいは、フォトリソグラフィによってパターン形成された別の層（例えばポリシリコン）を用いて行うことができ、これは後に酸化物層のパターン形成に用いられる。
トレンチ１０のエッチング後も、マスク層は半導体基材１００の前面１０１上に存在している。トレンチのエッチング後の構造は、例えば、図１Ａに示されている前面上にマスク（図１では２０１）が配置された構造と対応する。その後、例えば、酸化物層が全面積に渡って堆積されるか、あるいは熱酸化によってトレンチの底部１３およびトレンチの各側壁１１、１２に成長される。
この酸化物層は、例えば異方性ドライ化学エッチングによって、後にトレンチの底部１３から再び除去される。そのような方法によって製造された各異材料層２１'、２２'は、層区域（すなわち、当初作成されたエッチング用のマスク（図１では２０１）からなる前面１０１上の層区域）と、別の層区域（すなわち、堆積処理または酸化処理によって製造された各側壁１１、１２の層区域）とを含んでいる。これらの個々の各区域は、同一材料（例えば酸化物）から作成することができる。これらの各異材料層は、側壁と前面１０１上とで異なる材料から作成することもできる。
トレンチ１０は、図５および図６に関する説明に従って、任意の所望の形状を有していてよいことに留意されたい。上記トレンチは、具体的には、図５のように細長いトレンチであってよく、あるいは図６のようにリング型トレンチであってもよい。さらに、半導体基材の水平方向において互いに距離を置いて配置されたこのような、複数の各トレンチを、半導体基材１００内に配置することができる。図１５Ａ〜図１５Ｇは、このような半導体基材１００の一部のみを示している。
図１５Ｂを参照すると、半導体基材１００およびその内部に作成されたトレンチ１０を有する半導体構造に、保護層３０１が配置されている。当該保護層は、前面１０１上の各異材料層２１'、２２'およびトレンチの各側壁１１、１２の領域内を被覆し、さらにトレンチの底部１３を被覆している。
上記保護層３０１は、各異材料層２１'、２２'の作成後に残存するトレンチの幅の５０％を超える層厚となるように作成することができる。この場合、図１５Ｂに示されているように、トレンチ１０は保護層３０１によって完全に充填される。堆積された保護層は、残存するトレンチの幅の５０％よりも小さい厚さとなるように製造することもできる。この場合、残存する別のトレンチ（図示せず）は、保護層の堆積後に残存する。
保護層３０１は、具体的には、各異材料層２１'、２２'を選択的にエッチングすることのできる材料からなる。これに関連して、「選択的エッチング」とは、保護層３０１をエッチングしないか、あるいは各異材料層２１'、２２'よりも大幅に少ない程度にエッチングするエッチャントによって各異材料層２１'、２２'をエッチングすることを意味するものと理解されるべきである。
保護層３０１は、例えば炭素からなり、メタン（ＣＨ4）の熱分解によるＣＶＤ処理（ＣＶＤ＝化学気相成長法）で堆積させることができる。この熱分解中に、メタンが、保護層３０１を形成する炭素（Ｃ）からなる固体層、および揮発性水素（Ｈ2）を生じさせる。酸化ケイ素からなる各異材料層２１'、２２'は、例えば、フッ化水素酸またはフッ化アンモニウムを含有した溶剤を用いて、炭素からなるこのような保護層３０１に対して選択的にエッチングすることができる。
次の方法工程では、各異材料層のうちの１つ（図示されている実施例では、第２の異材料層２２）が、少なくとも、上記異材料層が配置されるトレンチ１０の側壁（図示されている実施例では、第２の側壁１２）の領域内において除去される。図１５Ｃを参照すると、この目的のために、保護層３０１が、第２の異材料層２２'が配置される前面１０１の領域上に開口部３０４を有するように、半導体基材１００の前面１０１上においてパターン形成されている。上記開口部３０４は、図１５Ｃに示されているように、トレンチ１０の領域内の一区域に局所的に限定していてよい。しかし、上記開口部３０４は、その側壁に第２の異材料層２２'が同様に配置されてそこから除去される、別のトレンチの領域内を半導体基材１００の水平方向に伸びていてもよい。第２の異材料層２２'が配置されたこのような別のトレンチは、図１５Ｃに破線で示されている。
トレンチ１０の第２の側壁１２に配置された第２の異材料層２２'の区域上に、保護層３０１の開口部３０４を垂直方向に配置することができる。この場合、開口部３０４は、垂直方向における第２の側壁１２の延長として配置することができる。しかし図１５Ｃに示されているように、開口部３０４は、半導体基材１００の水平方向において、半導体基材１００の側壁１２とずれるように配置することもできる。
保護層３０１内の開口部３０４は、例えば、図１５Ｃに破線で示されているパターン形成されたマスク層３０２を用いて形成される。当該マスク層３０２は、保護層３０１の開口部３０４が形成される領域内に開口部を有しており、これによって、当該開口部が形成される領域内における保護層３０１の選択的エッチングが可能になる。マスク層３０２は、例えば酸化物（例えばＳｉＯ2）または窒化物（例えばＳｉ3Ｎ4）からなり、例えばＣＶＤまたはＰＥＣＶＤ（プラズマ化学気相成長法）処理を用いて作成することができる。
保護層３０１として炭素層が用いられる場合、開口部３０４は、例えば、酸素プラズマ処理または酸素含有環境またはオゾン含有環境における熱処理によって形成される。これらの処理を用いることによって、上記炭素層が二酸化炭素（ＣＯ2）に変換され、そしてこれによって除去される。
マスク層は上記処理によって攻撃されることはないため、炭素層３０１の除去されない領域を保護する。これらの処理中、図には明確に示されていないが、マスク層３０２のアンダーカットが生じうる。保護層３０１として炭素層を用いることの１つの利点は、上述の説明に基づいて、何らの残渣もなく、また３００ｎｍ／分という高いエッチング速度で炭素層を除去できる点である。
図１５Ｄを参照すると、異材料層２２'が少なくとも第２の側壁１２から除去されている。この目的のため、保護層３０１内に形成された開口部３０４を介して、異材料層２２'は、保護層３０１および半導体基材１００に対して、殆どエッチングしないが、第２の異材料層２２'を選択的にエッチングするエッチング材料に曝される。
半導体基材１００の材料としてシリコンを用い、保護層３０１として炭素層を用い、第２の異材料層２２'として酸化ケイ素層を用いた場合、上記エッチング材料は、例えばフッ化水素酸またはフッ化アンモニウムを含有した溶剤である。
保護層３０１の開口部３０４が、半導体基材１００の水平方向において第２の側壁１２とずれて配置されている場合、上記エッチング材料は、まず、半導体基材１００と保護層３０１との間の前面１０１上に直接配置された、エッチング材料に面する第２の異材料層２２'の区域を除去し、トレンチの第２の側壁１２に配置された第２の異材料層２２'の領域を除去する。開口部３０４が第２の側壁（図示せず）の真上に位置している場合、エッチング材料は、トレンチの第２の側壁１２に位置する第２の異材料層２２'の区域上に直接的に作用する。
上述のエッチング材料は、それぞれ、保護層３０１としての炭素層およびシリコンからなる半導体基材１００に対して高い選択性を有している。すなわち、これらは、異材料層２２'に対して高いエッチング速度を有し、半導体基材１００および保護層３０１に対しては低いエッチング速度しか有していない。異材料層２２'のエッチング速度と半導体基材１００のエッチング速度との比率は、例えば、５００:１〜１００００:１の範囲以上である。
上記方法の一変形例では、半導体基材１００の材料に対するエッチング材料の選択性が標的を定めて低減される。これは、フッ化水素酸またはフッ化アンモニウムを含有した前述の溶剤の場合は、例えば硝酸を加えることによって行うことができる。エッチング選択性を低減した結果、エッチング工程中に半導体基材１００も第２の側壁１２の領域内においてエッチングされる。この結果、側壁が、図１５Ｄに破線で示されているように垂直線に対して斜めになる。このような斜めの側壁によって、後にエピタキシー処理を用いて行われるトレンチへの半導体材料の充填が促進される。
マスク層３０２は、エッチング処理が行われる前に除去することができる。マスク層３０２として窒化物層が用いられた場合、この目的のために例えばリン酸が用いられる。さらに、第２の異材料層２２'を除去するエッチング処理中にマスク層３０２を除去してもよい。これは、例えば、マスク層３０２として酸化物層が用いられた場合である。
図１５Ｅは、保護層３０１が除去される別の方法工程が行われた後における半導体構造を示している。この結果、半導体基材１００、半導体基材１００内に配置されたトレンチ１０、およびトレンチ１０の各側壁１１、１２のうちの１つの側壁１１と当該半導体基材の前面上の領域の一部とに配置された異材料層２１'を含む半導体構造が得られる。
保護層３０１の除去後に形成されるトレンチ１０は、後に半導体材料によって充填することができる。半導体基材１００の垂直断面を示す図１６Ａを参照すると、この目的のために、トレンチ１０が、トレンチの第２の側壁１２からエピタキシャルに充填されている。図１６Ｂを参照すると、前面である第１の面１０１上に存在する異材料層２１'の区域、およびトレンチ１０を超えて伸びるエピタキシャルによる半導体層３０の区域は、後に除去することができる。
この目的のためには、例えば、エッチング法または研磨法（例えばＣＭＰ法）が適している。これらの方法工程の結果、半導体基材１００内に配置されて半導体基材１００の垂直方向に伸びる異材料層２１を有する半導体基材１００が得られる。図２に関する説明によると、この異材料層２１は、具体的詳細は示されていない方法によって除去し、別の異材料層によって置き換えることができる。
上記方法の一実施例では、少なくともトレンチの第１の側壁１１の領域内に、積層として異材料層（具体的には、第１の異材料層２１'）が作成される。図１７は、このような典型的な一実施形態として、図１６Ｂに係る半導体構造の一部の拡大図を示している。図示されている積層は、３つの各部分層２１Ａ、２１Ｂ、２１Ｃを含んでいる。これらは、記載されている順に、例えば酸化ケイ素層、炭素層、酸化ケイ素層である。このような炭素からなる部分層２１Ｂを中間層として有する積層は、特に、作成された異材料層２１が後に除去されて別の異材料層によって置き換えられる場合に適している。
そのような層状構造の異材料層をトレンチから除去するためには、まず炭素からなる部分層２１Ｂが除去される。この目的のために、上記炭素の部分層は、例えば酸素またはオゾン含有環境において、二酸化炭素に変換される。上記炭素の部分層が除去された後、２つの酸化ケイ素の各部分層２１Ａ、２１Ｃがトレンチの全長に渡って露出され、そして従来からのエッチング材料を用いて除去することができる。
異材料層２１の除去後に作成される上記別の異材料層は、例えば酸化物層であってよい。しかし、上記別の異材料層は、まず熱成長された酸化物層、次いで窒化物層、酸窒化物層または酸化アルミニウム層（Ａｌ2Ｏ3）が作成された、積層として作成することもできる。
別の異材料層の配置後に空隙が完全に充填されない場合は、必要に応じて、残りの空隙を充填するために最終的な熱酸化を行うこともできる。この場合、欠陥として示された薄い層厚位置の異材料層下に、より厚い絶縁体層が熱成長する。この絶縁体層は、酸化されるシリコン界面への酸化処理ガスの拡散幅が上記薄い位置においてより小さいため、上記欠陥による影響をシールド（小さく）する。
図１〜図８および図１５〜図１７を参照しながら説明した半導体基材内に異材料層２１を製造する方法では、異材料層２１がトレンチ１０の一方の側壁に配置された後、トレンチ１０がエピタキシャル堆積によって他方の側壁から充填される。この方法は、半導体基材内に半導体層を製造するのにも適している。このために、半導体基材１００の断面を示す図１８Ａを参照すると、図２Ａに関連して説明したように異材料層２３が除去されている。これにより、半導体基材１００内に別のトレンチ７０が形成される。この別のトレンチ７０は、第１の面１０１から半導体基材１００内に伸び、その寸法は、半導体基材１００から除去される異材料層２１にほぼ対応している。
例えば、異材料層２１は、第１の面１０１を始点として半導体基材１００から除去される。この目的のため、異材料層２１を半導体基材１００の材料に対して選択的にエッチングするエッチャントが溶剤として用いられる。異材料層２１として用いられる酸化物層は、例えばフッ化水素酸含有（ＨＦ含有）溶剤をエッチャントとして用いることによって、半導体基材１００からエッチングで除去することができる。
図１８Ｂを参照すると、トレンチ７０に半導体材料の半導体層７３が充填されている。この半導体層７３は、具体的には、半導体基材１００の別のトレンチ７０を取り囲む半導体材料とはそのドーピング濃度および／またはそのドーパント型において異なる、単結晶の半導体層であってよい。トレンチ７０内における半導体層７３の製造は、例えば、トレンチ７０内に半導体材料をエピタキシャル堆積することによって行われる。これによって、トレンチ７０では、上記半導体材料が上記トレンチ７０の両方の各側壁を始点として表面成長される。
一実施例では、上記別のトレンチの充填に用いられた半導体材料が、第１の面１０１上およびトレンチ７０内に堆積される。次に、第１の面１０１上に成長された半導体材料が第１の面１０１から除去されうる。この目的のためには、例えば、機械的または化学機械的な研磨法（ＣＭＰ）が適している。
別の実施例では、トレンチを充填するための堆積処理中に半導体材料が半導体基材１００の第１の面１０１上に堆積されるのを防ぐ保護層が、第１の面１０１に配置される。保護層を用いてトレンチを充填することのできる方法の１つについて、図１９Ａ〜図１９Ｆに基づいて以下に説明する。
この方法では、図１９Ａに示されている別のトレンチ７０の製造後、トレンチ７０が、その上部、および、すなわち第１の面１０１の領域内に位置するその端部において、プラグ４０１によって閉塞される。プラグ４０１は、例えば窒化物からなる。またプラグ４０１は、例えば、まず窒化物層を作成し、次いで、当該窒化物層を第１の面１０１から除去することによって形成される。窒化物層の堆積中、トレンチ７０は、第１の面１０１から窒化物層を除去した後にトレンチ７０内にプラグ４０１が残存するように、上部領域において閉塞される。例えば、上記窒化物層は、第１の面１０１から機械的または化学機械的な研磨処理によって除去され得る。
図１９Ｃを参照すると、半導体基材１００の第１の面１０１上に保護層４０２が作成されている。この保護層４０２は、例えば、半導体基材１００の表面付近の半導体基材１００の領域を熱酸化することによって第１の面１０１上に作成される酸化物層である。このような熱酸化によって、プラグ４０１は、酸化されないか、あるいはわずかな範囲でしか酸化されない。
図１９Ｄを参照すると、プラグ４０１が除去されている。この目的のためには、プラグ４０１の材料が保護層４０２および半導体基材１００の材料に対して選択的にエッチングされるエッチング法が適している。例えば、窒化物のプラグ４０１は、エッチャントとしてリン酸を用いることによって除去することができる。プラグ４０１上に配置されている可能性のある酸化物層を除去するために、保護層４０２を、酸化物層のエッチングに適したエッチャントに短時間曝露することができる。これによって、プラグ４０１上に配置されている可能性のある酸化物層が除去されるが、第１の面１０１から保護層４０２が完全に除去されることはない。
図１９Ｅを参照すると、プラグ４０１の除去後に再び露出されたトレンチ内に、半導体層７３が作成されている。上記半導体層７３は、例えばエピタキシープロセスを用いて製造される。このエピタキシープロセスでは、半導体材料がトレンチ７０内のみに堆積されて、保護層４０２上には堆積されないか、あるいはわずかな範囲でしか堆積されない。保護層４０２は、図１８Ｂに示されている、半導体基材１００と半導体基材１００内に存在する半導体層７３とを有する構造が生じるように、後に除去することができる。
異材料層２１の除去後に残存したトレンチ内に半導体層７３を作成する方法は、異材料層２１を作成する上述の各方法のうちのいずれかの後に行うことができる。除去される異材料層２１は、これによって、上述した各形状のうちのいずれか（具体的には、帯状またはリング状）を示し得る。異材料層２１は、さらに、半導体基材１００内を、（図１８および図１９に示されているように）垂直に伸びるか、あるいは（例えば、図１において破線で示されているように）斜めに伸びていてよい。
図１８および図１９を参照しながら説明した、半導体基材１００内に半導体層を作成するための方法は、例えば、ＭＯＳトランジスタ素子の製造において、半導体素子の補償ゾーンを作成するために適している。上記補償ゾーンは、ドリフトゾーンに対して相補的にドープされる。
このような補償ゾーンを含むトランジスタ素子類は、補償素子または「超接合」素子とも称され、基本的に周知である。このような素子内では、補償ゾーンは、素子が遮断状態にある場合にドリフトゾーン内のドーパントチャージの少なくとも一部を補償する。これによってドリフトゾーンは、そのような補償ゾーンを有していない素子の電気強度と同一の電気強度で、より低いオン抵抗よりも高くドープすることができる。
このような素子の統合レベルの増加の観点において、１つの困難点は、電流フロー方向に対し直交する方向に可能な限り小さい寸法を有する補償ゾーンを作成することである。電流フロー方向に対し直交する方向に小さい寸法を有する、上記のような補償ゾーンは、上述された方法によって作成することができる。
トランジスタ素子を製造するための、上記のような方法の第１の実施例について、図２０Ａ〜図２０Ｆを参照しながら以下に説明する。図２０Ａを参照すると、半導体基材１００内に配置されて半導体基材１００内を垂直方向に伸びる異材料層２３を有する半導体基材１００は、本方法の起点を形成している。半導体基材１００は、例えば、複数の各半導体層を互いに異なるようにドープされて有している。
第１の半導体層１２０は、例えば半導体基板であって、後に、上記素子のドレインゾーン７５を作成するものである。また、第２の半導体層１１０は、例えばエピタキシャル層であって、後に、上記素子のドリフトゾーン７４を作成するものである。
異材料層２１の作成において、トレンチ（図１では１０）を充填するのに用いられたエピタキシャルによる半導体層３１のドーパント濃度は、半導体層１１０の基本ドーピングと対応し得る。しかし、上記エピタキシャルによる半導体層は、真性であってもよい。
上述の場合では、後の素子のドリフトゾーン７４は、互いに異なってドープされた区域を含んでいる。第１の区域は、第２の半導体層１１０の基本ドーピングから生じ、第２の区域は、エピタキシャルによる半導体層３１のドーピング（それぞれドーピングされていない）から生じる。異材料層２３は、図示されているように第１の半導体層１２０まで伸びていてよいが、第１の半導体層１２０上で終端していてもよい。
図２０Ｂおよび図２０Ｃを参照すると、上記方法は、ドリフトゾーン７４内におけるボディゾーン７１の作成、およびボディゾーン７１内におけるソースゾーン７２の作成を含んでいる。図示されている実施例では、ボディゾーン７１およびソースゾーン７２の作成は、いわゆる、ＤＭＯＳプロセスによって行われる。これに関連して、ボディゾーンを作成するためのドーパントが、マスクとしてゲート電極８１を用いることによって、第１の面１０１を介して半導体基材１００内に導入される。これによって、ゲート電極８１は、半導体基材１００の第１の面１０１上に配置され、かつ、ゲート誘電体層８２によって半導体基材１００から電気的に絶縁された、プレーナ電極となる。これにより、ゲート電極８１およびゲート誘電体層８２は、基本的に公知である製造工程を用いて作成可能である。このため、上記作成の点に関するさらなる説明は省略する。
ボディゾーン７１の作成は、例えば、マスクとしてゲート電極８１を用いてドーパント原子を注入し、続いて、注入されたドーパントがゲート電極８１の下において水平方向に活性化および拡散される温度プロセスをさらに行うことによってできる。この結果は、図２０に示されている。
ソースゾーン７２は、図２０にその結果が示されているように、ボディゾーン７１の作成方法と同一の方法で作成することができる。この方法では、ソースゾーン７２の作成のために、半導体基材１００のボディゾーン７１の領域内にドーパント原子が導入され、これらのドーパント原子は、ボディゾーン７１のドーパント原子に対して相補的なドーピングとして機能する。この点において、ソースゾーン７２を製造するためのドーパント原子の注入は、マスクとしてゲート電極８１を用いて行うことができる。
必要に応じて、ソースゾーン７２を製造するためのドーパント原子の注入前に、ソースドーパント原子を注入する注入領域がボディドーパント原子を注入する注入領域よりも小さくなることを保証するスペーサ層を、ゲート電極８１に配置してもよい。図２０Ｃには、このような任意のスペーサ層が参照符号８３で示されている。
このスペーサ層は、後に製造されるソース電極からゲート電極８１を電気的に絶縁する絶縁層であってよい。これによって、ボディゾーン７１およびソースゾーン７２のドーパント原子を、一般的な温度処理を用いて活性化させることができる。
ソースのドーパント原子は、上述のように、マスクとしてゲート電極８１を用いて注入することができる。これによって、ボディゾーンを作成する温度プロセスとソースゾーンを作成する温度プロセスとを調和させる必要がある。この調和は、ゲート電極８１の下に位置して半導体基材内を水平方向に伸び、その内部において導電チャネルがゲート電極８１によって制御可能であるボディゾーン７１の一区域を達成するように、ソースゾーンのドーパント原子がゲート電極８１の下において、ボディゾーンより小範囲に水平方向に拡散するように行われる。ボディゾーン７１およびソースゾーン７２の作成に同一のマスクを用いることによって、例えば、まず、ボディゾーン７１のドーパント原子が注入および拡散され、次いで、ソースゾーン７２のドーパント原子が注入および拡散される。
図２０Ｄを参照すると、異材料層２１が除去され、半導体層７３によって置き換えられ、ボディゾーン７１の作成後、場合によっては、ソースゾーン７２の作成後に、上記素子の補償ゾーンを作成する。異材料層２１を除去して半導体層７３を作成する方法としては、例えば、図１８および図１９を参照しながら説明した方法が適している。
ボディゾーン７１およびソースゾーン７２は、補償ゾーン７３の作成前に形成されるため、ボディゾーン７１およびソースゾーン７２の形成中に存在する温度バジェット（温度履歴）は、補償ゾーン７３に影響を及ぼすことはなく、特に、補償ゾーン７３からドリフトゾーン７４へのドーパントの拡散を生じさせることはない。
従って、半導体基材の水平方向における補償ゾーン７３の寸法は、ほぼ異材料層２１の寸法に制限される。本実施例においては、半導体基材１００の水平方向は、ソースゾーン７２からドレインゾーン７５に垂直方向に流れる電流フローの方向に対して直交する方向である。
完成した素子を示す図２０Ｆを参照すると、ソースゾーン７２に接続したソース電極８４が作成されている。図示されているように、ボディゾーン７１は、（図２０Ｂおよび図２０Ｃに示されているように）異材料層２１に隣接して配置されるように作成される。半導体層７３は、ボディゾーン７１とその作成後に隣接および接触する。図２０Ｆに係る素子では、ボディゾーン７１は、トレンチ内に作成される補償ゾーンとしての半導体層７３を介してソース電極８４に接続される。
必要に応じて、ソースゾーン７２をその作成中に第１の面１０１の領域内において削除してもよく、あるいは、ソースゾーン７２からボディゾーン７１まで及び、これを介してしてソース電極８４がボディゾーン７１に接触する、コンタクトホールをエッチングにより形成してもよい。
図２０Ｆに示されているＭＯＳＦＥＴの伝導型は、ソースゾーン７２のドーパント型によって決定される。上記素子は、ソースゾーン７２がｎ型ドープされる場合は、ｎ伝導型の素子であり、ソースゾーン７２がｐ型ｎ型ドープされる場合は、ｐ伝導型の素子である。ボディゾーン７１は、ソースゾーン７２に対して相補的に、およびドリフトゾーン７４に対して相補的にドープされる。トレンチ内に製造される補償ゾーン７３は、ドリフトゾーン７４に対して相補的にドープされるため、ボディゾーン７１と同一の伝導型を有している。
ＭＯＳＦＥＴとして設計される素子内では、ドレインゾーン７５は、ソースゾーン７２およびドリフトゾーン７４と同一の伝導型を有しており、ＩＧＢＴとして設計される素子内では、ソースゾーン７２およびドリフトゾーン７４に対して相補的にドープされる。
上記トランジスタ素子は、セル構造を有していてよい。上記トランジスタ素子は、また、それぞれの構造が、並列接続された、ソースゾーン７２と、ボディゾーン７１と、ボディゾーン７１に隣接する補償ゾーン７３とを含む、図２０Ｆに示されている構造を複数有していてもよい。これによって、ドレインゾーン７５およびゲート電極８１は、例えば全ての各トランジスタセルに共通となる。
言うまでもなく、図２０を参照しながら説明した補償ゾーンとしての半導体層７３を作成する方法は、プレーナゲート電極を有するトランジスタの製造に限定されるものではなく、任意の垂直ＭＯＳトランジスタの補償ゾーンの作成にも適している。別の実施例として、図２１Ａ〜図２１Ｄは、トレンチゲート電極を有するＭＯＳトランジスタを製造する方法を示している。
図２１Ａを参照すると、この方法では、まず、ゲート電極８１が製造される。ゲート電極８１は、半導体基材１００のトレンチ内に配置され、ゲート誘電体層８２によって半導体基材１００から電気的に絶縁される。これによって、ゲート電極８１が異材料層２１から距離を置いて配置される。
次いで、ボディゾーン７１およびソースゾーン７２を作成するためのドーパント原子が、第１の面１０１を介して半導体基材１００内に導入される。ドーパント原子の導入は、例えば、ボディゾーン７１のドーパント原子が、半導体基材１００の垂直方向において、ソースゾーン７２のドーパント原子よりも、半導体基材１００内により深く導入されるように、注入法およびそれに続く温度プロセスによって行われる。このとき、ドーパント原子の注入のためのマスクを形成することは不要である。ゲート電極８１およびゲート電極８１を取り囲む誘電体層８２は、それぞれ、注入マスクとして機能する。
次いで、トレンチから異材料層２１が除去され、補償ゾーンを形成する半導体層７３によって置き換えられる。この結果は、図２１Ｃに示されている。次いで、ボディゾーン７１内においてソースゾーン７２に接続されるソース電極８４が作成される。ボディゾーン７１のコンタクトは、コンタクトホールを介して構築される。このコンタクトホールは、基本的に公知である方法工程を用いて、第１の面１０１を始点として半導体基材内に形成され、ソースゾーン７２を通過してボディゾーン７１まで、あるいはボディゾーン７１内まで伸びる。
最後に、１つの実施例のみに関連して説明した方法または素子の特徴は、明確には説明されていない場合であっても、他の実施例の方法または素子の特徴と組み合わせることができる点について指摘しておく。従って、特に、請求項のうちの１つに記載されている特徴は、他の請求項の特徴と組み合わせることができる。

Claims (32)

  1. 半導体基材（１００）内に異材料層（２１）が配置された半導体素子を製造する方法であって、
    上記半導体基材（１００）内に、対向する２つの各側壁（１１、１２）と底部（１３）とを有するトレンチ（１０）を形成する工程と、
    上記トレンチの上記２つの各側壁のうちの第１の側壁（１１）上に、異材料層（２１）を作成する工程と、
    上記２つの各側壁のうちの第２の側壁（１２）上、および上記トレンチ（１０）の上記底部（１３）上に半導体材料をエピタキシャルに堆積することによって、上記トレンチ（１０）を充填する工程とを含んでいる、方法。
  2. 上記トレンチを第１の面（１０１）の領域内において充填した後に、上記半導体基材（１００）の上記第１の面（１０１）の上記領域内において上記異材料層（２１）が露出されるまで上記半導体基材（１００）を平坦化する工程をさらに含んでいる、請求項１に記載の方法。
  3. 上記異材料層（２１）は、誘電体層である、請求項１に記載の方法。
  4. 第２のトレンチが形成されるように上記異材料層（２１）を除去する工程と、
    上記第２のトレンチに別の異材料層（２３）を充填する工程とをさらに含んでいる、請求項１に記載の方法。
  5. 上記別の異材料層は、誘電体層（２３）である、請求項４に記載の方法。
  6. 上記第１の側壁に上記異材料層を作成する工程は、
    上記トレンチ（１０）の両方の各側壁（１１、１２）および上記底部（１３）に異材料層（２０）を配置する工程と、
    上記底部（１３）および上記第２の側壁（１２）から上記異材料層を除去して、上記異材料層（２１）を上記第１の側壁（１１）に残存させる工程とを含んでいる、請求項１に記載の方法。
  7. 上記トレンチの上記底部（１３）から上記異材料層を除去する工程は、異方性エッチングを含んでいる、請求項６に記載の方法。
  8. 上記第２の側壁（１２）から上記異材料層を除去する工程は、
    上記第１の側壁（１１）の領域内の上記異材料層（２１）上に保護層（２０２）にて覆うように、かつ、上記第２の側壁（２２）の領域内の上記異材料層（２２）を被覆せずに残すように、上記保護層（２０２）を作成する工程と、
    上記第２の側壁（１２）の上記領域内の上記異材料層を除去するためにエッチング法を行う工程とを含んでいる、請求項６に記載の方法。
  9. 上記第２の側壁（１２）から上記異材料層（２２）を除去する工程は、
    上記半導体基材（１００）の第１の面（１０１）の領域内のみにおいて上記異材料層が露出されるように、上記トレンチ（１０）を充填する工程と、
    上記半導体基材（１００）の上記第１の側壁（１１）に配置されて上記半導体基材（１００）の上記第１の面（１０１）上において露出している上記異材料層（２１）の区域を被覆し、上記第２の側壁（１２）に配置されて上記半導体基材（１００）の上記第１の面（１０１）上において露出している上記異材料層（２２）の区域を被覆せずに残す保護層（２０４）を、上記半導体基材の上記第１の面（１０１）に配置する工程と、
    上記第２の側壁（１２）に配置された上記異材料層を、上記半導体基材（１００）の上記第１の面（１０１）を始点としてエッチング法を用いて、除去する工程とを含んでいる、請求項６に記載の方法。
  10. 上記半導体基材（１００）は、第１の半導体層（１１０）と、第２の半導体層（１１１）と、第３の半導体層（１１３）と、上記半導体基材（１００）の第１の面（１０１）を形成する第４の半導体層（１１４）とを連続的に含んでおり、
    上記トレンチ（１０）は、上記第４、第３、および第２の半導体層（１１４、１１３、１１１）を通過して上記第１の半導体層（１１０）内に伸びるように形成され、
    上記トレンチ（１０）を充填する前に、上記トレンチ（１０）の上記底部から上記第３の半導体層（１１３）または上記第４の半導体層（１１４）の高さまで伸びる別の半導体層（６１）が上記トレンチ（１０）内に作成される、請求項１に記載の方法。
  11. 上記第１、上記第３、および第４の各半導体層（１１０、１１３、１１４）は、同一の伝導型でドープされた各半導体層であり、かつ、上記第２の半導体層（１１１）は、上記第１、第３、および第４の各半導体層（１１０、１１３、１１４）に対して相補的にドープされる、請求項１０に記載の方法。
  12. ドープされた別の半導体層（１１２）が、上記第２の半導体層（１１１）と第３の半導体層（１１３）との間に配置され、上記第２および第３の各半導体層（１１１、１１３）よりも弱くドープされる、請求項１１に記載の方法。
  13. 上記異材料層（２１）を作成した後に、
    上記異材料層（２１）が、上記トレンチ（１０）が作成される始点となっている、上記半導体基材の第１の面の反対側の表面（１０４）において部分的に露出されるまで、上記半導体基材（１００）の裏面側を除去する工程と、
    上記半導体基材を除去した後に、第１および第２の伝導型のドーパント原子を、上記除去によって作成された上記半導体基材（１００）の表面（１０４）を介して上記半導体基材の領域内に導入し、かつ、上記異材料層（２１）に隣接する上記半導体基材の領域内に、上記半導体基材の水平方向において、１つの側部または両方の各側部に向かって導入する工程であって、上記ドーパント原子は、互いに相補的にドープされ、かつ上記除去によって作成された上記半導体基材の上記表面（１０４）を始点として連続的に配置された、２つの各半導体ゾーンを作成するように導入される工程とをさらに含んでいる、請求項１に記載の方法。
  14. 上記ドーパント原子は、互いに相補的にドープされた上記各半導体ゾーンが上記半導体基材（１００）の垂直方向に互いに直接的に隣接するように導入される、請求項１３に記載の方法。
  15. 上記ドーパント原子は、互いに相補的にドープされた上記各半導体ゾーンが互いに上記半導体基材（１００）の垂直方向に、間に他の半導体ゾーンを有して配置されるように導入される、請求項１３に記載の方法。
  16. 上記トレンチ（１０）は、上記半導体基材（１００）の水平方向に細長くなっている、請求項１に記載の方法。
  17. 上記トレンチは、リング型になっている、請求項１に記載の方法。
  18. 上記半導体基材は、単結晶シリコンからなり、
    上記トレンチ（１０）は、上記対向し合う各側壁が上記半導体基材（１００）のシリコン結晶格子の＜０１０＞結晶面内に位置するように作成される、請求項１に記載の方法。
  19. 上記半導体基材は単結晶シリコンからなり、
    上記トレンチ（１０）は、上記対向し合う各側壁が上記半導体基材のシリコン結晶格子の＜０１０＞結晶面から１５度以内の範囲内の面内に位置するように作成される、請求項１に記載の方法。
  20. 上記トレンチ（１０）の深さは、１０μｍと１００μｍとの間である、請求項１に記載の方法。
  21. 上記トレンチ（１０）の幅は、０.２μｍと１０μｍとの間である、請求項１に記載の
    方法。
  22. 上記異材料層（２１）の上記第１の側壁（１１）の表面と垂直な方向の厚さは、１０ｎｍと２００ｎｍとの間である、請求項１に記載の方法。
  23. 上記半導体素子は、ドリフトゾーン（４１）と、ドリフト制御ゾーン（４８）と、当該ドリフトゾーンおよび当該ドリフト制御ゾーンの間に配置されたドリフト制御ゾーン誘電体とを含んでおり、
    上記異材料層は、上記ドリフト制御ゾーン誘電体を形成する、請求項１に記載の方法。
  24. 上記異材料層（２１）を作成する工程は、
    上記トレンチ（１０）の上記第１の側壁（１１）を被覆する第１の異材料層（２１'）
    と、上記トレンチ（１０）の外側に、上記第１の側壁（１１）に隣接する上記半導体基材（１００）の面（１０１）の区域を作成する工程と、上記トレンチ（１０）の上記第２の側壁（１２）を被覆する第２の異材料層（２２'）と、上記トレンチ（１０）の外側に、
    上記第２の側壁（１２）に隣接する上記半導体基材（１００）の面（１０１）の区域を作成する工程と、
    上記第１の異材料層（２１'）を被覆し、上記第２の異材料層（２２'）が部分的に露出される領域内に開口部（３０４）を有する、保護層（３０１）を作成する工程と、
    少なくとも上記第２の側壁（１２）の上記領域内において上記第２の異材料層（２２'
    ）をエッチャントを用いて除去して、上記開口部（３０４）を介し上記第２の異材料層（２２'）との接続を形成する工程とを含んでいる、請求項１に記載の方法。
  25. 上記保護層は、炭素層である、請求項２４に記載の方法。
  26. 上記開口部（３０４）は、上記半導体基材（１００）において上記第２の側壁（１２）から水平方向に距離を有して配置される、請求項２４または２５に記載の方法。
  27. 半導体基材（１００）内に配置される第１の伝導型のドリフトゾーン（７４）と、当該ドリフトゾーン内に配置される、上記第１の伝導型に対して相補的である伝導型の補償ゾーン（７３）とを有するトランジスタ素子を製造する方法であって、
    上記補償ゾーンを作成するための方法は、
    対向し合う２つの各側壁および底部を含み、上記半導体基材（１００）の第１の面（１０１）を始点として上記ドリフトゾーン（７４）内に伸びる、トレンチを形成する工程と、
    上記トレンチの上記２つの各側壁のうちの第１の側壁に異材料層（２３）を作成する工程と、
    上記トレンチの上記２つの各側壁のうちの第２の側壁および底部に半導体材料（３１）をエピタキシャルに堆積することによって、上記トレンチを充填する工程と、
    上記トレンチの充填後に、上記異材料層（２３）を除去して、別のトレンチを形成する工程と、
    上記補償ゾーン（７３）を作成するために、上記ドリフトゾーン（７４）に対して相補的にドープされた半導体材料で上記別のトレンチを充填する工程と、を含んでいる、方法。
  28. 上記別のトレンチ（７０）を充填する工程は、
    上記第１の面（１０１）に保護層（４０２）を配置する工程と、
    上記別のトレンチ（７０）内に上記半導体材料をエピタキシャルに堆積する工程とを含んでいる、請求項２７に記載の方法。
  29. 上記別のトレンチ（７０）は、上記保護層（４０２）の作成前に、上記第１の面（１０１）の領域内においてプラグ（４０１）によって閉塞され、当該プラグ（４０１）は、上記保護層（４０２）の作成後、かつ、上記半導体材料の上記エピタキシャル堆積前に除去される、請求項２８に記載の方法。
  30. 上記保護層（４０２）は、酸化物層である、請求項２８に記載の方法。
  31. 上記プラグ（４０１）は、窒化物からなる、請求項２９または３０に記載の方法。
  32. 上記ドリフトゾーン（７４）内にボディゾーン（７１）を作成し、上記ボディゾーン（７１）内にソースゾーン（７２）を作成する工程をさらに含んでおり、
    上記補償ゾーン（７３）の作成は、上記ボディゾーン（７１）の作成後、または、上記ボディゾーン（７１）および上記ソースゾーン（７２）の作成後に行われる、請求項２７ないし３１のいずれか１項に記載の方法。
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