JP5052102B2 - フレキシブル時間基準装置、線形位相検出回路及びフレキシブル時間基準信号生成方法 - Google Patents

Description

本発明は、シリアル・データ通信システムなどにおけるシリアル・デジタル情報の試験及び測定に関し、特にアイ・パターン（アイ・ダイアグラム）用のフレキシブル時間基準信号を生成するための装置及び方法に関する。

シリアル・データ通信システム、特に埋め込みクロック（embedded clock）を含むものの評価に、アイ・パターン（アイ・ダイアグラムともいう）を使用することが広く行われている。オシロスコープや波形モニタなど、現在の多くの測定装置がアイ・パターンを利用している。アイ・パターン用の時間基準信号を生成するには、いくつかの方法がある。

１）オシロスコープは、トリガ信号を直接用いる伝統的な時間基準装置（Timebase）を用いている。
２）少数ではあるが、自走（free running）の時間基準装置を用いて、入力されるシリアル・データの時間基準信号と手動でチューニングする方法がある。
３）その他の方法としては、位相ロック・ループ（ＰＬＬ）を用いた時間基準装置がある。

ＰＬＬを用いた時間基準装置（Timebase）は、クロック再生回路の動作をある程度模倣できる点で好ましい場合が多い。これによれば、データ再生に問題を起こす可能性のあるシリアル・データ・ストリーム時間基準信号中のジッタをユーザが観測できる。この問題は、トリガ信号を直接用いる方法では隠されてしまうところである。しかし、ＰＬＬによる時間基準装置では、手動チューニング方法では強調される問題が、些細な問題として隠れてしまうことがある。そこで、もしＰＬＬのループ帯域幅をチューニングできるようにすれば、ユーザはジッタの様々な要素を観測したり隠したりできる。特に効果的な利点として、ＰＬＬの場合では、ジッタ復調（Jitter Demodulation）機能を提供できることが上げられる。ここでは、シリアル・データ・ストリーム中のジッタを、時間に対するエッジ変位（つまり、ジッタ）のグラフとして視覚化できる。ジッタ復調機能は、ジッタの確定的発生源（deterministic source）を特定するのに非常に有効である。

ＰＬＬによる時間基準装置にもいくつかの問題がある。ジッタの評価ツールとして利用するためには、測定装置の時間基準信号は、入ってくるシリアル・データの時間基準信号よりも高い品質が必要である。この品質を得るため、通常安定した時間基準信号が必要となるが、ＰＬＬには、時間基準信号が引き込み可能、つまり、可変なことが必要である。テレビジョン・スタジオの映像配信システムのような現代のシステムでは、複数の異なるデータ・レートがあり、レートの柔軟性（フレキシビリティ）が要求項目としてある。こうした柔軟性は、時間基準信号の基本となる安定性と二律背反の関係にある。例えば、２７０メガビット毎秒といった１つのデータ・レートだけを扱う装置では、時間基準装置は位相ロックされた水晶発振器で実現できる。これは動作は大変良いが、水晶発振であるために、ループ帯域幅に約１０ｋＨｚという制約がある。これを複数のデータ・レート規格に展開するには、各規格について個別に水晶発振器が必要となる。この限界を克服するには、ＤＤＳ（direct digital synthesis）による時間基準装置を用いれば良い。これは確かに動作はするが、結果として必要となるアナログ回路は、複雑で扱いにくいものとなる。

アナログ・デジタル変換回路の進歩やデジタル処理回路の低価格化により、入ってくるシリアル・データ・ストリームを直接デジタル化し、デジタル処理によってシリアル・データ・ストリームのクロックを再生することも比較的容易になっている。そこで、数値制御発振回路（ＮＣＯ）を、この再生クロックに位相ロックし、アイ・パターン用の時間基準信号生成に使用しても良い。これによって、再生クロックの周波数変化にもフレキシブルに対応できる。この時間基準信号の品質は、アナログ・デジタル変換でのサンプリング・クロック、アナログ・デジタル変換回路の品質及びデジタル処理の実行過程におけるビット解像度に依存する。

米国電気電子技術者協会（IEEE）P1521-2003「IEEEビデオ・ジッタ及びふらつき測定用試用規格（IEEE Trial-Use Standard for Measurement of Video jitter and Wander）」（http://standards/ieee.org/reading/ieee/std/comm/1521-203.pdf）

しかし、数値制御発振回路（ＮＣＯ）を用いた方法では、高品位テレビ（ＨＤＴＶ）のような1.5ギガビット毎秒の如き高いデータ・レートで動作させる場合、必要となるアナログ・デジタル変換回路が非常に高価となり、高品質及び高周波数サンプリング・クロックを実現するのが困難であるため、問題が生じる。また、この方法でのジッタ性能は、シリアル・データのレコード長にある程度依存している。よって、高データ・レートで、長いレコード長では高価になる。

アイ・パターン（アイ・ダイアグラム）生成のために、高帯域サンプラ及び低周波数アナログ・デジタル変換回路（ＡＤＣ）を用いて、シリアル・データ信号を等価時間サンプリングする技術が知られている。しかし、難しいのは、これを達成できる安定且つ正確な時間基準信号を得ることである。サンプリングには、ジッタの側波帯の２倍の帯域幅を必要とするが、これはクロック再生回路の帯域幅によって定まる。

こうしたことから、入力シリアル・データの時間基準信号ジッタを評価できる能力を維持しつつ、高価なアナログ・デジタル変換回路を用いることなく、また、高周波数のサンプリング・クロックを用いることなしに、自走（free running）時間基準装置の安定性と、ＰＬＬ時間基準装置の利点を組み合わせる方法が望まれている。

本発明は、アイ・パターン用のフレキシブル時間基準装置（Timebase）を提供する。このとき、入力シリアル・デジタル信号からクロック信号を再生し、再生クロック信号を分周して適当な周波数の基準信号（正弦波など）を生成し、安定した自走（free running）発振器を用いて入力シリアル・デジタル信号及び基準信号を等価時間サンプリングしてデータ対を生成し、このデータ対からアイ・パターンを生成する。フレキシブル時間基準信号は、デジタル位相ロック・ループ（ＰＬＬ）を用いて基準信号のサンプル値から生成される。デジタル位相ロック・ループは、位相検出部、ループ・フィルタ及び数値制御発振部（ＮＣＯ）を有し、数値制御発振部の出力信号からアイ・パターン生成に必要な時間基準信号が得られ、位相検出部の出力信号から入力シリアル・デジタル信号時間基準信号のジッタ分析に用いるジッタ復調信号が得られる。基準信号のサンプル値は、前処理された後、位相値の線形ランプ信号に変換される。位相検出部は、引き算回路として実現され、位相値の線形ランプ信号から数値制御発振部が出力する帰還信号を引き算し、ループ・フィルタに入力する誤差（ジッタ復調）信号が得られる。

本発明の目的、効果、新規性は、特許請求の範囲の記載及び図面と併せて以下の詳細な記載を読むことで明らかとなろう。

図１及び２は、本発明によるアイ・パターン用のフレキシブル時間基準装置（システム）の機能ブロック図及び各部の波形図である。入ってきたシリアル・データ信号（ａ）は、クロック再生回路１２及び等価時間データ・サンプリング・アナログ・デジタル変換回路（ＡＤＣ、以下サンプラともいう）１４に入力される。クロック再生回路１２からの再生クロック（ｂ）は、カウント・ダウン・レジスタ１６で分周され、更にローパス又はバンドパスのフィルタ１８で変換され、分周再生クロック（ｃ）が、再生クロック周波数の１／２０のような後続回路での処理に適した所望周波数の正弦波（ｄ）のような基準信号となる。この所望周波数は、フレキシブルに設定できる。基準信号としては正弦波が好ましく、これはナイキスト限界値より低い周波数でサンプリングしても、サンプリングによる低調波の正弦波ではあるものの、正弦波が再現されて得られるからである。以下では、基準信号として正弦波を用いて説明する。このとき、フィルタ１８は、分周されているものの、所望のジッタ側波帯を維持する。アイ・パターン（アイ・ダイアグラム）用には狭いレンジ（約１００ｋＨｚ）だけの側波帯があれば良いが、連続的なリアルタイムのジッタ復調（タイム・インターバル・エラー：T.I.E.）波形のためには、全側波帯帯域を含むクロック再生が必要である。正弦波（ｄ）は、正弦波サンプリングＡＤＣ（サンプラ）２０に入力される。自走（free running）時間基準水晶発振器２２は、クロック入力信号（ｅ）を等価時間データ・サンプラ１４と正弦波サンプラ２０に供給し、アイ・データ・サンプルと正弦波サンプルがそれぞれ得られる。

正弦波サンプルは、デジタル位相ロック・ループ（ＰＬＬ）３０に入力される。デジタルＰＬＬ３０は、位相検出回路３２、ループ・フィルタ３４及び数値制御発振部（ＮＣＯ）３６を有する。デジタルＰＬＬ３０は、ＮＣＯ３６を正弦波サンプルが表す正弦波にロックする。上述の如く、正弦波サンプルは、サンプル・レートがジッタ側波帯のナイキスト限界値よりも高い限り、サンプル不足の（undersampled）クロックを表すかもしれない。ＮＣＯ３６は、アイ・パターン発生回路２４に時間基準情報を送り、アイ・パターン発生回路２４は、時間基準情報とアイ・サンプルを合わせることで、アイ・パターンを生成する。位相検出回路３２の出力信号は、ジッタ復調出力信号としても利用され、その周波数レンジの下限はデジタルＰＬＬの帯域幅とタイプで定まる。デジタルＰＬＬ３０の実施例としては、タイプIII帰還制御ＰＬＬが適している。これは、ジッタ測定に極めて適したものであるが、ふらつき（wander）を除去する必要がある。ふらつきの除去については、米国電気電子技術者協会（IEEE）P1521-2003「IEEEビデオ・ジッタ及びふらつき測定用試用規格（IEEE Trial-Use Standard for Measurement of Video jitter and Wander）」（http://standards/ieee.org/reading/ieee/std/comm/1521-203.pdf）を参照されたい。ジッタ復調出力信号の周波数レンジの上限は、クロック再生回路１２によって定まる。クロック再生回路１２からサンプリングされた正弦波が導かれるので、サンプリングされた正弦波側波帯として維持されるのは、クロック再生帯域幅よりも小さくなる。アイ・パターン発生回路２４は、ｘ及びｙの対データを従来からあるラスタ・スキャン表示処理回路（図示せず）に供給する。

理想的には、アイ・データ・サンプルは、アイ・パターン発生回路２４の入力信号の振幅（Ｙ）値を表し、対応する正弦波サンプルはアイ・パターン発生回路２４の入力信号の時間（Ｘ）値を表す。つまり、サンプリングされた正弦波の振幅は、入力信号の開始点からの時間を表す。好ましくは、正弦波サンプルは、デジタルＰＬＬ３０の入力信号として用いられ、時間基準信号サンプルはＮＣＯ３６から求められる。通信システムの搬送波（キャリア）や矩形波をフィルタした基準信号など、一般に正弦波は多くの場合に基準信号として用いられる。この実施例では、正弦波をデジタル化し、デジタルＰＬＬで使用できるようにしても良い。デジタルＰＬＬ３０の利点は、アナログ回路がないので仕様から外れることがなく、そのループは、既存のデジタル・シグナル・プロセッサ（ＤＳＰ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）又はコンピュータの処理回路（ＣＰＵ）内に実現されることである。図１に示した伝統的な正弦波位相検出回路３２では、乗算器を用いて基準正弦波が復調され、帰還ループに正弦波が生成される。帰還正弦波は、ＮＣＯ３６内にある正弦波ルックアップ・テーブルを用いて、オーバーフロー・アキュムレータのランプ信号から生成される。位相検出回路３２として正弦波復調回路を用いる欠点は、伝達関数がサイン（正弦）関数であること、ジッタのような位相変化の大きいものについては、位相検出回路がサイン応答の線形領域から外れてしまい、つぶれ（compress）始めてしまうことである。

図３は、線形応答（Linear Response）を有するデジタル位相検出回路の機能ブロック図を示し、これを位相検出回路３２の他の実施例として使用することができる。その目的は、正弦波基準信号を位相値の線形ランプ信号（ｆ）に変換し、ＮＣＯ３６の帰還ループから導いたランプ信号を差し引くものである。正弦波サンプラ２０からの正弦波サンプルから離散ヒルベルト変換部４２を用いて複素信号（サイン及びコサイン）を生成する前処理が施される。離散ヒルベルト変換部４２は、好ましくは、所望のジッタ帯域幅より広い帯域幅を有する。複素信号は、ＣＯＲＤＩＣ（Coordinate Rotation Digital Computer）アルゴリズムとして知られる三角関数のアルゴリズム又はアークタンジェント（逆正接、arctangent、略してＡＴＡＮ）のルックアップ・テーブル（ＬＵＴ）４４を用いて、位相値を示すランプ（傾斜）信号に変換される。アークタンジェント・ルックアップ・テーブルそれ自身は、アークタンジェント関数のダイナミックレンジのために非常に大きいなものとなるが、ＣＯＲＤＩＣアルゴリズムの一部として使う場合には、そのダイナミックレンジを小さくできる。ＰＬＬの帰還信号から導いたランプ信号、つまり、ＮＣＯ３６の出力信号は、単に通常は既存の復調位相検出回路の正弦波ルックアップ・テーブルのアドレス駆動に使用される値である。基準正弦波の複素サンプリングを最初から使用する場合には、ヒルベルト変換部４２はバイパスする。ＣＯＲＤＩＣ／アークタンジェント・ルックアップ・テーブル４４は、複素信号を位相ランプ信号（ｆ）に変換する。オーバーフロー・カウンタ４６は、位相検出部として機能する引き算部４８の入力信号のダイナミックレンジを広げたい場合に用いられる。位相ランプ信号の最上位ビット（ＭＳＢ）がロールオーバーする（即ち、位相ランプ信号の周期が１周する）と、オーバーフロー・カウンタ４６はインクリメント（１増加：increment）する。オーバーフロー・カウンタ４６は、元々の位相ランプ信号（ｆ）とオーバーフロー・カウンタ４６の出力信号を連結することで、位相ランプ信号の最上位ビットを提供する（図２の破線に示す線形ランプ信号の拡張を参照のこと）。オーバーフロー・カウンタ４６によって、大きなジッタも扱えるようになる。帰還値によっては、ロックしようとするときに位相検出部４８に大きなオフセットが生じることがあり、これが大きなジッタと一緒になって、位相検出部がオーバーフローすべきでないときにオーバーフローを起こし、結果として、所望のロックがかからないことがある。オーバーフロー・カウンタ４６は数ビットを追加するが、そのビット数は、望ましくないオーバーフローを防ぐのに必要なループにおけるオーバーシュートの量によって定まる。位相検出部４８において、ループの帰還ランプ信号が連結された位相値から差し引かれ、その結果はループ・フィルタ３４でフィルタされ、ＮＣＯ制御値が生成される。ＮＣＯ３６は、帰還ランプ信号を位相検出部４８に供給するが、この帰還ランプ信号はアイ・パターン発生回路２４の時間基準信号にもなる。ループ・フィルタ３４は、位相検出部４８から位相誤差（エラー）信号の低周波数成分（ふらつき：wander）を取り出すので、位相検出部４８の出力信号におけるジッタを相殺することがない。従って、位相検出部４８の出力信号から、ジッタ分析に適したジッタ復調信号が得られる。

位相検出部４８を用いるデジタルＰＬＬ３０では、帰還ループ中のランプ信号−正弦波変換ルックアップ・テーブル（一般には、オーバーフロー・アキュムレータのランプ信号を正弦波に変換するＮＣＯ３６の一部である）と、乗算器３２による遅延とを無くしたことで、より高速に動作する。サンプリングされた線形ランプ信号の振幅は、図２に示すように、対応してサンプリングされた信号データ値（ｙ軸）に対する時間値（ｘ軸）に供される。アイ・パターン発生回路２４は、非同期でサンプリングされたＸ及びＹデータ対を累積し、アイ・パターン（アイ・ダイアグラム）を作り上げ、これを上述のように表示処理回路へ転送する。

このように本発明は、アイ・パターン用のフレキシブル時間基準信号を提供する。このとき本発明では、入力シリアル・デジタル信号からクロック信号を再生し、このクロック信号を分周して適当な周波数の正弦波を生成し、自走発振器を用いて非同期で入力シリアル・デジタル信号及び正弦波をサンプリングし、これら非同期でサンプリングされたデータ及び正弦波からアイ・パターンを生成する。

本発明によるアイ・パターン用のフレキシブル時間基準装置の機能ブロック図である。 本発明によるアイ・パターン用のフレキシブル時間基準装置の各部の波形図である。 本発明によるフレキシブル時間基準装置に用いる線形位相検出回路の機能ブロック図である。

符号の説明

１２ クロック再生回路
１４ 等価時間データ・サンプラ
１６ カウント・ダウン・レジスタ
１８ フィルタ
２０ 正弦波サンプラ
２２ 自走時間基準水晶発振器
２４ アイ・パターン発生回路
３０ デジタル位相ロック・ループ
３２ 位相検出回路
３４ ループ・フィルタ
３６ 数値制御発振部（ＮＣＯ）
４２ 離散ヒルベルト変換部
４４ アークタンジェント・ルックアップ・テーブル
４６ オーバーフロー・カウンタ
４８ 位相検出部

Claims (8)

1. 入力デジタル・データ信号からクロック信号を再生するクロック再生手段と、
   上記クロック信号を分周し、フィルタ処理することによって、正弦波である所望周波数の基準信号を生成するクロック処理手段と、
   上記入力デジタル・データ信号及び上記基準信号を自走発振器を用いて非同期でサンプリングするサンプリング手段と、
   非同期でサンプリングされた上記基準信号からフレキシブル時間基準信号を取得する取得手段と、
   上記フレキシブル時間基準信号に応じて、サンプリングされた上記入力デジタル・データ信号を累積することでアイ・パターンを生成する累積手段と
   を具えるアイ・パターン用のフレキシブル時間基準装置。
2. 上記取得手段が、
   サンンプリングされた上記基準信号を第１入力端子で受けて誤差信号を出力端子から供給する位相検出手段と、
   上記誤差信号から数値制御発振手段の制御信号を生成するループ・フィルタとを有し、
   上記数値制御発振手段の出力信号が上記位相検出手段の第２入力端子に供給されることを特徴とする請求項１記載のフレキシブル時間基準装置。
3. 上記位相検出手段が、
   上記基準信号サンプルを複素信号に変換する手段と、
   上記複素信号を位相値の線形ランプ信号に変換する手段と、
   上記線形ランプ信号から上記数値制御発振手段の出力信号を引き算し、上記誤差信号を生成する引き算手段と
   を具えることを特徴とする請求項２記載のフレキシブル時間基準装置。
4. 上記位相検出手段が、
   上記線形ランプ信号の周期毎に１ずつカウント値を増加させるカウンタ手段を更に具え、
   上記カウンタ手段の１カウント値は、上記線形ランプ信号の最上位ビットに対応し、上記線形ランプ信号と上記カウント値を連結することで、上記線形ランプ信号のダイナミックレンジを拡大することを特徴とする請求項２又は３記載のフレキシブル時間基準装置。
5. デジタル位相ロック・ループと共に用いる線形位相検出回路であって、
   正弦波サンプルを前処理して複素信号を生成する手段と、
   上記複素信号を位相値の線形ランプ信号に変換する手段と、
   上記デジタル位相ロック・ループの帰還信号を上記線形ランプ信号から引き算し、上記デジタル位相ロック・ループのループ・フィルタの入力信号を生成する引き算手段と、
   上記線形ランプ信号の周期毎に１ずつカウント値を増加させるカウンタ手段とを具え、
   上記カウンタ手段の１カウント値は、上記線形ランプ信号の最上位ビットに対応し、上記線形ランプ信号と上記カウント値を連結することで、上記線形ランプ信号のダイナミックレンジを拡大することを特徴とする線形位相検出回路。
6. アイ・パターン用のフレキシブル時間基準信号生成方法であって、
   入力デジタル・データ信号からクロック信号を再生するクロック再生ステップと、
   上記クロック信号を分周し、フィルタ処理することによって、正弦波である所望周波数の基準信号を生成するクロック処理ステップと、
   上記入力デジタル・データ信号及び上記基準信号を自走発振器を用いて非同期でサンプリングするサンプリング・ステップと、
   非同期でサンプリングされた上記基準信号から上記フレキシブル時間基準信号を取得する取得ステップと、
   上記フレキシブル時間基準信号に応じて、サンプリングされた上記入力デジタル・データ信号を累積することでアイ・パターンを生成する累積ステップと
   を具えるフレキシブル時間基準信号生成方法。
7. 上記取得ステップが、
   デジタル位相ロック・ループの位相検出手段の第１入力端子でサンンプリングされた上記基準信号を受けるステップと、
   上記位相検出手段の出力端子から誤差信号を供給するステップと、
   上記フレキシブル時間基準信号を供給する数値制御発振手段の制御信号を上記誤差信号から生成するステップと、
   上記数値制御発振手段の出力信号を上記位相検出部の第２入力端子に供給するステップと
   を有することを特徴とする請求項６記載のフレキシブル時間基準信号生成方法。
8. 上記取得ステップが、
   上記基準信号サンプルを複素信号に変換するステップと、
   上記複素信号を位相値の線形ランプ信号に変換するステップと、
   上記位相検出手段の出力端子から上記誤差信号を生成するために、上記線形ランプ信号から上記数値制御発振手段の出力信号を引き算するステップと
   を更に有することを特徴とする請求項７記載のフレキシブル時間基準信号生成方法。

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