JP5046230B2 - Liquid crystal device and electronic device - Google Patents
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Description
本発明は、液晶装置、および電子機器に関する。 The present invention relates to a liquid crystal device and an electronic apparatus.
従来より、表示装置として液晶装置が知られている。この液晶装置は、例えば、液晶パネルと、この液晶パネルに光を供給するバックライトと、を備える。 Conventionally, a liquid crystal device is known as a display device. The liquid crystal device includes, for example, a liquid crystal panel and a backlight that supplies light to the liquid crystal panel.
液晶パネルは、素子基板と、この素子基板に対向配置された対向基板と、素子基板と対向基板との間に設けられた液晶と、を備える。 The liquid crystal panel includes an element substrate, a counter substrate disposed opposite to the element substrate, and a liquid crystal provided between the element substrate and the counter substrate.
素子基板は、所定間隔おきに交互に設けられた複数の走査線および複数の補助容量線と、これら複数の走査線および複数の補助容量線に交差し所定間隔おきに設けられた複数のデータ線と、複数の走査線に接続された走査線駆動回路と、複数のデータ線に接続されたデータ線駆動回路と、複数の補助容量線に接続された補助容量線を駆動する制御回路と、を有する。 The element substrate includes a plurality of scanning lines and a plurality of auxiliary capacitance lines alternately provided at predetermined intervals, and a plurality of data lines provided at predetermined intervals so as to intersect the plurality of scanning lines and the plurality of auxiliary capacitance lines. A scanning line driving circuit connected to the plurality of scanning lines, a data line driving circuit connected to the plurality of data lines, and a control circuit for driving the auxiliary capacitance lines connected to the plurality of auxiliary capacitance lines. Have.
各走査線と各データ線との交差部分には、画素が設けられている。画素は、画素電極および共通電極からなる画素容量と、スイッチング素子としての薄膜トランジスタ（以降、ＴＦＴ（Thin Film Transistor）と呼ぶ）と、一方の電極（補助容量電極）が容量線に接続され他方の電極が画素電極に接続された蓄積容量（補助容量）と、を備える。この画素は、マトリクス状に複数配列されて表示領域を形成する。 Pixels are provided at intersections between the scanning lines and the data lines. The pixel includes a pixel capacitor composed of a pixel electrode and a common electrode, a thin film transistor (hereinafter referred to as a TFT (Thin Film Transistor)) as a switching element, and one electrode (auxiliary capacitor electrode) connected to a capacitor line and the other electrode And a storage capacitor (auxiliary capacitor) connected to the pixel electrode. A plurality of pixels are arranged in a matrix to form a display area.
ＴＦＴのゲートには、走査線が接続され、ＴＦＴのソースには、データ線が接続され、ＴＦＴのドレインには、画素電極および補助容量の他方の電極が接続されている。 A scanning line is connected to the gate of the TFT, a data line is connected to the source of the TFT, and a pixel electrode and the other electrode of the auxiliary capacitor are connected to the drain of the TFT.
容量線駆動回路は、所定の電圧を各容量線に供給する。 The capacitor line driving circuit supplies a predetermined voltage to each capacitor line.
走査線駆動回路は、走査線を選択する選択電圧を所定の順番で各走査線に供給する。走査線に選択電圧が供給されると、この走査線に接続されたＴＦＴが全てオン状態となる。 The scanning line driving circuit supplies a selection voltage for selecting a scanning line to each scanning line in a predetermined order. When a selection voltage is supplied to the scanning line, all TFTs connected to the scanning line are turned on.
データ線駆動回路は、画像信号を各データ線に供給し、オン状態のＴＦＴを介して、この画像信号に基づく画像電圧を画素電極に書き込む。 The data line driving circuit supplies an image signal to each data line, and writes an image voltage based on the image signal to the pixel electrode via the TFT in the on state.
ここで、データ線駆動回路は、共通電極の電圧よりも電位の高い電圧（以降、正極性と呼ぶ）の画像信号をデータ線に供給して、この正極性の画像信号に基づく画像電圧を画素電極に書き込む正極性書込と、共通電極の電圧よりも電位の低い電圧（以降、負極性と呼ぶ）の画像信号をデータ線に供給して、この負極性の画像信号に基づく画像電圧を画素電極に書き込む負極性書込と、を交互に行う。 Here, the data line driving circuit supplies an image signal having a voltage (hereinafter referred to as positive polarity) having a potential higher than that of the common electrode to the data line, and an image voltage based on the positive polarity image signal is supplied to the pixel. Positive polarity writing to be written to the electrodes, and an image signal having a voltage lower than the common electrode voltage (hereinafter referred to as negative polarity) is supplied to the data line, and the image voltage based on the negative polarity image signal is supplied to the pixel. Negative polarity writing to the electrodes is alternately performed.
対向基板は、各画素に対応して、Ｒ（赤）、Ｇ（緑）、Ｂ（青）といったカラーフィルタを有する。 The counter substrate has color filters such as R (red), G (green), and B (blue) corresponding to each pixel.
以上の液晶装置は、以下のように動作する。 The above liquid crystal device operates as follows.
すなわち、走査線に選択電圧を順次供給することで、ある走査線に接続されたＴＦＴを全てオン状態にして、この走査線に係る画素を全て選択する。そして、これら画素の選択に同期して、データ線に画像信号を供給する。すると、選択した全ての画素に、オン状態のＴＦＴを介して画像信号が供給され、この画像信号に基づく画像電圧が画素電極に書き込まれる。 That is, by sequentially supplying the selection voltage to the scanning line, all the TFTs connected to the certain scanning line are turned on, and all the pixels related to the scanning line are selected. Then, an image signal is supplied to the data line in synchronization with the selection of these pixels. Then, an image signal is supplied to all the selected pixels via the on-state TFTs, and an image voltage based on the image signal is written to the pixel electrode.
画素電極に画像電圧が書き込まれると、画素電極と共通電極との電位差により、液晶に駆動電圧が印加される。液晶に駆動電圧が印加されると、液晶の配向や秩序が変化して、液晶を透過するバックライトからの光が変化する。この変化した光がカラーフィルタを透過することで、階調表示が行われる。 When an image voltage is written to the pixel electrode, a driving voltage is applied to the liquid crystal due to a potential difference between the pixel electrode and the common electrode. When a driving voltage is applied to the liquid crystal, the alignment and order of the liquid crystal change, and the light from the backlight that transmits the liquid crystal changes. The changed light passes through the color filter, so that gradation display is performed.
なお、液晶に印加される駆動電圧は、補助容量により、画像電圧が書き込まれる期間よりも３桁も長い期間に亘って保持される。 Note that the driving voltage applied to the liquid crystal is held by a storage capacitor for a period longer by three digits than the period during which the image voltage is written.
ところで、以上のような液晶装置は、例えば、携帯機器に用いられるが、この携帯機器では、近年、消費電力の低減が要請されている。そこで、画像電圧を画素電極に書き込んだ後に、ＴＦＴをオフ状態にするとともに補助容量線の容量電位（ＶＳＴ）を高電位（ＶＳＴＨ）から低電位（ＶＳＴＬ）へ、又は、低電位から高電位へ変動させる、所謂、ＳＳＬ（Swing Storage Line）と呼んでいる容量線振り駆動を行うことで、消費電力を低減できる液晶装置が提案されている（例えば、特許文献１参照）。 By the way, the liquid crystal device as described above is used in, for example, a portable device. In this portable device, in recent years, reduction of power consumption is required. Therefore, after writing the image voltage to the pixel electrode, the TFT is turned off and the capacitance potential (VST) of the auxiliary capacitance line is changed from the high potential (VSTH) to the low potential (VSTL), or from the low potential to the high potential. There has been proposed a liquid crystal device that can reduce power consumption by performing so-called capacitance line swing driving called SSL (Swing Storage Line) (see, for example, Patent Document 1).
また、液晶を挟持する一対の基板のうち一方の基板に、画素容量を構成する画素電極および共通電極を備えるＩＰＳ（In-Plane Switching）やＦＦＳ（Fringe Field Switching）といった共通電極（ＣＯＭ電極）が補助容量電極の機能を兼ね、画素容量と補助容量を一体に形成する横電界方式の液晶装置では、共通電極に高電位（ＶＣＯＭＨ）又は低電位（ＶＣＯＭＬ）の電圧を供給した後に、負極性の画像信号又は正極性の画像信号をデータ線に供給する、所謂、ＣＯＭ分割駆動と呼ばれる横電界方式における容量線振り駆動を行うことで、消費電力を低減でき、また、表示品位の低下を抑制できる液晶装置が本願出願人より提案されている。 In addition, a common electrode (COM electrode) such as IPS (In-Plane Switching) or FFS (Fringe Field Switching) having a pixel electrode and a common electrode constituting a pixel capacitor is disposed on one of the pair of substrates sandwiching the liquid crystal. In a horizontal electric field type liquid crystal device that also functions as an auxiliary capacitor electrode and integrally forms a pixel capacitor and an auxiliary capacitor, a high potential (VCOMH) or low potential (VCOML) voltage is supplied to the common electrode, and then a negative polarity Power consumption can be reduced and deterioration in display quality can be suppressed by performing capacitive line swing driving in a lateral electric field system called so-called COM division driving, which supplies an image signal or a positive image signal to a data line. A liquid crystal device has been proposed by the present applicant.
上述の容量線振り駆動において、低消費電力化を実現するために、ＳＳＬの場合は、補助容量線にＶＳＴＨ／ＶＳＴＬを接続するスイッチング素子、また、ＣＯＭ分割駆動の場合は、共通電極にＶＣＯＭＨ／ＶＣＯＭＬを接続するスイッチング素子の低オン抵抗化が大きな要因になることが分かっており、任意の電圧で低オン抵抗化を図る目的で、ＣＭＯＳスイッチを使用している。また、このようなスイッチング素子は、液晶装置の画素領域の周辺、所謂、額縁領域に形成されるが、額縁領域は、液晶装置の大きさに影響するため、スイッチング素子に要する回路面積を削減したいという要望があった。 In the above-described capacitive line swing drive, in order to realize low power consumption, in the case of SSL, a switching element that connects VSTH / VSTL to the auxiliary capacitive line, and in the case of COM split drive, VCOMH / It has been found that a low on-resistance of the switching element connecting VCOML is a major factor, and a CMOS switch is used for the purpose of reducing the on-resistance with an arbitrary voltage. Such a switching element is formed in the periphery of the pixel region of the liquid crystal device, that is, a so-called frame region. Since the frame region affects the size of the liquid crystal device, it is desired to reduce the circuit area required for the switching element. There was a request.
そこで、本発明は、上述の課題に鑑みてなされたものであり、液晶を挟持する一対の基板のうち一方の基板に、画素容量を構成する画素電極および容量電極を備える液晶装置において、容量線振り駆動に用いるスイッチング素子の回路面積を低減できる液晶装置、および液晶装置を備える電子機器を提供することを目的とする。 Accordingly, the present invention has been made in view of the above-described problem, and in a liquid crystal device including a pixel electrode and a capacitor electrode constituting a pixel capacitor on one of a pair of substrates holding a liquid crystal, a capacitor line It is an object of the present invention to provide a liquid crystal device capable of reducing the circuit area of a switching element used for swing driving, and an electronic device including the liquid crystal device.
本発明に係る液晶装置は、複数の走査線と、走査線に交差する複数のデータ線と、複数の走査線と複数のデータ線との交差に対応して設けられた複数の画素電極と、画素電極に対応して設けられ、画素電極若しくは画素電極に接続された電極層との間で容量を形成する共通電極と、を有する第１基板と、第１基板に対向配置された第２基板と、第１基板と第２基板との間に設けられた液晶と、を備えた液晶装置であって、第１基板は、走査線を選択する選択電圧を複数の走査線に順次供給する走査線駆動回路と、走査線に対応して設けられ、第１電圧と、第１電圧よりも電位の高い第２電圧と、を走査線ごとに交互に共通電極に供給する単チャネルスイッチング素子であって、第１電圧を出力するＮチャネルスイッチング素子と、第２電圧を出力するＰチャネルスイッチング素子と、対応する走査線に隣接する走査線に選択電圧が供給されると、第１電圧または第２電圧のいずれかを選択する極性制御信号を取り込んで保持するとともに、極性制御信号に応じてＮチャネルスイッチング素子またはＰチャネルスイッチング素子を駆動させるラッチ回路と、を有する制御回路と、走査線が選択された際に、該走査線に対応する共通電極の電圧に応じて第１電圧よりも電位の高い正極性の画像信号または第２電圧よりも電位の低い負極性の画像信号を複数のデータ線に供給するデータ線駆動回路と、を備え、制御回路により第１電圧を共通電極に供給した後に、走査線駆動回路により選択電圧を走査線に供給するとともに、データ線駆動回路により正極性の画像信号をデータ線に供給し、制御回路により第２電圧を共通電極に供給した後に、走査線駆動回路により選択電圧を走査線に供給するとともに、データ線駆動回路により負極性の画像信号をデータ線に供給する。 A liquid crystal device according to the present invention includes a plurality of scanning lines, a plurality of data lines intersecting the scanning lines, a plurality of pixel electrodes provided corresponding to the intersection of the plurality of scanning lines and the plurality of data lines, A first substrate having a common electrode provided corresponding to the pixel electrode and forming a capacitance with the pixel electrode or an electrode layer connected to the pixel electrode, and a second substrate disposed opposite to the first substrate And a liquid crystal device provided between the first substrate and the second substrate, wherein the first substrate sequentially supplies a selection voltage for selecting a scanning line to a plurality of scanning lines. A single channel switching element provided corresponding to a line driving circuit and a scanning line and supplying a first voltage and a second voltage having a higher potential than the first voltage alternately to the common electrode for each scanning line. An N-channel switching element that outputs a first voltage and a second voltage When a selection voltage is supplied to the P channel switching element to be applied and the scanning line adjacent to the corresponding scanning line, a polarity control signal for selecting either the first voltage or the second voltage is captured and held, and the polarity is A control circuit having a latch circuit for driving an N-channel switching element or a P-channel switching element in accordance with a control signal; and when a scanning line is selected, a first circuit is selected according to the voltage of the common electrode corresponding to the scanning line. A data line driving circuit that supplies a plurality of data lines with a positive polarity image signal having a higher potential than one voltage or a negative polarity image signal having a lower potential than the second voltage, and the control circuit supplies the first voltage to the plurality of data lines. After being supplied to the common electrode, the scanning line driving circuit supplies a selection voltage to the scanning line, and the data line driving circuit supplies a positive image signal to the data line. After supplying the second voltage to the common electrode by the control circuit supplies the selection voltage to the scanning lines by the scanning line driving circuit supplies a negative polarity image signal by the data line driving circuit to the data line.
この発明によれば、第１電圧と第２電圧とを容量電極に交互に選択して出力するスイッチング素子を単チャネル化することができるため、液晶装置の狭額縁化に貢献することができる。更には、単チャネル化することにより、低オン抵抗化も実現することができ、低消費電力にも貢献することができる。 According to the present invention, the switching element that alternately selects and outputs the first voltage and the second voltage to the capacitor electrode can be made into a single channel, which can contribute to the narrowing of the frame of the liquid crystal device. Furthermore, more and child single channelization, low on-resistance can also be achieved, it is possible to contribute to low power consumption.
また、この発明によれば、Ｎチャネルスイッチング素子とＰチャネルスイッチング素子に供給されるゲート電圧は、高い方の電圧が第２電圧よりも高く、また、低い方の電圧が第１電圧よりも低くすることができる。これにより、効率的な低オン抵抗化とスイッチング素子のオフリークの低減に貢献することができる。 According to the present invention, the gate voltage supplied to the N-channel switching element and the P-channel switching element is such that the higher voltage is higher than the second voltage, and the lower voltage is lower than the first voltage. Can Thus, Ru can contribute to the reduction of off-leak of the efficient low on-resistance and a switching element.
また、本発明に係る電子機器は、上述の液晶装置を備える。
The electronic device according to the present invention, Ru with the above mentioned liquid crystal device.
この発明によれば、上述した効果と同様の効果がある。 According to the present invention, there are effects similar to those described above.
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態および変形例の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following description of embodiments and modifications, the same constituent elements are denoted by the same reference numerals, and the description thereof is omitted or simplified.
尚、第１〜３実施形態はＣＯＭ分割駆動を採用した横電界方式の液晶装置の例、第４実施形態はＳＳＬ駆動を採用した縦電界方式（１対の基板内面にそれぞれ形成された画素電極と共通電極で生じるいわゆる縦電界を利用して液晶を駆動する方式）の液晶装置の例を示している。 The first to third embodiments are examples of a horizontal electric field type liquid crystal device adopting COM division driving, and the fourth embodiment is a vertical electric field method adopting SSL driving (pixel electrodes formed on a pair of substrate inner surfaces, respectively. And a so-called vertical electric field generated by the common electrode is used to drive the liquid crystal).
＜第１実施形態：ＣＯＭ分割駆動の例＞
図１は、本発明の第１実施形態に係るＣＯＭ分割駆動を採用した横電界方式の液晶装置１のブロック図である。
<First Embodiment: Example of COM Split Drive>
FIG. 1 is a block diagram of a horizontal electric field type
液晶装置１は、液晶パネルＡＡと、液晶パネルＡＡに対向配置されて光を出射するバックライト４１と、を備える。この液晶装置１は、バックライト４１からの光を利用して、透過型の表示を行う。
The
液晶パネルＡＡは、複数の画素５０を有する表示領域Ａと、この表示領域Ａの周辺に設けられて画素５０を駆動する走査線駆動回路１０、データ線駆動回路２０、および制御回路３０を備える。
The liquid crystal panel AA includes a display area A having a plurality of
バックライト４１は、液晶パネルＡＡの裏面に設けられ、例えば、冷陰極蛍光管（ＣＣＦＬ）やＬＥＤ（発光ダイオード）、あるいはエレクトロルミネッセンス（ＥＬ）で構成されて、液晶パネルＡＡの画素５０に光を供給する。
The
以下、液晶パネルＡＡの構成について詳述する。 Hereinafter, the configuration of the liquid crystal panel AA will be described in detail.
液晶パネルＡＡは、所定間隔おきに交互に設けられた３２０行の走査線Ｙ（Ｙ１〜Ｙ３２０）および３２０行の共通線Ｚ（Ｚ１〜Ｚ３２０）と、これら走査線Ｙ（Ｙ１〜Ｙ３２０）および共通線Ｚ（Ｚ１〜Ｚ３２０）に交差するように設けられた２４０列のデータ線Ｘ（Ｘ１〜Ｘ２４０）と、を備える。各走査線Ｙおよび各データ線Ｘの交差部分には、画素５０が設けられている。
The liquid crystal panel AA includes 320 scanning lines Y (Y1 to Y320) and 320 common lines Z (Z1 to Z320) alternately provided at predetermined intervals, and these scanning lines Y (Y1 to Y320) and the common lines. 240 columns of data lines X (X1 to X240) provided so as to intersect the lines Z (Z1 to Z320).
画素５０は、ＴＦＴ５１、画素電極５５、この画素電極５５に対向して設けられた共通電極５６、および、一方の電極（補助容量電極）が共通線Ｚに接続され他方の電極（画素電極５５若しくは画素電極５５に接続された電極層）が画素電極５５に接続された補助容量としての蓄積容量５３で構成される。画素電極５５および共通電極５６は、画素容量５４を構成する。
The
共通電極５６は、走査線Ｙに対応して、１水平ラインごとに分割されている。１水平ラインごとに分割された複数の共通電極５６は、それぞれ、対応する共通線Ｚに接続されている。
The
ＴＦＴ５１のゲートには、走査線Ｙが接続され、ＴＦＴ５１のソースには、データ線Ｘが接続され、ＴＦＴ５１のドレインには、画素電極５５および蓄積容量５３の他方の電極が接続されている。したがって、このＴＦＴ５１は、走査線Ｙから選択電圧が印加されるとオン状態となり、データ線Ｘと画素電極５５および蓄積容量５３の他方の電極とを導通状態とする。
The scanning line Y is connected to the gate of the
図２は、画素５０の拡大平面図である。図３は、図２に示す画素５０のＡ−Ａ断面図である。
FIG. 2 is an enlarged plan view of the
図３に示すように、液晶パネルＡＡは、複数の画素電極５５を有する第１基板としての素子基板６０と、この素子基板６０に対向配置された第２基板としての対向基板７０と、素子基板６０と対向基板７０との間に設けられた液晶と、を備える。
As shown in FIG. 3, the liquid crystal panel AA includes an
図２に示すように、素子基板６０において、各画素５０は、互いに隣り合う２本の導電材料からなる走査線Ｙと、互いに隣り合う２本の導電材料からなるデータ線Ｘと、で囲まれた領域となっている。つまり、各画素５０は、走査線Ｙとデータ線Ｘとで区画されている。
As shown in FIG. 2, in the
本実施形態では、ＴＦＴ５１は、逆スタガ型の低温ポリシリコンＴＦＴであり、走査線Ｙとデータ線Ｘとの交差部の近傍には、このＴＦＴ５１が形成される領域５０Ｃ（図２中破線で囲まれた部分）が設けられている。
In the present embodiment, the
まず、素子基板６０について説明する。
First, the
素子基板６０は、ガラス基板６８を有し、このガラス基板６８の上には、ガラス基板６８の表面荒れや汚れによるＴＦＴ５１の特性の変化を防止するために、素子基板６０の全面に亘って下地絶縁膜（図示省略）が形成されている。
The
下地絶縁膜の上には、導電材料からなる走査線Ｙが形成されている。 A scanning line Y made of a conductive material is formed on the base insulating film.
走査線Ｙは、隣接する画素５０の境界に沿って設けられ、データ線Ｘとの交差部の近傍において、ＴＦＴ５１のゲート電極５１１を構成する。
The scanning line Y is provided along the boundary between
走査線Ｙ、ゲート電極５１１、および下地絶縁膜の上には、素子基板６０の全面に亘って、ゲート絶縁膜６２が形成されている。
A
ゲート絶縁膜６２の上のＴＦＴ５１が形成される領域５０Ｃには、ゲート電極５１１に対向して、低温ポリシリコンからなる半導体層（図示省略）、Ｎ＋低温ポリシリコンからなるオーミックコンタクト層（図示省略）が積層されている。このオーミックコンタクト層には、ソース電極５１２およびドレイン電極５１３が積層されて、これにより、低温ポリシリコンＴＦＴが形成されている。
In the
ソース電極５１２は、データ線Ｘと同一の導電材料で形成されている。すなわち、データ線Ｘからソース電極５１２が突出する構成となっている。データ線Ｘは、走査線Ｙおよび共通線Ｚに対して交差するように設けられている。
The
上述のように、走査線Ｙの上には、ゲート絶縁膜６２が形成され、このゲート絶縁膜６２の上には、データ線Ｘが形成されている。このため、データ線Ｘは、走査線Ｙとはゲート絶縁膜６２により絶縁されている。
As described above, the
データ線Ｘ、ソース電極５１２、ドレイン電極５１３、およびゲート絶縁膜６２の上には、素子基板６０の全面に亘って、第１絶縁膜６３が形成されている。
A first insulating
第１絶縁膜６３の上には、ＩＴＯ（Indium Tin Oxide）といった透明導電材料からなる共通線Ｚが形成されている。共通線Ｚは、走査線Ｙに沿って設けられており、この共通線Ｚは、１水平ラインごとに分割された共通電極５６と一体に形成されている。
A common line Z made of a transparent conductive material such as ITO (Indium Tin Oxide) is formed on the first insulating
共通線Ｚ、共通電極５６、および第１絶縁膜６３の上には、素子基板６０の全面に亘って、第２絶縁膜６４が形成されている。
A second insulating
第２絶縁膜６４の上には、共通電極５６に対向する領域に、ＩＴＯ（Indium Tin Oxide）といった透明導電材料からなる画素電極５５が形成されている。画素電極５５は、上述の第１絶縁膜６３および第２絶縁膜６４に形成されたコンタクトホール（図示省略）を介して、ドレイン電極５１３に接続されている。
A
この画素電極５５には、自身と共通電極５６との間で、フリンジフィールド（電界Ｅ）を発生させるための複数のスリット５５Ａが所定間隔おきに設けられている。すなわち、液晶装置１の液晶は、ＦＦＳモードで動作する。
In the
画素電極５５および第２絶縁膜６４の上には、素子基板６０の全面に亘って、ポリイミド膜などの有機膜からなる配向膜（図示省略）が形成されている。
An alignment film (not shown) made of an organic film such as a polyimide film is formed on the
次に、対向基板７０について説明する。
Next, the
対向基板７０は、ガラス基板７４を有し、このガラス基板７４の上のうち走査線Ｙに対向する位置には、ブラックマトリクスとしての遮光膜７１が形成されている。また、ガラス基板７４の上のうち遮光膜７１が形成されている領域を除く領域には、カラーフィルタ７２が形成されている。
The
遮光膜７１およびカラーフィルタ７２の上には、対向基板７０の全面に亘って、配向膜（図示省略）が形成されている。
An alignment film (not shown) is formed on the entire surface of the
図１に戻って、走査線駆動回路１０は、ＴＦＴ５１をオン状態にする選択電圧を複数の走査線Ｙに順次供給する。例えば、ある走査線Ｙに選択電圧を供給すると、この走査線Ｙに接続されたＴＦＴ５１が全てオン状態となり、この走査線Ｙに係る画素５０が全て選択される。
Returning to FIG. 1, the scanning
データ線駆動回路２０は、画像信号をデータ線Ｘに供給し、オン状態のＴＦＴ５１を介して、この画像信号に基づく画像電圧を画素電極５５に書き込む。
The data line driving
ここで、データ線駆動回路２０は、共通電極５６の電圧よりも電位の高い正極性の画像信号をデータ線Ｘに供給して、この正極性の画像信号に基づく画像電圧を画素電極５５に書き込む正極性書込と、共通電極５６の電圧よりも電位の低い負極性の画像信号をデータ線Ｘに供給して、この負極性の画像信号に基づく画像電圧を画素電極５５に書き込む負極性書込と、を１水平ラインごとに交互に行う。
Here, the data
制御回路３０は、第１電圧としての電圧ＶＣＯＭＬと、この電圧ＶＣＯＭＬよりも電位の高い第２電圧としての電圧ＶＣＯＭＨと、を交互に共通線Ｚに供給する。
尚、上記走査線駆動回路１０、データ線駆動回路２０および制御回路３０などを構成する回路素子は、ＳＯＧ技術を用いて、前記表示領域Ａの周辺領域（額縁領域）に形成されている。
The
The circuit elements constituting the scanning
以上の液晶装置１は、以下のように動作する。
The
すなわち、まず、制御回路３０から共通線Ｚに電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨのいずれかを選択的に供給する。
That is, first, either the voltage VCOML or the voltage VCOMH is selectively supplied from the
具体的には、各共通線Ｚには、１フレーム期間ごとに、電圧ＶＣＯＭＬと電圧ＶＣＯＭＨとを交互に供給する。例えば、ある１フレーム期間において、ｐ行目の共通線Ｚｐ（ｐは、１≦ｐ≦３２０を満たす整数）に電圧ＶＣＯＭＬを供給した場合、次の１フレーム期間では、共通線Ｚｐに電圧ＶＣＯＭＨを供給する。一方、ある１フレーム期間において、共通線Ｚｐに電圧ＶＣＯＭＨを供給した場合、次の１フレーム期間では、共通線Ｚｐに電圧ＶＣＯＭＬを供給する。 Specifically, the voltage VCOML and the voltage VCOMH are alternately supplied to each common line Z every frame period. For example, when the voltage VCOML is supplied to the p-th common line Zp (p is an integer satisfying 1 ≦ p ≦ 320) in one frame period, the voltage VCOMH is applied to the common line Zp in the next one frame period. Supply. On the other hand, when the voltage VCOMH is supplied to the common line Zp in one frame period, the voltage VCOML is supplied to the common line Zp in the next one frame period.
また、隣接する共通線Ｚには、互いに異なる電圧を供給する。例えば、ある１フレーム期間において、共通線Ｚｐに電圧ＶＣＯＭＬを供給した場合、同一の１フレーム期間において、（ｐ−１）行目の共通線Ｚ（ｐ−１）と、（ｐ＋１）行目の共通線Ｚ（ｐ＋１）と、に電圧ＶＣＯＭＨを供給する。一方、ある１フレーム期間において、共通線Ｚｐに電圧ＶＣＯＭＨを供給した場合、同一の１フレーム期間において、共通線Ｚ（ｐ−１）と共通線Ｚ（ｐ＋１）とに電圧ＶＣＯＭＬを供給する。 Further, different voltages are supplied to adjacent common lines Z. For example, when the voltage VCOML is supplied to the common line Zp in one frame period, the common line Z (p−1) in the (p−1) th row and the (p + 1) th row in the same one frame period. The voltage VCOMH is supplied to the common line Z (p + 1). On the other hand, when the voltage VCOMH is supplied to the common line Zp in one frame period, the voltage VCOML is supplied to the common line Z (p−1) and the common line Z (p + 1) in the same one frame period.
次に、走査線駆動回路１０から３２０行の走査線Ｙ（Ｙ１〜Ｙ３２０）に選択電圧を順次供給することで、各走査線Ｙに接続された全てのＴＦＴ５１を順次オン状態にして、各走査線Ｙに係る全ての画素５０を順次選択する。
Next, by sequentially supplying a selection voltage from the scanning
次に、これら画素５０の選択に同期して、共通電極５６の電圧に応じて、データ線駆動回路２０からデータ線Ｘに、正極性の画像信号と、負極性の画像信号と、１水平ラインごとに交互に供給する。
Next, in synchronization with the selection of the
具体的には、３２０行の共通線Ｚ（Ｚ１〜Ｚ３２０）のうち、選択した画素５０に係る共通線Ｚｐに電圧ＶＣＯＭＬを供給した場合には、正極性の画像信号をデータ線Ｘに供給する。一方、３２０行の共通線Ｚ（Ｚ１〜Ｚ３２０）のうち、選択した画素５０に係る共通線Ｚｐに電圧ＶＣＯＭＨを供給した場合には、負極性の画像信号をデータ線Ｘに供給する。
Specifically, when the voltage VCOML is supplied to the common line Zp related to the selected
すると、走査線駆動回路１０で選択した全ての画素５０に、データ線駆動回路２０からデータ線Ｘおよびオン状態のＴＦＴ５１を介して画像信号が供給されて、この画像信号に基づく画像電圧が画素電極５５に書き込まれる。これにより、画素電極５５と共通電極５６との間に電位差が生じて、駆動電圧が液晶に印加される。
Then, an image signal is supplied to all the
液晶に駆動電圧が印加されると、液晶の配向や秩序が変化して、液晶を透過するバックライト４１からの光が変化する。この変化した光がカラーフィルタを透過することで、階調表示が行われる。
When a driving voltage is applied to the liquid crystal, the alignment and order of the liquid crystal change, and the light from the
なお、液晶に印加される駆動電圧は、蓄積容量５３により、画像電圧が書き込まれる期間よりも３桁も長い期間に亘って保持される。
Note that the drive voltage applied to the liquid crystal is held by the
図４は、制御回路３０のブロック図である。
FIG. 4 is a block diagram of the
制御回路３０は、３２０行の走査線Ｙ（Ｙ１〜Ｙ３２０）に対応して、３２０個の単位制御回路Ｐ（Ｐ１〜Ｐ３２０）を備える。各単位制御回路Ｐには、電圧ＶＣＯＭＬと、電圧ＶＣＯＭＨと、電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨのいずれかを選択する極性制御信号ＰＯＬと、が供給される。
The
単位制御回路Ｐは、極性制御信号ＰＯＬを保持するラッチ回路Ｑ（Ｑ１〜Ｑ３２０）と、極性制御信号に応じて電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨのいずれかを選択的に出力する選択回路Ｒ（Ｒ１〜Ｒ３２０）と、を備える。 The unit control circuit P includes a latch circuit Q (Q1 to Q320) that holds the polarity control signal POL, and a selection circuit R (R1 to R320) that selectively outputs either the voltage VCOML or the voltage VCOMH according to the polarity control signal. And).
ラッチ回路Ｑは、極性制御信号ＰＯＬを保持する方法から、２つに大別できる。１つは、１行目の走査線Ｙ１に対応して設けられたラッチ回路Ｑ１と、３２０行目の走査線Ｙ３２０に対応して設けられたラッチ回路Ｑ３２０と、である。もう１つは、上述のラッチ回路Ｑ１，Ｑ３２０を除くラッチ回路Ｑ２〜Ｑ３１９である。 The latch circuit Q can be roughly divided into two types from the method of holding the polarity control signal POL. One is a latch circuit Q1 provided corresponding to the first scanning line Y1, and a latch circuit Q320 provided corresponding to the 320th scanning line Y320. The other is latch circuits Q2 to Q319 excluding the above-described latch circuits Q1 and Q320.
まず、ラッチ回路Ｑ２〜Ｑ３１９について、以下に説明する。 First, the latch circuits Q2 to Q319 will be described below.
ｑ行目（ｑは、２≦ｑ≦３１９を満たす整数）の走査線Ｙｑに対応して設けられたラッチ回路Ｑｑは、否定論理和演算回路（以降、ＮＯＲ回路と呼ぶ）３１と、第１のインバータ３２と、第２のインバータ３３と、第１のクロックドインバータ３４と、第２のクロックドインバータ３５と、を備える。
A latch circuit Qq provided corresponding to the scanning line Yq in the q-th row (q is an integer satisfying 2 ≦ q ≦ 319) includes a negative OR operation circuit (hereinafter referred to as a NOR circuit) 31,
ＮＯＲ回路３１の２つの入力端子には、それぞれ、（ｑ−１）行目の走査線Ｙ（ｑ−１）と、（ｑ＋１）行目の走査線Ｙ（ｑ＋１）と、が接続されている。ＮＯＲ回路３１の出力端子には、第１のインバータ３２の入力端子と、第１のクロックドインバータ３４の反転入力制御端子と、第２のクロックドインバータ３５の非反転入力制御端子と、が接続されている。
The two input terminals of the NOR
第１のインバータ３２の出力端子には、第１のクロックドインバータ３４の非反転入力制御端子と、第２のクロックドインバータ３５の反転入力制御端子と、が接続されている。
The output terminal of the
第１のクロックドインバータ３４の入力端子からは、極性制御信号ＰＯＬが入力される。第１のクロックドインバータ３４の出力端子には、第２のインバータ３３の入力端子が接続されている。
The polarity control signal POL is input from the input terminal of the first clocked
第２のクロックドインバータ３５の入力端子には、第２のインバータ３３の出力端子が接続され、第２のクロックドインバータ３５の出力端子には、第２のインバータ３３の入力端子が接続されている。
The output terminal of the
以上のラッチ回路Ｑｑは、以下のように動作する。 The above latch circuit Qq operates as follows.
すなわち、走査線Ｙ（ｑ−１）と走査線Ｙ（ｐ＋１）とのうち少なくともいずれかに選択電圧が供給されると、ラッチ回路Ｑｑが備えるＮＯＲ回路３１は、Ｌレベルの信号を出力する。このＬレベルの信号は、第１のクロックドインバータ３４の反転入力制御端子に入力されるとともに、第１のインバータ３２で反転され、Ｈレベルの信号として第１のクロックドインバータ３４の非反転入力端子に入力される。このため、第１のクロックドインバータ３４は、オン状態となり、極性制御信号ＰＯＬを反転して出力する。この第１のクロックドインバータ３４から反転して出力された極性制御信号ＰＯＬは、第２のインバータ３３により反転されて出力される。
That is, when the selection voltage is supplied to at least one of the scanning line Y (q−1) and the scanning line Y (p + 1), the NOR
以上のように、走査線駆動回路により走査線Ｙ（ｑ−１）と走査線Ｙ（ｑ＋１）とのうち少なくともいずれかに選択電圧が供給されると、ラッチ回路Ｑｐは、極性制御信号ＰＯＬを取り込む。 As described above, when the selection voltage is supplied to at least one of the scanning line Y (q−1) and the scanning line Y (q + 1) by the scanning line driving circuit, the latch circuit Qp outputs the polarity control signal POL. take in.
一方、走査線Ｙ（ｑ−１）と走査線Ｙ（ｐ＋１）との両方に選択電圧が供給されないと、ラッチ回路Ｑｑが備えるＮＯＲ回路３１は、Ｈレベルの信号を出力する。このＨレベルの信号は、第２のクロックドインバータ３５の非反転入力制御端子に入力されるとともに、第１のインバータ３２で反転され、Ｌレベルの信号として第２のクロックドインバータ３５の反転入力端子に入力される。このため、第２のクロックドインバータ３５は、オン状態となり、第２のインバータ３３から出力された極性制御信号ＰＯＬを反転して出力する。この第２のクロックドインバータ３５から反転して出力された極性制御信号ＰＯＬは、再度、第２のインバータ３３により入力される。
On the other hand, when the selection voltage is not supplied to both the scanning line Y (q−1) and the scanning line Y (p + 1), the NOR
以上のように、走査線駆動回路により走査線Ｙ（ｑ−１）と走査線Ｙ（ｐ＋１）との両方に選択電圧が供給されないと、ラッチ回路Ｑｐは、既に取り込んでいる極性制御信号ＰＯＬを第２のインバータ３３および第２のクロックドインバータ３５により保持する。
As described above, if the selection voltage is not supplied to both the scanning line Y (q−1) and the scanning line Y (p + 1) by the scanning line driving circuit, the latch circuit Qp receives the polarity control signal POL that has already been captured. It is held by the
次に、ラッチ回路Ｑ１，Ｑ３２０について、以下に説明する。 Next, the latch circuits Q1 and Q320 will be described below.
ラッチ回路Ｑ１，Ｑ３２０は、上述のラッチ回路Ｑｑと比べて、ＮＯＲ回路３１の代わりに、Ｌレベルの信号を出力する電圧ＶＬＬの低電位電源を備える。その他の構成は、上述のラッチ回路Ｑｑと同様である。
Latch circuits Q1 and Q320 include a low-potential power supply of voltage VLL that outputs an L level signal, instead of NOR
これらラッチ回路Ｑ１，Ｑ３２０は、以下のように動作する。 These latch circuits Q1 and Q320 operate as follows.
すなわち、電圧ＶＬＬの低電位電源からは、常にＬレベルの信号が出力される。このＬレベルの信号は、第１のクロックドインバータ３４の反転入力制御端子に入力されるとともに、第１のインバータ３２で反転され、Ｈレベルの信号として第１のクロックドインバータ３４の非反転入力制御端子に入力される。このため、第１のクロックドインバータ３４は、常にオン状態となり、常に極性制御信号ＰＯＬを反転して出力する。この第１のクロックドインバータ３４から反転して出力された極性制御信号ＰＯＬは、第２のインバータ３３により反転されて出力される。
That is, an L level signal is always output from the low potential power source of the voltage VLL. This L level signal is input to the inverting input control terminal of the first clocked
以上のように、ラッチ回路Ｑ１，Ｑ３２０は、常に極性制御信号ＰＯＬを取り込む。 As described above, the latch circuits Q1 and Q320 always take in the polarity control signal POL.
選択回路Ｒは、インバータ３６と、第１のトランスファゲート３７と、第２のトランスファゲート３８と、を備える。
The selection circuit R includes an
インバータ３６の入力端子には、ラッチ回路Ｑが備える第２のインバータ３３の出力端子が接続され、インバータ３６の出力端子には、第１のトランスファゲート３７の非反転入力制御端子と、第２のトランスファゲート３８の反転入力制御端子と、が接続されている。
The input terminal of the
第１のトランスファゲート３７の反転入力制御端子には、ラッチ回路Ｑが備える第２のインバータ３３の出力端子が接続され、第１のトランスファゲート３７の出力端子には、共通線Ｚが接続されている。
The output terminal of the
また、奇数行目の走査線Ｙに対応して設けられた選択回路Ｒが備える第１のトランスファゲート３７の入力端子からは、電圧ＶＣＯＭＨが入力される。一方、偶数行目の走査線Ｙに対応して設けられた選択回路Ｒが備える第１のトランスファゲート３７の入力端子からは、電圧ＶＣＯＭＬが入力される。
The voltage VCOMH is input from the input terminal of the
第２のトランスファゲート３８の非反転入力制御端子には、ラッチ回路Ｑが備える第２のインバータ３３の出力端子が接続され、第２のトランスファゲート３８の出力端子には、共通線Ｚが接続されている。
The non-inverting input control terminal of the
また、奇数行目の走査線Ｙに対応して設けられた選択回路Ｒが備える第２のトランスファゲート３８の入力端子からは、電圧ＶＣＯＭＬが入力される。一方、偶数行目の走査線Ｙに対応して設けられた選択回路Ｒが備える第２のトランスファゲート３８の入力端子からは、電圧ＶＣＯＭＨが入力される。
The voltage VCOML is input from the input terminal of the
以上の選択回路Ｒは、以下のように動作する。 The above selection circuit R operates as follows.
すなわち、ラッチ回路Ｑが備える第２のインバータ３３からＬレベルの極性制御信号ＰＯＬが出力されると、このＬレベルの極性制御信号ＰＯＬは、第１のトランスファゲート３７の反転入力制御端子に入力されるとともに、インバータ３６で反転され、Ｈレベルの極性制御信号ＰＯＬとして第１のトランスファゲート３７の非反転入力制御端子に入力される。このため、第１のトランスファゲート３７は、オン状態となる。
That is, when the L level polarity control signal POL is output from the
オン状態となった第１のトランスファゲート３７が、奇数行目の走査線Ｙに対応して設けられた選択回路Ｒが備えるものであれば、電圧ＶＣＯＭＨを共通線Ｚに出力する。一方、オン状態となった第１のトランスファゲート３７が、偶数行目の走査線Ｙに対応して設けられた選択回路Ｒが備えるものであれば、電圧ＶＣＯＭＬを共通線Ｚに出力する。
If the
一方、ラッチ回路Ｑが備える第２のインバータ３３からＨレベルの極性制御信号ＰＯＬが出力されると、このＨレベルの極性制御信号ＰＯＬは、第２のトランスファゲート３８の非反転入力制御端子に入力されるとともに、インバータ３６で反転され、Ｌレベルの極性制御信号ＰＯＬとして第２のトランスファゲート３８の反転入力制御端子に入力される。このため、第２のトランスファゲート３８は、オン状態となる。
On the other hand, when the H level polarity control signal POL is output from the
オン状態となった第２のトランスファゲート３８が、奇数行目の走査線Ｙに対応して設けられた選択回路Ｒが備えるものであれば、電圧ＶＣＯＭＬを共通線Ｚに出力する。一方、オン状態となった第２のトランスファゲート３８が、偶数行目の走査線Ｙに対応して設けられた選択回路Ｒが備えるものであれば、電圧ＶＣＯＭＨを共通線Ｚに出力する。
If the
＜第１実施形態の選択回路Ｒの変形例＞
図５は、前記選択回路Ｒの変形例である選択回路ＲＡのブロック図であり、トランスファゲートに用いるスイッチング素子として単チャネルのスイッチングトランジスタを使用した例を示している。
<Modification of Selection Circuit R of First Embodiment>
FIG. 5 is a block diagram of a selection circuit RA which is a modification of the selection circuit R, and shows an example in which a single channel switching transistor is used as a switching element used for a transfer gate.
選択回路ＲＡは、Ｐｃｈのスイッチング素子からなるＰｃｈトランスファゲートＲＰと、Ｎｃｈのスイッチング素子からなるＮｃｈトランスファゲートＲＮと、を備える。 The selection circuit RA includes a Pch transfer gate RP composed of a Pch switching element and an Nch transfer gate RN composed of an Nch switching element.
ＰｃｈトランスファゲートＲＰの入力端子には、電圧ＶＣＯＭＨが接続され、ＰｃｈトランスファゲートＲＰの制御端子（ゲート端子）には、ラッチ回路Ｑの出力端子が接続され、ＰｃｈトランスファゲートＲＰの出力端子には、共通線Ｚが接続されている。 The voltage VCOMH is connected to the input terminal of the Pch transfer gate RP, the output terminal of the latch circuit Q is connected to the control terminal (gate terminal) of the Pch transfer gate RP, and the output terminal of the Pch transfer gate RP is A common line Z is connected.
ＰｃｈトランスファゲートＲＰの入力端子に電圧ＶＣＯＭＨを接続することで、ＮｃｈトランスファゲートＲＮの入力端子に電圧ＶＣＯＭＨを接続する場合よりもゲート−ソース間の電圧ＶＧＳを大きくすることができるため、動作良好で、更に、低オン抵抗化とオフリークの低減も実現することができる。 By connecting the voltage VCOMH to the input terminal of the Pch transfer gate RP, the gate-source voltage VGS can be made larger than when the voltage VCOMH is connected to the input terminal of the Nch transfer gate RN. In addition, a low on-resistance and a reduction in off-leak can be realized.
ＮｃｈトランスファゲートＲＮの入力端子には、電圧ＶＣＯＭＬが接続され、ＮｃｈトランスファゲートＲＮの制御端子（ゲート端子）には、ラッチ回路Ｑの出力端子が接続され、ＮｃｈトランスファゲートＲＮの出力端子には、共通線Ｚが接続されている。 The voltage VCOML is connected to the input terminal of the Nch transfer gate RN, the output terminal of the latch circuit Q is connected to the control terminal (gate terminal) of the Nch transfer gate RN, and the output terminal of the Nch transfer gate RN is A common line Z is connected.
ＮｃｈトランスファゲートＲＮの入力端子に電圧ＶＣＯＭＬを接続することで、ＰｃｈトランスファゲートＲＰを用いる場合よりもゲート−ソース間の電圧ＶＧＳを大きくすることができるため、動作良好で、更に、低オン抵抗化とオフリークの低減も実現することができる。 By connecting the voltage VCOML to the input terminal of the Nch transfer gate RN, the gate-source voltage VGS can be made larger than when the Pch transfer gate RP is used, so that the operation is good and the on-resistance is further reduced. In addition, off-leakage can be reduced.
尚、選択回路ＲＡを用いる場合には、偶数行目の走査線Ｙに対応して設けられたラッチ回路Ｑにおいて、第２のインバータ３３を削除して、第１のクロックドインバータ３４から反転して出力された極性制御信号ＰＯＬをそのままに出力するように構成することで、共通線Ｚに電圧ＶＣＯＭＨと電圧ＶＣＯＭＬを交互に出力することができる。
When the selection circuit RA is used, the
以上の選択回路ＲＡは、以下のように動作する。 The above selection circuit RA operates as follows.
すなわち、ラッチ回路ＱからＬレベルの極性制御信号ＰＯＬが出力されると、このＬレベルの極性制御信号ＰＯＬは、ＰｃｈトランスファゲートＲＰの制御端子に入力される。このため、ＰｃｈトランスファゲートＲＰは、オン状態となる。オン状態となったＰｃｈトランスファゲートＲＰは、電圧ＶＣＯＭＨを共通線Ｚに出力する。 That is, when the L level polarity control signal POL is output from the latch circuit Q, the L level polarity control signal POL is input to the control terminal of the Pch transfer gate RP. For this reason, the Pch transfer gate RP is turned on. The Pch transfer gate RP in the on state outputs the voltage VCOMH to the common line Z.
一方、ラッチ回路ＱからＨレベルの極性制御信号ＰＯＬが出力されると、このＨレベルの極性制御信号ＰＯＬは、ＮｃｈトランスファゲートＲＮの制御端子に入力される。このため、ＮｃｈトランスファゲートＲＮは、オン状態となる。オン状態となったＮｃｈトランスファゲートＲＮは、電圧ＶＣＯＭＬを共通線Ｚに出力する。 On the other hand, when the H level polarity control signal POL is output from the latch circuit Q, the H level polarity control signal POL is input to the control terminal of the Nch transfer gate RN. For this reason, the Nch transfer gate RN is turned on. The Nch transfer gate RN in the on state outputs the voltage VCOML to the common line Z.
このように選択回路ＲＡでは、トランスファゲートに用いるスイッチング素子を単チャネル化することにより、前記選択回路Ｒに用いられているようなＣＭＯＳスイッチング素子を用いる場合に比べて回路面積を小さくすることができる。また、高電位の電圧ＶＣＯＭＨにＰｃｈのスイッチング素子を接続し、低電位の電圧ＶＣＯＭＬにＮｃｈのスイッチング素子を接続する構成とし、夫々を排他的にオンするように構成したことにより、選択回路ＲＡは１本の制御信号のみでの駆動が可能となり、前記選択回路Ｒのようにインバータ３６を用いた反転信号を形成する必要が無いため、インバータ３６を削減できる。従って、一層の回路面積の削減を実現することができる。
As described above, in the selection circuit RA, the circuit area can be reduced by using a single channel switching element used for the transfer gate as compared with the case where the CMOS switching element used in the selection circuit R is used. . In addition, the selection circuit RA is configured such that the Pch switching element is connected to the high potential voltage VCOMH and the Nch switching element is connected to the low potential voltage VCOML, and each is turned on exclusively. Driving with only one control signal is possible, and it is not necessary to form an inversion signal using the
尚、電圧ＶＣＯＭＨと電圧ＶＣＯＭＬと、スイッチング素子のゲート電位としてゲート端子に印加する極性制御信号ＰＯＬの電位関係は、ゲートＨｉｇｈ電圧（極性制御信号ＰＯＬの高電位）＞電圧ＶＣＯＭＨ＞電圧ＶＣＯＭＬ＞ゲートＬｏｗ電圧（極性制御信号ＰＯＬの低電位）、の関係を満足するように構成する。 The potential relationship between the voltage VCOMH and the voltage VCOML and the polarity control signal POL applied to the gate terminal as the gate potential of the switching element is as follows: gate high voltage (high potential of the polarity control signal POL)> voltage VCOMH> voltage VCOML> gate Low. The voltage (the low potential of the polarity control signal POL) is configured to satisfy the relationship.
このように構成することにより、トランスファゲートに用いるスイッチング素子を単チャネル化しても効率的な低オン抵抗化とスイッチング素子のオフリーク低減を実現することが出来る。 With such a configuration, even if the switching element used for the transfer gate is made into a single channel, it is possible to efficiently reduce the on-resistance and reduce the off-leakage of the switching element.
更に好ましくは、電圧ＶＣＯＭＨと電圧ＶＣＯＭＬと、スイッチング素子のゲート電位としてゲート端子に印加する極性制御信号ＰＯＬの電位関係を、ゲートＨｉｇｈ電圧＞電圧ＶＣＯＭＨ−｜Ｐｃｈのトランスファゲートの閾値｜＞電圧ＶＣＯＭＬ＋｜Ｎｃｈのトランスファゲートの閾値｜＞ゲートＬｏｗ電圧、を満足するように構成することで、各スイッチング素子は閾値以下でオフできるため、オフリークを確実に防止することができる。 More preferably, the potential relationship between the voltage VCOMH and the voltage VCOML and the polarity control signal POL applied to the gate terminal as the gate potential of the switching element is expressed as follows: gate high voltage> voltage VCOMH− | Pch transfer gate threshold value |> voltage VCOML + | By configuring so as to satisfy the threshold value of the Nch transfer gate |> gate low voltage, each switching element can be turned off below the threshold value, so that off-leakage can be reliably prevented.
尚、各電圧の設定は、例えば、ゲートＨｉｇｈ電圧は後述する電圧ＶＧＨと同じ８Ｖ、ゲートＬｏｗ電圧は後述する電圧ＶＧＬと同じ−４Ｖ、電圧ＶＣＯＭＨは４Ｖ、電圧ＶＣＯＭＬは０Ｖに設定される。 For example, the gate high voltage is set to 8V, which is the same as the voltage VGH described later, the gate low voltage is set to -4V, the voltage VCOMH is set to 4V, and the voltage VCOML is set to 0V.
以上のラッチ回路Ｑおよび選択回路Ｒ（又は選択回路ＲＡ）を備えた制御回路３０の動作について、図５を用いて説明する。
The operation of the
図６は、制御回路３０のタイミングチャートである。
FIG. 6 is a timing chart of the
まず、時刻ｔ１において、極性制御信号ＰＯＬを電圧ＶＬＬとして、極性制御信号ＰＯＬをＬレベルとする。すると、単位制御回路Ｐ１，Ｐ３２０は、常に極性制御信号ＰＯＬを取り込むラッチ回路Ｑ１，Ｑ３２０により、Ｌレベルの極性制御信号ＰＯＬ（選択回路ＲＡを用いる場合は、ラッチ回路Ｑ３２０により、Ｈレベルの極性制御信号ＰＯＬ）を取り込んで、選択回路Ｒ１，Ｒ３２０により、電圧ＶＣＯＭＨおよび電圧ＶＣＯＭＬをそれぞれ出力する。このため、単位制御回路Ｐ１に接続された共通線Ｚ１は、電圧ＶＣＯＭＨとなり、単位制御回路Ｐ３２０に接続された共通線Ｚ３２０は、電圧ＶＣＯＭＬとなる。 First, at time t1, the polarity control signal POL is set to the voltage VLL, and the polarity control signal POL is set to the L level. Then, the unit control circuits P1 and P320 always use the latch circuits Q1 and Q320 to fetch the polarity control signal POL, and the L level polarity control signal POL (if the selection circuit RA is used, the latch circuit Q320 controls the H level polarity. The signal POL) is taken in, and the voltage VCOMH and the voltage VCOML are output by the selection circuits R1 and R320, respectively. Therefore, the common line Z1 connected to the unit control circuit P1 becomes the voltage VCOMH, and the common line Z320 connected to the unit control circuit P320 becomes the voltage VCOML.
また、電圧ＶＧＨは、８Ｖであり、電圧ＶＧＬは、−４Ｖである。 The voltage VGH is 8V and the voltage VGL is −4V.
次に、時刻ｔ２において、走査線駆動回路１０から１行目の走査線Ｙ１に選択電圧を供給して、走査線Ｙ１の電圧を電圧ＶＧＨとする。すると、走査線Ｙ１に隣接する走査線Ｙ２に対応して設けられた単位制御回路Ｐ２は、ラッチ回路Ｑ２により、Ｌレベルの極性制御信号ＰＯＬ（選択回路ＲＡを用いる場合は、ラッチ回路Ｑ２により、Ｈレベルの極性制御信号ＰＯＬ）を取り込んで、選択回路Ｒ２により、電圧ＶＣＯＭＬを出力する。このため、単位制御回路Ｐ２に接続された共通線Ｚ２は、電圧ＶＣＯＭＬとなる。
Next, at time t2, the selection voltage is supplied from the scanning
次に、時刻ｔ３において、走査線駆動回路１０から走査線Ｙ１に選択電圧を供給するのを停止して、走査線Ｙ１の電圧を電圧ＶＧＬとする。
Next, at time t3, the supply of the selection voltage from the scanning
同時に、走査線駆動回路１０から２行目の走査線Ｙ２に選択電圧を供給して、走査線Ｙ２の電圧を電圧ＶＧＨとする。すると、走査線Ｙ２に隣接する走査線Ｙ３に対応して設けられた単位制御回路Ｐ３は、ラッチ回路Ｑ３により、Ｌレベルの極性制御信号ＰＯＬを取り込んで、選択回路Ｒ３により、電圧ＶＣＯＭＨを出力する。このため、単位制御回路Ｐ３に接続された共通線Ｚ３は、電圧ＶＣＯＭＨとなる。
At the same time, a selection voltage is supplied from the scanning
次に、時刻ｔ４において、走査線駆動回路１０から走査線Ｙ２に選択電圧を供給するのを停止して、走査線Ｙ２の電圧を電圧ＶＧＬとする。
Next, at time t4, supply of the selection voltage from the scanning
同時に、走査線駆動回路１０から３行目の走査線Ｙ３に選択電圧を供給して、走査線Ｙ３の電圧を電圧ＶＧＨとする。すると、走査線Ｙ３に隣接する走査線Ｙ４に対応して設けられた単位制御回路Ｐ４は、ラッチ回路Ｑ４により、Ｌレベルの極性制御信号ＰＯＬ（選択回路ＲＡを用いる場合は、ラッチ回路Ｑ４により、Ｈレベルの極性制御信号ＰＯＬ）を取り込んで、選択回路Ｒ４により、電圧ＶＣＯＭＬを出力する。このため、単位制御回路Ｐ４に接続された共通線Ｚ４は、電圧ＶＣＯＭＬとなる。
At the same time, a selection voltage is supplied from the scanning
また、走査線Ｙ３に隣接する走査線Ｙ２に対応して設けられた単位制御回路Ｐ２は、ラッチ回路Ｑ２により、Ｌレベルの極性制御信号ＰＯＬを取り込んで、選択回路Ｒ２により、電圧ＶＣＯＭＬを出力する。このため、単位制御回路Ｐ２に接続された共通線Ｚ２は、電圧ＶＣＯＭＬとなる。 The unit control circuit P2 provided corresponding to the scanning line Y2 adjacent to the scanning line Y3 takes in the L-level polarity control signal POL by the latch circuit Q2, and outputs the voltage VCOML by the selection circuit R2. . For this reason, the common line Z2 connected to the unit control circuit P2 becomes the voltage VCOML.
次に、時刻ｔ５において、走査線駆動回路１０から走査線Ｙ３に選択電圧を供給するのを停止して、走査線Ｙ３の電圧を電圧ＶＧＬとする。
Next, at time t5, supply of the selection voltage from the scanning
同時に、走査線駆動回路１０から４行目の走査線Ｙ４に選択電圧を供給して、走査線Ｙ４の電圧を電圧ＶＧＨとする。すると、走査線Ｙ４に隣接する走査線Ｙ５に対応して設けられた単位制御回路Ｐ５は、ラッチ回路Ｑ５により、Ｌレベルの極性制御信号ＰＯＬを取り込んで、選択回路Ｒ５により、電圧ＶＣＯＭＨを出力する。このため、単位制御回路Ｐ５に接続された共通線Ｚ５は、電圧ＶＣＯＭＨとなる。
At the same time, the selection voltage is supplied from the scanning
また、走査線Ｙ４に隣接する走査線Ｙ３に対応して設けられた単位制御回路Ｐ３は、ラッチ回路Ｑ３により、Ｌレベルの極性制御信号ＰＯＬを取り込んで、選択回路Ｒ３により、電圧ＶＣＯＭＨを出力する。このため、単位制御回路Ｐ３に接続された共通線Ｚ３は、電圧ＶＣＯＭＨとなる。 The unit control circuit P3 provided corresponding to the scanning line Y3 adjacent to the scanning line Y4 takes in the L level polarity control signal POL by the latch circuit Q3 and outputs the voltage VCOMH by the selection circuit R3. . For this reason, the common line Z3 connected to the unit control circuit P3 becomes the voltage VCOMH.
以降、走査線駆動回路１０から奇数行目の走査線Ｙ（ただし、１行目の走査線Ｙ１を除く）に選択電圧を供給すると、時刻ｔ４のように動作し、偶数行目の走査線Ｙ（ただし、３２０行目の走査線Ｙ３２０を除く）に選択電圧を供給すると、時刻ｔ５のように動作する。
Thereafter, when the selection voltage is supplied from the scanning
次に、時刻ｔ７において、走査線駆動回路１０から３２０行目の走査線Ｙ３２０に選択電圧を供給するのを停止して、走査線Ｙ３２０の電圧を電圧ＶＧＬとする。
Next, at time t7, supply of the selection voltage from the scanning
同時に、極性制御信号ＰＯＬを電圧ＶＨＨとして、極性制御信号ＰＯＬをＨレベルとする。すると、単位制御回路Ｐ１，Ｐ３２０は、常に極性制御信号ＰＯＬを取り込むラッチ回路Ｑ１，Ｑ３２０により、Ｈレベルの極性制御信号ＰＯＬ（選択回路ＲＡを用いる場合は、ラッチ回路Ｑ３２０により、Ｌレベルの極性制御信号ＰＯＬ）を取り込んで、選択回路Ｒ１，Ｒ３２０により、電圧ＶＣＯＭＬおよび電圧ＶＣＯＭＨをそれぞれ出力する。このため、単位制御回路Ｐ１に接続された共通線Ｚ１は、電圧ＶＣＯＭＬとなり、単位制御回路Ｐ３２０に接続された共通線Ｚ３２０は、電圧ＶＣＯＭＨとなる。 At the same time, the polarity control signal POL is set to the voltage VHH, and the polarity control signal POL is set to the H level. Then, the unit control circuits P1 and P320 always use the latch circuits Q1 and Q320 to take in the polarity control signal POL, and the H level polarity control signal POL (if the selection circuit RA is used, the latch circuit Q320 controls the L level polarity. The signal POL) is taken in, and the voltage VCOML and the voltage VCOMH are output by the selection circuits R1 and R320, respectively. Therefore, the common line Z1 connected to the unit control circuit P1 becomes the voltage VCOML, and the common line Z320 connected to the unit control circuit P320 becomes the voltage VCOMH.
次に、時刻ｔ８において、時刻ｔ２と同様に、走査線駆動回路１０から走査線Ｙ１に選択電圧を供給して、走査線Ｙ１の電圧を電圧ＶＧＨとする。すると、単位制御回路Ｐ２は、電圧ＶＣＯＭＨを出力するので、この単位制御回路Ｐ２に接続された共通線Ｚ２は、電圧ＶＣＯＭＨとなる。
Next, at time t8, similarly to time t2, the selection voltage is supplied from the scanning
次に、時刻ｔ９において、時刻ｔ３と同様に、走査線駆動回路１０から走査線Ｙ１に選択電圧を供給するのを停止して、走査線Ｙ１の電圧を電圧ＶＧＬとする。
Next, at time t9, similarly to time t3, supply of the selection voltage from the scanning
同時に、時刻ｔ３と同様に、走査線駆動回路１０から走査線Ｙ２に選択電圧を供給して、走査線Ｙ２の電圧を電圧ＶＧＨとする。すると、単位制御回路Ｐ３は、電圧ＶＣＯＭＬを出力するので、この単位制御回路Ｐ３に接続された共通線Ｚ３は、電圧ＶＣＯＭＬとなる。
At the same time, similarly to the time t3, the selection voltage is supplied from the scanning
次に、時刻ｔ１０において、時刻ｔ４と同様に、走査線駆動回路１０から走査線Ｙ２に選択電圧を供給するのを停止して、走査線Ｙ２の電圧を電圧ＶＧＬとする。
Next, at time t10, similarly to time t4, the supply of the selection voltage from the scanning
同時に、時刻ｔ４と同様に、走査線駆動回路１０から走査線Ｙ３に選択電圧を供給して、走査線Ｙ３の電圧を電圧ＶＧＨとする。すると、単位制御回路Ｐ４は、電圧ＶＣＯＭＨを出力するので、この単位制御回路Ｐ４に接続された共通線Ｚ４は、電圧ＶＣＯＭＨとなる。
At the same time, similarly to time t4, the selection voltage is supplied from the scanning
また、時刻ｔ４と同様に、単位制御回路Ｐ２は、電圧ＶＣＯＭＨを出力するので、この単位制御回路Ｐ２に接続された共通線Ｚ２は、電圧ＶＣＯＭＨとなる。 Similarly to time t4, the unit control circuit P2 outputs the voltage VCOMH, so the common line Z2 connected to the unit control circuit P2 becomes the voltage VCOMH.
次に、時刻ｔ１１において、時刻ｔ５と同様に、走査線駆動回路１０から走査線Ｙ３に選択電圧を供給するのを停止して、走査線Ｙ３の電圧を電圧ＶＧＬとする。
Next, at time t11, similarly to time t5, the supply of the selection voltage from the scanning
同時に、時刻ｔ５と同様に、走査線駆動回路１０から走査線Ｙ４に選択電圧を供給して、走査線Ｙ４の電圧を電圧ＶＧＨとする。すると、単位制御回路Ｐ５は、電圧ＶＣＯＭＬを出力するので、この単位制御回路Ｐ５に接続された共通線Ｚ５は、電圧ＶＣＯＭＬとなる。
At the same time, similarly to time t5, the selection voltage is supplied from the scanning
また、時刻ｔ５と同様に、単位制御回路Ｐ３は、電圧ＶＣＯＭＬを出力するので、この単位制御回路Ｐ３に接続された共通線Ｚ３は、電圧ＶＣＯＭＬとなる。 Similarly to time t5, the unit control circuit P3 outputs the voltage VCOML, so the common line Z3 connected to the unit control circuit P3 becomes the voltage VCOML.
以降、走査線駆動回路１０から奇数行目の走査線Ｙ（ただし、走査線Ｙ１を除く）に選択電圧を供給すると、時刻ｔ１０のように動作し、偶数行目の走査線Ｙ（ただし、走査線Ｙ３２０を除く）に選択電圧を供給すると、時刻ｔ１１のように動作する。
Thereafter, when a selection voltage is supplied from the scanning
以上の制御回路３０を備えた液晶装置１の動作について、図７、８を用いて説明する。
The operation of the
図７は、液晶装置１の正極性書込時のタイミングチャートである。図８は、液晶装置１の負極性書込時のタイミングチャートである。
FIG. 7 is a timing chart at the time of positive polarity writing of the
図７、図８において、ＧＡＴＥ（ｒ）は、３２０行の走査線Ｙのうちｒ行目（ｒは、１≦ｒ≦３２０を満たす整数）の走査線Ｙｒの電圧であり、ＳＯＵＲＣＥ（ｓ）は、２４０列のデータ線Ｘのうちｓ列目（ｓは、１≦ｓ≦２４０を満たす整数）のデータ線Ｘｓの電圧である。また、ＰＩＸ（ｒ，ｓ）は、ｒ行目の走査線Ｙｒと、ｓ列目のデータ線Ｘｓと、の交差に対応して設けられたｒ行ｓ列目の画素５０が備える画素電極５５の電圧である。また、ＶＣＯＭ（ｒ）は、ｒ行目の共通線Ｚｒに接続された共通電極５６の電圧である。
7 and 8, GATE (r) is the voltage of the scanning line Yr of the r-th row (r is an integer satisfying 1 ≦ r ≦ 320) among the 320 scanning lines Y, and SOURCE (s). Is the voltage of the data line Xs of the s-th column (s is an integer satisfying 1 ≦ s ≦ 240) among the 240 data lines X. PIX (r, s) is a
まず、液晶装置１の正極性書込時について、図７を用いて説明する。
First, the positive polarity writing of the
時刻ｔ２１において、制御回路３０により、共通線Ｚｒに電圧ＶＣＯＭＬを供給する。すると、共通線Ｚｒに接続された共通電極５６の電圧ＶＣＯＭ（ｒ）は、徐々に低下して、時刻ｔ２２では、電圧ＶＣＯＭＬとなる。
At time t21, the
共通線Ｚｒに接続された共通電極５６の電圧ＶＣＯＭ（ｒ）が低下すると、ｒ行ｓ列目の画素５０が備える画素電極５５の電圧ＰＩＸ（ｒ，ｓ）は、電圧ＶＣＯＭ（ｒ）と電圧ＰＩＸ（ｒ，ｓ）との電位差を保つように低下する。このため、ｒ行ｓ列目の画素５０が備える画素電極５５の電圧ＰＩＸ（ｒ，ｓ）は、徐々に低下して、時刻ｔ２２では、電圧ＶＰ１となる。
When the voltage VCOM (r) of the
時刻ｔ２３において、走査線駆動回路１０により、走査線Ｙｒに選択電圧を供給する。すると、走査線Ｙｒの電圧ＧＡＴＥ（ｒ）は、上昇して、時刻ｔ２４では、電圧ＶＧＨとなる。これにより、走査線Ｙｒに接続されたＴＦＴ５１が全てオン状態となる。
At time t23, the scanning
時刻ｔ２５において、データ線駆動回路２０により、データ線Ｘｓに正極性の画像信号を供給する。すると、データ線Ｘｓの電圧ＳＯＵＲＣＥ（ｓ）は、徐々に上昇して、時刻ｔ２６では、電圧ＶＰ３となる。
At time t25, the data
データ線Ｘｓの電圧ＳＯＵＲＣＥ（ｓ）は、正極性の画像信号に基づく画像電圧として、走査線Ｙｒに接続されたオン状態のＴＦＴ５１を介して、ｒ行ｓ列目の画素５０が備える画素電極５５に書き込まれる。このため、ｒ行ｓ列目の画素５０が備える画素電極５５の電圧ＰＩＸ（ｒ，ｓ）は、徐々に上昇して、時刻ｔ２６では、データ線Ｘｓの電圧ＳＯＵＲＣＥ（ｓ）と同電位である電圧ＶＰ３となる。
The voltage SOURCE (s) of the data line Xs is an image voltage based on a positive-polarity image signal, and the
時刻ｔ２７において、走査線駆動回路１０により、走査線Ｙｒに選択電圧を供給するのを停止する。すると、走査線Ｙｒの電圧ＧＡＴＥ（ｒ）は、低下して、時刻ｔ２８では、電圧ＶＧＬとなる。これにより、走査線Ｙｒに接続されたＴＦＴ５１が全てオフ状態となる。
At time t27, the scanning
次に、液晶装置１の負極性書込時について、図８を用いて説明する。
Next, the negative polarity writing of the
時刻ｔ３１において、制御回路３０により、共通線Ｚｒに電圧ＶＣＯＭＨを供給する。すると、共通線Ｚｒに接続された共通電極５６の電圧ＶＣＯＭ（ｒ）は、徐々に上昇して、時刻ｔ３２では、電圧ＶＣＯＭＨとなる。
At time t31, the
共通線Ｚｒに接続された共通電極５６の電圧ＶＣＯＭ（ｒ）が上昇すると、ｒ行ｓ列目の画素５０が備える画素電極５５の電圧ＰＩＸ（ｒ，ｓ）は、電圧ＶＣＯＭ（ｒ）と電圧ＰＩＸ（ｒ，ｓ）との電位差を保つように上昇する。このため、ｒ行ｓ列目の画素５０が備える画素電極５５の電圧ＰＩＸ（ｒ，ｓ）は、徐々に上昇して、時刻ｔ３２では、電圧ＶＰ６となる。
When the voltage VCOM (r) of the
時刻ｔ３３において、走査線駆動回路１０により、走査線Ｙｒに選択電圧を供給する。すると、走査線Ｙｒの電圧ＧＡＴＥ（ｒ）は、上昇して、時刻ｔ３４では、電圧ＶＧＨとなる。これにより、走査線Ｙｒに接続されたＴＦＴ５１が全てオン状態となる。
At time t33, the scanning
時刻ｔ３５において、データ線駆動回路２０により、データ線Ｘｓに負極性の画像信号を供給する。すると、データ線Ｘｓの電圧ＳＯＵＲＣＥ（ｓ）は、徐々に低下して、時刻ｔ３６では、電圧ＶＰ４となる。
At time t35, the data
データ線Ｘｓの電圧ＳＯＵＲＣＥ（ｓ）は、負極性の画像信号に基づく画像電圧として、走査線Ｙｒに接続されたオン状態のＴＦＴ５１を介して、ｒ行ｓ列目の画素５０が備える画素電極５５に書き込まれる。このため、ｒ行ｓ列目の画素５０が備える画素電極５５の電圧ＰＩＸ（ｒ，ｓ）は、徐々に低下して、時刻ｔ３６では、データ線Ｘｓの電圧ＳＯＵＲＣＥ（ｓ）と同電位である電圧ＶＰ４となる。
The voltage SOURCE (s) of the data line Xs is an image voltage based on a negative image signal, and the
時刻ｔ３７において、走査線駆動回路１０により、走査線Ｙｒに選択電圧を供給するのを停止する。すると、走査線Ｙｒの電圧ＧＡＴＥ（ｒ）は、低下して、時刻ｔ３８では、電圧ＶＧＬとなる。これにより、走査線Ｙｒに接続されたＴＦＴ５１が全てオフ状態となる。
At time t37, the scanning
本実施形態によれば、以下のような効果がある。 According to this embodiment, there are the following effects.
（１）電圧ＶＣＯＭＬを共通線Ｚに供給して、共通電極５６の電圧を電圧ＶＣＯＭＬとした後に、正極性の画像信号をデータ線Ｘに供給して、正極性の画像電圧を画素電極５５に書き込んだ。また、電圧ＶＣＯＭＨを共通線Ｚに供給して、共通電極５６の電圧を電圧ＶＣＯＭＨとした後に、負極性の画像信号をデータ線Ｘに供給して、負極性の画像電圧を画素電極５５に書き込んだ。このため、上述した従来例のように、蓄積容量５３と画素容量５４との間で電荷が移動しないので、蓄積容量５３に特性ばらつきが発生しても、画素電極５５の電圧にばらつきが生じない。よって、表示品位の低下を抑制できる。
(1) After supplying the voltage VCOML to the common line Z and setting the voltage of the
（２）共通電極５６の電圧ＶＣＯＭ（ｒ）を電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨに変動させた。したがって、蓄積容量５３の一方の電極（補助容量電極）の電圧を、共通電極５６と同様に変動させることができるので、蓄積容量５３を画素容量５４と一体に形成できる。よって、液晶を挟持する一対の基板として、素子基板６０および対向基板７０のうち素子基板６０に、画素容量５４を構成する画素電極５５および共通電極５６を備える液晶装置１により、本発明の液晶装置を構成できる。
(2) The voltage VCOM (r) of the
（３）１水平ラインごとに共通電極５６を分割した。そして、電圧ＶＣＯＭＬと電圧ＶＣＯＭＨとを１水平ラインごとに交互に共通電極５６に供給するとともに、これら共通電極５６の電圧に対応して、正極性の画像信号と、負極性の画像信号とを、１水平ラインごとに交互に各データ線Ｘに供給した。このため、１フレーム内に正極性書込を行った画素５０と負極性書込を行った画素５０とを混在させ、これら画素５０の間でフリッカを相殺させることができるので、表示品位の低下をさらに抑制できる。
(3) The
（４）制御回路３０に、３２０行の走査線Ｙ（Ｙ１〜Ｙ３２０）に対応して、３２０個の単位制御回路Ｐ（Ｐ１〜Ｐ３２０）を設け、各単位制御回路Ｐに、ラッチ回路Ｑおよび選択回路Ｒを設けた。よって、制御回路３０により、電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨのいずれかを選択的に共通電極５６に供給できる。
(4) The
（５）単位制御回路Ｐに対応する走査線Ｙに隣接する走査線Ｙに選択電圧が供給されると、ラッチ回路Ｑにより、極性制御信号を保持した。このため、複数の単位制御回路Ｐには、走査線駆動回路１０により複数の走査線Ｙに順次供給される選択電圧に基づいて、極性制御信号が順次保持される。このため、制御回路３０は、複数の単位制御回路Ｐに順次極性制御信号を転送するために、シフトレジスタ回路といった順次転送回路を必要としないので、消費電力を低減できる。
(5) When the selection voltage is supplied to the scanning line Y adjacent to the scanning line Y corresponding to the unit control circuit P, the latch circuit Q holds the polarity control signal. For this reason, the plurality of unit control circuits P sequentially hold the polarity control signals based on the selection voltages sequentially supplied to the plurality of scanning lines Y by the scanning
（６）ラッチ回路Ｑ１，Ｑ３２０により、常に極性制御信号ＰＯＬを取り込むとともに、ラッチ回路Ｑ２〜Ｑ３１９により、隣接する２つの走査線Ｙのうち少なくともいずれかに選択電圧が供給されると、極性制御信号を取り込んだ。このため、走査線駆動回路１０により走査線Ｙ１から走査線Ｙ３２０の順に選択される場合だけでなく、走査線駆動回路１０により走査線Ｙ３２０から走査線Ｙ１の順に選択される場合でも、制御回路３０は、複数の単位制御回路Ｐに順次極性制御信号を転送できる。
(6) The polarity control signal POL is always taken in by the latch circuits Q1 and Q320, and when the selection voltage is supplied to at least one of the two adjacent scanning lines Y by the latch circuits Q2 to Q319, the polarity control signal Was imported. Therefore, not only when the scanning
（７）選択回路ＲＡでは、トランスファゲートに用いるスイッチング素子を単チャネル化することにより、前記選択回路Ｒに用いられているようなＣＭＯＳスイッチング素子を用いる場合に比べて回路面積を小さくすることができる。 (7) In the selection circuit RA, the circuit area can be reduced by making the switching element used for the transfer gate into a single channel as compared with the case where the CMOS switching element used in the selection circuit R is used. .
また、選択回路ＲＡにおいて、電圧ＶＣＯＭＨにＰｃｈのスイッチング素子を接続し、電圧ＶＣＯＭＬにＮｃｈのスイッチング素子を接続する構成とし、夫々を排他的にオンするように構成したことにより、選択回路ＲＡは１本の制御信号のみでの駆動が可能となり、前記選択回路Ｒのようにインバータ３６を用いた反転信号を形成する必要が無いため、インバータ３６を削減できる。従って、一層の回路面積の削減を実現することができる。
In the selection circuit RA, the Pch switching element is connected to the voltage VCOMH, the Nch switching element is connected to the voltage VCOML, and each of the selection circuits RA is turned on exclusively. Driving with only one control signal is possible, and it is not necessary to form an inversion signal using the
また、電圧ＶＣＯＭＨと電圧ＶＣＯＭＬと、スイッチング素子のゲート電圧としてゲート端子に印加する極性制御信号ＰＯＬの電位関係は、ゲートＨｉｇｈ電圧＞電圧ＶＣＯＭＨ＞電圧ＶＣＯＭＬ＞ゲートＬｏｗ電圧、の関係を満足するように構成することにより、トランスファゲートに用いるスイッチング素子を単チャネル化しても効率的な低オン抵抗化とスイッチング素子のオフリーク低減を実現することが出来る。 The potential relationship between the voltage VCOMH, the voltage VCOML, and the polarity control signal POL applied to the gate terminal as the gate voltage of the switching element satisfies the relationship of gate high voltage> voltage VCOMH> voltage VCOML> gate low voltage. By configuring, even if the switching element used for the transfer gate is made into a single channel, it is possible to effectively reduce the on-resistance and reduce the off-leakage of the switching element.
また、更に好ましくは、電圧ＶＣＯＭＨと電圧ＶＣＯＭＬと、スイッチング素子のゲート端子に印加する極性制御信号ＰＯＬの電位関係を、ゲートＨｉｇｈ電圧＞電圧ＶＣＯＭＨ−｜Ｐｃｈのトランスファゲートの閾値｜＞電圧ＶＣＯＭＬ＋｜Ｎｃｈのトランスファゲートの閾値｜＞ゲートＬｏｗ電圧、を満足するように構成することで、各スイッチング素子は閾値以下でオフできるため、オフリークを確実に防止することができる。 More preferably, the potential relationship between the voltage VCOMH and the voltage VCOML and the polarity control signal POL applied to the gate terminal of the switching element is expressed as follows: gate high voltage> voltage VCOMH− | Pch transfer gate threshold value |> voltage VCOML + | Nch Since the switching elements can be turned off below the threshold value, the off-leakage can be surely prevented.
＜第２実施形態：ＣＯＭ分割駆動の例＞
図９は、本発明の第２実施形態に係る制御回路３０Ａのブロック図である。
<Second Embodiment: Example of COM Split Drive>
FIG. 9 is a block diagram of a
本実施形態では、１行目の走査線Ｙ１に対応して設けられたラッチ回路Ｑ１Ａと、３２０行目の走査線Ｙ３２０に対応して設けられたラッチ回路Ｑ３２０Ａと、の構成が、第１実施形態のラッチ回路Ｑ１，Ｑ３２０とは異なる。その他の構成については、第１実施形態と同様であり、説明を省略する。 In the present embodiment, the configuration of the latch circuit Q1A provided corresponding to the first scanning line Y1 and the latch circuit Q320A provided corresponding to the 320th scanning line Y320 is the first implementation. Is different from the latch circuits Q1 and Q320. About another structure, it is the same as that of 1st Embodiment, and abbreviate | omits description.
尚、選択回路Ｒに代えて、選択回路ＲＡを用いることもできる。この場合には、第１実施形態の変形例での説明と同様に、偶数行目の走査線Ｙに対応して設けられたラッチ回路Ｑにおいて、第２のインバータ３３を削除して、第１のクロックドインバータ３４から反転して出力された極性制御信号ＰＯＬをそのままに出力するように構成することで、共通線Ｚに電圧ＶＣＯＭＨと電圧ＶＣＯＭＬを交互に出力するように構成するとよい。
In place of the selection circuit R, a selection circuit RA can be used. In this case, as described in the modification of the first embodiment, the
ラッチ回路Ｑ１Ａ，Ｑ３２０Ａは、それぞれ、第１のインバータ３２と、第２のインバータ３３と、第１のクロックドインバータ３４と、第２のクロックドインバータ３５と、第３のインバータ３９と、を備える。
Each of the latch circuits Q1A and Q320A includes a
ラッチ回路Ｑ１Ａが備える第３のインバータ３９の入力端子には、走査線Ｙ１が接続され、ラッチ回路Ｑ３２０Ａが備える第３のインバータ３９の入力端子には、走査線Ｙ３２０が接続されている。これら第３のインバータ３９の出力端子には、第１のインバータ３２の入力端子と、第１のクロックドインバータ３４の反転入力制御端子と、第２のクロックドインバータ３５の非反転入力制御端子と、が接続されている。
The scanning line Y1 is connected to the input terminal of the
このラッチ回路Ｑ１Ａは、以下のように動作する。 The latch circuit Q1A operates as follows.
すなわち、走査線Ｙ１に選択電圧が供給されると、ラッチ回路Ｑ１Ａが備える第３のインバータ３９は、Ｌレベルの信号を出力する。このＬレベルの信号は、第１のクロックドインバータ３４の反転入力制御端子に入力されるとともに、第１のインバータ３２で反転され、Ｈレベルの信号として第１のクロックドインバータ３４の非反転入力端子に入力される。このため、第１のクロックドインバータ３４は、オン状態となり、極性制御信号ＰＯＬを反転して出力する。この第１のクロックドインバータ３４から反転して出力された極性制御信号ＰＯＬは、第２のインバータ３３により反転されて出力される。
That is, when the selection voltage is supplied to the scanning line Y1, the
また、ラッチ回路Ｑ３２０Ａは、走査線Ｙ３２０に選択電圧が供給されると、上述のラッチ回路Ｑ１Ａと同様に（ただし、選択回路ＲＡを用いる場合は、第１のクロックドインバータ３４から反転して出力された極性制御信号ＰＯＬをそのまま出力するように）動作する。
Further, when the selection voltage is supplied to the scanning line Y320, the latch circuit Q320A is inverted and output from the first clocked
以上のように、走査線駆動回路１０により走査線Ｙ１に選択電圧が供給されると、ラッチ回路Ｑ１Ａは、極性制御信号ＰＯＬを取り込み、走査線駆動回路１０により走査線Ｙ３２０に選択電圧が供給されると、ラッチ回路Ｑ３２０Ａは、極性制御信号ＰＯＬを取り込む。
As described above, when the selection voltage is supplied to the scanning line Y1 by the scanning
図１０は、制御回路３０Ａのタイミングチャートである。
FIG. 10 is a timing chart of the
図１０に示す制御回路３０Ａのタイミングチャートでは、図６に示した第１実施形態の制御回路３０のタイミングチャートと比べて、共通線Ｚ１，Ｚ３２０の電圧が変動するタイミングが異なる。
The timing chart of the
共通線Ｚ１は、走査線駆動回路１０から走査線Ｙ１に選択電圧を供給すると同時に、電圧が反転する。
The common line Z1 supplies a selection voltage from the scanning
具体的には、時刻ｔ４１において、走査線駆動回路１０から走査線Ｙ１に選択電圧が供給されると同時に、単位制御回路Ｐ１Ａは、ラッチ回路Ｑ１Ａにより、Ｌレベルの極性制御信号ＰＯＬを取り込んで、選択回路Ｒ１により、電圧ＶＣＯＭＨを出力する。このため、単位制御回路Ｐ１Ａに接続された共通線Ｚ１は、電圧ＶＣＯＭＨとなる。
Specifically, at time t41, the selection voltage is supplied from the scanning
また、時刻ｔ４４において、走査線駆動回路１０から走査線Ｙ１に選択電圧が供給されると同時に、単位制御回路Ｐ１Ａは、ラッチ回路Ｑ１Ａにより、Ｈレベルの極性制御信号ＰＯＬを取り込んで、選択回路Ｒ１により、電圧ＶＣＯＭＬを出力する。このため、単位制御回路Ｐ１Ａに接続された共通線Ｚ１は、電圧ＶＣＯＭＬとなる。
At time t44, the selection voltage is supplied from the scanning
また、共通線Ｚ３２０は、共通線Ｚ１と同様に、走査線駆動回路１０から走査線Ｙ３２０に選択電圧が供給されると同時に、電圧の極性が反転する。
Similarly to the common line Z1, the common line Z320 is supplied with a selection voltage from the scanning
具体的には、時刻ｔ４３において、走査線駆動回路１０から走査線Ｙ３２０に選択電圧が供給されると同時に、単位制御回路Ｐ３２０Ａは、ラッチ回路Ｑ３２０Ａにより、Ｌレベルの極性制御信号ＰＯＬ（選択回路ＲＡを用いる場合は、ラッチ回路Ｑ３２０Ａにより、Ｈレベルの極性制御信号ＰＯＬ）を取り込んで、選択回路Ｒ３２０により、電圧ＶＣＯＭＬを出力する。このため、単位制御回路Ｐ３２０Ａに接続された共通線Ｚ３２０は、電圧ＶＣＯＭＬとなる。
Specifically, at time t43, the selection voltage is supplied from the scanning
また、時刻ｔ４４において、走査線駆動回路１０から走査線Ｙ３２０に選択電圧が供給されると同時に、単位制御回路Ｐ３２０Ａは、ラッチ回路Ｑ３２０Ａにより、Ｈレベルの極性制御信号ＰＯＬを取り込んで、選択回路Ｒ３２０により、電圧ＶＣＯＭＨを出力する。このため、単位制御回路Ｐ３２０Ａに接続された共通線Ｚ３２０は、電圧ＶＣＯＭＨとなる。
At time t44, the selection voltage is supplied from the scanning
本実施形態によれば、以下のような効果がある。 According to this embodiment, there are the following effects.
（８）図２に示したように、共通電極５６は、１水平ラインごとに分割されている。このため、共通電極５６の電圧が隣接する１水平ラインごとに異なると、これらの間で電界が発生して、液晶の配向や秩序が微妙に変化する場合がある。特に、第１実施形態では、図６で示したように、時刻ｔ６〜ｔ７の期間において、共通線Ｚ３１９の電圧は、電圧ＶＣＯＭＨであり、共通線Ｚ３２０の電圧は、電圧ＶＣＯＭＬである。ここで、時刻ｔ６〜ｔ７の期間は、走査線駆動回路１０により走査線Ｙを選択する期間の３倍の期間に相当する。このため、時刻ｔ６〜ｔ７の期間において、共通線Ｚ３１９に接続された共通電極５６と、共通線Ｚ３２０に接続された共通電極５６と、の間で電界が発生して、液晶の配向や秩序が大きく変化する場合があった。
(8) As shown in FIG. 2, the
そこで、走査線Ｙ３２０に選択電圧が供給されると同時に、共通線Ｚ３２０の電圧の極性を反転させ、共通線Ｚ３１９の電圧と、共通線Ｚ３２０の電圧と、が異なる期間を時刻ｔ４２〜ｔ４３の期間とした。ここで、時刻ｔ４２〜ｔ４３の期間は、走査線駆動回路１０により走査線Ｙを選択する期間の２倍の期間に相当するので、第１実施形態と比べて、共通線Ｚ３１９の電圧と、共通線Ｚ３２０の電圧と、が異なる期間が短い。このため、第１実施形態と比べて、共通線Ｚ３１９に接続された共通電極５６と、共通線Ｚ３２０に接続された共通電極５６と、の間で電界が発生して、液晶の配向や秩序が変化するのを抑制できる。
Therefore, at the same time as the selection voltage is supplied to the scanning line Y320, the polarity of the voltage of the common line Z320 is inverted, and a period in which the voltage of the common line Z319 and the voltage of the common line Z320 are different is a period of time t42 to t43. It was. Here, the period from time t42 to t43 corresponds to a period twice as long as the period for selecting the scanning line Y by the scanning
＜第３実施形態：ＣＯＭ分割駆動の例＞
図１１は、本発明の第３実施形態に係る画素５０Ａの拡大平面図である。
<Third Embodiment: Example of COM Split Drive>
FIG. 11 is an enlarged plan view of a
本実施形態では、画素５０Ａが補助共通線ＺＡおよびコンタクト部５８を備える点が、第１実施形態の画素５０とは異なる。その他の構成については、第１実施形態と同様であり、説明を省略する。
This embodiment is different from the
補助共通線ＺＡは、導電性の金属からなり、１水平ラインごとに分割して設けられた共通電極５６に対応して設けられている。この補助共通線ＺＡは、走査線Ｙに沿って形成されている。
The auxiliary common line ZA is made of a conductive metal and is provided corresponding to the
コンタクト部５８は、導電性の金属からなり、領域５８１において、補助共通線ＺＡと接続され、領域５８２において、共通電極５６および共通線Ｚに接続されている。
The
本実施形態によれば、以下のような効果がある。 According to this embodiment, there are the following effects.
（９）１水平ラインごとに分割して設けられた共通電極５６に対応して導電性の金属からなる補助共通線ＺＡを設け、導電性の金属からなるコンタクト部５８を介して、共通電極５６および共通線Ｚと、補助共通線ＺＡと、を接続した。よって、共通電極５６および共通線Ｚの時定数を小さくできる。
(9) An auxiliary common line ZA made of conductive metal is provided corresponding to the
＜第４実施形態：ＳＳＬ駆動の例＞
図１２は、本発明の第４実施形態に係る容量線の電圧を変動させるＳＳＬ駆動を採用した縦電界方式の液晶装置１’のブロック図である。
<Fourth Embodiment: Example of SSL Drive>
FIG. 12 is a block diagram of a vertical electric field mode
液晶装置１’は、液晶パネルＡＡ’と、液晶パネルＡＡ’に対向配置されて光を出射するバックライト４１’と、を備える。この液晶装置１’は、バックライト４１’からの光を利用して、透過型の表示を行う。
The
液晶パネルＡＡ’は、複数の画素５０’を有する表示領域Ａ’と、この表示領域Ａ’の周辺に設けられて画素５０’を駆動する走査線駆動回路１０’、データ線駆動回路２０’、および制御回路３０’を備える。
The liquid crystal panel AA ′ includes a display area A ′ having a plurality of
バックライト４１’は、液晶パネルＡＡ’の裏面に設けられ、例えば、冷陰極蛍光管（ＣＣＦＬ）やＬＥＤ（発光ダイオード）、あるいはエレクトロルミネッセンス（ＥＬ）で構成されて、液晶パネルＡＡ’の画素５０’に光を供給する。
The
以下、液晶パネルＡＡ’の構成について詳述する。 Hereinafter, the configuration of the liquid crystal panel AA 'will be described in detail.
液晶パネルＡＡ’は、所定間隔おきに交互に設けられた３２０行の走査線Ｙ’（Ｙ’１〜Ｙ’３２０）および３２０行の共通線Ｚ’（Ｚ’１〜Ｚ’３２０）と、これら走査線Ｙ’（Ｙ’１〜Ｙ’３２０）および補助容量線ＳＣ（ＳＣ１〜ＳＣ３２０）に交差するように設けられた２４０列のデータ線Ｘ’（Ｘ’１〜Ｘ’２４０）と、を備える。各走査線Ｙ’および各データ線Ｘ’の交差部分には、画素５０’が設けられている。
The liquid crystal panel AA ′ includes 320 scanning lines Y ′ (Y′1 to Y′320) and 320 common lines Z ′ (Z′1 to Z′320) alternately provided at predetermined intervals, 240 columns of data lines X ′ (X′1 to X′240) provided so as to intersect the scanning lines Y ′ (Y′1 to Y′320) and the auxiliary capacitance lines SC (SC1 to SC320); Is provided.
画素５０’は、ＴＦＴ５１’、画素電極５５’、この画素電極５５’に対向して設けられた共通電極５６’、および、一方の電極（補助容量電極５７’）が補助容量線ＳＣに接続され、他方の電極（画素電極５５’若しくは画素電極５５’に接続された電極層）が画素電極５５’に接続された補助容量としての蓄積容量５３’で構成される。画素電極５５’および共通電極５６’は、画素容量５４’を構成する。液晶パネルＡＡ’は、各種素子や画素電極５５’等が形成された素子基板と、共通電極５６’が形成された対向基板とが、液晶を挟んで互いに電極形成面が対向するように貼り合わせされた構成となっている。
The
共通電極５６’は、対向基板のほぼ全面に形成されている。尚、走査線Ｙ’に対応して、１水平ラインごとに分割された構成としてもよい。この場合、１水平ラインごとに分割された複数の共通電極５６’は、共通線Ｚ’で接続される。
The common electrode 56 'is formed on almost the entire surface of the counter substrate. A configuration may be adopted in which each horizontal line is divided corresponding to the scanning line Y ′. In this case, the plurality of
ＴＦＴ５１’のゲートには、走査線Ｙ’が接続され、ＴＦＴ５１’のソースには、データ線Ｘ’が接続され、ＴＦＴ５１’のドレインには、画素電極５５’および蓄積容量５３’の他方の電極が接続されている。したがって、このＴＦＴ５１’は、走査線Ｙ’から選択電圧が印加されるとオン状態となり、データ線Ｘ’と画素電極５５’および蓄積容量５３’の他方の電極とを導通状態とする。
The scanning line Y ′ is connected to the gate of the
走査線駆動回路１０’は、シフトレジスタおよび出力制御回路、バッファ回路を備え、ＴＦＴ５１’をオン状態にする選択電圧を複数の走査線Ｙ’に順次供給する。例えば、ある走査線Ｙ’に選択電圧を供給すると、この走査線Ｙ’に接続されたＴＦＴ５１’が全てオン状態となり、この走査線Ｙ’に係る画素５０’が全て選択される。
The scanning line driving circuit 10 'includes a shift register, an output control circuit, and a buffer circuit, and sequentially supplies a selection voltage for turning on the TFT 51' to the plurality of scanning lines Y '. For example, when a selection voltage is supplied to a certain scanning line Y ′, all the TFTs 51 ′ connected to the scanning line Y ′ are turned on, and all the
データ線駆動回路２０’は、画像信号をデータ線Ｘ’に供給し、オン状態のＴＦＴ５１’を介して、この画像信号に基づく画像電圧を画素電極５５’に書き込む。
The data line driving
ここで、データ線駆動回路２０’は、共通電極５６’の電圧よりも電位の高い正極性の画像信号をデータ線Ｘ’に供給して、この正極性の画像信号に基づく画像電圧を画素電極５５’に書き込む正極性書込と、共通電極５６’の電圧よりも電位の低い負極性の画像信号をデータ線Ｘ’に供給して、この負極性の画像信号に基づく画像電圧を画素電極５５’に書き込む負極性書込と、を１水平ラインごとに交互に行う。
Here, the data
制御回路３０’は、第１電圧としての電圧ＶＳＴＬと、この電圧ＶＳＴＬよりも電位の高い第２電圧としての電圧ＶＳＴＨと、を交互に補助容量線ＳＣに供給する。
The
制御回路３０’は、３２０行の走査線Ｙ’（Ｙ’１〜Ｙ’３２０）に対応して、３２０個の単位制御回路Ｐ’（Ｐ’１〜Ｐ’３２０）を備える。各単位制御回路Ｐ’には、電圧ＶＳＴＬと、電圧ＶＳＴＨと、電圧ＶＳＴＬまたは電圧ＶＳＴＨのいずれかを選択する極性制御信号ＰＯＬと、が供給される。
The
単位制御回路Ｐ’は、極性制御信号ＰＯＬを保持するラッチ回路Ｑ’と、極性制御信号に応じて電圧ＶＳＴＬまたは電圧ＶＳＴＨのいずれかを選択的に出力する選択回路Ｒ’と、を備える。 The unit control circuit P ′ includes a latch circuit Q ′ that holds the polarity control signal POL, and a selection circuit R ′ that selectively outputs either the voltage VSTL or the voltage VSTH according to the polarity control signal.
図１３は、選択回路Ｒ’の回路構成を示すブロック図であり、トランスファゲートに用いるスイッチング素子として単チャネルのスイッチングトランジスタを使用した例を示している。 FIG. 13 is a block diagram showing a circuit configuration of the selection circuit R ′, and shows an example in which a single-channel switching transistor is used as a switching element used for a transfer gate.
選択回路Ｒ’は、Ｐｃｈのスイッチング素子からなるＰｃｈトランスファゲートＲＰ’と、Ｎｃｈのスイッチング素子からなるＮｃｈトランスファゲートＲＮ’と、を備える。 The selection circuit R ′ includes a Pch transfer gate RP ′ composed of a Pch switching element and an Nch transfer gate RN ′ composed of an Nch switching element.
ＰｃｈトランスファゲートＲＰ’の入力端子には、電圧ＶＳＴＨが接続され、ＰｃｈトランスファゲートＲＰ’の制御端子（ゲート端子）には、ラッチ回路Ｑ’の出力端子が接続され、ＰｃｈトランスファゲートＲＰ’の出力端子には、補助容量線ＳＣが接続されている。 The voltage VSTH is connected to the input terminal of the Pch transfer gate RP ′, the output terminal of the latch circuit Q ′ is connected to the control terminal (gate terminal) of the Pch transfer gate RP ′, and the output of the Pch transfer gate RP ′. The storage capacitor line SC is connected to the terminal.
ＰｃｈトランスファゲートＲＰの入力端子に電圧ＶＳＴＨを接続することで、ＮｃｈトランスファゲートＲＮの入力端子に電圧ＶＳＴＨを接続する場合よりもゲート−ソース間の電圧ＶＧＳを大きくすることができるため、動作良好で、更に、低オン抵抗化とオフリークの低減も実現することができる。 By connecting the voltage VSTH to the input terminal of the Pch transfer gate RP, the gate-source voltage VGS can be made larger than when the voltage VSTH is connected to the input terminal of the Nch transfer gate RN. In addition, a low on-resistance and a reduction in off-leak can be realized.
ＮｃｈトランスファゲートＲＮ’の入力端子には、電圧ＶＳＴＬが接続され、ＮｃｈトランスファゲートＲＮ’の制御端子（ゲート端子）には、ラッチ回路Ｑ’の出力端子が接続され、ＮｃｈトランスファゲートＲＮ’の出力端子には、補助容量線ＳＣが接続されている。 The voltage VSTL is connected to the input terminal of the Nch transfer gate RN ′, the output terminal of the latch circuit Q ′ is connected to the control terminal (gate terminal) of the Nch transfer gate RN ′, and the output of the Nch transfer gate RN ′. The storage capacitor line SC is connected to the terminal.
ＮｃｈトランスファゲートＲＮの入力端子に電圧ＶＳＴＬを接続することで、ＰｃｈトランスファゲートＲＰを用いる場合よりもゲート−ソース間の電圧ＶＧＳを大きくすることができるため、動作良好で、更に、低オン抵抗化とオフリークの低減も実現することができる。 By connecting the voltage VSTL to the input terminal of the Nch transfer gate RN, the gate-source voltage VGS can be made larger than when the Pch transfer gate RP is used, so that the operation is good and the on-resistance is further reduced. In addition, off-leakage can be reduced.
以上の選択回路Ｒ’は、以下のように動作する。 The above selection circuit R ′ operates as follows.
すなわち、ラッチ回路Ｑ’からＬレベルの極性制御信号ＰＯＬが出力されると、このＬレベルの極性制御信号ＰＯＬは、ＰｃｈトランスファゲートＲＰ’の制御端子に入力される。このため、ＰｃｈトランスファゲートＲＰ’は、オン状態となる。オン状態となったＰｃｈトランスファゲートＲＰ’は、電圧ＶＳＴＨを補助容量線ＳＣに出力する。 That is, when the L level polarity control signal POL is output from the latch circuit Q ', the L level polarity control signal POL is input to the control terminal of the Pch transfer gate RP'. Therefore, the Pch transfer gate RP ′ is turned on. The Pch transfer gate RP ′ that has been turned on outputs the voltage VSTH to the storage capacitor line SC.
一方、ラッチ回路Ｑ’からＨレベルの極性制御信号ＰＯＬが出力されると、このＨレベルの極性制御信号ＰＯＬは、ＮｃｈトランスファゲートＲＮ’の制御端子に入力される。このため、ＮｃｈトランスファゲートＲＮ’は、オン状態となる。オン状態となったＮｃｈトランスファゲートＲＮ’は、電圧ＶＳＴＬを補助容量線ＳＣに出力する。 On the other hand, when the H level polarity control signal POL is output from the latch circuit Q ', the H level polarity control signal POL is input to the control terminal of the Nch transfer gate RN'. Therefore, the Nch transfer gate RN ′ is turned on. The Nch transfer gate RN ′ that has been turned on outputs the voltage VSTL to the storage capacitor line SC.
このように選択回路Ｒ’では、トランスファゲートに用いるスイッチング素子を単チャネル化することにより、選択回路ＲにＣＭＯＳスイッチング素子を用いる場合に比べて回路面積を小さくすることができる。また、高電位の電圧ＶＳＴＨにＰｃｈのスイッチング素子を接続し、低電位の電圧ＶＳＴＬにＮｃｈのスイッチング素子を接続する構成とし、夫々を排他的にオンするように構成したことにより、選択回路Ｒ’は１本の制御信号のみでの駆動が可能となり、ＣＭＯＳスイッチング素子を用いる場合に必要なインバータ回路が必要ないため、一層の回路面積の削減を実現することができる。 As described above, in the selection circuit R ′, the circuit area can be reduced by making the switching element used for the transfer gate a single channel as compared with the case where the selection circuit R uses a CMOS switching element. Further, the Pch switching element is connected to the high-potential voltage VSTH, and the Nch switching element is connected to the low-potential voltage VSTL. Can be driven by only one control signal, and an inverter circuit required when a CMOS switching element is used is not required. Therefore, the circuit area can be further reduced.
尚、電圧ＶＳＴＨと電圧ＶＳＴＬと、スイッチング素子のゲート電圧としてゲート端子に印加する極性制御信号ＰＯＬの電位関係は、ゲートＨｉｇｈ電圧（極性制御信号ＰＯＬの高電位）＞電圧ＶＴＨ＞電圧ＶＳＴＬ＞ゲートＬｏｗ電圧（極性制御信号ＰＯＬの低電位）、の関係を満足するように構成する。 The potential relationship between the voltage VSTH, the voltage VSTL, and the polarity control signal POL applied to the gate terminal as the gate voltage of the switching element is as follows: gate high voltage (high potential of the polarity control signal POL)> voltage VTH> voltage VSTL> gate Low. The voltage (the low potential of the polarity control signal POL) is configured to satisfy the relationship.
このように構成することにより、トランスファゲートに用いるスイッチング素子を単チャネル化しても効率的な低オン抵抗化とスイッチング素子のオフリーク低減を実現することが出来る。 With such a configuration, even if the switching element used for the transfer gate is made into a single channel, it is possible to efficiently reduce the on-resistance and reduce the off-leakage of the switching element.
更に好ましくは、電圧ＶＳＴＨと電圧ＶＳＴＬと、スイッチング素子のゲート電圧としてゲート端子に印加する極性制御信号ＰＯＬの電位関係を、ゲートＨｉｇｈ電圧＞電圧ＶＳＴＨ−｜Ｐｃｈのトランスファゲートの閾値｜＞電圧ＶＳＴＬ＋｜Ｎｃｈのトランスファゲートの閾値｜＞ゲートＬｏｗ電圧、を満足するように構成することで、各スイッチング素子は閾値以下でオフできるため、オフリークを確実に防止することができる。 More preferably, the potential relationship between the voltage VSTH, the voltage VSTL, and the polarity control signal POL applied to the gate terminal as the gate voltage of the switching element is expressed as follows: Gate High voltage> Voltage VSTH− | Pch threshold of transfer gate |> Voltage VSTL + | By configuring so as to satisfy the threshold value of the Nch transfer gate |> gate low voltage, each switching element can be turned off below the threshold value, so that off-leakage can be reliably prevented.
尚、各電圧の設定は、例えば、ゲートＨｉｇｈ電圧は後述する電圧ＶＧＨと同じ８Ｖ、ゲートＬｏｗ電圧は後述する電圧ＶＧＬと同じ−４Ｖ、電圧ＶＳＴＨは４Ｖ、電圧ＶＳＴＬは０Ｖに設定される。 For example, the gate high voltage is set to 8V, which is the same as a voltage VGH described later, the gate low voltage is set to -4V, the voltage VSTH is set to 4V, and the voltage VSTL is set to 0V.
以上のような液晶装置１’は、以下のように動作する。 The liquid crystal device 1 'as described above operates as follows.
走査線駆動回路１０’から３２０行の走査線Ｙ’（Ｙ’１〜Ｙ’３２０）に選択電圧を順次供給することで、各走査線Ｙ’に接続された全てのＴＦＴ５１’を順次オン状態にして、各走査線Ｙ’に係る全ての画素５０’を順次選択する。
By sequentially supplying a selection voltage from the scanning
次に、これら画素５０’の選択に同期して、データ線駆動回路２０’からデータ線Ｘ’に、正極性の画像信号と、負極性の画像信号と、１水平ラインごとに交互に供給する。
Next, in synchronization with the selection of the
次に、制御回路３０’から補助容量線ＳＣに電圧ＶＳＴＬまたは電圧ＶＳＴＨのいずれかを選択的に供給する。具体的には、３２０行の走査線Ｙ’のうち、選択した走査線Ｙ’に係る画素５０’に正極性の画像信号を供給した場合には、選択した画素５０’に係る補助容量線ＳＣｐに電圧ＶＳＴＨを供給する。一方、３２０行の走査線Ｙ’のうち、選択した走査線Ｙ’に係る画素５０’に負極性の画像信号を供給した場合には、選択した画素５０’に係る補助容量線ＳＣｐに電圧ＶＳＴＬを供給する。
Next, either the voltage VSTL or the voltage VSTH is selectively supplied from the
すなわち、画素５０’に供給した画素信号の極性に応じて、制御回路３０’から補助容量線ＳＣに電圧ＶＳＴＬまたは電圧ＶＳＴＨのいずれかを選択的に供給する。
That is, either the voltage VSTL or the voltage VSTH is selectively supplied from the
各補助容量線ＳＣには、１フレーム期間ごとに、電圧ＶＳＴＬと電圧ＶＳＴＨとを交互に供給する。例えば、ある１フレーム期間において、ｐ行目の補助容量線ＳＣｐ（ｐは、１≦ｐ≦３２０を満たす整数）に電圧ＶＳＴＬを供給した場合、次の１フレーム期間では、補助容量線ＳＣｐに電圧ＶＳＴＨを供給する。一方、ある１フレーム期間において、補助容量線ＳＣｐに電圧ＶＳＴＨを供給した場合、次の１フレーム期間では、補助容量線ＳＣｐに電圧ＶＳＴＬを供給する。 A voltage VSTL and a voltage VSTH are alternately supplied to each auxiliary capacitance line SC every frame period. For example, when the voltage VSTL is supplied to the p-th storage capacitor line SCp (p is an integer satisfying 1 ≦ p ≦ 320) in one frame period, the voltage is applied to the storage capacitor line SCp in the next one frame period. Supply VSTH. On the other hand, when the voltage VSTH is supplied to the auxiliary capacitance line SCp in one frame period, the voltage VSTL is supplied to the auxiliary capacitance line SCp in the next one frame period.
また、隣接する補助容量線ＳＣには、互いに異なる電圧を供給する。例えば、ある１フレーム期間において、補助容量線ＳＣｐに電圧ＶＳＴＬを供給した場合、同一の１フレーム期間において、（ｐ−１）行目の補助容量線ＳＣ（ｐ−１）と、（ｐ＋１）行目の補助容量線ＳＣ（ｐ＋１）と、に電圧ＶＳＴＨを供給する。一方、ある１フレーム期間において、補助容量線ＳＣｐに電圧ＶＳＴＨを供給した場合、同一の１フレーム期間において、補助容量線ＳＣ（ｐ−１）と補助容量線ＳＣ（ｐ＋１）とに電圧ＶＳＴＬを供給する。 Also, different voltages are supplied to adjacent storage capacitor lines SC. For example, when the voltage VSTL is supplied to the storage capacitor line SCp in one frame period, the storage capacitor line SC (p−1) in the (p−1) th row and the (p + 1) th row in the same one frame period. The voltage VSTH is supplied to the auxiliary capacitance line SC (p + 1) of the eye. On the other hand, when the voltage VSTH is supplied to the auxiliary capacitance line SCp in one frame period, the voltage VSTL is supplied to the auxiliary capacitance line SC (p−1) and the auxiliary capacitance line SC (p + 1) in the same one frame period. To do.
このように、正極性の画像電圧を画素電極５５’に書き込んだ後に、補助容量線ＳＣの電圧を上昇させる。このため、画素電極５５’の電圧は、正極性の画像電圧により上昇した電圧と、補助容量線ＳＣの電圧を上昇させた分に相当する電荷により上昇した電圧と、を合わせた分だけ上昇する。
As described above, after the positive image voltage is written to the pixel electrode 55 ', the voltage of the storage capacitor line SC is increased. For this reason, the voltage of the
他方、負極性の画像電圧を画素電極５５’に書き込んだ後に、補助容量線ＳＣの電圧を低下させる。このため、画素電極の電圧は、負極性の画像電圧により低下した電圧と、容量線の電圧を低下させた分に相当する電荷により低下した電圧と、を合わせた分だけ低下する。
On the other hand, after the negative image voltage is written to the
したがって、補助容量線ＳＣの電圧を変動させることで、共通電極５６’の電圧を基準として画素電極５５’の電圧を変動させて、液晶に印加される駆動電圧の振幅を大きくできる。よって、画像電圧の振幅を小さくしても、液晶に印加される駆動電圧の振幅を確保できるので、画像電圧の振幅を小さくして、消費電力を低減できる。
Therefore, by changing the voltage of the storage capacitor line SC, the voltage of the
この駆動電圧の動作について、図１４、図１５を用いて説明する。 The operation of this drive voltage will be described with reference to FIGS.
図１４は、第４実施形態に係る液晶装置の正極性書込時のタイミングチャートである。図１５は、第４実施形態に係る液晶装置の負極性書込時のタイミングチャートである。 FIG. 14 is a timing chart at the time of positive polarity writing of the liquid crystal device according to the fourth embodiment. FIG. 15 is a timing chart at the time of negative polarity writing of the liquid crystal device according to the fourth embodiment.
図１４、図１６において、ＧＡＴＥ（ｍ）は、３２０行の走査線Ｙ’のうちｍ行目（ｍは、１≦ｍ≦３２０を満たす整数）の走査線Ｙ’の電圧であり、ＶＳＴ（ｍ）は、３２０行の容量線のうちｍ行目の補助容量線ＳＣの電圧である。また、ＳＯＵＲＣＥ（ｎ）は、２４０列のデータ線Ｘ’のうちｎ列目（ｎは、１≦ｎ≦２４０を満たす整数）のデータ線の電圧である。また、ＰＩＸ（ｍ，ｎ）は、ｍ行目の走査線Ｙ’と、ｎ列目のデータ線Ｘ’と、の交差に対応して設けられたｍ行ｎ列目の画素が備える画素電極の電圧であり、ＶＳＴ（ｍ）は、ｍ行ｎ列目の画素が備える共通電極５６’の電圧である。
14 and 16, GATE (m) is the voltage of the scanning line Y ′ in the m-th row (m is an integer satisfying 1 ≦ m ≦ 320) among the 320 scanning lines Y ′, and VST ( m) is the voltage of the auxiliary capacitance line SC of the mth row among the 320 capacitance lines. SOURCE (n) is the voltage of the data line of the nth column (n is an integer satisfying 1 ≦ n ≦ 240) among the 240 data lines X ′. Further, PIX (m, n) is a pixel electrode provided in the pixel in the m-th row and the n-th column provided corresponding to the intersection of the scanning line Y ′ in the m-th row and the data line X ′ in the n-th column. VST (m) is a voltage of the
まず、液晶装置の正極性書込時について、図１４を用いて説明する。 First, the positive polarity writing of the liquid crystal device will be described with reference to FIG.
時刻ｔ５１において、走査線駆動回路１０’により、ｍ行目の走査線Ｙ’に選択電圧を供給する。すると、ｍ行目の走査線の電圧ＧＡＴＥ（ｍ）は、上昇して、時刻ｔ５２では、電圧ＶＧＨとなる。これにより、ｍ行目の走査線に接続されたＴＦＴが全てオン状態となる。 At time t51, the scanning line driving circuit 10 'supplies a selection voltage to the m-th scanning line Y'. Then, the voltage GATE (m) of the m-th scanning line rises and becomes the voltage VGH at time t52. As a result, all TFTs connected to the m-th scanning line are turned on.
時刻ｔ５３において、データ線駆動回路２０’により、ｎ列目のデータ線Ｘ’に正極性の画像信号を供給する。すると、ｎ列目のデータ線Ｘ’の電圧ＳＯＵＲＣＥ（ｎ）は、徐々に上昇して、時刻ｔ５４では、電圧ＶＰ８となる。 At time t53, the data line driving circuit 20 'supplies a positive image signal to the n-th data line X'. Then, the voltage SOURCE (n) of the data line X ′ in the nth column gradually rises to become the voltage VP8 at time t54.
ｎ列目のデータ線Ｘ’の電圧ＳＯＵＲＣＥ（ｎ）は、正極性の画像信号に基づく画像電圧として、ｍ行目の走査線Ｙ’に接続されたオン状態のＴＦＴ５１’を介して、ｍ行ｎ列目の画素が備える画素電極５５’に書き込まれる。このため、ｍ行ｎ列目の画素５０’が備える画素電極５５’の電圧ＰＩＸ（ｍ，ｎ）は、徐々に上昇して、時刻ｔ５４では、ｎ列目のデータ線Ｘ’の電圧ＳＯＵＲＣＥ（ｎ）と同電位である電圧ＶＰ８となる。
The voltage SOURCE (n) of the n-th data line X ′ is an image voltage based on a positive image signal, and is supplied to the m-th row via the on-
時刻ｔ５５において、走査線駆動回路１０’により、ｍ行目の走査線Ｙ’に選択電圧を供給するのを停止する。すると、ｍ行目の走査線Ｙ’の電圧ＧＡＴＥ（ｍ）は、低下して、時刻ｔ５６では、電圧ＶＧＬとなる。これにより、ｍ行目の走査線Ｙ’に接続されたＴＦＴ５１’が全てオフ状態となる。
At time t55, the scanning line driving circuit 10 'stops supplying the selection voltage to the m-th scanning line Y'. Then, the voltage GATE (m) of the m-th scanning line Y ′ decreases and becomes the voltage VGL at time t56. As a result, all
同時に、制御回路３０’により、補助容量線ＳＣの電圧を上昇させる電圧をｍ行目の補助容量線ＳＣに供給する。すると、ｍ行目の補助容量線ＳＣの電圧ＶＳＴ（ｍ）は、徐々に上昇して、時刻ｔ５７では、電圧ＶＳＴＨとなる。
At the same time, the
ｍ行目の補助容量線ＳＣの電圧ＶＳＴ（ｍ）が上昇すると、ｍ行目の補助容量線ＳＣに係る全ての画素５０’では、この上昇した分に相当する電荷が蓄積容量５３’と画素容量５４’との間で分配される。このため、ｍ行ｎ列目の画素５０’が備える画素電極５５’の電圧ＰＩＸ（ｍ，ｎ）は、徐々に上昇して、時刻ｔ５７では、電圧ＶＰ９となる。
When the voltage VST (m) of the m-th storage capacitance line SC increases, in all the
次に、液晶装置の負極性書込時について、図１５を用いて説明する。 Next, the negative polarity writing of the liquid crystal device will be described with reference to FIG.
時刻ｔ６１において、走査線駆動回路１０’により、ｍ行目の走査線Ｙ’に選択電圧を供給する。すると、ｍ行目の走査線Ｙ’の電圧ＧＡＴＥ（ｍ）は、上昇して、時刻ｔ６２では、電圧ＶＧＨとなる。これにより、ｍ行目の走査線Ｙ’に接続されたＴＦＴが全てオン状態となる。 At time t61, the scanning line driving circuit 10 'supplies a selection voltage to the m-th scanning line Y'. Then, the voltage GATE (m) of the m-th scanning line Y ′ rises and becomes the voltage VGH at time t62. As a result, all TFTs connected to the m-th scanning line Y ′ are turned on.
時刻ｔ６３において、データ線駆動回路２０’により、ｎ列目のデータ線Ｘ’に負極性の画像信号を供給する。すると、ｎ列目のデータ線Ｘ’の電圧ＳＯＵＲＣＥ（ｎ）は、徐々に低下して、時刻ｔ６４では、電圧ＶＰ１１となる。 At time t63, the data line driving circuit 20 'supplies a negative image signal to the n-th data line X'. Then, the voltage SOURCE (n) of the data line X ′ in the nth column gradually decreases and reaches the voltage VP11 at time t64.
ｎ列目のデータ線Ｘ’の電圧ＳＯＵＲＣＥ（ｎ）は、負極性の画像信号に基づく画像電圧として、ｍ行目の走査線Ｙ’に接続されたオン状態のＴＦＴを介して、ｍ行ｎ列目の画素５０’が備える画素電極５５’に書き込まれる。このため、ｍ行ｎ列目の画素５０’が備える画素電極５５’の電圧ＰＩＸ（ｍ，ｎ）は、徐々に低下して、時刻ｔ６４では、ｎ列目のデータ線Ｘ’の電圧ＳＯＵＲＣＥ（ｎ）と同電位である電圧ＶＰ１１となる。
The voltage SOURCE (n) of the n-th column data line X ′ is an image voltage based on a negative-polarity image signal, and is supplied to the m-th row n through the on-state TFT connected to the m-th row scanning line Y ′. Writing is performed to the
時刻ｔ６５において、走査線駆動回路１０’により、ｍ行目の走査線Ｙ’に選択電圧を供給するのを停止する。すると、ｍ行目の走査線Ｙ’の電圧ＧＡＴＥ（ｍ）は、低下して、時刻ｔ６６では、電圧ＶＧＬとなる。これにより、ｍ行目の走査線Ｙ’に接続されたＴＦＴが全てオフ状態となる。 At time t65, the scanning line driving circuit 10 'stops supplying the selection voltage to the m-th scanning line Y'. Then, the voltage GATE (m) of the m-th scanning line Y ′ decreases and becomes the voltage VGL at time t66. As a result, all TFTs connected to the m-th scanning line Y ′ are turned off.
同時に、制御回路３０’により、補助容量線ＳＣの電圧を低下させる電圧をｍ行目の補助容量線ＳＣに供給する。すると、ｍ行目の補助容量線ＳＣの電圧ＶＳＴ（ｍ）は、徐々に低下して、時刻ｔ６７では、電圧ＶＳＴＬとなる。 At the same time, the control circuit 30 'supplies a voltage for reducing the voltage of the auxiliary capacitance line SC to the m-th auxiliary capacitance line SC. Then, the voltage VST (m) of the m-th auxiliary capacitance line SC gradually decreases and becomes the voltage VSTL at time t67.
ｍ行目の補助容量線ＳＣの電圧ＶＳＴ（ｍ）が低下すると、ｍ行目の補助容量線ＳＣに係る全ての画素５０’では、この低下した分に相当する電荷が蓄積容量５３’と画素容量５４’との間で分配される。このため、ｍ行ｎ列目の画素５０’が備える画素電極５５’の電圧ＰＩＸ（ｍ，ｎ）は、徐々に低下して、時刻ｔ６７では、電圧ＶＰ１０となる。
When the voltage VST (m) of the m-th storage capacitance line SC decreases, in all the
＜変形例＞
なお、本発明は上述の各実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
<Modification>
Note that the present invention is not limited to the above-described embodiments, and modifications, improvements, and the like within a scope in which the object of the present invention can be achieved are included in the present invention.
例えば、上述の各実施形態では、３２０行の走査線Ｙと、２４０列のデータ線Ｘと、を備えるものとしたが、これに限らず、例えば、４８０行の走査線Ｙと、６４０列のデータ線Ｘと、を備えてもよい。 For example, in each of the above-described embodiments, 320 rows of scanning lines Y and 240 columns of data lines X are provided. However, the present invention is not limited to this. For example, 480 rows of scanning lines Y and 640 columns of rows are provided. And a data line X.
また、上述の各実施形態では、透過型の表示を行うものとしたが、これに限らず、例えば、バックライト４１からの光を利用する透過型表示と、外光の反射光を利用する反射型表示と、を兼ね備えた半透過反射型の表示を行ってもよい。
In each of the above-described embodiments, the transmissive display is performed. However, the present invention is not limited to this. For example, the transmissive display using light from the
また、上述の各実施形態では、ＴＦＴとして低温ポリシリコンからなるＴＦＴ５１を設けたが、これに限らず、例えばアモルファスポリシリコンからなるＴＦＴを設けてもよい。
In each of the above-described embodiments, the
また、上述の各実施形態では、共通電極５６の上に第２絶縁膜６４を形成し、この第２絶縁膜６４の上に画素電極５５を形成したが、これに限らず、例えば、画素電極５５の上に第２絶縁膜６４を形成し、この第２絶縁膜６４の上に共通電極５６を形成してもよい。
In each of the above-described embodiments, the second insulating
また、上述の各実施形態では、液晶がＦＦＳモードで動作するものとしたが、これに限らず、例えばＩＰＳモードで動作するものであってもよい。 Further, in each of the above-described embodiments, the liquid crystal is operated in the FFS mode.
また、上述の各実施形態では、共通電極５６を１水平ラインごとに分割して設けたが、これに限らず、例えば、２水平ラインごとや３水平ラインごとに分割して設けてもよい。
In each of the above-described embodiments, the
ここで、例えば、共通電極５６を２水平ラインごとに分割して設けた場合には、制御回路３０は、電圧ＶＣＯＭＬと電圧ＶＣＯＭＨとを、各共通電極５６に接続された２つの共通線Ｚごとに、交互に供給する。また、データ線駆動回路２０は、正極性書込と負極性書込とを、共通電極５６に対応する２水平ラインごとに交互に行う。
Here, for example, when the
＜応用例＞
次に、上述した第１実施形態に係る液晶装置１を適用した電子機器について説明する。
<Application example>
Next, an electronic apparatus to which the
図１６は、液晶装置１を適用した携帯電話機の構成を示す斜視図である。電子機器としての携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、ならびに液晶装置１を備える。スクロールボタン３００２を操作することによって、液晶装置１に表示される画面がスクロールされる。
FIG. 16 is a perspective view illustrating a configuration of a mobile phone to which the
なお、液晶装置１が適用される電子機器としては、図１６に示すもののほか、パーソナルコンピュータ、情報携帯端末、デジタルスチルカメラ、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器などが挙げられる。そして、これらの各種電子機器の表示部として、前述した液晶装置が適用可能である。
As electronic devices to which the
１，１Ａ，１’…液晶装置、１０，１０’…走査線駆動回路、２０，２０’…データ線駆動回路、３０，３０Ａ，３０’…制御回路、３１…ＮＯＲ回路、３２…第１のインバータ、３３…第２のインバータ、３４…第１のクロックドインバータ、３５…第２のクロックドインバータ、３６…インバータ、３７…第１のトランスファゲート、３８…第２のトランスファゲート、３９…第３のインバータ、４１，４１’…バックライト、５０，５０’…画素、５１，５１’…ＴＦＴ、５１１…ゲート電極、５１２…ソース電極、５１３…ドレイン電極、５３，５３’…補助容量としての蓄積容量、５４，５４’…画素容量、５５，５５’…画素電極、５５Ａ…スリット、５６，５６’…共通電極、５７’…補助容量電極、６０…第１基板としての素子基板、６２…ゲート絶縁膜、６３…第１絶縁膜、６４…第２絶縁膜、６８，７４…ガラス基板、７０…第２基板としての対向基板、７１…遮光膜、７２…カラーフィルタ、３０００…電子機器としての携帯電話機、ＡＡ，ＡＡ’…液晶パネル、Ａ，Ａ’…表示領域、Ｅ…電界、Ｐ，Ｐ１〜Ｐ３２０，Ｐ’，Ｐ’１〜Ｐ’３２０…単位制御回路、ＰＯＬ…極性制御信号、Ｑ，Ｑ１〜Ｑ３２０，Ｑ’…ラッチ回路、Ｒ，Ｒ１〜Ｒ３２０，ＲＡ，Ｒ’…選択回路、ＲＰ，ＲＰ’…Ｐｃｈトランスファゲート、ＲＮ，ＲＮ’…Ｎｃｈトランスファゲート、ＳＣ，ＳＣ１〜ＳＣ３２０…補助容量線、ＶＣＯＭＬ，ＶＳＴＬ…第１電圧としての電圧、ＶＣＯＭＨ，ＶＳＴＨ…第２電圧としての電圧、ＶＬＬ…電圧、Ｘ，Ｘ１〜Ｘ２４０，Ｘ’，Ｘ’１〜Ｘ’２４０…データ線、Ｙ，Ｙ１〜Ｙ３２０，Ｙ’，Ｙ’１〜Ｙ’３２０…走査線、Ｚ，Ｚ１〜Ｚ３２０，Ｚ’，Ｚ’１〜Ｚ’３２０…共通線、ＺＡ…補助共通線。
DESCRIPTION OF
Claims (4)
前記第１基板に対向配置された第２基板と、
前記第１基板と前記第２基板との間に設けられた液晶と、
を備えた液晶装置であって、
前記第１基板は、
前記走査線を選択する選択電圧を前記複数の走査線に順次供給する走査線駆動回路と、 前記走査線に対応して設けられ、第１電圧と、前記第１電圧よりも電位の高い第２電圧と、を前記走査線ごとに交互に前記共通電極に供給する単チャネルスイッチング素子であって、前記第１電圧を出力するＮチャネルスイッチング素子と、前記第２電圧を出力するＰチャネルスイッチング素子と、対応する前記走査線に隣接する走査線に前記選択電圧が供給されると、前記第１電圧または前記第２電圧のいずれかを選択する極性制御信号を取り込んで保持するとともに、前記極性制御信号に応じて前記Ｎチャネルスイッチング素子または前記Ｐチャネルスイッチング素子を駆動させるラッチ回路と、を有する複数の制御回路と、
前記走査線が選択された際に、該走査線に対応する前記共通電極の電圧に応じて前記第１電圧よりも電位の高い正極性の画像信号または前記第２電圧よりも電位の低い負極性の画像信号を前記複数のデータ線に供給するデータ線駆動回路と、を備え、
前記制御回路により前記第１電圧を前記共通電極に供給した後に、前記走査線駆動回路により前記選択電圧を前記走査線に供給するとともに、前記データ線駆動回路により前記正極性の画像信号を前記データ線に供給し、
前記制御回路により前記第２電圧を前記共通電極に供給した後に、前記走査線駆動回路により前記選択電圧を前記走査線に供給するとともに、前記データ線駆動回路により前記負極性の画像信号を前記データ線に供給する、
液晶装置。 Corresponding to the plurality of scanning lines, the plurality of data lines intersecting the scanning lines, the plurality of pixel electrodes provided corresponding to the intersection of the plurality of scanning lines and the plurality of data lines, and the pixel electrodes and it provided, and a common electrode forming a capacitance between the connected electrode layer on the pixel electrode or the pixel electrode, a first substrate having,
A second substrate disposed opposite the first substrate;
A liquid crystal provided between the first substrate and the second substrate;
A liquid crystal device comprising:
The first substrate is
And sequentially supplies the scan line driving circuit selection voltage to the plurality of scanning lines for selecting said scanning lines, provided corresponding to said scanning lines, a first voltage, the higher potential than the first voltage second A single-channel switching element that alternately supplies voltage to the common electrode for each scanning line, the N-channel switching element that outputs the first voltage, and the P-channel switching element that outputs the second voltage; When the selection voltage is supplied to the scanning line adjacent to the corresponding scanning line, the polarity control signal for selecting either the first voltage or the second voltage is captured and held, and the polarity control signal A plurality of control circuits having a latch circuit for driving the N-channel switching element or the P-channel switching element according to
When prior Symbol scanning line is selected, the higher potential than the first voltage in response to the voltage of the common electrode positive polarity image signal or the second negative electrode lower potential than the voltage of which corresponds to the scanning line the resistance of the image signal and a data line driving circuit for supplying to the plurality of data lines,
After the first voltage is supplied to the common electrode by the control circuit, the selection voltage is supplied to the scanning line by the scanning line driving circuit, and the positive image signal is supplied to the data by the data line driving circuit. Supply to the wire,
After the second voltage is supplied to the common electrode by the control circuit, the selection voltage is supplied to the scanning line by the scanning line driving circuit, and the negative image signal is supplied to the data by the data line driving circuit. Supply to the wire,
Liquid crystal device.
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