JP5030310B2 - 光電変換装置及びその製造方法 - Google Patents
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Description
Va=Vgl+(Vgh−Vgl)・Ro/(Rs+2Ro)
となる。
Va′=Vgl+(Vgh−Vgl)・R/(Rs+Ro+R)
となる。ここで、R=Ro(Rs+Ro)/(Rs+2Ro)である。
なので、Va>Va′となり、第1ライン〜第nラインのゲートラインVg lineを考えても図3(a)中のa点の電位はゲートラインVg lineが増えるごとに低下していく。そして、一つ前のゲートラインVglineの電位よりも次のラインのゲートラインVg lineの電位の方が低くなる(例えば図3(b)中のb点の電位VbはVa′>Vbとなる。)。したがって、Va<Vthとなるように抵抗Rsを設定すれば、ゲートラインVglineの数に係わらず、第2ライン以降のゲートラインVglineにかかる電圧がVthより低くなる。
Vgl+(Vgh−Vgl)Ro/(Rs+2Ro)<Vth
となるような値を持たせる。上式より、
Rs>(Vgl+Vgh−2Vth)Ro/(Vth−Vgl)
なる抵抗Rsを持たせた場合、各ドライバーに接続され、かつDr.1の駆動電圧に対し、Dr.2、Dr.3、・・・に接続されたすべてのTFTは、ゲート電極の電位がVthより小さくなるためオフの状態となり、各Vglineを接続し、かつ制御が可能となる。
Rs>85.7Ω
であればよいことになる。ただし、製造工程のバラツキやマージンを考慮するとRsは1MΩ程度が好ましい。
Rvs-g>Rs
を満たす抵抗を持たせることにより正常に駆動する。
Rvs-g>100×Ro
を満たす範囲においては、バイアス変動を1%程度より小さく抑え、正常に駆動することができる。
Rvs-g>Rs、かつ、Rvs-g>100×Ro
であることが好ましい。
Rvs-g>10kΩ
であればよいことになる。
Rvs-vs>100×Ro
であればよい。
Rvs-vs>10kΩ
であればよいことになる。
Vgl+(Vgh−Vgl)Ro/(Rs+2Ro)<Vth
上記式より、
Rs>(Vgl+Vgh−2Vth)Ro/(Vth−Vgl)
なるRsを持たせた場合、各ドライバーを接続し、かつDr.1の駆動電圧に対し、Dr.2、Dr.3、・・・に接続されたすべてのTFTは、ゲート電極の電位がVthより小さくなるためオフの状態となり、各Vglineを接続し、かつ制御が可能となる。
Rs>85.7Ω
を満たす1MΩとする。
Rvs-g>Rs
を満たす抵抗を持たせることにより正常に駆動する。
Rvs-g>100×Ro
を満たす範囲においては、バイアス変動を1%程度より小さく抑え、正常に駆動する。
Rvs-g>Rs、かつ、Rvs-g>100×Ro
であることが好ましい。
Rvs-vs>100×Ro
であればよい。
Rvs-g>Rs
を満たす抵抗を持たせることにより正常に駆動する。
Rvs-g>100×Ro
を満たす範囲においては、バイアス変動を1%程度より小さく抑え、正常に駆動する。
Rvs-g>Rs、かつ、Rvs-g>100×Ro
であることが好ましい。
Rvs-vs>100×Ro
であればよい。
Claims (10)
- 第1の電極及び第2の電極をそれぞれ有する複数の光電変換素子と、前記複数の光電変換素子のうち対応する光電変換素子の第1の電極にソース及びドレインの一方がそれぞれ接続された複数の薄膜トランジスタと、前記複数の薄膜トランジスタのゲートに電気的に接続された複数のゲートラインと、隣接する2つの前記ゲートラインのうちの一方のゲートラインに接続された一端と他方のゲートラインに接続された他端とをそれぞれ有する複数の第1の抵抗と、が配されたマトリックスパネルと、
前記複数のゲートラインのそれぞれへ電圧を供給する第1のドライバと、
前記複数のゲートラインと前記第1のドライバとの間に接続された複数の第2の抵抗と、
を有する光電変換装置であって、
前記第1の抵抗の値Rsは、前記薄膜トランジスタのスレッショルド電圧をVth、前記薄膜トランジスタをオンさせるために前記第1のドライバにより印加される電圧の値をVgh、前記薄膜トランジスタをオフさせるために前記第1のドライバにより印加される電圧の値をVgl、前記第2の抵抗の値をRoとするとき、
Rs>(Vgl+Vgh−2Vth)Ro/(Vth−Vgl)
を満たすことを特徴とする光電変換装置。 - 前記マトリックスパネルは、前記複数の光電変換素子の第2の電極に接続されたバイアスラインと、前記バイアスラインに接続された一端と前記ゲートラインに接続された他端とを有する第3の抵抗とを更に有し、
前記光電変換装置は、前記バイアスラインを通じて前記複数の光電変換素子にバイアスを供給する第2のドライバと、前記バイアスラインと前記第2のドライバとの間に接続された第4の抵抗と、を更に有し、
前記第4の抵抗の値をRoとするとき、前記第3の抵抗の値Rvs-gは、
Rvs-g>Rs、かつ、Rvs-g>100Ro
を満たすことを特徴とする請求項1に記載の光電変換装置。 - 前記マトリックスパネルは、前記バイアスラインを複数有し、複数の前記バイアスラインの間に接続された第5の抵抗が更に配されており、
前記第5の抵抗の値Rvs-vsは、
Rvs-vs>100Ro
を満たすことを特徴とする請求項2に記載の光電変換装置。 - 前記第1の抵抗と前記第3の抵抗との少なくとも一方は、半導体層を有することを特徴とする請求項2又は3に記載の光電変換装置。
- 前記マトリックスパネルは、前記複数の薄膜トランジスタのソース及びドレインの他方に電気的に接続された複数の転送ラインを更に有し、
前記光電変換装置は、前記複数の転送ラインに接続され、前記複数の転送ラインにより転送された信号を処理する信号処理ICを更に有することを特徴とする請求項1乃至4の何れか1項に記載の光電変換装置。 - 第1の電極及び第2の電極をそれぞれ有する複数の光電変換素子と、前記複数の光電変換素子のうち対応する光電変換素子の第1の電極にソース及びドレインの一方がそれぞれ接続された複数の薄膜トランジスタと、前記複数の薄膜トランジスタのゲートに電気的に接続された複数のゲートラインと、が配されたマトリックスパネルと、前記複数のゲートラインのそれぞれへ電圧を供給する第1のドライバとを有する光電変換装置の製造方法であって、
隣接する2つの前記ゲートラインのうちの一方のゲートラインに接続された一端と他方のゲートラインに接続された他端とをそれぞれ有する複数の第1の抵抗を配する第1のステップと、
前記第1のドライバを複数の第2の抵抗を介して前記複数のゲートラインに接続する第2のステップと、
を有し、
前記第1の抵抗の値Rsは、前記薄膜トランジスタのスレッショルド電圧をVth、前記薄膜トランジスタをオンさせるために前記第1のドライバにより印加される電圧の値をVgh、前記薄膜トランジスタをオフさせるために前記第1のドライバにより印加される電圧の値をVgl、前記第2の抵抗の値をRoとするとき、
Rs>(Vgl+Vgh−2Vth)Ro/(Vth−Vgl)
を満たすことを特徴とする製造方法。 - 前記マトリックスパネルは、前記複数の光電変換素子の第2の電極に接続されたバイアスラインを更に有し、
前記光電変換装置は、前記バイアスラインを通じて前記複数の光電変換素子にバイアスを供給する第2のドライバを更に有し、
前記第1のステップは、前記バイアスラインに接続された一端と前記ゲートラインに接続された他端とを有する第3の抵抗を更に配し、
前記第2のステップは、前記第2のドライバを第4の抵抗を介して前記バイアスラインに接続するステップを更に有し、
前記第4の抵抗の値をRoとするとき、前記第3の抵抗の値Rvs-gは、
Rvs-g>Rs、かつ、Rvs-g>100Ro
を満たすことを特徴とする請求項6に記載の製造方法。 - 前記マトリックスパネルは、前記バイアスラインを複数有しており、
前記第1のステップは、複数の前記バイアスラインの間に接続された第5の抵抗を更に配し、
前記第5の抵抗の値Rvs-vsは、
Rvs-vs>100Ro
を満たすことを特徴とする請求項7に記載の製造方法。 - 前記マトリックスパネルは、前記複数の薄膜トランジスタのソース及びドレインの他方に電気的に接続された複数の転送ラインを更に有し、
前記第1のステップは、前記複数の転送ラインのうちの1つの転送ラインと前記バイアスラインとの間と、前記複数の転送ラインの間とに半導体層を配することにより、前記バイアスラインと前記複数の転送ラインとを電気的に接続するステップを含む
ことを特徴とする請求項8に記載の製造方法。 - 前記光電変換装置は、前記複数の転送ラインにより転送された信号を処理する信号処理ICを更に有し、
前記第2のステップは、
前記第1のステップにおいて電気的に接続された前記バイアスラインと前記複数の転送ラインとを電気的に分離するステップと、
前記信号処理ICを前記複数の転送ラインに接続するステップと、
を含むことを特徴とする請求項9に記載の製造方法。
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Family Applications (1)
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