JP4992870B2

JP4992870B2 - デジタルアナログコンバータ

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Publication number: JP4992870B2
Application number: JP2008225815A
Authority: JP
Inventors: 承和余
Original assignee: Chimei Innolux Corp
Current assignee: Innolux Corp
Priority date: 2007-09-13
Filing date: 2008-09-03
Publication date: 2012-08-08
Anticipated expiration: 2028-09-03
Also published as: US20090073015A1; TWI341092B; US7683816B2; TW200913504A; JP2009071814A

Description

本発明は、デジタルアナログコンバータに関するものであって、特に、アナログバッファ（analogue buffer）、及び、キャパシタ型（capacitor type）のデジタルアナログコンバータ（DAC）のデジタルアナログ変換回路に関するものである。

ディスプレイシステム中、例えば、低温ポリシリコン（low temperature poly-Si，LTPS）技術を使用する薄膜トランジスタ液晶ディスプレイ（thin-film transistor liquid crystal display，TFT-LCD）は、解像度、グレイレベルの増加に伴い、デジタル信号のビット数も増加する。しかし、高ビットを有するデジタル信号の応用にとって、抵抗型構造のデジタルアナログ変換回路を使用するだけでは、回路の配置面積を大幅に増加させる。よって、抵抗型にキャパシタ型のデジタルアナログ変換回路を追加して、上述の問題を解決している。例えば、１０ビットの抵抗型デジタルアナログ変換回路を、５ビットの抵抗型デジタルアナログ変換回路に、５ビットのキャパシタ型デジタルアナログ変換回路を加えたものに設計するか、或いは、新たに、３ビットの抵抗型デジタルアナログ変換回路に、７ビットのキャパシタ型デジタルアナログ変換回路を加えたものに設計しなおして、配置面積を減少させる。

図１は、公知のアナログバッファを使用したキャパシタ型デジタルアナログ変換回路１００を示す図である。デジタルアナログ変換回路１００は、キャパシタ型デジタルアナログコンバータ１１０、及び、ソースフォロー型（source follow type）アナログバッファ１２０からなる。ソースフォロー型アナログバッファ１２０は、アクティブロード（active load）１２２、及び、出力電圧を補償するストレージキャパシタ１２４を有し、充電時間と素子特性により生じる差異を減少させると共に、入力電圧の範囲を増加する。しかし、ソースフォロー型アナログバッファ１２０の補償期間に、ストレージキャパシタ１２４と結合するキャパシタ１１２（キャパシタ型デジタルアナログコンバータ１１０内の全部のキャパシタの等価キャパシタ）は、ストレージキャパシタ１２４内の電圧の分配に影響し、ストレージキャパシタ１２４が保存する電圧が不正確で、出力電圧が失効する。

本発明は、画像表示システムを提供し、上述の問題を解決することを目的とする。

本発明は、画像表示システムを提供し、画像表示システムは、デジタルアナログ変換回路を有し、Nビットデータを有するデジタル信号をアナログ出力信号に転換する。デジタルアナログ変換回路は、キャパシタ型デジタルアナログコンバータ、アナログバッファ、第一スイッチ、第二スイッチ、及び、第三スイッチ、からなる。キャパシタ型デジタルアナログコンバータは、第一ノードと第二ノード間に結合され、複数のキャパシタと複数のスイッチを有し、前記ジタル信号、第一参考電圧、及び、第二参考電圧に基づいて、第一アナログ信号を生成する。アナログバッファは、第二ノードと第三ノード間に結合され、第一アナログ信号、及び、バイアス信号に基づいて、第二アナログ信号を生成し、所定電圧と第三ノード間に接続され、第二ノードに接続される第一ゲートを有する第一トランジスタ、及び、接地端と第三ノード間に結合され、バイアス信号に結合される第二ゲートを有する第二トランジスタと、を含む。第一スイッチは、所定電圧と第二ノード間に結合される。第二スイッチは、第一ノードと第三ノード間に結合される。第三スイッチは、第三ノードとアナログ出力信号間に結合される。第三スイッチが導通する時、第二アナログ信号を伝送して、アナログ出力信号とし、第一スイッチが導通する時、第二スイッチが導通し、第三スイッチが不通になり、第三スイッチが導通する時、第一スイッチと第二スイッチが不通になる。

本発明により、ストレージキャパシタ内の電圧の分配に影響し、ストレージキャパシタが保存する電圧が不正確で、出力電圧が失効する欠点を改善する。

図２は、本発明の実施例による３ビットのデジタルアナログ変換回路２００を示す図である。３ビット信号は、ビット信号D２、ビット信号D１、及び、ビット信号D０からなり、ビット信号D２は最上位ビット（most significant bit，MSB）で、ビット信号D０は最下位ビット（least significant bit，LSB）である。デジタルアナログ変換回路２００は、キャパシタ型デジタルアナログコンバータ２１０、アナログバッファ２２０、スイッチSW１、スイッチSW２、及び、スイッチSW３を有する。キャパシタ型デジタルアナログコンバータ２１０は、ノードN１とノードN２間に結合されて、３ビット信号がアナログ信号S₁に転換され、参考電圧 V_ref1は参考電圧V_ref2より大きく、アナログ信号S₁の電圧は、参考電圧V_ref1、及び、参考電圧V_ref2の間である。アナログバッファ２２０は、ノードN２とノードN３間に結合され、アナログ信号S₁、及び、バイアス信号V_biasに基づいて、アナログ信号S₂を生成する。アナログバッファ２２０は、トランジスタM１、及び、トランジスタM２を含む。トランジスタM１は、供給電圧VDDとノードN３間に結合され、トランジスタM１のゲートは、ノードN２に結合されて、アナログ信号S₁を受信する。トランジスタM２は、接地電圧VSSとノードN３間に結合され、トランジスタM２のゲートはバイアス信号V_biasに結合される。更に、スイッチSW１は供給電圧VDDとノードN２間に結合される。スイッチSW２はノードN１とノードN３間に結合され、スイッチSW３はノードN３とデジタルアナログ変換回路２００の出力端間に結合され、イネーブル（ENABLE）信号S_enableは、スイッチSW２とスイッチSW３の切り換えを制御し、スイッチSW２とスイッチSW３は同時に導通しない。注意すべきことは、スイッチSW１が導通する時、スイッチSW２が導通し、スイッチSW３は不通である。スイッチSW３が導通時、スイッチSW１とスイッチSW２は不通である。

キャパシタ型デジタルアナログコンバータ２１０は、三個の入力回路２１２、２１４、２１６、及び、模式スイッチ２４０とキャパシタC１を有し、入力回路２１２、２１４、２１６は、それぞれ、ビット信号D０、ビット信号D１とビット信号D２にそれぞれ対応し、各入力回路は、それぞれ、ビットスイッチ、模式スイッチ、及び、キャパシタを有する。例えば、入力回路２１６は、ビットスイッチ２６６、模式スイッチ２４６、及び、キャパシタC６を有し、入力回路２１２は、ビットスイッチ２６２、模式スイッチ２４２、及び、キャパシタC２を有する。この他、模式スイッチ２４０は、リセット（RESET）信号S_resetに基づいて、参考電圧V_ref1、及び、ノードN１の一者に選択的に結合される。リセット信号S_resetが高ロジックレベルである時、模式スイッチ２４０はノードN１に結合される。反対に、リセット信号S_resetが低ロジックレベルの時、模式スイッチ２４０は参考電圧V_ref1に結合される。キャパシタ型デジタルアナログコンバータ２１０は、更に、入力回路２１２と入力回路２１４間に結合されるキャパシタC３、及び、入力回路２１４と入力回路２１６間に結合されるキャパシタC５を含み、キャパシタC３とキャパシタC５のキャパシタ値は等しい。実施例中、入力回路２１２、２１４、２１６、及び、キャパシタC３、C５はキャパシタスイッチネットワークを形成する。この他、入力回路２１２、２１４、２１６内のキャパシタC２、C４、C６のキャパシタ値は等しい。キャパシタC２とキャパシタC１のキャパシタ値の比例は１：１で、キャパシタC３とキャパシタC１のキャパシタ値の比例は１：２である。よって、キャパシタ型デジタルアナログコンバータ２１０は、C−２Cデジタルアナログコンバータである。

入力回路中、入力回路２１６を例としていて、ビットスイッチ２６６は、ビット信号D２のビットデータに基づいて、参考電圧V_ref1、及び、参考電圧V_ref２の一者に選択的に結合する。ビット信号D２のビットデータが高ロジックレベルの時、ビットスイッチ２６６は参考電圧V_ref1に結合される。反対に、ビット信号D２のビットデータが低ロジックレベルの時、ビットスイッチ２６６は参考電圧V_ref2に結合される。模式スイッチ２４６は、リセット信号S_resetに基づいて、ビットスイッチ２６６とノードN１の一者に選択的に結合される。リセット信号S_resetが高ロジックレベルの時、模式スイッチ２４６はノードN１に結合される。反対に、リセット信号S_resetが低ロジックレベルの時、模式スイッチ２４６はビットスイッチ２６６に結合される。同じように、模式スイッチ２４４、及び、模式スイッチ２４２の切り換え動作は、前記模式スイッチ２４６の切り換え動作に相似する。

図３Aは、図２中の信号とスイッチの操作タイミング図である。図３Aで示されるように、デジタルアナログ変換回路２００のリセット期間T１において、リセット信号S_resetは高ロジックレベルで、イネーブル信号S_enableは低ロジックレベルである。よって、スイッチSW１とスイッチSW２はどちらも導通し、スイッチSW３は不通である。同時に、図２中の模式スイッチ２４２、２４４、２４６、及び、模式スイッチ２４０は皆、ノードN１に結合される。よって、キャパシタ型デジタルアナログコンバータ２１０内の全部のキャパシタC１〜C６の等価キャパシタの功能、或いは、作用は、図１中のストレージキャパシタ１２４と同じである。続いて、デジタルアナログコンバータ２００の動作期間T２において、リセット信号S_resetは低ロジックレベル、イネーブル信号S_enableは高ロジックレベルに変わる。よって、スイッチSW１とスイッチSW２はどちらも、不通で、スイッチSW３は導通する。同時に、スイッチSW１とスイッチSW２は皆、不通で、スイッチSW３は導通する。同時に、模式スイッチ２４２、２４４、２４６は、それぞれ、ビットスイッチ２６２、２６４、２６６に結合され、模式スイッチ２４０は参考電圧V_ref1に結合される。この時、デジタルアナログ変換回路２００は、入力されたビット信号D１、D２、D３のビットデータに基づいて、アナログ出力信号 S_outを生成する。図３Bは、図２中の信号とスイッチのもう一つの操作タイミング図である。図３Bから分かるように、リセット信号S_resetは、時間ｔ１で、高ロジックレベルから低ロジックレベルになり、イネーブル信号S_enableは、時間ｔ２で、低ロジックレベルから高ロジックレベルになる。よって、リセット信号S_resetとS_enableは同時に動作しなくてもよく、回路設計も更にフレキシブルになる。

図４は、図２中の３ビットデジタルアナログ変換回路の出力波形図である。図４で示されるように、参考電圧V_ref1が２．６Vで、参考電圧V_ref2が２．２Vの時、３ビット信号は、０００から１１１の８種の組み合わせで生成されるアナログ出力信号S_outは、それぞれ、2.256V、2.305V、2.354V、2.403V、2.452V、2.501V、2.55V、及び、2.599Vである。

図５は、本発明の実施例による８ビットデジタルアナログ変換回路と理想の８ビットデジタルアナログ変換回路の出力曲線図である。曲線S５２は、本発明の実施例による８ビットのデジタルアナログ変換回路の異なるグレイレベル下のシミュレーション出力電圧を示す。曲線S５４は、理想の８ビットデジタルアナログ変換回路の異なるグレイレベル下の出力電圧を示す。曲線S５６は、曲線S５２と曲線S５４の電圧差、即ち、曲線S５２の曲線S５４に対する誤差電圧値を示す。曲線S５６から分かるように、本発明が提供するデジタルアナログ変換回路は、極小の語差値を有する。

本発明は、どのビット数のデジタル信号にも適用できる。図６は、本発明のもう一つの実施例によるデジタルアナログ変換回路６００を示す図である。図６中、キャパシタ型デジタルアナログコンバータ６１０は、Nビットのバイナリー加重（binary-weighted）デジタルアナログコンバータで、ビット信号DNは、最上位ビットである。各入力回路内のキャパシタ値は最上位ビットから最下位ビットの順序によって、２の累乗で順に増加し、例えば、キャパシタC１：キャパシタC２：キャパシタC３＝1：2¹：2²である。よって、本技術を熟知するものなら分かるように、キャパシタC１と最下位ビットの入力回路内のキャパシタの比例は1：2^（N-1）で、キャパシタC１とキャパシタCCのキャパシタ値は1：2^（N-1）である。

図７は、本発明のもう一つの実施例による画像表示システムを示す図で、本発明の実施例中、画像表示システムは、ディスプレイパネル４００、或いは、電子装置７００を含み、図７で示されるディスプレイパネル４００は、本発明のデジタルアナログ変換回路３０を含む。ディスプレイパネル４００は、電子装置の一部分（電子装置７００）であり、一般の電子装置７００は、ディスプレイパネル４００と電源サプライ５００を有し、更に、電源サプライ５００はディスプレイパネル４００に結合されて、電気エネルギーをディスプレイパネル４００に提供する。電子装置は、携帯電話、テレビ、車用ディスプレイ、航空用ディスプレイ、GPS、デジタルフレーム、或いは、携帯式DVDプレーヤーである。

本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。

公知のアナログバッファを使用したキャパシタ型デジタルアナログ変換回路図である。本発明の実施例による３ビットデジタルアナログ変換回路図である。図２中の信号とスイッチの操作タイミング図である。本発明の実施例による３ビットデジタルアナログ変換回路の出力波形図である。本発明の実施例による８ビットのデジタルアナログ変換回路と理想の８ビットデジタルアナログ変換回路の出力曲線図である。本発明のもう一つの実施例によるデジタルアナログ変換回路図である。本発明の一実施例による画像表示システムを示す図である。

符号の説明

100、200、30〜デジタルアナログ変換回路
112〜等価キャパシタ
110、210、610〜キャパシタ型デジタルアナログコンバータ
120、220〜アナログバッファ
122〜アクティブロード
124〜ストレージキャパシタ
212、214、216〜入力回路
240、242、244、246〜模式スイッチ
262、264、266〜ビットスイッチ
400〜ディスプレイパネル
500〜電源サプライ
700〜電子装置
C1-C6、CC〜キャパシタ
D0、D1、D2〜ビット信号
M 1、M2〜トランジスタ
N1、N2、N3〜ノード
S₁、S₂〜アナログ信号
S52-S56〜曲線
S_enable〜イネーブル信号
S_out〜アナログ出力信号
S_reset〜リセット信号
SW1、SW2、SW3〜スイッチ
V_bias〜バイアス信号
VDD〜供給電圧
V_ref1、V_ref2〜参考電圧
VSS〜接地電圧

Claims

画像表示システムであって、
Nビットデータを有するデジタル信号をアナログ出力信号に転換するデジタルアナログ変換回路と、
第一ノードと第二ノード間に結合され、複数のキャパシタと複数のスイッチを有し、前記デジタル信号、第一参考電圧、及び、第二参考電圧に基づいて、第一アナログ信号を生成するキャパシタ型デジタルアナログコンバータと、
第二ノードと第三ノード間に結合され、前記第一アナログ信号、及び、バイアス信号に基づいて、第二アナログ信号を生成するアナログバッファと、
所定電圧と第三ノード間に接続され、前記第二ノードに接続される第一ゲートを有する第一トランジスタと、
接地端と前記第三ノード間に結合され、前記バイアス信号に結合される第二ゲートを有する第二トランジスタと、
前記所定電圧と前記第二ノード間に結合される第一スイッチと、
前記第一ノードと前記第三ノード間に結合される第二スイッチと、
前記第三ノードと前記アナログ出力信号間に結合され、導通時、前記第二アナログ信号を伝送して、前記アナログ出力信号とする第三スイッチと、
からなり、
前記第一スイッチが導通する時、前記第二スイッチが導通し、前記第三スイッチが不通になり、前記第三スイッチが導通する時、前記第一スイッチと前記第二スイッチが不通になることを特徴とする画像表示システム。
前記キャパシタ型デジタルアナログコンバータは、更に、
N個の入力回路を有し、それぞれ、前記デジタル信号の各ビットデータに対応するキャパシタスイッチネットワークからなり、前記入力回路は、それぞれ、
対応する前記ビットデータに基づいて、前記第一参考電圧、及び、前記第二参考電圧の一者に選択的に結合されるビットスイッチと、
リセット信号に基づいて、前記ビットスイッチ、及び、前記第一ノードの一者に選択的に結合される第一模式スイッチと、
前記第一模式スイッチと前記第二ノード間に結合される第一キャパシタと、
前記リセット信号に基づいて、前記第一参考電圧と前記第一ノードの一者に選択的に結合される第二模式スイッチと、
前記第二模式スイッチと前記第二ノード間に結合される第二キャパシタと、
からなることを特徴とする請求項１に記載の画像表示システム。
前記リセット信号が第一ロジックレベルの時、前記第一スイッチは不通で、前記第一模式スイッチは前記第一ノードに結合され、前記第二模式スイッチが前記第一ノードに結合されることを特徴とする請求項２に記載の画像表示システム。
前記リセット信号が第二ロジックレベルである時、前記第一スイッチは不通で、前記第一模式スイッチは前記ビットスイッチに結合され、前記第二模式は、前記第一参考電圧に結合されることを特徴とする請求項３に記載の画像表示システム。
前記ビットデータが高ロジックレベルの時、前記ビットスイッチは前記第一参考電圧に結合され、前記第二ビットデータが低ロジックレベルの時、前記ビットスイッチは前記第二参考電圧に結合され、前記第一参考電圧は前記第二参考電圧より大きいことを特徴とする請求項２に記載の画像表示システム。
前記キャパシタスイッチネットワークは、更に、N-１個の第三キャパシタを有し、それぞれ、相隣する二入力回路の間に結合されることを特徴とする請求項２に記載の画像表示システム。
前記第一キャパシタと前記第二キャパシタのキャパシタ値の比例は１：１で、前記第一キャパシタと前記第三キャパシタ値の比例は１：２であることを特徴とする請求項６に記載の画像表示システム。
前記第一キャパシタのキャパシタ値は、前記デジタル信号に対応する最上位ビットから最下位ビットの順序に従って、２の累乗で増加し、前記第一キャパシタと前記第二キャパシタのキャパシタ値の比例は１：２^（N-1）であることを特徴とする請求項１に記載の画像表示システム。
更に、ディスプレイパネルを有し、前記デジタルアナログ回路は前記ディスプレイパネルの一部分であることを特徴とする請求項１に記載の画像表示システム。
更に、電子装置を含み、前記電子装置は、
ディスプレイパネルと
前記ディスプレイパネルに結合されて、前記電気エネルギーをディスプレイパネルに提供する電源サプライと、
からなることを特徴とする請求項１に記載の画像表示システム。