JP2001189658A - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
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Abstract
(57)【要約】
【課題】ディジタル入力（分解能）８〜１６ビット程度
の容量形Ｄ／Ａ変換回路の全容量値を最小としてＤ／Ａ
変換回路を実現するＩＣチップ面積、従ってコストを大
幅に削減する。 【解決手段】アナログスイッチＳ〔Ｓ１（ＭＳＢ）〜Ｓ
１２（ＬＳＢ）〕はそれぞれ１２ビットディジタル入力
の各ビットに対応し、当該ビットが“１”か“０”かに
応じて、それぞれ基準電圧源Ｖｒｅｆかグランドに切替
えられる。Ｖｏｕｔはアナログ出力端子である。容量列
１は１1 〜１6 の６段、つまり（ディジタル入力ビット
数）／２の個数で、結合容量２は２1 〜２5 の５つで構
成される。そして各容量列１は容量値Ｃと２Ｃの２つの
容量で、結合容量２は容量値４Ｃ／３の容量で構成され
る。
の容量形Ｄ／Ａ変換回路の全容量値を最小としてＤ／Ａ
変換回路を実現するＩＣチップ面積、従ってコストを大
幅に削減する。 【解決手段】アナログスイッチＳ〔Ｓ１（ＭＳＢ）〜Ｓ
１２（ＬＳＢ）〕はそれぞれ１２ビットディジタル入力
の各ビットに対応し、当該ビットが“１”か“０”かに
応じて、それぞれ基準電圧源Ｖｒｅｆかグランドに切替
えられる。Ｖｏｕｔはアナログ出力端子である。容量列
１は１1 〜１6 の６段、つまり（ディジタル入力ビット
数）／２の個数で、結合容量２は２1 〜２5 の５つで構
成される。そして各容量列１は容量値Ｃと２Ｃの２つの
容量で、結合容量２は容量値４Ｃ／３の容量で構成され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路上
に容量素子をアレイ状に配列して構成した、いわゆる容
量アレイ型（容量形ともいう）のＤ／Ａ変換回路であっ
て、特に全容量値を大きく低減できるように構成したＤ
／Ａ変換回路に関する。なお以下各図において同一の符
号は同一もしくは相当部分を示す。
に容量素子をアレイ状に配列して構成した、いわゆる容
量アレイ型（容量形ともいう）のＤ／Ａ変換回路であっ
て、特に全容量値を大きく低減できるように構成したＤ
／Ａ変換回路に関する。なお以下各図において同一の符
号は同一もしくは相当部分を示す。
【０００２】
【従来の技術】８〜１６ビット程度の分解能を持ったＤ
／Ａ変換回路として、２つの容量列を結合容量によって
結合した、２段容量形（ダブルステージ形ともいう）の
Ｄ／Ａ変換回路が特開昭５７−１２４９３３号公報、特
開平５−２０６８５６号公報に開示されている。
／Ａ変換回路として、２つの容量列を結合容量によって
結合した、２段容量形（ダブルステージ形ともいう）の
Ｄ／Ａ変換回路が特開昭５７−１２４９３３号公報、特
開平５−２０６８５６号公報に開示されている。
【０００３】この２段容量形Ｄ／Ａ変換回路は、１つの
容量列のみによって構成されるＤ／Ａ変換回路に比べ、
ＬＳｌ化する場合、小さいチップ占有面積で高分解能が
得られるという利点を持っている。図５は従来の１２ビ
ットの２段容量形Ｄ／Ａ変換回路の構成例を示す。な
お、図６（ａ）〜（ｃ）は図５の動作の説明図である。
容量列のみによって構成されるＤ／Ａ変換回路に比べ、
ＬＳｌ化する場合、小さいチップ占有面積で高分解能が
得られるという利点を持っている。図５は従来の１２ビ
ットの２段容量形Ｄ／Ａ変換回路の構成例を示す。な
お、図６（ａ）〜（ｃ）は図５の動作の説明図である。
【０００４】図５において、Ｓ（Ｓｌ〜Ｓ１２）はそれ
ぞれ変換対象のディジタル入力の第１ビット（最上位ビ
ットＭＳＢ）〜第１２ビット（最下位ビットＬＳＢ）に
対応したアナログスイッチであり、それぞれのビットに
おいて、ディジタル入力が“１”の場合、基準電圧源Ｖ
ｒｅｆに接続され、“０”の場合、グランドに接続され
る。
ぞれ変換対象のディジタル入力の第１ビット（最上位ビ
ットＭＳＢ）〜第１２ビット（最下位ビットＬＳＢ）に
対応したアナログスイッチであり、それぞれのビットに
おいて、ディジタル入力が“１”の場合、基準電圧源Ｖ
ｒｅｆに接続され、“０”の場合、グランドに接続され
る。
【０００５】Ｖｏｕｔは変換出力としてのアナログ出力
である。１（１1 ，１2 ）の２つの容量列は、それぞれ
バイナリーに重み付けされたＣ，２Ｃ，４Ｃ，８Ｃ，１
６Ｃ，３２Ｃの各容量値を持つ６つの容量からなる。ま
た、３は終端容量で最小の容量値Ｃを持ち、容量列１2
と結合容量２との接続点とグランドとの間に、アナログ
スイッチＳと無関係に固定接続されている。
である。１（１1 ，１2 ）の２つの容量列は、それぞれ
バイナリーに重み付けされたＣ，２Ｃ，４Ｃ，８Ｃ，１
６Ｃ，３２Ｃの各容量値を持つ６つの容量からなる。ま
た、３は終端容量で最小の容量値Ｃを持ち、容量列１2
と結合容量２との接続点とグランドとの間に、アナログ
スイッチＳと無関係に固定接続されている。
【０００６】結合容量２は、容量アレイ中の最小容量値
Ｃの（６４／６３）倍の容量値を持つ。この結合容量３
の容量値（６４Ｃ／６３）は、図５中のａ点より左側
を、アナログスイッチＳ７〜Ｓ１２が全てグランドに接
続された状態で見たときの合成容量値が、最小容量値Ｃ
に等しくなるように決められている。以下、図６を参照
しつつ、図５の動作を説明する。最上位ビットＭＳＢで
あるスイッチＳｌのビットが“１”であり、その他のビ
ットが“０”である場合、アナログ出力値Ｖｏｕｔが、
（１／２）∨ｒｅｆとなれば良い。この場合の等価回路
を図６（ａ）に示す。同図より明らかなように、Ｖｏｕ
ｔ＝（１／２）∨ｒｅｆであり、正しい値となってい
る。
Ｃの（６４／６３）倍の容量値を持つ。この結合容量３
の容量値（６４Ｃ／６３）は、図５中のａ点より左側
を、アナログスイッチＳ７〜Ｓ１２が全てグランドに接
続された状態で見たときの合成容量値が、最小容量値Ｃ
に等しくなるように決められている。以下、図６を参照
しつつ、図５の動作を説明する。最上位ビットＭＳＢで
あるスイッチＳｌのビットが“１”であり、その他のビ
ットが“０”である場合、アナログ出力値Ｖｏｕｔが、
（１／２）∨ｒｅｆとなれば良い。この場合の等価回路
を図６（ａ）に示す。同図より明らかなように、Ｖｏｕ
ｔ＝（１／２）∨ｒｅｆであり、正しい値となってい
る。
【０００７】次に例えば、スイッチＳｌのビットとスイ
ッチＳ２のビットが“１”であり、その他のビットが
“０”である場合、アナログ出力値Ｖｏｕｔが、（３／
４）∨ｒｅｆ〔但し、（３／４）＝（１／２）＋（１／
２2 ）〕となれば良い。この場合の等価回路を図６
（ｂ）に示す。同図より明らかなように、Ｖｏｕｔ＝
（３／４）∨ｒｅｆであり、正しい値となっている。
ッチＳ２のビットが“１”であり、その他のビットが
“０”である場合、アナログ出力値Ｖｏｕｔが、（３／
４）∨ｒｅｆ〔但し、（３／４）＝（１／２）＋（１／
２2 ）〕となれば良い。この場合の等価回路を図６
（ｂ）に示す。同図より明らかなように、Ｖｏｕｔ＝
（３／４）∨ｒｅｆであり、正しい値となっている。
【０００８】次に例えば、スイッチＳ７のビットが
“１”であり、その他のビットが“０”である場合、ア
ナログ出力値Ｖｏｕｔが、（１／１２８）Ｖｒｅｆ〔但
し、（１／１２８）＝（１／２7 ）〕となれば良い。こ
の場合の等価回路を図６（ｃ）に示す。ここで同図に示
すようにＬＳＢ側の電位をＶｌ、電荷をＱｌ、出力側の
電荷をＱ２とする。電荷ＱｌとＱ２は、回路が開放であ
るので、０である。ゆえに、最下位ビットＬＳＢ側で
は、電荷Ｑｌについて次式（１）が成立し、また出力側
では電荷Ｑ２について次式（２）が成立する。
“１”であり、その他のビットが“０”である場合、ア
ナログ出力値Ｖｏｕｔが、（１／１２８）Ｖｒｅｆ〔但
し、（１／１２８）＝（１／２7 ）〕となれば良い。こ
の場合の等価回路を図６（ｃ）に示す。ここで同図に示
すようにＬＳＢ側の電位をＶｌ、電荷をＱｌ、出力側の
電荷をＱ２とする。電荷ＱｌとＱ２は、回路が開放であ
るので、０である。ゆえに、最下位ビットＬＳＢ側で
は、電荷Ｑｌについて次式（１）が成立し、また出力側
では電荷Ｑ２について次式（２）が成立する。
【０００９】
【数１】 ３２Ｃ・Ｖｌ＋３２Ｃ・（Ｖｌ−Ｖｒｅｆ） ＋（６４Ｃ／６３）・（Ｖｌ−Ｖｏｕｔ）＝Ｑｌ＝０ ・・・（１） （６４Ｃ／６３）・（Ｖｏｕｔ−Ｖｌ）＋６３Ｃ・Ｖｏｕｔ ＝Ｑ２＝０ ・・・（２） 式（１）と（２）より、Ｖｌを消去して整理すると、Ｖ
ｏｕｔ＝（１／１２８）∨ｒｅｆとなって、正しくＤ／
Ａ変換動作がなされることが分かる。
ｏｕｔ＝（１／１２８）∨ｒｅｆとなって、正しくＤ／
Ａ変換動作がなされることが分かる。
【００１０】
【発明が解決しようとする課題】上述した２段容量形Ｄ
／Ａ変換回路は、１つの容量列のみによって構成される
Ｄ／Ａ変換回路に比べて、容量列を構成する容量の最大
容量値が小さくなるので容量値の合計が小さくなる。Ｄ
／Ａ変換回路をＬＳＩ化する際、容量値とチップ面積は
比例するので、２段容量形Ｄ／Ａ変換回路はチップ面積
を小さくでき、コストを下げられる。
／Ａ変換回路は、１つの容量列のみによって構成される
Ｄ／Ａ変換回路に比べて、容量列を構成する容量の最大
容量値が小さくなるので容量値の合計が小さくなる。Ｄ
／Ａ変換回路をＬＳＩ化する際、容量値とチップ面積は
比例するので、２段容量形Ｄ／Ａ変換回路はチップ面積
を小さくでき、コストを下げられる。
【００１１】しかしながら、より高性能化の要求のた
め、必要とされる分解能が８ビットから１６ビットまで
増えるにつれ、従来の２段容量形Ｄ／Ａ変換回路では、
やはり容量列を構成する容量の最大容量値が大きくな
り、容量値の合計が大となり、回路をＬＳＩ化する際、
チップ面積やコストが増大するという問題点があった。
例えば、８ビットの２段容量形Ｄ／Ａ変換回路では、容
量列中の最小容量値をＣとすると、容量列中の最大容量
値は８Ｃ、全容量値は（３１＋１６／１５）Ｃである
が、１６ビットの２段容量形Ｄ／Ａ変換回路では、容量
列中の最大容量値は１２８Ｃ、全容量値は（５１１＋２
５６／２５５）Ｃであり、全容量値は８ビットに比べて
約１６倍に増える。
め、必要とされる分解能が８ビットから１６ビットまで
増えるにつれ、従来の２段容量形Ｄ／Ａ変換回路では、
やはり容量列を構成する容量の最大容量値が大きくな
り、容量値の合計が大となり、回路をＬＳＩ化する際、
チップ面積やコストが増大するという問題点があった。
例えば、８ビットの２段容量形Ｄ／Ａ変換回路では、容
量列中の最小容量値をＣとすると、容量列中の最大容量
値は８Ｃ、全容量値は（３１＋１６／１５）Ｃである
が、１６ビットの２段容量形Ｄ／Ａ変換回路では、容量
列中の最大容量値は１２８Ｃ、全容量値は（５１１＋２
５６／２５５）Ｃであり、全容量値は８ビットに比べて
約１６倍に増える。
【００１２】一般的に容量型Ｄ／Ａ変換回路をチップ上
に実現する場合、チップ全体の面積に占める容量の面積
の割合は大きく、容量値が約１６倍に増えると、チップ
面積も約１６倍近く増大することを意味する。本発明の
目的は、この問題を解消し、例えば分解能が８ビットか
ら１６ビットへ増加しても全容量値を最小にしてチップ
面積の増加を最も抑制することができる容量型のＤ／Ａ
変換回路を提供すること、さらには全容量値が最小では
ないものの、従来よりは充分に小さく且つ各容量素子の
精度を高めることができる容量型のＤ／Ａ変換回路を提
供することにある。
に実現する場合、チップ全体の面積に占める容量の面積
の割合は大きく、容量値が約１６倍に増えると、チップ
面積も約１６倍近く増大することを意味する。本発明の
目的は、この問題を解消し、例えば分解能が８ビットか
ら１６ビットへ増加しても全容量値を最小にしてチップ
面積の増加を最も抑制することができる容量型のＤ／Ａ
変換回路を提供すること、さらには全容量値が最小では
ないものの、従来よりは充分に小さく且つ各容量素子の
精度を高めることができる容量型のＤ／Ａ変換回路を提
供することにある。
【００１３】
【課題を解決するための手段】前記の課題を解決するた
めに請求項１のＤ／Ａ変換回路は、複数桁（例えば１２
桁）のディジタル入力の、桁順に並ぶ２桁のビットごと
に設けられ、該２桁の各ビットに１対１に対応する容量
を持ち、該容量のうち上位桁側の容量の値が下位桁側の
容量の値（Ｃ、以下基準容量値という）の２倍であるよ
うな容量列を（１1 〜１6 などとして）３段以上備える
と共に、該容量列の全段の各容量の一端を、当該の容量
に対応するディジタル入力が“１”であるか“０”であ
るかに応じて、それぞれ基準電圧源（Ｖｒｅｆ）か接地
点に接続するアナログスイッチ群（Ｓ１〜Ｓ１２など）
と、前記容量列１段ごとの各容量の他端を一括してなる
接続点を、桁順で隣接する容量列の段間ごとに結合す
る、基準容量値の（４／３）倍の容量値を持つ結合容量
（２1 〜２5 など）と、前記容量列のうち、ディジタル
入力の最下位ビットに対応する容量を持つ容量列（１6
など）の各容量の前記他端を一括してなる接続点と接地
点間に設けられ、基準容量値と等しい容量値を持つ終端
容量（３）とを備え、前記容量列のうち、ディジタル入
力の最上位ビットに対応する容量を持つ容量列（１1 ）
の各容量の前記他端を一括してなる接続点をアナログ出
力端子（Ｖｏｕｔ）とするようにする。
めに請求項１のＤ／Ａ変換回路は、複数桁（例えば１２
桁）のディジタル入力の、桁順に並ぶ２桁のビットごと
に設けられ、該２桁の各ビットに１対１に対応する容量
を持ち、該容量のうち上位桁側の容量の値が下位桁側の
容量の値（Ｃ、以下基準容量値という）の２倍であるよ
うな容量列を（１1 〜１6 などとして）３段以上備える
と共に、該容量列の全段の各容量の一端を、当該の容量
に対応するディジタル入力が“１”であるか“０”であ
るかに応じて、それぞれ基準電圧源（Ｖｒｅｆ）か接地
点に接続するアナログスイッチ群（Ｓ１〜Ｓ１２など）
と、前記容量列１段ごとの各容量の他端を一括してなる
接続点を、桁順で隣接する容量列の段間ごとに結合す
る、基準容量値の（４／３）倍の容量値を持つ結合容量
（２1 〜２5 など）と、前記容量列のうち、ディジタル
入力の最下位ビットに対応する容量を持つ容量列（１6
など）の各容量の前記他端を一括してなる接続点と接地
点間に設けられ、基準容量値と等しい容量値を持つ終端
容量（３）とを備え、前記容量列のうち、ディジタル入
力の最上位ビットに対応する容量を持つ容量列（１1 ）
の各容量の前記他端を一括してなる接続点をアナログ出
力端子（Ｖｏｕｔ）とするようにする。
【００１４】また請求項２のＤ／Ａ変換回路では、請求
項１に記載の（例えば１２ビット）Ｄ／Ａ変換回路にお
いて、前記容量列をディジタル入力の１桁に対応する基
準容量値の容量のみで構成して、この新たな容量列を
（１1 〜１12のように）ディジタル入力の桁数分設け、
（２1 〜２11で示される）前記結合容量の容量値を基準
容量値の２倍とする。
項１に記載の（例えば１２ビット）Ｄ／Ａ変換回路にお
いて、前記容量列をディジタル入力の１桁に対応する基
準容量値の容量のみで構成して、この新たな容量列を
（１1 〜１12のように）ディジタル入力の桁数分設け、
（２1 〜２11で示される）前記結合容量の容量値を基準
容量値の２倍とする。
【００１５】また請求項３のＤ／Ａ変換回路は、請求項
１または２に記載のＤ／Ａ変換回路において、半導体集
積回路からなるようにする。本発明の作用は以下の如く
である。即ち本発明では基本的に容量列を３段以上、従
って結合容量を２個以上設ける構成とする。
１または２に記載のＤ／Ａ変換回路において、半導体集
積回路からなるようにする。本発明の作用は以下の如く
である。即ち本発明では基本的に容量列を３段以上、従
って結合容量を２個以上設ける構成とする。
【００１６】そして請求項１に関わる発明（第１発明と
いう）では、容量列の段数をディジタル入力の全ビット
数（分解能）の１／２とし、Ｄ／Ａ変換回路を構成する
全容量値を最も小さくする。また請求項２に関わる発明
（第２発明という）では、容量列の段数をディジタル入
力の全ビット数に等しくし、Ｄ／Ａ変換回路を構成する
全容量値を充分小さくすると共に各容量素子の精度を高
める。
いう）では、容量列の段数をディジタル入力の全ビット
数（分解能）の１／２とし、Ｄ／Ａ変換回路を構成する
全容量値を最も小さくする。また請求項２に関わる発明
（第２発明という）では、容量列の段数をディジタル入
力の全ビット数に等しくし、Ｄ／Ａ変換回路を構成する
全容量値を充分小さくすると共に各容量素子の精度を高
める。
【００１７】
【発明の実施の形態】図３は本発明を説明するための多
段（本例では３段）の１２ビット容量型Ｄ／Ａ変換回路
の構成例を示す。このＤ／Ａ変換回路においては容量列
１の段数（Ｘとする）が３段、従って結合容量２が２1
と２2 の２つであり、かつ各容量列１ 1 ，１2 ，１3 ご
との桁数（入力ビット数）が等しく４である。なお、図
４（ａ）〜（ｄ）は図３の動作説明図である。
段（本例では３段）の１２ビット容量型Ｄ／Ａ変換回路
の構成例を示す。このＤ／Ａ変換回路においては容量列
１の段数（Ｘとする）が３段、従って結合容量２が２1
と２2 の２つであり、かつ各容量列１ 1 ，１2 ，１3 ご
との桁数（入力ビット数）が等しく４である。なお、図
４（ａ）〜（ｄ）は図３の動作説明図である。
【００１８】図３においても、Ｓ（Ｓｌ〜Ｓ１２）はデ
ィジタル入力に対応したアナログスイッチであり、それ
ぞれのビットにおいて、ディジタル入力が“１”の場
合、基準電圧源Ｖｒｅｆに接続され、“０”の場合、グ
ランドに接続される。また、Ｖｏｕｔはアナログ出力で
ある。３段（つまり３つ）の容量列１1 ，１2 ，１3 は
何れもバイナリーに重み付けされた容量値Ｃ，２Ｃ，４
Ｃ，８Ｃの４つの容量からなる。結合容量２1 ，２2は
何れも、容量アレイ中の最小容量値Ｃの（１６／１５）
倍の容量値（１６Ｃ／１５）を持つ。
ィジタル入力に対応したアナログスイッチであり、それ
ぞれのビットにおいて、ディジタル入力が“１”の場
合、基準電圧源Ｖｒｅｆに接続され、“０”の場合、グ
ランドに接続される。また、Ｖｏｕｔはアナログ出力で
ある。３段（つまり３つ）の容量列１1 ，１2 ，１3 は
何れもバイナリーに重み付けされた容量値Ｃ，２Ｃ，４
Ｃ，８Ｃの４つの容量からなる。結合容量２1 ，２2は
何れも、容量アレイ中の最小容量値Ｃの（１６／１５）
倍の容量値（１６Ｃ／１５）を持つ。
【００１９】この結合容量２の容量値（１６Ｃ／１５）
は、図３中のａ点あるいはｂ点より左側を、アナログス
イッチＳ５〜Ｓ１２が全てグランドに接続された状態で
見たときの合成容量値が、最小容量値Ｃに等しくなるよ
うに決められている。次に図４を参照しつつ、図３の動
作を説明する。最上位ビットＭＳＢであるスイッチＳｌ
のビットが“１”であり、その他のビットが“０”であ
る場合、アナログ出力値Ｖｏｕｔが、（１／２）Ｖｒｅ
ｆとなれば良い。この場合の等価回路を図４（ａ）に示
す。同図より明らかなように、Ｖｏｕｔ＝（１／２）Ｖ
ｒｅｆであり、正しい値となっている。
は、図３中のａ点あるいはｂ点より左側を、アナログス
イッチＳ５〜Ｓ１２が全てグランドに接続された状態で
見たときの合成容量値が、最小容量値Ｃに等しくなるよ
うに決められている。次に図４を参照しつつ、図３の動
作を説明する。最上位ビットＭＳＢであるスイッチＳｌ
のビットが“１”であり、その他のビットが“０”であ
る場合、アナログ出力値Ｖｏｕｔが、（１／２）Ｖｒｅ
ｆとなれば良い。この場合の等価回路を図４（ａ）に示
す。同図より明らかなように、Ｖｏｕｔ＝（１／２）Ｖ
ｒｅｆであり、正しい値となっている。
【００２０】次に例えば、スイッチＳ２のビットが
“１”であり、その他のビットが“０”である場合、ア
ナログ出力値Ｖｏｕｔが、（１／４）Ｖｒｅｆ〔但し、
（１／４）＝（１／２2 ）〕となれば良い。この場合の
等価回路を図４（ｂ）に示す。同図より明らかなよう
に、Ｖｏｕｔ＝（１／４）∨ｒｅｆである。次に例え
ば、スイッチＳ５のビットが“１”であり、その他のビ
ットが“０”である場合、アナログ出力値Ｖｏｕｔが、
（１／３２）∨ｒｅｆ〔但し、（１／３２）＝（１／２
5 ）〕となれば良い。
“１”であり、その他のビットが“０”である場合、ア
ナログ出力値Ｖｏｕｔが、（１／４）Ｖｒｅｆ〔但し、
（１／４）＝（１／２2 ）〕となれば良い。この場合の
等価回路を図４（ｂ）に示す。同図より明らかなよう
に、Ｖｏｕｔ＝（１／４）∨ｒｅｆである。次に例え
ば、スイッチＳ５のビットが“１”であり、その他のビ
ットが“０”である場合、アナログ出力値Ｖｏｕｔが、
（１／３２）∨ｒｅｆ〔但し、（１／３２）＝（１／２
5 ）〕となれば良い。
【００２１】この場合の等価回路を図４（ｃ）に示す。
ここで同図に示すように、最下位ビットＬＳＢ側の電位
をＶｌ、電荷をＱｌ、出力側の電荷をＱ２とする。電荷
ＱｌとＱ２は、回路が開放であるので０である。ゆえ
に、ＬＳＢ側では電荷Ｑｌについて次式（３）が成立
し、また出力側では電荷Ｑ２について、次式（４）が成
立する。
ここで同図に示すように、最下位ビットＬＳＢ側の電位
をＶｌ、電荷をＱｌ、出力側の電荷をＱ２とする。電荷
ＱｌとＱ２は、回路が開放であるので０である。ゆえ
に、ＬＳＢ側では電荷Ｑｌについて次式（３）が成立
し、また出力側では電荷Ｑ２について、次式（４）が成
立する。
【００２２】
【数２】 ８Ｃ・Ｖｌ＋８Ｃ・（Ｖｌ−Ｖｒｅｆ） ＋（１６Ｃ／１５）・（Ｖｌ−Ｖｏｕｔ）＝Ｑｌ＝０ ・・・（３） （１６Ｃ／１５）・（Ｖｏｕｔ−Ｖｌ）＋１５Ｃ・Ｖｏｕｔ ＝Ｑ２＝０ ・・・（４） 式（３）と（４）より、Ｖ１を消去して、整理すると、
Ｖｏｕｔ＝（１／３２）Ｖｒｅｆとなって正しくＤ／Ａ
変換動作がなされることが分かる。
Ｖｏｕｔ＝（１／３２）Ｖｒｅｆとなって正しくＤ／Ａ
変換動作がなされることが分かる。
【００２３】次に例えば、スイッチＳ９のビットが
“１”であり、その他のビットが“０”である場合、ア
ナログ出力値Ｖｏｕｔが、（１／５１２）Ｖｒｅｆ〔但
し、（１／５１２）＝（１／２9 ）〕となれば良い。こ
の場合の等価回路を図４（ｄ）に示す。ここで同図に示
すように最下位ビットＬＳＢ側の電位をＶ１、電荷をＱ
ｌ、中央の容量アレイ部の電位をＶ２、電荷をＱ２、出
力部の電荷をＱ３とする。電荷Ｑｌ，Ｑ２，Ｑ３は、そ
れぞれの回路が開放であるので０である。ゆえに、ＬＳ
Ｂ側では電荷Ｑｌについて次式（５）が成立し、中央の
容量アレイ部では電荷Ｑ２について次式（６）が成立
し、また出力側では電荷Ｑ３について次式（７）が成立
する。
“１”であり、その他のビットが“０”である場合、ア
ナログ出力値Ｖｏｕｔが、（１／５１２）Ｖｒｅｆ〔但
し、（１／５１２）＝（１／２9 ）〕となれば良い。こ
の場合の等価回路を図４（ｄ）に示す。ここで同図に示
すように最下位ビットＬＳＢ側の電位をＶ１、電荷をＱ
ｌ、中央の容量アレイ部の電位をＶ２、電荷をＱ２、出
力部の電荷をＱ３とする。電荷Ｑｌ，Ｑ２，Ｑ３は、そ
れぞれの回路が開放であるので０である。ゆえに、ＬＳ
Ｂ側では電荷Ｑｌについて次式（５）が成立し、中央の
容量アレイ部では電荷Ｑ２について次式（６）が成立
し、また出力側では電荷Ｑ３について次式（７）が成立
する。
【００２４】
【数３】 ８Ｃ・Ｖｌ＋８Ｃ・（Ｖｌ−∨ｒｅｆ） ＋（１６Ｃ／１５）・（Ｖｌ−Ｖ２）＝Ｑｌ＝０ ・・・（５） （１６Ｃ／１５）・（Ｖ２−Ｖｌ）＋１５Ｃ・Ｖ２ ＋（１６Ｃ／１５）・（Ｖ２−Ｖｏｕｔ）＝Ｑ２＝０ ・・・（６） （１６Ｃ／１５）・（∨ｏｕｔ−Ｖ２）＋１５Ｃ・Ｖｏｕｔ ＝Ｑ３＝０ ・・・（７） 式（５），（６），（７）よりＶｌとＶ２を消去して整
理すると、Ｖｏｕｔ＝（１／５１２）∨ｒｅｆとなって
正しくＤ／Ａ変換動作がなされることが分かる。
理すると、Ｖｏｕｔ＝（１／５１２）∨ｒｅｆとなって
正しくＤ／Ａ変換動作がなされることが分かる。
【００２５】図３に示す３段容量型Ｄ／Ａ変換回路の全
容量値は後述する表１に示すとおり、４８．１Ｃであ
る。図５に示した２段容量型Ｄ／Ａ変換回路の全容量値
は同じく表１に示すとおり、１２８．０Ｃであり、３段
容量型では２段容量型に比べて全容量値が小さくなって
いることが分かる。 （実施の形態１）図１は第１発明の一実施例としての多
段（本例では１２ビット６段）容量形Ｄ／Ａ変換回路の
構成を示す。このＤ／Ａ変換回路においては容量列１の
段数Ｘ＝６、つまりディジタル入力全ビット数１２の１
／２であり、従って結合容量２が２1 ，２2 ，〜２5 の
５つ、かつ各容量列１1 ，１2 ，〜１6 それぞれの桁数
（入力ビット数）が等しく２つとなっている。
容量値は後述する表１に示すとおり、４８．１Ｃであ
る。図５に示した２段容量型Ｄ／Ａ変換回路の全容量値
は同じく表１に示すとおり、１２８．０Ｃであり、３段
容量型では２段容量型に比べて全容量値が小さくなって
いることが分かる。 （実施の形態１）図１は第１発明の一実施例としての多
段（本例では１２ビット６段）容量形Ｄ／Ａ変換回路の
構成を示す。このＤ／Ａ変換回路においては容量列１の
段数Ｘ＝６、つまりディジタル入力全ビット数１２の１
／２であり、従って結合容量２が２1 ，２2 ，〜２5 の
５つ、かつ各容量列１1 ，１2 ，〜１6 それぞれの桁数
（入力ビット数）が等しく２つとなっている。
【００２６】６つの容量列１1 ，１2 ，〜１6 は、全て
バイナリーに重み付けされている容量値Ｃと２Ｃの２つ
の容量からなる。５つの結合容量２1 ，２2 ，〜２
5 は、いずれも容量アレイの最小容量値Ｃの（４／３）
倍の容量値（４Ｃ／３）を持つている。この結合容量２
の容量値（４Ｃ／３）は、図１中のａ点，ｂ点，ｃ点，
ｄ点またはｅ点の各点より左側を、アナログスイッチＳ
５〜Ｓ１２が全てグランドに接続された状態で見たとき
の合成容量値が、最小容量値Ｃに等しくなるように決め
られている。
バイナリーに重み付けされている容量値Ｃと２Ｃの２つ
の容量からなる。５つの結合容量２1 ，２2 ，〜２
5 は、いずれも容量アレイの最小容量値Ｃの（４／３）
倍の容量値（４Ｃ／３）を持つている。この結合容量２
の容量値（４Ｃ／３）は、図１中のａ点，ｂ点，ｃ点，
ｄ点またはｅ点の各点より左側を、アナログスイッチＳ
５〜Ｓ１２が全てグランドに接続された状態で見たとき
の合成容量値が、最小容量値Ｃに等しくなるように決め
られている。
【００２７】次に示す表１は、８ビット〜１６ビットＤ
／Ａ変換回路における、結合容量で結合される容量列１
の段数Ｘの値、又は結合容量２の個数と全容量値との関
係を示す。
／Ａ変換回路における、結合容量で結合される容量列１
の段数Ｘの値、又は結合容量２の個数と全容量値との関
係を示す。
【００２８】
【表１】 この表１中、容量列の段数Ｘ＝２（結合容量数＝１）の
場合は、従来技術である２段容量形に相当する。表１よ
り明らかなように、特に第１発明である段数Ｘの値がデ
ィジタル入力の全ビット数（分解能）の１／２の時、全
容量値は最小となる（表１中の四角枠で囲んだ値）。こ
れは、各容量列ごとの桁数（従ってアナログスイッチＳ
で切替わる容量の個数）が２つの場合に相当する。
場合は、従来技術である２段容量形に相当する。表１よ
り明らかなように、特に第１発明である段数Ｘの値がデ
ィジタル入力の全ビット数（分解能）の１／２の時、全
容量値は最小となる（表１中の四角枠で囲んだ値）。こ
れは、各容量列ごとの桁数（従ってアナログスイッチＳ
で切替わる容量の個数）が２つの場合に相当する。
【００２９】表１に示すとおり、図１に示すＤ／Ａ変換
回路の全容量値は、２５．７Ｃであり、他方、図５に示
した従来例の全容量値は、１２８．０Ｃである。このよ
うに本第１発明によって、従来例に比べ全容量値を著し
く小さくできることが分かる。図１の動作は、図３の場
合と同じ考え方で説明される。
回路の全容量値は、２５．７Ｃであり、他方、図５に示
した従来例の全容量値は、１２８．０Ｃである。このよ
うに本第１発明によって、従来例に比べ全容量値を著し
く小さくできることが分かる。図１の動作は、図３の場
合と同じ考え方で説明される。
【００３０】（実施の形態２）図２は第２発明の一実施
例としての多段（本例では１２ビット１２段）容量形Ｄ
／Ａ変換回路の構成を示す。このＤ／Ａ変換回路におい
ては容量列１の段数Ｘ＝１２、つまりディジタル入力全
ビット数１２に等しく、従って結合容量２が２ 1 ，
２2 ，〜２11の１１個、かつ各容量列１1 ，１2 ，〜１
12ごとの桁数が等しく１となっている。
例としての多段（本例では１２ビット１２段）容量形Ｄ
／Ａ変換回路の構成を示す。このＤ／Ａ変換回路におい
ては容量列１の段数Ｘ＝１２、つまりディジタル入力全
ビット数１２に等しく、従って結合容量２が２ 1 ，
２2 ，〜２11の１１個、かつ各容量列１1 ，１2 ，〜１
12ごとの桁数が等しく１となっている。
【００３１】１２個の容量列１1 ，１2 ，〜１12は、全
て最小容量値Ｃを持つ１つの容量からなる。１１個の結
合容量２1 ，２2 ，〜２11は、いずれも容量アレイの最
小容量値Ｃの２倍の容量値２Ｃを持つ。この結合容量２
の容量値２Ｃは、図２中の結合容量２1 〜２11のそれぞ
れの右側の端子から左側を、アナログスイッチＳ５〜Ｓ
１２が全てグランドに接続された状態で見たときの合成
容量値が、最小容量値Ｃに等しくなるように決められて
いる。
て最小容量値Ｃを持つ１つの容量からなる。１１個の結
合容量２1 ，２2 ，〜２11は、いずれも容量アレイの最
小容量値Ｃの２倍の容量値２Ｃを持つ。この結合容量２
の容量値２Ｃは、図２中の結合容量２1 〜２11のそれぞ
れの右側の端子から左側を、アナログスイッチＳ５〜Ｓ
１２が全てグランドに接続された状態で見たときの合成
容量値が、最小容量値Ｃに等しくなるように決められて
いる。
【００３２】図２のＤ／Ａ変換回路の全容量値は表１に
示すように３５Ｃで、図１の回路の全容量値２５．７Ｃ
には及ばないが、図５の従来回路の全容量値１２８．０
に比べれば充分小さい。しかも図２のＤ／Ａ変換回路で
は容量値Ｃずつと２Ｃずつの容量素子がそれぞれ並んだ
構成であり、ＩＣ上に容量素子を実現する際に容量値の
精度を高めることが容易になる。
示すように３５Ｃで、図１の回路の全容量値２５．７Ｃ
には及ばないが、図５の従来回路の全容量値１２８．０
に比べれば充分小さい。しかも図２のＤ／Ａ変換回路で
は容量値Ｃずつと２Ｃずつの容量素子がそれぞれ並んだ
構成であり、ＩＣ上に容量素子を実現する際に容量値の
精度を高めることが容易になる。
【００３３】図２の動作も、図３の場合と同じ考え方で
説明される。
説明される。
【００３４】
【発明の効果】本発明では容量型のＤ／Ａ変換器におい
て、基本的に、容量列を３段以上（容量列段数Ｘ≧３、
結合容量を２つ以上）設ける構成とし、第１発明では容
量列の段数をディジタル入力の全ビット数（分解能）の
１／２として、容量列１段ごとをＣ（最小容量値）と２
Ｃの各容量値を持つ２つの容量で、また結合容量を容量
値４Ｃ／３の容量で構成するようにしたので、従来の技
術である、結合容量が１つの場合に比べて、各容量列中
のバイナリーに重み付けされた最大容量値が著しく抑え
られ、Ｄ／Ａ変換回路の全容量値を最小にすることがで
きる。
て、基本的に、容量列を３段以上（容量列段数Ｘ≧３、
結合容量を２つ以上）設ける構成とし、第１発明では容
量列の段数をディジタル入力の全ビット数（分解能）の
１／２として、容量列１段ごとをＣ（最小容量値）と２
Ｃの各容量値を持つ２つの容量で、また結合容量を容量
値４Ｃ／３の容量で構成するようにしたので、従来の技
術である、結合容量が１つの場合に比べて、各容量列中
のバイナリーに重み付けされた最大容量値が著しく抑え
られ、Ｄ／Ａ変換回路の全容量値を最小にすることがで
きる。
【００３５】また第２発明では、容量列の段数をディジ
タル入力の全ビット数に等しくして、容量列１段ごとを
最小容量値Ｃの単一容量で、また結合容量を容量値２Ｃ
の容量で構成するようにしたので、Ｄ／Ａ変換回路の全
容量値は最小ではないももの、従来に比べては充分小さ
く、さらにＤ／Ａ変換回路を容量値Ｃの容量の組合わせ
配列で構成できるので、Ｄ／Ａ変換回路をＩＣチップ上
に実現する際に容量素子の精度を高めることが容易にな
る。
タル入力の全ビット数に等しくして、容量列１段ごとを
最小容量値Ｃの単一容量で、また結合容量を容量値２Ｃ
の容量で構成するようにしたので、Ｄ／Ａ変換回路の全
容量値は最小ではないももの、従来に比べては充分小さ
く、さらにＤ／Ａ変換回路を容量値Ｃの容量の組合わせ
配列で構成できるので、Ｄ／Ａ変換回路をＩＣチップ上
に実現する際に容量素子の精度を高めることが容易にな
る。
【００３６】従来技術と、容量列段数Ｘの値がディジタ
ル入力全ビット数の１／２の時の全容量値の比較を次の
表２に示す。
ル入力全ビット数の１／２の時の全容量値の比較を次の
表２に示す。
【００３７】
【表２】 この表２より、第１発明の１０ビットＤ／Ａ変換回路の
全容量値は従来の３３％まで小さくなっており、同じく
第１発明の１６ビットＤ／Ａ変換回路では、従来の６・
７％という非常に小さな容量値で構成できることが分か
る。
全容量値は従来の３３％まで小さくなっており、同じく
第１発明の１６ビットＤ／Ａ変換回路では、従来の６・
７％という非常に小さな容量値で構成できることが分か
る。
【００３８】前述のように、容量型Ｄ／Ａ変換回路をチ
ップ上で実現する場合、チップ全体の面積に占める容量
の面積の割合は大きく、容量値が１／２に小さくなれ
ば、ほぼＤ／Ａ変換回路全体も１／２近く小さくでき
る。チップ面積の大きさはコストに直結するので、本発
明では大幅なチップ面積の削減、すなわち大幅なコスト
の削減を達成することができる。
ップ上で実現する場合、チップ全体の面積に占める容量
の面積の割合は大きく、容量値が１／２に小さくなれ
ば、ほぼＤ／Ａ変換回路全体も１／２近く小さくでき
る。チップ面積の大きさはコストに直結するので、本発
明では大幅なチップ面積の削減、すなわち大幅なコスト
の削減を達成することができる。
【図１】第１発明の一実施例としての多段容量形Ｄ／Ａ
変換回路の構成図
変換回路の構成図
【図２】第２発明の一実施例としての多段容量形Ｄ／Ａ
変換回路の構成図
変換回路の構成図
【図３】本発明を説明するための多段容量形Ｄ／Ａ変換
回路の構成図
回路の構成図
【図４】図３の動作説明図
【図５】図１に対応する従来の２段容量形Ｄ／Ａ変換回
路の構成例を示す図
路の構成例を示す図
【図６】図５の動作説明図
１（１1 〜１12） 容量列 ２（２1 〜２11） 結合容量 ３ 終端容量 Ｓ（Ｓ１〜Ｓ１２） アナログスイッチ Ｖｏｕｔ アナログ出力 Ｖｒｅｆ 基準電圧源
Claims (3)
- 【請求項１】複数桁のディジタル入力の、桁順に並ぶ２
桁のビットごとに設けられ、該２桁の各ビットに１対１
に対応する容量を持ち、該容量のうち上位桁側の容量の
値が下位桁側の容量の値（以下基準容量値という）の２
倍であるような容量列を３段以上備えると共に、 該容量列の全段の各容量の一端を、当該の容量に対応す
るディジタル入力が“１”であるか“０”であるかに応
じて、それぞれ基準電圧源か接地点に接続するアナログ
スイッチ群と、 前記容量列１段ごとの各容量の他端を一括してなる接続
点を、桁順で隣接する容量列の段間ごとに結合する、基
準容量値の（４／３）倍の容量値を持つ結合容量と、 前記容量列のうち、ディジタル入力の最下位ビットに対
応する容量を持つ容量列の各容量の前記他端を一括して
なる接続点と接地点間に設けられ、基準容量値と等しい
容量値を持つ終端容量とを備え、 前記容量列のうち、ディジタル入力の最上位ビットに対
応する容量を持つ容量列の各容量の前記他端を一括して
なる接続点をアナログ出力端子とすることを特徴とする
Ｄ／Ａ変換回路。 - 【請求項２】請求項１に記載のＤ／Ａ変換回路におい
て、 前記容量列をディジタル入力の１桁に対応する基準容量
値の容量のみで構成して、この新たな容量列をディジタ
ル入力の桁数分設け、前記結合容量の容量値を基準容量
値の２倍としたことを特徴とするＤ／Ａ変換回路。 - 【請求項３】請求項１または２に記載のＤ／Ａ変換回路
において、 半導体集積回路からなることを特徴とするＤ／Ａ変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37220399A JP2001189658A (ja) | 1999-12-28 | 1999-12-28 | Ｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37220399A JP2001189658A (ja) | 1999-12-28 | 1999-12-28 | Ｄ／ａ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001189658A true JP2001189658A (ja) | 2001-07-10 |
Family
ID=18500037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37220399A Pending JP2001189658A (ja) | 1999-12-28 | 1999-12-28 | Ｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001189658A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009071814A (ja) * | 2007-09-13 | 2009-04-02 | Toppoly Optoelectronics Corp | デジタルアナログコンバータ |
-
1999
- 1999-12-28 JP JP37220399A patent/JP2001189658A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009071814A (ja) * | 2007-09-13 | 2009-04-02 | Toppoly Optoelectronics Corp | デジタルアナログコンバータ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A625 | Written request for application examination (by other person) |
Free format text: JAPANESE INTERMEDIATE CODE: A625 Effective date: 20040115 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051220 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060214 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060314 |