JP4982809B2 - Coaxial via connection structure - Google Patents
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Description
本発明は、各種実装構造体、特に多層同軸配線に有用な同軸型ビア接続構造及びその製造方法に関するものである。 The present invention relates to a coaxial via connection structure useful for various mounting structures, particularly multilayer coaxial wiring, and a method for manufacturing the same.
電子機器の高速化および高周波化に伴い、機器内の配線について、その信号伝送特性の向上が求められている。半導体デバイスパッケージ、プリント回路基板、フレキシブル回路基板などの実装構造体における配線については、特性インピーダンスを一定にするために、通常、ストリップ線路、マイクロストリップ線路、平面導波路線路などの伝送線路構造が用いられている。 With the increase in speed and frequency of electronic devices, improvement in signal transmission characteristics is required for the wiring in the devices. For wiring in mounting structures such as semiconductor device packages, printed circuit boards, and flexible circuit boards, transmission line structures such as strip lines, microstrip lines, and planar waveguide lines are usually used to make the characteristic impedance constant. It has been.
特に、伝送線路構造の中でも同軸線路は、最も優れた信号伝送特性を有するため、ケーブルとして広く用いられており、また実装構造体においては、たとえば、下記非特許文献1に開示された同軸線路構造や、下記特許文献1に開示されたプリント回路基板内に同軸線路構造を実現する製造技術が知られている。下記特許文献2には、シリコン半導体デバイス用多層配線プロセスとしての、多層微細配線構造の製造方法も開示されている。
しかしながら、非特許文献1および特許文献1に記載の技術は、平面的な配線を実現するものであって、多層配線に必要なビア接続構造を考慮していない。また、プリント回路技術を用いる場合、最小の線幅は10から20ミクロン程度となり、これより微細な配線を実現するには、異なる製造プロセスを用いる必要がある。これに対し、特許文献2は、シリコン半導体デバイス用多層配線プロセスを用いて多層配線に展開できる同軸線路構造を提案してはいるものの、実装構造体内で配線を10ミクロン以下まで微細化することはやはり難しい。
However, the techniques described in
そこで、以上のとおりの事情に鑑み、本発明は、同軸線路構造を多層化する際に必要な同軸線路対応の同軸型ビア接続構造およびこれを用いた多層同軸配線を提供し、さらに、その製造プロセスにシリコン半導体デバイス用多層配線プロセスを用いて、最小の線幅を10ミクロン以下から1ミクロン程度(つまり配線用金属材料の表皮深さと同じ程度)までに微細化することが可能な製造方法を提供することを課題としている。 Accordingly, in view of the circumstances as described above, the present invention provides a coaxial via connection structure corresponding to a coaxial line and a multilayer coaxial wiring using the coaxial line structure, which are necessary when multilayering the coaxial line structure, and further manufacturing the same. A manufacturing method capable of reducing the minimum line width from 10 microns or less to about 1 micron (that is, the same as the skin depth of the metal material for wiring) by using a multilayer wiring process for silicon semiconductor devices in the process. The issue is to provide.
上記目的を達成するために、本発明の同軸型ビア接続構造は、互いに異なる高さに位置し且つ交わる方向に延びる上下層の同軸線路をビア接続するためのものであり、上下層の同軸線路に対応する高さを持つシールド電極壁と、シールド電極壁において下層の同軸線路に対応する位置にある下層接続開口部と、シールド電極壁において上層の同軸線路に対応する位置にある上層接続開口部と、シールド電極壁内において下層接続開口部および上層接続開口部の間を結ぶ信号線とを有しており、上下層の同軸線路が交差する位置に配置されて、下層接続開口部に位置する下層の同軸線路と上層接続開口部に位置する上層の同軸線路とを信号線で接続することを特徴とする。 In order to achieve the above object, the coaxial via connection structure of the present invention is for via-connecting upper and lower coaxial lines located at different heights and extending in intersecting directions. A shield electrode wall having a height corresponding to, a lower layer connection opening at a position corresponding to the lower coaxial line in the shield electrode wall, and an upper layer connection opening at a position corresponding to the upper coaxial line in the shield electrode wall And a signal line that connects between the lower layer connection opening and the upper layer connection opening in the shield electrode wall, and is disposed at a position where the upper and lower coaxial lines intersect and is positioned at the lower layer connection opening. The lower-layer coaxial line and the upper-layer coaxial line located in the upper-layer connection opening are connected by a signal line.
信号線は、下層接続開口部からシールド電極壁内に延びた下層線部と、上層接続開口部からシールド電極壁内に延びた上層線部と、下層線部および上層線部を結ぶ線部とを有している。また、信号線は、その一端が下層接続開口部にて下層の同軸線路と結線し、他端が上層接続開口部にて上層の同軸線路と結線する。 The signal line includes a lower layer line portion extending from the lower layer connection opening into the shield electrode wall, an upper layer line portion extending from the upper layer connection opening into the shield electrode wall, and a line portion connecting the lower layer line portion and the upper layer line portion. have. One end of the signal line is connected to the lower coaxial line at the lower layer connection opening, and the other end is connected to the upper coaxial line at the upper layer connection opening.
シールド電極壁及び信号線は金属であり、信号線は、10μm以下の線幅である。また、多層同軸配線は、前記同軸型ビア接続構造を用いる。 The shield electrode wall and the signal line are metal, and the signal line has a line width of 10 μm or less. The multilayer coaxial wiring uses the coaxial via connection structure.
そしてさらに、本発明の同軸型ビア接続構造の製造方法は、
基板上にグランド金属層を堆積させ、該グランド金属層上に絶縁層を塗布し、該絶縁層に、同軸型ビア接続構造のシールド電極壁の下層部分のうちの下半分(V1)および下層の同軸線路のシールド電極壁のうちの下半分(LL1)に相当する溝パターンを形成し、該溝パターンに金属を充填して、前記下半分(V1)および前記下半分(LL1)を形成する工程と、
同軸ビア接続構造中の信号線を構成する下層線部および同軸ビア接続構造が接続する下層の同軸線路の信号線に対応するパターンを形成し、配線金属層を堆積させた後、該パターン上の配線金属層を除去して、前記下層線部および前記信号線を形成する工程と、
絶縁層をさらに塗布し、該絶縁層に、同軸ビア接続構造のシールド電極壁の下層部分のうちの上半分(V2)、下層の同軸線路のシールド電極壁のうちの上半分(LL2)、および同軸ビア接続構造中の信号線を構成する線部の下半分(C1)に相当する溝および穴パターンを形成し、該溝および穴パターンに金属を充填して、前記上半分(V2)、前記上半分(LL2)、および前記下半分(C1)を形成する工程と、
下層の同軸線路のシールド電極の上面部分(LL3)および上層の同軸線路のシールド電極の下面部分(UL1)となるグランド層用パターンを形成し、グランド金属層を堆積させた後、該グランド層用パターン上のグランド金属層を除去して、前記上面部分(LL3)および前記下面部分(UL1)を形成する工程と、
絶縁層をさらに塗布し、該絶縁層に、同軸ビア接続構造のシールド電極壁の上層部分のうちの下半分(V3)、上層の同軸線路のシールド電極壁のうちの下半分(UL2)、および同軸ビア接続構造中の信号線を構成する線部の上半分(C2)に相当する絶縁層の溝および穴パターンを形成し、該溝および穴パターンに金属を充填して、前記下半分(V3)、前記下半分(UL2)、および前記上半分(C2)を形成する工程と、
同軸ビア接続構造中の信号線を構成する上層線部および同軸ビア接続構造が接続する上層の同軸線路の信号線に対応するパターンを形成し、配線金属層を堆積させた後、該パターン上の配線金属層を除去して、前記上層線部および前記信号線を形成する工程と、
絶縁層をさらに塗布し、同軸ビア接続構造のシールド電極壁の上層部分のうちの上半分(V4)および上層の同軸線路のシールド電極壁のうちの上半分(UL3)に相当する絶縁層の溝パターンを形成し、該溝パターンに金属を充填して、前記上半分(V4)および前記上半分(UL3)を形成する工程と、
上層の同軸線路のシールド電極の上面部分(UL4)となるグランド層用パターンを形成し、グランド金属層を堆積させた後、該グランド層用パターン上のグランド金属層を除去する工程と、
を含むことを特徴とする。And furthermore, the manufacturing method of the coaxial via connection structure of the present invention,
A ground metal layer is deposited on the substrate, an insulating layer is applied on the ground metal layer, and the lower half (V1) and the lower layer of the lower layer portion of the shield electrode wall of the coaxial via connection structure are applied to the insulating layer. Forming a groove pattern corresponding to the lower half (LL1) of the shield electrode wall of the coaxial line and filling the groove pattern with metal to form the lower half (V1) and the lower half (LL1) When,
After forming a pattern corresponding to the signal line of the lower layer line portion constituting the signal line in the coaxial via connection structure and the lower layer coaxial line to which the coaxial via connection structure is connected, and depositing the wiring metal layer, Removing the wiring metal layer and forming the lower line portion and the signal line;
An insulating layer is further applied to the upper half (V2) of the lower layer portion of the shield electrode wall of the coaxial via connection structure, an upper half (LL2) of the lower shield electrode wall of the coaxial line, and A groove and a hole pattern corresponding to the lower half (C1) of the line portion constituting the signal line in the coaxial via connection structure are formed, and the groove and the hole pattern are filled with metal, and the upper half (V2), Forming an upper half (LL2) and the lower half (C1);
After forming a ground layer pattern to be the upper surface portion (LL3) of the shield electrode of the lower coaxial line and the lower surface portion (UL1) of the shield electrode of the upper coaxial line, and depositing a ground metal layer, the ground layer Removing the ground metal layer on the pattern to form the upper surface portion (LL3) and the lower surface portion (UL1);
An insulating layer is further applied to the insulating layer, the lower half (V3) of the upper layer portion of the shield electrode wall of the coaxial via connection structure, the lower half (UL2) of the shield electrode wall of the upper coaxial line, and A groove and a hole pattern of an insulating layer corresponding to the upper half (C2) of the line portion constituting the signal line in the coaxial via connection structure are formed, and the groove and the hole pattern are filled with metal, and the lower half (V3 ), Forming the lower half (UL2) and the upper half (C2);
A pattern corresponding to an upper layer line portion constituting a signal line in the coaxial via connection structure and a signal line of an upper coaxial line to which the coaxial via connection structure is connected is formed, and after a wiring metal layer is deposited, Removing the wiring metal layer to form the upper layer line portion and the signal line;
An insulating layer is further applied, and the groove of the insulating layer corresponding to the upper half (V4) of the upper layer portion of the shield electrode wall of the coaxial via connection structure and the upper half (UL3) of the shield electrode wall of the upper coaxial line Forming a pattern and filling the groove pattern with metal to form the upper half (V4) and the upper half (UL3);
Forming a ground layer pattern to be the upper surface portion (UL4) of the shield electrode of the upper coaxial line, depositing a ground metal layer, and then removing the ground metal layer on the ground layer pattern;
It is characterized by including.
上記のとおりの特徴を有する本発明によれば、同軸線路構造を多層化する際に必要な同軸線路対応の同軸型ビア接続構造およびこれを用いた多層同軸配線を提供でき、また、その製造プロセスにシリコン半導体デバイス用多層配線プロセスを用いることにより、最小の線幅を10ミクロン以下から1ミクロン程度(配線用金属材料の表皮深さと同じ程度)までに微細化することが可能となる。 According to the present invention having the features as described above, it is possible to provide a coaxial via connection structure corresponding to a coaxial line necessary for multilayering the coaxial line structure, and a multilayer coaxial wiring using the same, and a manufacturing process thereof Further, by using a multilayer wiring process for silicon semiconductor devices, the minimum line width can be miniaturized from 10 microns or less to about 1 micron (same as the skin depth of the wiring metal material).
1 同軸型ビア接続構造
11 シールド電極壁
12a 下層接続開口部
12b 上層接続開口部
13 信号線
131 下層水平線部
132 上層水平線部
133 垂直線部
14 絶縁層
2a,2a’,2a” 同軸線路
2b 同軸線路
21a,21b 信号線
30 基板
31 グランド金属層
32 感光性絶縁層
33 フォトマスク
331 パターン
34 溝パターン
35 金属
36 レジストパターン
37 配線金属層
38 感光性絶縁層
39 フォトマスク
391 パターン
40 溝および穴パターン
41 金属
42 レジストパターン
43 グランド金属層
44 感光性絶縁層
45 フォトマスク
451 パターン
46 溝および穴パターン
47 金属
48 レジストパターン
49 配線金属層
50 感光性絶縁層
51 フォトマスク
511 パターン
52 溝パターン
53 金属
54 レジストパターン
55 グランド金属層DESCRIPTION OF
[第一の実施形態]
図1Aおよび図1Bは、各々、本発明の同軸型ビア接続構造の一実施形態を示した図であり、図2Aおよび図2Bは、各々、多層同軸配線構造における同軸型ビア接続構造とその周辺を示した図であり、図3は、多層同軸配線構造における同軸型ビア接続構造の配置例を示した図である。[First embodiment]
1A and 1B are diagrams showing an embodiment of the coaxial via connection structure of the present invention, respectively. FIGS. 2A and 2B are coaxial via connection structures in a multilayer coaxial wiring structure and their surroundings, respectively. FIG. 3 is a diagram showing an arrangement example of the coaxial via connection structure in the multilayer coaxial wiring structure.
本実施形態の同軸型ビア接続構造1は、互いに異なる高さに位置し且つ交わる方向に延びる2本の同軸線路2a,2b(図2A,図2B,図3参照)が交差する位置に配置されて、それら同軸線路2a,2bをビア接続するものである。より具体的には、同軸型ビア接続構造1は、上下に異なる高さに位置する2本の同軸線路2a,2bを接続するために必要な高さ、つまり上下層の同軸線路2a,2bに届く高さを持つ角柱形状のシールド電極壁11と、シールド電極壁11の一側面において下層の同軸線路2aの高さ位置に形成された下層接続開口部12aと、シールド電極壁11の他の一側面において上層の同軸線路2bの高さ位置に形成された上層接続開口部12bと、シールド電極壁11内において下層接続開口部12aおよび上層接続開口部12bの間を結ぶように形成された1本の信号線13とを有している。
The coaxial via
シールド電極壁11で囲まれた内部は絶縁層14となっており、信号線13の周囲を取り囲んでいる。言い換えると、信号線13の周囲を絶縁層14で取り囲み、絶縁層14の外側をシールド電極壁11で覆うことで、同軸型のビア構造を形成している。
The inside surrounded by the
信号線13は、下層接続開口部12aからシールド電極壁11内に水平方向に延びた下層水平線部131と、上層接続開口部12bからシールド電極壁11内に水平方向に延びた上層水平線部132と、下層水平線部131の内端および上層水平線部132の内端を結ぶ垂直方向に延びた垂直線部133とを有しており、それらが一本となって下層接続開口部12aおよび上層接続開口部12bの間に延びた信号線13を構成している。
The
本実施形態での信号線13を構成する線分はそれぞれ水平方向、垂直方向に延びたものとしているが、下層の同軸線路2aおよび上層の同軸線路2bを接続する信号線13が構成されればよいので、特に水平、垂直に限定されるわけではなく、斜め方向に延びているもの、曲がり角が直角ではなくカーブしているものなど、様々な形状を採用可能である。
The line segments constituting the
そして、下層接続開口部12aにて下層水平線部131の接続端が下層の同軸線路2aと結線し、上層接続開口部12bにて上層水平線部132の接続端が上層の同軸線路2bと結線することで、同軸線路2a,2bを的確にビア接続できる。
The connection end of the lower
たとえば図3に例示したように、図面中で縦方向に走る下層の同軸線路2a’と図面中で横方向に走る上層の同軸線路2bが交差する点P1に、図1A,図2Aの同軸ビア配線構造1を配置し、同じ同軸線路2bと下層の別の同軸線路2a”が交差する点P2に、図1B,図2Bの同軸ビア配線構造1を配置することで、交差点P1にて同軸線路2a’から90度左に曲がって同軸線路2bへ繋がり、さらに交差点P2にて同軸線路2bから90度右に曲がって同軸線路2a”へ繋がって、A点とB点が接続されることとなる。
For example, as illustrated in FIG. 3, the coaxial via shown in FIGS. 1A and 2A is formed at a point P1 where the lower
すなわち、本発明の同軸ビア接続構造1によれば、多層同軸配線構造にて単に上下層の同軸線路2a(2a’,2a”),2bを接続できるだけではなく、上下異なる層に位置し且つ直交する方向に延びる同軸線路2a,2bを3次元方向に接続できる。
That is, according to the coaxial via
図4Aおよび図4Bは、各々、上下2本の同軸線路2a,2bについて、本発明の同軸型ビア接続構造1を使って接続を行う際に取りうる8種類の接続形態を示した図であり、図4Aは、図1Aの同軸型ビア接続構造1の向きを変えることで、下層の同軸線路2aから90度左に曲がって上層の同軸線路2bに接続する4種類、図4Bは、図1Bの同軸型ビア接続構造1の向きを変えることで、下層の同軸線路2aから90度右に曲がって上層の同軸線路2bに接続する4種類を示している。これらの図から分かるように、同軸型ビア接続構造1は、図1Aおよび図1Bの2種類の構造に集約され、この2種類について設計、試作、特性評価などを行えば、それぞれ4種類の接続形態、つまり全部で8種類の接続形態を実現することができる。
4A and 4B are diagrams showing eight types of connection modes that can be taken when connecting the upper and lower
[第二の実施形態]
図5A−図5Dは、各々、上述した本発明の同軸型ビア接続構造1を用いた多層同軸配線の製造方法の一例について説明するためのフローチャートであり、接続対象である上下層の同軸線路2a,2bを同軸型ビア接続構造1と同時に形成する場合のものである。以下、図中のステップ番号の順番にプロセスの説明を行う。なお、図6A,Bおよび図7は、各ステップの説明で使用するV1、LL1、UL1等の記号を付した部位がどの部位に該当するかを示すものであり、図1および図2A,Bとともに適宜参照する。[Second Embodiment]
FIGS. 5A to 5D are flowcharts for explaining an example of a method for manufacturing a multilayer coaxial wiring using the coaxial via
<ステップS1>
シリコン、サファイア、石英、窒化シリコン、窒化アルミ、化合物半導体(ガリウム砒素GaAs、窒化ガリウムGaN、炭化ケイ素SiC、インジウムリンInPなど)、ダイアモンドなどの基板30上に金、銀、銅などのグランド金属層31を真空蒸着、スパッタ、CVD、メッキなどの方法で堆積する。このグランド金属層31は、同軸型ビア接続構造1が接続する下層の同軸線路2aのシールド電極壁のうちの下面部分をなすものである。<Step S1>
Ground metal layer of gold, silver, copper, etc. on a
<ステップS2>
ポリイミド、ベンゾシクロブテンBCB、ポリアミド、ポリオキサゾールなどの樹脂にジアゾ感光剤を添加した感光性絶縁層32を塗布し、UV光等を照射して同軸型ビア接続構造1のシールド電極壁11の一部(V1)(図6A,B参照)および下層の同軸線路2a(図2参照)のシールド電極壁の一部(LL1)(図2A,B、図7参照)に対応するパターン331を含むフォトマスク33を用いて露光する。ポリイミドとしては、ブロック共重合ポリイミドが望ましい。<Step S2>
One of the
ここでの一部(V1)とは、同軸ビア接続構造1の下層部分のうちの下半分に相当する部位であって、下層接続開口部12aの下半分の形状に相当する開口部を有している。また、一部(LL1)とは、同軸ビア接続構造1に接続される下層の同軸線路2aのうちの下半分に相当する部位である。
The part (V1) here is a portion corresponding to the lower half of the lower layer portion of the coaxial via
<ステップS3>
露光された感光性絶縁層32を現像し、同軸ビア接続構造1のシールド電極壁11の上記一部(V1)に相当する絶縁層14(図1参照)の溝パターン34を形成する。<Step S3>
The exposed photosensitive insulating
<ステップS4>
溝パターン34に対し、無電解あるいは電解メッキ法により金、銀、銅などの金属35の充填を行う。<Step S4>
The groove pattern 34 is filled with a
これにより、同軸ビア接続構造1のシールド電極壁11の上記一部(V1)および下層の同軸線路2aのシールド電極壁の上記一部(LL1)が同時に形成される。なお上記一部(V1)の形成により、下層接続開口部12aの下半分が形成されることになる。
Thereby, the part (V1) of the
<ステップS5>
同軸ビア接続構造1中の信号線13を構成する下層水平線部131(図6A,B参照)および同軸ビア接続構造1が接続する下層の同軸線路2aの信号線21a(図2A,B、図7参照)に対応するレジストパターン36をUV等を用いたリソグラフィ工程により形成して、金、銀、銅などの配線金属層37を真空蒸着、スパッタ、CVD、メッキなどの方法で堆積する。その後、レジストパターン36上の配線金属層37を溶媒に浸潤させてリフトオフ法により除去する。これにより、同軸ビア接続構造1中の信号線13を構成する下層水平線部131と同軸ビア接続構造1が接続する下層の同軸線路2aの信号線21aが形成される。<Step S5>
The lower horizontal line 131 (see FIGS. 6A and 6B) constituting the
<ステップS6>
感光性絶縁層38をさらに塗布し、UV光等を照射して同軸ビア接続構造1のシールド電極壁11の他の一部(V2)(図6A,B参照)および下層の同軸線路2aのシールド電極壁の他の一部(LL2)(図2A,B、図7参照)および同軸ビア接続構造1中の信号線13を構成する垂直線部133の下半分(C1)(図6A,B、図7参照)に相当するパターン391を含むフォトマスク39を用いて露光する。ここでの一部(V2)とは、上記一部(V1)に続く、同軸ビア接続構造1の下層部分のうちの上半分に相当する部位であって、下層接続開口部12aの上半分の形状に相当する開口部を有している。また、一部(LL2)とは、上記一部(LL1)に続く、同軸ビア接続構造1に接続される下層の同軸線路2aのうちの上半分に相当する部位である。<Step S6>
Further, a photosensitive insulating
<ステップS7>
露光された感光性絶縁層38を現像し、同軸ビア接続構造1のシールド電極壁11の上記一部(V2)、下層の同軸線路2aのシールド電極壁の上記一部(LL2)、および上記信号線13の垂直線部133の下半分(C1)に相当する絶縁層の溝および穴パターン40を形成する。<Step S7>
The exposed photosensitive insulating
<ステップS8>
溝および穴パターン40に対し、無電解あるいは電解メッキ法により金、銀、銅などの金属41の充填を行う。これにより、上記ステップS4にて形成された同軸ビア接続構造1のシールド電極壁11の一部(V1)および下層の同軸線路2aのシールド電極壁の一部(LL1)に続いて、さらに同軸ビア接続構造1のシールド電極壁11の上記一部(V2)、下層の同軸線路2aのシールド電極壁の上記一部(LL2)、および上記信号線13の垂直線部133の下半分(C1)が形成される。なお、上記一部(V1)の形成により、下層接続開口部12aの上半分が形成されることになる。<Step S8>
The groove and hole pattern 40 is filled with a
<ステップS9>
続いて、下層の同軸線路2aのシールド電極のさらに他の一部(LL3)(図2A,B、図7参照)および上層の同軸線路2bのシールド電極の一部(UL1)(図2A,B、図7参照)となる、同軸線路2a,2b共通のグランド層用のレジストパターン42をUV等を用いたリソグラフィ工程により形成して、金、銀、銅などグランド金属層43を真空蒸着、スパッタ、CVD、メッキなどの方法で堆積する。その後、レジストパターン42上のグランド金属層43を溶媒に浸潤させてリフトオフ法により除去する。ここでの一部(LL3)とは、同軸ビア接続構造1に接続される下層の同軸線路2aのうちの上面部分のグランド層に相当する部位であり、また、一部(UL1)とは、同軸ビア接続構造1に接続される上層の同軸線路2bのうちの下面部分のグランド層に相当する部位である。<Step S9>
Subsequently, still another part (LL3) of the shield electrode of the lower
これにより、下層の同軸線路2aのシールド電極の上記一部(LL3)および上層の同軸線路2bのシールド電極の上記一部(UL1)が形成される。すなわち、この段階で、ほぼ同軸ビア接続構造1の下半分とこれに接続される下層の同軸線路2a、つまり多層同軸配線構造中の下層部分が作製されることになる。なお、上層の同軸線路2bの下面部分の形成は、下層の同軸線路2aの上面部分の形成と同時に行われるが、これはグランド層を同軸線路2a、2bに共通のものとしているためである。
Thereby, the part (LL3) of the shield electrode of the lower
<ステップS10>
感光性絶縁層44を塗布し、UV光等を照射して同軸ビア接続構造1のシールド電極壁11のさらに他の一部(V3)(図6A,B参照)、上層の同軸線路2bのシールド電極壁の他の一部(UL2)(図2A,B、図7参照)、および同軸ビア接続構造1中の信号線13を構成する垂直線部133の上半分(C2)(図6A,B、図7参照)に対応するパターン451を含むフォトマスク45を用いて露光する。ここでの一部(V3)とは、上記一部(V2)に続く、同軸ビア接続構造1の上層部分のうちの下半分に相当する部位であって、上層接続開口部12bの下半分の形状に相当する開口部を有している。また、一部(UL2)とは、上記一部(UL1)に続く、同軸ビア接続構造1に接続される上層の同軸線路2bのうちの下半分に相当する部位である。<Step S10>
A photosensitive insulating
<ステップS11>
露光された感光性絶縁層44を現像し、同軸ビア接続構造1のシールド電極壁11の上記一部(V3)、上層の同軸線路2bのシールド電極壁の上記一部(UL2)、および上記信号線13の垂直線部133の上半分(C2)に相当する絶縁層の溝および穴パターン46を形成する。<Step S11>
The exposed photosensitive insulating
<ステップS12>
溝および穴パターン46に対し、無電解あるいは電解メッキ法により金、銀、銅などの金属47の充填を行う。これにより、上記ステップS4,S8にて形成された同軸ビア接続構造1のシールド電極壁11の一部(V1)(V2)、S9にて形成された上層の同軸線路2bのシールド電極壁の一部(UL1)、およびS7にて形成された信号線13の垂直線部133の下半分(C1)に続いて、さらに同軸ビア接続構造1のシールド電極壁11の上記一部(V3)、上層の同軸線路2bのシールド電極壁の上記一部(UL2)、および上記信号線13の垂直線部133の上半分(C2)が形成される。なお、上記一部(V3)の形成により、上層層接続開口部12bの下半分が形成されることになる。<Step S12>
The groove and
<ステップS13>
同軸ビア接続構造1中の信号線13を構成する上層水平線部132(図6A,B参照)および上層の同軸線路2bの信号線21b(図2A,B、図7参照)に対応するレジストパターン48をUV等を用いたリソグラフィ工程により形成して、金、銀、銅など配線金属層49を真空蒸着、スパッタ、CVD、メッキなどの方法で堆積する。その後、レジストパターン48上の配線金属層49を溶媒に浸潤させてリフトオフ法により除去する。これにより、同軸ビア接続構造1中の信号線13の上層水平線部132と同軸ビア接続構造1が接続する上層の同軸線路2bの信号線21bが形成される。<Step S13>
Resist
<ステップS14>
感光性絶縁層50を塗布し、UV光等を照射して同軸ビア接続構造1のシールド電極壁11のさらにまた別の一部(V4)(図6A,B参照)および上層の同軸線路2bのシールド電極壁のさらに他の一部(UL3)(図2A,B、図7参照)に対応するパターン511を含むフォトマスク51を用いて露光する。ここでの一部(V4)とは、上記一部(V3)に続く、同軸ビア接続構造1の上層部分のうちの上半分に相当する部位であって、上層接続開口部12bの上半分の形状に相当する開口部を有している。また、一部(UL3)とは、上記一部(UL2)に続く、同軸ビア接続構造1に接続される上層の同軸線路2bのうちの上半分に相当する部位である。<Step S14>
A photosensitive insulating
<ステップS15>
露光された感光性絶縁層50を現像し、同軸ビア接続構造1のシールド電極壁11の上記一部(V4)および上層の同軸線路2bのシールド電極壁の上記一部(UL3)に相当する絶縁層の溝パターン52を形成する。<Step S15>
The exposed photosensitive insulating
<ステップS16>
溝パターン52に対し、無電解あるいは電解メッキ法により金、銀、銅などの金属53の充填を行う。これにより、上記ステップS4,S8,S12にて形成された同軸ビア接続構造1のシールド電極壁11の一部(V1)(V2)(V3)およびS9,S12にて形成された上層の同軸線路2bのシールド電極壁の一部(UL1)(UL2)に続いて、さらに同軸ビア接続構造1のシールド電極壁11の上記一部(V4)および上層の同軸線路2bのシールド電極壁の上記一部(UL3)が形成される。なお、上記一部(V4)の形成により、上層層接続開口部12bの上半分が形成されることになる。<Step S16>
The
<ステップS17>
上層の同軸線路2bのシールド電極のさらにまた別の一部(UL4)となるグランド層用のレジストパターン54をUV等を用いたリソグラフィ工程により形成して、金、銀、銅などグランド金属層55を真空蒸着、スパッタ、CVD、メッキなどの方法で堆積する。その後、レジストパターン54上のグランド金属層55を溶媒に浸潤させてリフトオフ法により除去する。ここでの一部(UL4)とは、上層の同軸線路2bのうちの上面部分のグランド層に相当する部位である。すなわち、この段階で、ほぼ同軸ビア接続構造1の上半分とこれに接続される上層の同軸線路2b、つまり多層同軸配線構造中の上層部分が作製されることになる。<Step S17>
A ground layer resist
<ステップS18>
以上により、上下層にて互いに直交する同軸線路2a,2b(図2A,B参照)を結ぶ同軸型ビア接続構造1を備えた多層同軸配線構造が完成する。この同軸型ビア接続構造1の信号線13は、10μm以下の線幅とすることができる。<Step S18>
Thus, a multilayer coaxial wiring structure including the coaxial via
<各処理のバリエーション>
以上の製造方法において、UVリソグラフィ工程については、レーザービーム、電子ビームによる直接描画リソグラフィ工程を代わりに適用ことができる。<Variation of each treatment>
In the above manufacturing method, the direct lithography process using a laser beam or an electron beam can be applied instead of the UV lithography process.
ステップS3,S7,S11,S15における、絶縁層14の溝または穴パターン34,40,46,52の形成に関しては、感光剤を添加しない非感光性絶縁層を用いて、ドライエッチング、化学エッチングなどのエッチング加工により形成することも可能である。
Regarding the formation of the groove or
ステップS1で形成されるグランド金属層31は、基板30全面に形成されるベタ膜になっているが、下層同軸線路2a の巾と同じ溝状のレジストパターンを形成した後に金属膜を堆積し、リフトオフ法により、下層同軸線路2aと同じ巾の短冊形状とすることができる。
The
<CADシステム>
以上のとおりの製造プロセスを実行する際には、たとえば、配線レイアウトCADシステムを用いて、同軸型ビア接続構造1をセルデータとして登録し、図3に例示したような同軸線路列を多層に配置したものを基本配列パターンとして、任意の同軸線路2a,2bの交点に同軸型ビア接続構造1のセルデータを配置することで、同軸型ビア接続構造1を介して同軸線路2a,2bを結ぶ同軸線路を形成することができる。なお、同軸型ビア接続構造1のセルデータを配置する際に、同軸線路のデータは、セルデータの外形に従って、切り取って削除し、同軸型ビア接続構造のセルデータに置き換える作業が必要な場合がある。<CAD system>
When executing the manufacturing process as described above, for example, using the wiring layout CAD system, the coaxial via
[第三の実施形態]
上述した各実施形態では、2層の同軸線路列について説明したが、もちろん3層以上の同軸線路列についても、隣接した直交する同軸線路の交点に同軸型ビア接続構造1を配置することで、複雑な配線を形成することができる。この場合、同軸型ビア接続構造1は、複数層に対応した高さのシールド電極壁11、複数層に対応した数および位置の接続開口部12a,12b・・・、および複数層を結ぶ形状の信号線13を有し、そのセルデータをCADシステムにて所望の同軸線路列の交点に配置することで、同軸型ビア接続構造1を用いた多層同軸配線構造を実現できる。製造プロセスは、上記第二の実施形態における各ステップを繰り返せばよい。[Third embodiment]
In each of the embodiments described above, two layers of coaxial line trains have been described. Of course, for coaxial line trains of three or more layers, the coaxial via
[第四の実施形態]
シールド電極壁11に設けられた下層接続開口部12aと上層接続開口部12bは、シールド電極壁11がなく絶縁層14が露出している部分であり、図1A,Bではシールド電極壁11の横幅よりも小さい幅の矩形状となっているが、多層同軸線路の接続が可能であればこれに限定されるものではなく、たとえば図8A,Bに例示したようにシールド電極壁11の横幅とほぼ同じ幅としてもよい。なお、図8A,Bでは、下層接続開口部12aのみを上記同幅形状とした形態を図示しているが、もちろん上層接続開口部12bも同幅形状にできる。[Fourth embodiment]
The lower
[参考例1]
同軸型ビア接続構造1のシールド電極壁11は、図1A,B−図2A,Bでは角柱状になっているが、多層同軸線路の接続が可能であればこれに限定されるものではなく、たとえば図9に例示したように円柱状のものであっても、他の柱形状であってもよい。
[ Reference Example 1 ]
The
[参考例2]
本発明の同軸型ビア接続構造1を用いて、同軸配線をメアンダ状(ジグザグに曲がりくねった状態)に布線した多層同軸配線構造とすることで、従来技術より占有面積が大幅に縮小された遅延線構造を実現することができる。
以上、図示例に基づき説明したが、この発明は上述の例に限定されるものでなく、特許請求の範囲に記載の範囲内で当業者が容易に改変し得る他の構成をも含むものである。
[ Reference Example 2 ]
By using the coaxial via
While the present invention has been described based on the illustrated examples, the present invention is not limited to the above-described examples, and includes other configurations that can be easily modified by those skilled in the art within the scope of the claims.
Claims (4)
上下層の同軸線路に対応する高さを持つ角柱形状のシールド電極壁と、
前記シールド電極壁において下層の同軸線路に対応する位置の一側面にある下層接続開口部と、
前記シールド電極壁において上層の同軸線路に対応する位置であって他の一側面にある上層接続開口部と、
前記シールド電極壁内において前記下層接続開口部および前記上層接続開口部の間を結ぶ信号線とを有しており、
前記シールド電極壁は上下層の同軸線路が交差する位置に配置されて、前記下層接続開口部に位置する下層の同軸線路と前記上層接続開口部に位置する上層の同軸線路とを前記信号線で接続するものであって、
前記信号線は、下層接続開口部からシールド電極壁内に延びた下層線部と、上層接続開口部からシールド電極壁内に延びた上層線部と、下層線部および上層線部を結ぶ線部とを有し、前記下層線部の一端が前記下層接続開口部にて下層の同軸線路と結線し、前記上層線部の一端が、上層接続開口部にて上層の同軸線路と結線することから成る多層同軸配線構造における同軸型ビア接続構造。In the coaxial via connection structure in the multilayer coaxial wiring structure in which the upper and lower coaxial lines extending in the intersecting direction are located at different heights and via-connect,
A prismatic shield electrode wall having a height corresponding to the upper and lower coaxial lines;
A lower layer connection opening on one side surface of the shield electrode wall at a position corresponding to the lower layer coaxial line;
The upper layer connection opening on the other side surface at a position corresponding to the upper layer coaxial line in the shield electrode wall;
Has a signal line connecting between the lower connecting opening and the upper connection opening in the shield electrode wall,
The shield electrode wall is disposed at a position where the upper and lower coaxial lines intersect, and the lower coaxial line located in the lower layer connection opening and the upper coaxial line located in the upper layer connection opening are connected by the signal line. To connect ,
The signal line includes a lower layer line portion extending from the lower layer connection opening into the shield electrode wall, an upper layer line portion extending from the upper layer connection opening to the shield electrode wall, and a line portion connecting the lower layer line portion and the upper layer line portion. One end of the lower layer line portion is connected to the lower coaxial line at the lower layer connection opening, and one end of the upper layer line portion is connected to the upper coaxial line at the upper layer connection opening. A coaxial via connection structure in a multilayer coaxial wiring structure.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008517842A JP4982809B2 (en) | 2006-05-25 | 2007-05-18 | Coaxial via connection structure |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006145586 | 2006-05-25 | ||
JP2006145586 | 2006-05-25 | ||
PCT/JP2007/060270 WO2007138895A1 (en) | 2006-05-25 | 2007-05-18 | Coaxial via connecting structure and method for manufacturing same |
JP2008517842A JP4982809B2 (en) | 2006-05-25 | 2007-05-18 | Coaxial via connection structure |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2007138895A1 JPWO2007138895A1 (en) | 2009-10-01 |
JP4982809B2 true JP4982809B2 (en) | 2012-07-25 |
Family
ID=38778416
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008517842A Expired - Fee Related JP4982809B2 (en) | 2006-05-25 | 2007-05-18 | Coaxial via connection structure |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP4982809B2 (en) |
WO (1) | WO2007138895A1 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5842368B2 (en) * | 2011-04-11 | 2016-01-13 | ソニー株式会社 | Semiconductor device |
JP6298343B2 (en) * | 2014-04-01 | 2018-03-20 | 日本特殊陶業株式会社 | Wiring board manufacturing method |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61239701A (en) * | 1985-04-16 | 1986-10-25 | Mitsubishi Electric Corp | Triplet line type t branch |
JPH04267586A (en) * | 1991-02-22 | 1992-09-24 | Nec Corp | Coaxial wiring pattern and formation thereof |
JP2004023037A (en) * | 2002-06-20 | 2004-01-22 | Daiwa Kogyo:Kk | Multi-layer wiring substrate and its manufacturing method |
-
2007
- 2007-05-18 JP JP2008517842A patent/JP4982809B2/en not_active Expired - Fee Related
- 2007-05-18 WO PCT/JP2007/060270 patent/WO2007138895A1/en active Application Filing
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61239701A (en) * | 1985-04-16 | 1986-10-25 | Mitsubishi Electric Corp | Triplet line type t branch |
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JP2004023037A (en) * | 2002-06-20 | 2004-01-22 | Daiwa Kogyo:Kk | Multi-layer wiring substrate and its manufacturing method |
Also Published As
Publication number | Publication date |
---|---|
WO2007138895A1 (en) | 2007-12-06 |
JPWO2007138895A1 (en) | 2009-10-01 |
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JP2000269212A (en) | Manufacture of wiring structure of semiconductor device |
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