JP4976443B2

JP4976443B2 - パルスレーダ装置

Info

Publication number: JP4976443B2
Application number: JP2009078858A
Authority: JP
Inventors: 順士石田; 和孝上村; 靖青柳
Original assignee: THE FURUKAW ELECTRIC CO., LTD.; Furukawa Automotive Systems Inc
Current assignee: THE FURUKAW ELECTRIC CO., LTD.; Furukawa Automotive Systems Inc
Priority date: 2009-03-27
Filing date: 2009-03-27
Publication date: 2012-07-18
Anticipated expiration: 2029-03-27
Also published as: JP2010230519A

Description

本発明は、ターゲットまでの距離とその相対速度を同時に検知するパルスレーダ装置に関する。

従来、距離と相対速度を検知する車載用パルスレーダ装置として、例えば特許文献１に記載のものが知られている。特許文献１に記載の車載用パルスレーダ装置のブロック図を図１１に示す。特許文献１では、送受切り替えスイッチ９０１を送信アンプ９０２側に切り替えてパルスを放射し、その後送受切り替えスイッチ９０１を受信アンプ９０３側に切り替えてターゲットで反射された反射波を受信するように構成されている。

受信された反射波は、ＡＤ変換器９０４で距離ゲート（又はレンジビン）毎にサンプリングされ、サンプリングされたデータを信号処理装置９０５に出力している。信号処理装置９０５では、ＡＤ変換器９０４から入力したデータをプリサム処理し、その結果をＦＦＴ（Fast Fourier Transform）処理している。このＦＦＴ処理の結果であるスペクトルの周波数及び振幅情報から、自車両とターゲットとの距離及び相対速度を求めている。さらに、Ｓ／Ｎ比を向上させるために、受信回路で複数の距離ゲートにまたがるプリサム処理を行うことが提案されている。特許文献１では、ＡＤ変換器９０４でディジタルデータに変換されたのちの処理を、信号処理装置９０５ですべて行っている。

従来のパルスレーダ装置における信号処理の概要を図１２を用いて説明する。送信アンテナから放射された同図（ａ）に示すパルス幅ｔｇの送信パルスは、ターゲットで反射されて時間Δｔ後に同図（ｂ）に示す受信パルスとして観測される。受信パルスは、ダウンコンバートされて同図（ｃ）のようなビート信号に変換され、これを同図（ｄ）に示すような距離ゲートでサンプリングされる。ここでは、送信パルスのパルス幅と同じ時間幅ｔｇで距離ゲートが設けられた例が示されている。距離ゲート毎のサンプリングは、送信パルスの放射時点を基準に、時間幅ｔｇの整数倍の遅延時間で発出されるクロック信号のタイミングで行なう。

従来の信号処理装置の概略構成を、図１３に示すブロック図を用いて説明する。送受信部９１１で処理された信号は、ＡＤ変換部９１２でサンプリングされて信号処理装置９１０のプリサム処理部９１３に出力される。ＦＦＴ処理部９１４は、プリサム処理部９１３で処理されたデータを入力してＦＦＴ処理を行い、その結果をメモリ９１５に書き込んでいる。判定部９１６は、ＦＦＴ処理部９１４がメモリ９１５に書き込んだデータを読み出し、所定の閾値と比較してターゲットの有無を判定する。判定部９１６でターゲットが検出されると、距離・速度検出部９１７が検出したターゲットまでの距離と相対速度を算出する構成となっている。なお、クロック信号発生部９１８は、ＡＤ変換部９１２でサンプリングさせるタイミングにクロック信号を出力し、遅延時間発生部９１９は距離ゲートに対応する遅延時間をクロック信号に付与する。

上記構成の信号処理装置９１０では、ＦＦＴ処理部９１４によるメモリ９１５への書き込みが所定の書き込み時間ｔｗ１経過後に終了すると、続いて判定部９１６がメモリ９１５からデータ読み出しを開始する。メモリ９１５に書き込みが行われる書き込み時間ｔｗ１と、メモリ９１５から読み出しが行われる読み出し時間ｔｒ１のサイクルを図１４に示す。すべての距離ゲートに対してＡＤ変換部９１２によるサンプリングを開始して距離・速度検出部９１７によるターゲットの距離・速度検出を終了するまでの期間を検出サイクルとするとき、メモリ９１５は１回の検出サイクルの間に１回の書き込み期間と１回の読み出し期間を有している。すなわち、検出サイクルは書き込み時間ｔｗ１と読み出し時間ｔｒ１の２つの期間に分けられる。

図１３に示した従来のパルスレーダ装置における処理の概要を、図１５に示すフローチャートを用いて説明する。測定を開始すると、ステップＳ５１での初期化後、ステップＳ５２における送受信部９１１による送受信処理、ステップＳ５３におけるＡＤ変換部９１２によるサンプリング、及びステップＳ５４におけるプリサム処理部９１３によるプリサム処理（距離ゲート毎に積算してメモリ９１５に格納）を、ステップＳ５５、Ｓ５６の処理により所定のプリサム処理回数Ｎ１だけ行わせる。そして、ステップＳ５２〜Ｓ５６のプリサム処理を、ステップＳ５７〜Ｓ５９の処理により所定のＦＦＴ点数Ｎ２だけ行わせる。さらに、ステップＳ５２〜Ｓ５９の距離ゲート毎の処理を、ステップＳ６０〜Ｓ６２の処理によりすべて（Ｎ３個）の距離ゲートについて行わせる。

ステップＳ６２までの処理により、すべての距離ゲートについてのプリサム値が算出されてメモリ９１５に格納されると、ステップＳ６３においてＦＦＴ処理部９１４がメモリ９１５からプリサム値を読み出してＦＦＴ処理を行い、その結果がステップＳ６４で再びメモリ９１５に格納される。メモリ９１５にすべてのＦＦＴ結果が格納されると、次のステップＳ６５において判定部９１６がメモリ９１５からＦＦＴ結果を読み出し、読み込んだデータをもとにターゲットの有無を判定する。さらに、ステップＳ６６において、判定部９１６で検出されたターゲットまでの距離及び相対速度を算出する。以上で、１回の検出サイクルを完了し、ステップＳ６７で距離ゲート番号を初期化した後、ステップＳ６８でさらに計測を継続するか否かを判定する。

上記の従来のパルスレーダ装置における処理の流れにおいて、ステップＳ５２からステップＳ６４までが、受信した反射波の処理結果をメモリ９１５に書き込む書き込み時間ｔｗ１の期間となっており、ステップＳ６５からステップＳ６８までが、メモリ９１５から処理結果を読み込んでターゲット検出を行う読み出し時間ｔｒ１の期間となる。

特開２００４−１２５５９１号公報

しかしながら、上記従来のレーダ装置では、すべての距離ゲートについてのＦＦＴ処理結果をメモリに格納し、ターゲットの判定処理のときにメモリからデータを読み出してターゲットの有無の判定や距離・速度の算出を行う構成となっているため、メモリに必要な容量が大きくなってしまうという問題がある。とくに、距離の検出精度を高めるために距離ゲート数Ｎ３を増やしたり、相対速度の検出精度を高めるためにＦＦＴ点数Ｎ２を増やした場合には、必要となるメモリ容量がさらに大きくなってしまう。また、データの書き込み、読み出しにかかる時間も長くなり、レーダ装置の検出サイクルが長くなってターゲットの検出が間に合わなくなるおそれがあるといった問題もある。

さらに、ターゲットの有無の判定や距離・速度検出を行っているメモリ読み出しの期間は、受信処理結果をメモリに格納することはできず、その期間は非計測期間となる。すなわち、図１４に示す検出サイクルにおいて、読み出し時間ｔｒ１の期間は、受信処理結果をターゲットの判定等に用いることができない非計測期間となり、レーダ装置としての性能を低下させてしまう。特に、必要なメモリ容量が増大するとそれを読み出す時間も長くなり、非計測期間が長くなってレーダ装置としての性能をさらに低下させてしまうといった問題がある。

そこで、本発明は、上記課題に鑑みてなされたものであり、必要なメモリ容量を低減するとともに、１回の検出サイクルに要する時間を大幅に短縮化したパルスレーダ装置を提供することを目的とする。

上記課題を解決するため、本発明のパルスレーダ装置の第１の態様は、所定の周期で生成されるパルス信号を所定周波数の搬送波でアップコンバートした送信パルスを空間に放射し、前記送信パルスがターゲットで反射されて戻ってきた反射パルスを受信部で受信してダウンコンバートし、アナログベースバンド信号を出力する送受信部と、前記パルス信号の生成時点を基準に前記所定の周期の間に２以上のクロック信号を２以上出力するクロック信号発生部と、前記クロック信号発生部から出力された前記２以上のクロック信号を所定の遅延時間だけ遅延させて前記ＡＤ変換部に出力する遅延時間発生部と、前記送受信部から前記アナログベースバンド信号を入力するとともに、前記遅延時間発生部から前記所定の遅延時間だけ遅延された前記２以上のクロック信号を入力し、該２以上のクロック信号を入力したタイミングで前記アナログベースバンド信号をＡＤ変換するＡＤ変換部と、前記ＡＤ変換部からデジタル値に変換された受信信号を入力して所定の回数積算したプリサム値を出力するプリサム処理部と、前記プリサム値を入力して周波数解析を行い、距離ゲート毎及び周波数ゲート毎の信号強度を出力する複素ＦＦＴ処理部と、前記距離ゲート毎及び周波数ゲート毎の信号強度を入力してターゲットの有無を判定する判定部と、前記判定部でターゲットが検出されたときの距離ゲート及び周波数ゲートのデータを入力して前記ターゲットまでの距離および相対速度を算出する距離・速度検出部と、を備え、さらに、一方に前記プリサム処理部が接続されて前記プリサム値を書き込み、他方に前記判定部が接続されて前記距離ゲート毎及び周波数ゲート毎の信号強度を読み込む第１メモリ及び第２メモリと、前記第１メモリ及び第２メモリと前記プリサム処理部及び前記判定部との接続を交互に切り替える第１スイッチ及び第２スイッチと、前記複素ＦＦＴ処理部を前記第１メモリ及び第２メモリのいずれか一方に交互に接続させる第３スイッチ及び第４スイッチと、前記第１〜第４スイッチの切り換えを制御する切換制御部と、前記所定の遅延時間だけ遅延された前記２以上のクロック信号による等価サンプリングの遅延時間が更新される毎に前記切換制御部に対し前記第１〜第４スイッチの切り換えを指示する切換信号発生部と、を備えることを特徴とする。

本発明によれば、２つのメモリを用いてプリサム処理部による書き込みと判定部による読み出しを並行して交互に行わせることで、必要なメモリ容量を低減するとともに、１回の検出サイクルに要する時間を大幅に短縮化したパルスレーダ装置を提供することができる。

本発明のパルスレーダ装置の他の態様は、前記判定部でターゲットが検出されると、該ターゲットの距離ゲート及び周波数ゲートのデータを保存する第３メモリをさらに備え、前記距離・速度検出部は、前記第３メモリから前記距離ゲート及び周波数ゲートのデータを読み出して前記ターゲットまでの距離および相対速度を算出することを特徴とする。判定部で検出したターゲットの距離ゲート及び周波数ゲートのデータを第３メモリに保存しておくことで、距離・速度検出部に演算処理させる時間帯の選択自由度が高まる。

本発明のパルスレーダ装置の他の態様は、前記第３スイッチ及び第４スイッチは、前記プリサム処理部が接続されている前記第１メモリまたは第２メモリに前記複素ＦＦＴ処理部を接続することを特徴とする。これにより、複素ＦＦＴ処理部をプリサム処理部の演算処理に続けて処理させることができる。

本発明のパルスレーダ装置の他の態様は、前記プリサム処理部及び前記複素ＦＦＴ処理部と、前記判定部とが並列して実行されることを特徴とする。これにより、プリサム処理部及び複素ＦＦＴ処理部の演算処理に要する時間と、判定部の演算処理に要する時間とのいずれか短い方の演算処理時間だけ処理時間を短縮できる。

本発明のパルスレーダ装置の他の態様は、前記第３スイッチ及び第４スイッチは、前記判定部が接続されている前記第１メモリまたは第２メモリに前記複素ＦＦＴ処理部を接続することを特徴とする。これにより、複素ＦＦＴ処理部の処理が終了すると直ちに判定部の処理を行うことができる。

本発明のパルスレーダ装置の他の態様は、前記プリサム処理部と、前記複素ＦＦＴ処理部及び前記判定部とが並列して実行されることを特徴とする。これにより、プリサム処理部の演算処理に要する時間と、複素ＦＦＴ処理部及び判定部の演算処理に要する時間とのいずれか短い方の演算処理時間だけ処理時間を短縮できる。

本発明のパルスレーダ装置の他の態様は、主演算処理部と、前記主演算処理部よりも高速演算処理が可能な補助演算処理部と、を備え、前記判定部、前記距離・速度検出部、及び前記切換信号発生部が前記主演算処理部で実行され、前記クロック信号発生部、前記遅延時間発生部、前記プリサム処理部、前記複素ＦＦＴ処理部、及び前記切換制御部が前記補助演算処理部で実行されることを特徴とする。プリサム処理部、複素ＦＦＴ処理部、及び切換制御部の処理を高速演算が可能な補助演算処理部で行わせることで、時間分解能の高いパルスレーダ装置を提供することができる。

本発明によれば、２つのメモリを用いて書き込みと読み出しとを交互に並行して行わせることで、必要なメモリ容量を低減するとともに、１回の検出サイクルに要する時間を大幅に短縮化したパルスレーダ装置を提供することができる。

本発明の第１実施形態のパルスレーダ装置の構成を示すブロック図である。第１実施形態のパルスレーダ装置で処理される信号を説明するための説明図である。等価サンプリングを説明するための説明図である。送信パルスの放射タイミングとクロック信号のタイミングとを比較して説明する説明図である。第１実施形態におけるスイッチの接続状態を示す表である。第１実施形態のパルスレーダ装置のスイッチを切り替えた状態を示すブロック図である。スイッチの切換サイクル及び検出サイクルを説明するための説明図である。第１実施形態の信号処理装置における処理を説明するためのフローチャートである。本発明の第２実施形態のパルスレーダ装置の構成を示すブロック図である。第２実施形態の信号処理装置における処理を説明するためのフローチャートである。従来の車載用パルスレーダ装置のブロック図である。従来のパルスレーダ装置における信号処理の概要を説明するための説明図である。従来の信号処理装置の概略構成を示すブロック図である。従来の検出サイクルを説明するための説明図である。従来のパルスレーダ装置における処理を説明するためのフローチャートである。

本発明の好ましい実施の形態におけるパルスレーダ装置について、図面を参照して詳細に説明する。同一機能を有する各構成部については、図示及び説明簡略化のため、同一符号を付して示す。以下では、本発明のパルスレーダ装置を車両に搭載して用いる場合を例に説明する。

（第１実施形態）
本発明の第１の実施形態に係るパルスレーダ装置の構成を、図１を用いて説明する。図１は、本実施形態のパルスレーダ装置１００の構成を示すブロック図である。パルスレーダ装置１００は、送受信部１０１と、ＡＤ変換部１０２と、信号処理装置１０３とから構成されている。信号処理装置１０３は、さらに主演算処理部１１０と補助演算処理部１２０とからなる構成としている。プリサム処理及びＦＦＴ処理を各距離ゲートについて順次行う処理を補助演算処理部１２０で行わせ、ＦＦＴ処理された結果を用いてターゲットの判定や距離・速度の検出処理を主演算処理部１１０で行わせている。

送受信部１０１は、所定のパルス送信周期Ｔで送信パルスを空中に放射し、ターゲットで反射された反射波を受信してダウンコンバート等の処理を行った後、得られたアナログベースバンド信号をＡＤ変換部１０２に出力している。送受信部１０１で送受信される送信パルス及び受信パルスを模式的に図２に示す。図２（ａ）は、所定のパルス送信周期Ｔで送信されるパルス幅τの送信パルスを示しており、図２(ｂ)は、送信パルスの送信後、ターゲットで反射されて時間ｔｒｅｆ経過した時点で受信される受信パルスを模式的に示している。送信パルスは、パルス幅τのパルス列を所定の周波数の搬送波でアップコンバートして生成される。また、受信パルスは、ターゲットで反射された反射波がダウンコンバートされてアナログベースバンド信号に変換されたものである。送受信部１０１からＡＤ変換部１０２に出力される受信信号には、図２(ｂ)に示すような受信パルスが含まれている。

ＡＤ変換部１０２は、所定のタイミングで送受信部１０１から入力した受信信号をサンプリングし、その結果を信号処理装置１０３に出力する。本実施形態では、１つの送信パルスに対して複数個のサンプリングパルスを発生させ、該サンプリングパルスの発生時刻を時々刻々変化させることで多くの距離ゲートに対するサンプリングを行う等価サンプリングの処理を行わせている。ＡＤ変換部１０２で等価サンプリングを行わせるために、補助演算処理部１２０にクロック信号発生部１２１及び遅延時間発生部１２２を設けている。クロック信号発生部１２１は、１つの送信パルスに対しここでは５回のサンプリングを行わせるために、送信パルスを放射後５回のクロック信号を出力する。５つのクロック信号からなるクロック信号列の一例を図２（ｃ）に示す。クロック信号は、所定のサンプリング周期Ｔｓでクロック信号発生部１２１から出力される。サンプリング周期Ｔｓは、クロック信号をＡＤ変換部１０２に５回出力するのに必要な時間長Ｔｓ×５がパルス送信周期Ｔ以下となるように決められている。なお、ここでは１つの送信パルスに対し５つのクロック信号が出力されるものとしたが、これに限定されるものではない。

等価サンプリングの一例を図３に示す。同図は、５つのクロック信号からなるクロック信号列を各段に示し、このクロック信号列が、その遅延時間ｔｄが遅延ステップ時間ｔ１ずつ遅延しながら（等価サンプリングのサイクルが更新されながら）ＡＤ変換部１０２に出力されることを示している。クロック信号列の遅延時間ｔｄは、遅延時間発生部１２２において制御されており、クロック信号発生部１２１から出力されるクロック信号を遅延時間ｔｄによる等価サンプリングが１サイクル終了する度に遅延ステップ時間ｔ１ずつ遅延させている。図３に示す例では、遅延時間ｔｄを遅延ステップ時間ｔ１ずつｎ回遅らせることでサンプリング周期Ｔｓに一致するようにしている（ここで、ｎは、サンプリング周期Ｔｓを遅延ステップ時間ｔ１で分割した数である。）。サンプリング周期Ｔｓ毎に出力される５つのクロック信号により、先頭のクロック信号で測定される距離ゲート（１〜ｎ番目の距離ゲート）と、これからｎ個分ずつ離れた合計５つの距離ゲートに対してサンプリングが行われる。

上記の等価サンプリングにおいて、送信パルスが放射されるタイミングと、遅延時間発生部１２２からＡＤ変換部１０２に出力されるクロック信号のタイミングとを比較して図４に示す。図４（ａ）は送信パルスを示し、図４（ｂ）はクロック信号を示す。等価サンプリング１サイクル間においては、クロック信号の遅延時間ｔｄ＝（ｉ−１）×ｔ１（ｉ＝１，・・・，ｎ；ここでｎはサンプリング周期Ｔｓを遅延ステップ時間ｔ１で分割した数）は一定に保たれる。同図には、等価サンプリングのサイクルが更新される度に、クロック信号列が遅延時間ｔ１ずつ遅延して出力されることが示されている。

ＡＤ変換部１０２からサンプリング結果を入力してターゲットの検出を行う信号処理装置１０３の構成を以下に説明する。補助演算処理部１２０は、プリサム処理を行うためのプリサム処理部１２３、ＦＦＴ処理を行わせるための複素ＦＦＴ処理部１２４、プリサム処理の結果やＦＦＴ処理結果を保存するための第１メモリ１２５と第２メモリ１２６、及びＡＤ変換部１０２におけるサンプリングタイミングを指示するためのクロック信号発生部１２１と遅延時間発生部１２２を備えている。また、主演算処理部１１０は、複素ＦＦＴ処理部１２４によるＦＦＴ処理結果を用いてターゲットを検知する判定部１１１、判定部１１１による判定結果を保存するための第３メモリ１１２、判定部１１１の結果を用いてターゲットまでの距離及び速度を算出する距離・速度検出部１１３を備えている。

等価サンプリング１サイクル内では、Ｓ／Ｎを改善するために、遅延時間ｔｄを変えずに送信パルスを複数回発射して同じ距離ゲートに所定の回数サンプリング結果を積算させるプリサム処理を行う。また、このようにプリサム処理されたプリサム結果を、複素ＦＦＴ処理部１２４のＦＦＴ処理に必要なＦＦＴ点数だけ用意する必要がある。プリサム処理部１２３は、このようなプリサム処理を行うものであり、所定のプリサム回数Ｎ１だけサンプリング結果を積算してプリサム値を算出し、このプリサム値をＦＦＴ点数Ｎ２だけ算出して第１メモリ１２５または第２メモリ１２６に保存する。

複素ＦＦＴ処理部１２４は、第１メモリ１２５または第２メモリ１２６に保存されているＦＦＴ点数Ｎ２分のプリサム結果を用いてＦＦＴ処理し、ＦＦＴ処理結果としてＦＦＴ点数と同数の周波数ゲート毎の信号強度を算出する。このＦＦＴ処理結果は、プリサム結果が保存されていた第１メモリ１２５または第２メモリ１２６に再び保存される。

本実施形態の補助演算処理部１２０では、等価サンプリングの１サイクル間に５つの距離ゲートに対して上記のプリサム処理及びＦＦＴ処理を同時に行っている。その結果、第１メモリ１２５及び第２メモリ１２６に必要なメモリ容量は、ＦＦＴ点数を例えば６４とすると、６４×５＝３２０点のプリサム値を保存するのに必要な容量となる。従来は、すべての距離ゲートに対してプリサム処理を行った後にＦＦＴ処理を行い、その結果を用いてターゲットの検出等を行っていたことから、すべての距離ゲートに対するプリサム値をメモリに保存させておく必要があった。その結果、距離ゲート数Ｎ３を例えば３２０とすると、６４×３２０＝２０４８０点のプリサム結果をメモリに保存させる必要があった。さらに、１つのプリサム値を算出するためのプリサム回数Ｎ１を３２とすると、プリサム処理部１２３が１回の処理で行う全プリサム処理回数が、従来は３２×６４×３２０＝６５５３６０回であったものが、本実施形態のプリサム処理部１２３では、１回の処理で３２×６４×５＝１０２４０回行うだけであり、１回の演算処理量が大幅に低減されている。

上記のように、従来のレーダ装置ではすべての距離ゲートに対するプリサム処理が終了してメモリに保存された後に、その結果を用いてＦＦＴ処理を行い、さらにターゲットの判定及び距離・速度検出を行っていた。そのため、上記のような多数のデータを一度にメモリに保存させる必要があり、大きなメモリ容量が必要となっていた。また、メモリにデータを書き込ませるための書き込み時間、及びメモリから読み出すための読み出し時間も長くなっていた。その結果、検出サイクルが長くなるとともに非検出期間も長くなり、レーダ装置としての性能が低下する原因となっていた。そこで、本実施形態の補助演算処理部１２０では、第１メモリ１２５と第２メモリ１２６の２つのメモリを用いて読み出しと書き込みを交互に行わせることにより、必要なメモリ容量を低減させるとともに、１回の検出サイクルＴｍの時間長を大幅に短縮化して高速演算処理を実現している。

本実施形態の補助演算処理部１２０は、第１メモリ１２５と第２メモリ１２６の２つのメモリを用いて読み出しと書き込みを交互に行うために、４つのスイッチ１３１〜１３４とその切り換えを制御する切換制御部１３５を備える構成としている。また、切換制御部１３５に対してスイッチ１３１〜１３４の切り換えを要求する手段として、主演算処理部１１０に切換信号発生部１１４を備えている。

以下では、第１メモリ１２５と第２メモリ１２６に対して、スイッチ１３１〜１３４を用いて読み出しと書き込みを交互に行う方法を説明する。初めに、第１メモリ１２５が書き込み状態にあり、第２メモリ１２６が読み出し状態にあるときの各スイッチの状態を図１に示す。本実施形態の補助演算処理部１２０では、第１スイッチ１３１の接点ａにプリサム処理部１２３の出力側が接続され、第２スイッチの接点ａには判定部１１１の入力側が接続されている。また、第３スイッチ１３３及び第４スイッチ１３４の接点ａには、複素ＦＦＴ処理部１２４の入力側及び出力側がそれぞれ接続されている。さらに、スイッチ１３１〜１３４のそれぞれの接点ｂに第１メモリ１２５が接続され、接点ｃに第２メモリ１２６が接続されている。

スイッチ１３１〜１３４の各接点が上記のように接続されているとき、第１メモリ１２５を書き込み状態にし、第２メモリ１２６を読み出し状態にするために、第１スイッチ１３１、第３スイッチ１３３、及び第４スイッチ１３４の接点ａを接点ｂに接続させ、第２スイッチの接点ａのみを接点ｃに接続させている。すなわち、第１メモリ１２５が、プリサム処理部１２３及び複素ＦＦＴ処理部１２４に接続され、第２メモリ１２６が判定部１１１に接続された状態となっている。スイッチ１３１〜１３４の接続状態を図５（ａ）にまとめて示す。

上記のような接続状態において、まずプリサム処理部１２３が第１メモリ１２５を用いてプリサム処理を行う。すなわち、プリサム処理部１２３が、新たに入力したサンプリング結果を第１メモリ１２５に保存されているそれまでの積算値に加算し、これを再び第１メモリ１２５に保存する。このようなプリサム処理を、所定のプリサム回数Ｎ１だけ行ってプリサム値を算出する。さらに、所定のＦＦＴ点数Ｎ２のプリサム値が得られるまで上記のプリサム処理を繰り返し、ＦＦＴ点数Ｎ２分のプリサム値を第１メモリ１２５に書き込む。

プリサム処理部１２３による第１メモリ１２５への書き込みが、等価サンプリングの１サイクル間において同時にサンプリングする５つの距離ゲートすべてについて終了すると、次に複素ＦＦＴ処理部１２４が第１メモリ１２５からプリサム値を読み込んでＦＦＴ処理する。ＦＦＴ処理された結果は、再び第１メモリ１２５に書き込まれる。複素ＦＦＴ処理部１２４が第１メモリ１２５に書き込むデータ数は、１回の等価サンプリングによりサンプリングされる距離ゲート数５にＦＦＴ点数（周波数ゲート数）Ｎ２を乗算した個数である。但し、複素ＦＦＴ処理の場合にはＩ成分、Ｑ成分の２つが算出されるため、第１メモリ１２５に書き込まれるデータ数は、さらに２倍になる。

一方、第２メモリ１２６には前回の等価サンプリングサイクルにおける書き込み状態時にすでに５つの距離ゲートに関するＦＦＴ結果が書き込まれている。主演算処理部１１０の判定部１１１は、第２メモリ１２６からＦＦＴ結果を読み出してターゲットの判定を行う。判定部１１１は、第２メモリ１２６から読み出したＦＦＴ結果を、所定の閾値と比較することでターゲットを判定する。そして、ターゲットが検出された距離ゲート及び周波数ゲートの情報を主演算処理部１１０内の第３メモリ１１２に格納する。判定部１１１におけるターゲットの判定処理では、補助演算処理部１２０内の第２メモリ１２６のみを用いており、第１メモリ１２５を用いることはないことから、第１メモリに書き込みを行うプリサム部１２３及び複素ＦＦＴ処理部１２４と並行に処理することができる。

判定部１１１によりターゲットが検出された距離ゲート及び周波数ゲートのうち、所定の個数のものだけを第３メモリ１１２に格納させるようにすることができる。一例として、新たにターゲットが検出された距離ゲート及び周波数ゲートのＦＦＴ結果を、それまでに第３メモリ１１２に格納されているものと逐次比較し、信号強度の高いものから所定点数分だけ第３メモリ１１２に格納させるようにすることができる。あるいは、より近くにあるターゲットから順に所定個数分を格納させるようにしてもよい。判定部１１１においてすべての距離ゲート及び周波数ゲートに対しターゲットの判定が終了すると、距離・速度検出部１１３は、第３メモリ１１２に格納されているターゲットのデータを読み込み、これを用いてターゲットまでの距離及び相対速度を算出する。

第１メモリ１２５は、プリサム処理部１２３及び複素ＦＦＴ処理部１２４の処理が完了するまでは書き込み状態にあり、第２メモリ１２６は、少なくとも判定部１１１の処理が完了するまでは読み出し状態にある。第２メモリ１２６からの読み出しに要する時間ｔｒ１が、第１メモリ１２５への書き込みに要する時間ｔｗ１よりも短い場合には、第１メモリ１２５への書き込みが終了するまでは第２メモリ１２６は読み込み状態のまま待機する。逆に、第２メモリ１２６からの読み出しに要する時間ｔｒ１が、第１メモリ１２５への書き込みに要する時間ｔｗ１よりも長い場合には、第２メモリ１２５からの読み出しが終了するまでは第１メモリ１２５は書き込み状態のまま待機する。以下では、読み込み時間ｔｒ１よりも書き込み時間ｔｗ１の方が長い場合について説明する。

補助演算処理装置１２０において遅延時間ｔｄのもとでの等価サンプリングサイクルが終了し、第１メモリ１２５への書き込みが終了すると、遅延時間発生部１２２におけるクロック信号の遅延時間ｔｄが更新され（遅延時間ｔｄに遅延ステップ時間ｔ１が加算され）、図３に示す等価サンプリングの距離ゲートが１つずつ進められる。それと同時に、主演算処理部１１０に設けられた切換信号発生部１１４からの指示により、切換制御部１３５がスイッチ１３１〜１３４の接続状態を切り換えて図６に示す状態にする。すなわち、第１メモリ１２５を読み出し状態にし、第２メモリ１２６を書き込み状態にするために、第１スイッチ１３１、第３スイッチ１３３、及び第４スイッチ１３４の接点ａを接点ｃに接続させ、第２スイッチの接点ａのみを接点ｂに接続させる。すなわち、第２メモリ１２６が、プリサム処理部１２３及び複素ＦＦＴ処理部１２４に接続され、第１メモリ１２５が判定部１１１に接続された状態とする。スイッチ１３１〜１３４の接続状態を図５（ｂ）にまとめて示す。

以下、同様にして、すべての距離ゲートの処理が終了するまで、等価サンプリングの１サイクルが終了するたびに、等価サンプリングの遅延時間ｔｄを遅延ステップ時間ｔ１ずつ更新するとともに、上記のスイッチ１３１〜１３４の切り替えを繰り返し行う。これにより、第１メモリ１２５と第２メモリ１２６を、書き込み状態と読み出し状態に交互に切り換えて用いることができ、補助演算処理部１２０におけるプリサム処理部１２３及び複素ＦＦＴ処理部１２４の処理と、主演算処理部１１０における少なくとも判定部１１１の処理を並行して行うことが可能となる。その結果、より時間の長い書き込み時間ｔｗ１がスイッチ１３１〜１３４を切り換える切換サイクルｔｃとなり、図７に示すように、検出サイクルＴｍは遅延時間ｔｄの更新回数（サンプリング周期Ｔｓを遅延ステップ時間ｔ１で分割した数（図２，３参照））ｎに書き込み時間ｔｗ１を乗算した時間長となる。
Ｔｍ＝ｎ×ｔｃ
＝ｎ×ｔｗ１

なお、第１回目の切換サイクルでは、読み出し状態のメモリにＦＦＴ結果が格納されていないため、書き込み処理だけとなる。また、第ｎ回目の切換サイクルでいずれかのメモリに格納されたＦＦＴ結果を処理するために、読み出し処理をさらに１回行う必要がある。これより、従来のレーダ装置よりも（ｎ−１）回の読み出しに要する時間、すなわち、少なくとも判定部１１１の（ｎ−１）回分の処理時間だけ短縮される。検出サイクルを継続する場合には、第１回目の検出サイクルの最後（ｎ回目）の書き込み処理のＦＦＴ結果を、次の検出サイクルの第１回目の切換サイクルの読み出し処理で処理することができる。

上記説明の主演算処理部１１０及び補助演算処理部１２０における処理について、図８を用いてさらに詳細に説明する。図８は、１サイクルの等価サンプリングにおいて、補助演算処理部１２０のプリサム処理部１２３及び複素ＦＦＴ処理部１２４が第１メモリ１２５または第２メモリ１２６を用いて行う処理、並びに主演算処理部１１０の判定部１１１及び距離・速度検出部１１３が第２メモリ１２６または第１メモリ１２５と第３メモリを用いて行う処理を説明するためのフローチャートである。以下では、第１メモリ１２５が書き込み状態にあり、第２メモリ１２６が読み出し状態にある場合について説明する。この場合、次の等価サンプリングサイクルでは、第１メモリ１２５が読み出し状態、第２メモリ１２６が書き込み状態となり、図８と同様の処理が行われる。

パルスレーダ装置１００において測定が開始されると、ステップＳ１で等価サンプリングカウンタ（またはスイッチ切換カウンタ）Ｋを１に初期化した後、ステップＳ２においてスイッチ１３１〜１３４を切り替えて第１メモリ１２５を書き込み状態、第２メモリ１２６を読み出し状態に選択する。次のステップＳ３〜Ｓ１４では、書き込み状態の第１メモリ１２５を用いて行う処理（書き込み処理）の流れを示し、ステップＳ１５〜Ｓ１９では、読み出し状態の第２メモリ１２６を用いて行う処理（読み出し処理）の流れを示している。書き込み処理と読み出し処理は、並行して行われる。

書き込み処理では、ステップＳ３でプリサム処理カウンタＩ，ＦＦＴ処理カウンタＪを１に初期化した後、ステップＳ４で送信パルスを放射して送受信部１０１の処理を行い、ステップＳ５でＡＤ変換部１０２によるサンプリングを行う。続くステップＳ６では、プリサム処理部１２３によるサンプリング結果の積算値を第１メモリ１２５に格納する。ステップＳ７では、プリサム処理カウンタＩが所定のプリサム回数Ｎ１に達したかを判定し、プリサム回数Ｎ１に達していない場合にはステップＳ８でプリサム処理カウンタＩに１を加算し、その後再びステップＳ４〜Ｓ６の処理を行う。一方、プリサム処理カウンタＩが所定のプリサム回数Ｎ１に達したと判定された場合には、ステップＳ９でプリサム処理カウンタＩを１に初期化した後、ステップＳ１０でＦＦＴ処理カウンタＪがＦＦＴ点数Ｎ２に達したかを判定する。

ステップＳ１０でＦＦＴ処理カウンタＪがＦＦＴ点数Ｎ２に達していないと判定されると、ステップＳ１１でＦＦＴ処理カウンタＪに１を加算し、その後再びステップＳ４〜Ｓ９の処理を行う。一方、ＦＦＴ処理カウンタＪがＦＦＴ点数Ｎ２に達したと判定されると、ステップＳ１２で第１メモリ１２５からプリサム結果を読み出し、ステップＳ１３で複素ＦＦＴ処理部１２４によるＦＦＴ処理を行う。ＦＦＴ処理結果は、ステップＳ１４で第１メモリ１２５に書き込まれる。これにより、書き込み処理を終了してステップＳ２０に進む。

これに対し読み出し処理では、ステップＳ１５で第２メモリ１２６から前回の等価サンプリングサイクル（スイッチ切換サイクル）のときに書き込まれているＦＦＴ結果を読み出し、ステップＳ１６で判定部１１１によるターゲットの判定を行う。ステップＳ１７では、判定部１１１で検出されたターゲットのＦＦＴ結果を第３メモリ１１２に書き込み、ステップＳ１８で距離・速度判定部１１３による距離及び相対速度の算出を行う。その後、ステップＳ１９ではステップＳ３〜Ｓ１４の書き込み処理が終了するまで待機し、書き込み処理が終了するとステップＳ２０に進む。なお、検出サイクルの第１回目の読み出し処理では、第２メモリ１２６にＦＦＴ結果が保存されていないため、読み出し処理は行われない。また、ｎ回目の書き込み処理で格納されたメモリ１２５または１２６のＦＦＴ結果は、次の等価サンプリングサイクルの読み出し処理で処理するか、または別途処理する必要がある。

書き込み処理及び読み出し処理が終了すると、ステップＳ２０でＦＦＴ処理カウンタＪを１に初期化した後、ステップＳ２１で等価サンプリングカウンタＫが遅延時間ｔｄの更新回数（サンプリング周期Ｔｓを遅延ステップ時間ｔ１で分割した数：スイッチ切換回数）ｎに達したかを判定し、遅延時間ｔｄの更新回数ｎに達していない場合にはステップＳ２２で等価サンプリングカウンタＫに１を加算するとともに、遅延時間ｔｄに遅延ステップ時間ｔ１を加算して更新し、その後次の等価サンプリングサイクルの処理（ステップＳ２〜ステップＳ２０の処理）を再び行う。一方、等価サンプリングカウンタＫが遅延時間ｔｄの更新回数ｎに達したと判定されると、ステップＳ２３において測定を停止するか判定し、測定を停止しない場合にはステップＳ１に戻って以上説明した１回の検出サイクルの処理を繰り返し行っていく。ステップＳ２３で測定を停止すると判定された場合には、すべての処理を終了する。

（第２実施形態）
本発明の第２の実施形態に係るパルスレーダ装置の構成を、図９を用いて説明する。図９は、本実施形態のパルスレーダ装置２００の構成を示すブロック図である。本実施形態のパルスレーダ装置２００では、第３スイッチ１３３と第４スイッチ１３４の接続状態が第１の実施形態の場合と異なっている。第１の実施形態では、ＦＦＴ処理部１２４が書き込み状態にあるメモリに接続されるように、第３スイッチ１３３及び第４スイッチ１３４の接続状態が設定されていた。これに対し本実施形態では、ＦＦＴ処理部１２４が読み出し状態にあるメモリに接続されるように、第３スイッチ１３３及び第４スイッチ１３４の接続状態を設定している。図９では、第１メモリ１２５が書き込み状態にあり、第１メモリ１２５には第１スイッチ１３１を介してプリサム処理部１２３のみが接続されている。これに対し、読み出し状態にある第２メモリ１２６には、第３スイッチ１３３及び第４スイッチ１３４を介してＦＦＴ処理部１２４が接続され、第２スイッチ１３２を介して判定部１１１が接続されている。

本実施形態では、スイッチ１３１〜１３４の接続状態を図９のようにすることにより、書き込み状態にある第１メモリ１２５を用いてプリサム処理部１２３によるプリサム処理のみを行う。また、読み出し状態にある第２メモリ１２６を用いて、まずＦＦＴ処理部１２４が第２メモリ１２６からプリサム結果を読み出してＦＦＴ処理を行い、その結果を再び第２メモリ１２６に書き込む。続いて、判定部１１１が第２メモリ１２６からＦＦＴ結果を読み出してターゲットの判定を行い、ターゲットが判定されるとそのときの距離ゲート及び周波数ゲートのＦＦＴ結果を第３メモリ１１２に書き込む。さらに、判定部１１１の処理が終了すると、距離・速度検出部１１３が第３メモリ１１２のデータを用いてターゲットまでの距離及び相対速度を検出する。

本実施形態の主演算処理部１１０及び補助演算処理部１２０における処理について、図１０を用いて説明する。図１０は、図８に示した第１の実施形態に係るフローチャートと同様に、本実施形態における処理の流れを説明するためのフローチャートである。本実施形態の書き込み処理では、ステップＳ１１までは第１の実施形態の処理と同じであるが、ステップＳ１２〜Ｓ１４の処理が図１０の左側の分岐処理にはない。本実施形態では、ステップＳ１２〜Ｓ１４の処理を図１０の右側の分岐処理で行っている。

上記のように、ＦＦＴ処理部１２４の処理は、第１の実施形態のように書き込み状態のメモリを用いて行うようにすることも可能であり、あるいは第２の実施形態のように読み出し状態のあるメモリを用いて行うようにすることも可能である。そこで、書き込み処理に要する時間と読み出し処理に要する時間とができるだけ等しくなるように、ＦＦＴ処理部１２４の処理をいずれで行うか選択するのが好ましい。これにより、検出サイクルの時間長をさらに短くすることができ、好適なパルスレーダ装置を提供することができる。

なお、本実施の形態における記述は、本発明に係るパルスレーダ装置の一例を示すものであり、これに限定されるものではない。本実施の形態におけるパルスレーダ装置の細部構成及び詳細な動作などに関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。

１００、２００パルスレーダ装置
１０１送受信部
１０２ＡＤ変換部
１０３信号処理装置
１１０主演算処理部
１１１判定部
１１２第３メモリ
１１３距離・速度検出部
１１４切換信号発生部
１２０補助演算処理部
１２１クロック信号発生部
１２２遅延時間発生部
１２３プリサム処理部
１２４複素ＦＦＴ処理部
１２５第１メモリ
１２６第２メモリ
１３１第１スイッチ
１３２第２スイッチ
１３３第３スイッチ
１３４第４スイッチ
１３５切換制御部

Claims

所定の周期で生成されるパルス信号を所定周波数の搬送波でアップコンバートした送信パルスを空間に放射し、前記送信パルスがターゲットで反射されて戻ってきた反射パルスを受信部で受信してダウンコンバートし、アナログベースバンド信号を出力する送受信部と、
前記パルス信号の生成時点を基準に前記所定の周期の間に２以上のクロック信号を出力するクロック信号発生部と、
前記クロック信号発生部から出力された前記２以上のクロック信号を所定の遅延時間だけ遅延させる遅延時間発生部と、
前記送受信部から前記アナログベースバンド信号を入力するとともに、前記遅延時間発生部から前記所定の遅延時間だけ遅延された前記２以上のクロック信号を入力し、該２以上のクロック信号を入力したタイミングで前記アナログベースバンド信号をＡＤ変換するＡＤ変換部と、
前記ＡＤ変換部からデジタル値に変換された受信信号を入力して所定の回数積算したプリサム値を出力するプリサム処理部と、
前記プリサム値を入力して周波数解析を行い、距離ゲート毎及び周波数ゲート毎の信号強度を出力する複素ＦＦＴ処理部と、
前記距離ゲート毎及び周波数ゲート毎の信号強度を入力してターゲットの有無を判定する判定部と、
前記判定部でターゲットが検出されたときの距離ゲート及び周波数ゲートのデータを入力して前記ターゲットまでの距離および相対速度を算出する距離・速度検出部と、を備え、
さらに、一方に前記プリサム処理部が接続されて前記プリサム値を書き込み、他方に前記判定部が接続されて前記距離ゲート毎及び周波数ゲート毎の信号強度を読み込む第１メモリ及び第２メモリと、
前記第１メモリ及び第２メモリと前記プリサム処理部及び前記判定部との接続を交互に切り替える第１スイッチ及び第２スイッチと、
前記複素ＦＦＴ処理部を前記第１メモリ及び第２メモリのいずれか一方に交互に接続させる第３スイッチ及び第４スイッチと、
前記第１〜第４スイッチの切り換えを制御する切換制御部と、
前記所定の遅延時間だけ遅延された前記２以上のクロック信号による等価サンプリングの遅延時間が更新される毎に前記切換制御部に対し前記第１〜第４スイッチの切り換えを指示する切換信号発生部と、を備える
ことを特徴とするパルスレーダ装置。
前記判定部でターゲットが検出されると、該ターゲットの距離ゲート及び周波数ゲートのデータを保存する第３メモリをさらに備え、
前記距離・速度検出部は、前記第３メモリから前記距離ゲート及び周波数ゲートのデータを読み出して前記ターゲットまでの距離および相対速度を算出する
ことを特徴とする請求項１に記載のパルスレーダ装置。
前記第３スイッチ及び第４スイッチは、前記プリサム処理部が接続されている前記第１メモリまたは第２メモリに前記複素ＦＦＴ処理部を接続する
ことを特徴とする請求項１または２に記載のパルスレーダ装置。
前記プリサム処理部及び前記複素ＦＦＴ処理部と、前記判定部とが並列して実行される
ことを特徴とする請求項３に記載のパルスレーダ装置。
前記第３スイッチ及び第４スイッチは、前記判定部が接続されている前記第１メモリまたは第２メモリに前記複素ＦＦＴ処理部を接続する
ことを特徴とする請求項１または２に記載のパルスレーダ装置。
前記プリサム処理部と、前記複素ＦＦＴ処理部及び前記判定部とが並列して実行される
ことを特徴とする請求項５に記載のパルスレーダ装置。
主演算処理部と、前記主演算処理部よりも高速演算処理が可能な補助演算処理部と、を備え、
前記判定部、前記距離・速度検出部、及び前記切換信号発生部が前記主演算処理部で実行され、
前記クロック信号発生部、前記遅延時間発生部、前記プリサム処理部、前記複素ＦＦＴ処理部、及び前記切換制御部が前記補助演算処理部で実行される
ことを特徴とする請求項１乃至６のいずれか１項に記載のパルスレーダ装置。