JP4976443B2 - パルスレーダ装置 - Google Patents

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Description

本発明は、ターゲットまでの距離とその相対速度を同時に検知するパルスレーダ装置に関する。
従来、距離と相対速度を検知する車載用パルスレーダ装置として、例えば特許文献1に記載のものが知られている。特許文献1に記載の車載用パルスレーダ装置のブロック図を図11に示す。特許文献1では、送受切り替えスイッチ901を送信アンプ902側に切り替えてパルスを放射し、その後送受切り替えスイッチ901を受信アンプ903側に切り替えてターゲットで反射された反射波を受信するように構成されている。
受信された反射波は、AD変換器904で距離ゲート(又はレンジビン)毎にサンプリングされ、サンプリングされたデータを信号処理装置905に出力している。信号処理装置905では、AD変換器904から入力したデータをプリサム処理し、その結果をFFT(Fast Fourier Transform)処理している。このFFT処理の結果であるスペクトルの周波数及び振幅情報から、自車両とターゲットとの距離及び相対速度を求めている。さらに、S/N比を向上させるために、受信回路で複数の距離ゲートにまたがるプリサム処理を行うことが提案されている。特許文献1では、AD変換器904でディジタルデータに変換されたのちの処理を、信号処理装置905ですべて行っている。
従来のパルスレーダ装置における信号処理の概要を図12を用いて説明する。送信アンテナから放射された同図(a)に示すパルス幅tgの送信パルスは、ターゲットで反射されて時間Δt後に同図(b)に示す受信パルスとして観測される。受信パルスは、ダウンコンバートされて同図(c)のようなビート信号に変換され、これを同図(d)に示すような距離ゲートでサンプリングされる。ここでは、送信パルスのパルス幅と同じ時間幅tgで距離ゲートが設けられた例が示されている。距離ゲート毎のサンプリングは、送信パルスの放射時点を基準に、時間幅tgの整数倍の遅延時間で発出されるクロック信号のタイミングで行なう。
従来の信号処理装置の概略構成を、図13に示すブロック図を用いて説明する。送受信部911で処理された信号は、AD変換部912でサンプリングされて信号処理装置910のプリサム処理部913に出力される。FFT処理部914は、プリサム処理部913で処理されたデータを入力してFFT処理を行い、その結果をメモリ915に書き込んでいる。判定部916は、FFT処理部914がメモリ915に書き込んだデータを読み出し、所定の閾値と比較してターゲットの有無を判定する。判定部916でターゲットが検出されると、距離・速度検出部917が検出したターゲットまでの距離と相対速度を算出する構成となっている。なお、クロック信号発生部918は、AD変換部912でサンプリングさせるタイミングにクロック信号を出力し、遅延時間発生部919は距離ゲートに対応する遅延時間をクロック信号に付与する。
上記構成の信号処理装置910では、FFT処理部914によるメモリ915への書き込みが所定の書き込み時間tw1経過後に終了すると、続いて判定部916がメモリ915からデータ読み出しを開始する。メモリ915に書き込みが行われる書き込み時間tw1と、メモリ915から読み出しが行われる読み出し時間tr1のサイクルを図14に示す。すべての距離ゲートに対してAD変換部912によるサンプリングを開始して距離・速度検出部917によるターゲットの距離・速度検出を終了するまでの期間を検出サイクルとするとき、メモリ915は1回の検出サイクルの間に1回の書き込み期間と1回の読み出し期間を有している。すなわち、検出サイクルは書き込み時間tw1と読み出し時間tr1の2つの期間に分けられる。
図13に示した従来のパルスレーダ装置における処理の概要を、図15に示すフローチャートを用いて説明する。測定を開始すると、ステップS51での初期化後、ステップS52における送受信部911による送受信処理、ステップS53におけるAD変換部912によるサンプリング、及びステップS54におけるプリサム処理部913によるプリサム処理(距離ゲート毎に積算してメモリ915に格納)を、ステップS55、S56の処理により所定のプリサム処理回数N1だけ行わせる。そして、ステップS52〜S56のプリサム処理を、ステップS57〜S59の処理により所定のFFT点数N2だけ行わせる。さらに、ステップS52〜S59の距離ゲート毎の処理を、ステップS60〜S62の処理によりすべて(N3個)の距離ゲートについて行わせる。
ステップS62までの処理により、すべての距離ゲートについてのプリサム値が算出されてメモリ915に格納されると、ステップS63においてFFT処理部914がメモリ915からプリサム値を読み出してFFT処理を行い、その結果がステップS64で再びメモリ915に格納される。メモリ915にすべてのFFT結果が格納されると、次のステップS65において判定部916がメモリ915からFFT結果を読み出し、読み込んだデータをもとにターゲットの有無を判定する。さらに、ステップS66において、判定部916で検出されたターゲットまでの距離及び相対速度を算出する。以上で、1回の検出サイクルを完了し、ステップS67で距離ゲート番号を初期化した後、ステップS68でさらに計測を継続するか否かを判定する。
上記の従来のパルスレーダ装置における処理の流れにおいて、ステップS52からステップS64までが、受信した反射波の処理結果をメモリ915に書き込む書き込み時間tw1の期間となっており、ステップS65からステップS68までが、メモリ915から処理結果を読み込んでターゲット検出を行う読み出し時間tr1の期間となる。
特開2004−125591号公報
しかしながら、上記従来のレーダ装置では、すべての距離ゲートについてのFFT処理結果をメモリに格納し、ターゲットの判定処理のときにメモリからデータを読み出してターゲットの有無の判定や距離・速度の算出を行う構成となっているため、メモリに必要な容量が大きくなってしまうという問題がある。とくに、距離の検出精度を高めるために距離ゲート数N3を増やしたり、相対速度の検出精度を高めるためにFFT点数N2を増やした場合には、必要となるメモリ容量がさらに大きくなってしまう。また、データの書き込み、読み出しにかかる時間も長くなり、レーダ装置の検出サイクルが長くなってターゲットの検出が間に合わなくなるおそれがあるといった問題もある。
さらに、ターゲットの有無の判定や距離・速度検出を行っているメモリ読み出しの期間は、受信処理結果をメモリに格納することはできず、その期間は非計測期間となる。すなわち、図14に示す検出サイクルにおいて、読み出し時間tr1の期間は、受信処理結果をターゲットの判定等に用いることができない非計測期間となり、レーダ装置としての性能を低下させてしまう。特に、必要なメモリ容量が増大するとそれを読み出す時間も長くなり、非計測期間が長くなってレーダ装置としての性能をさらに低下させてしまうといった問題がある。
そこで、本発明は、上記課題に鑑みてなされたものであり、必要なメモリ容量を低減するとともに、1回の検出サイクルに要する時間を大幅に短縮化したパルスレーダ装置を提供することを目的とする。
上記課題を解決するため、本発明のパルスレーダ装置の第1の態様は、所定の周期で生成されるパルス信号を所定周波数の搬送波でアップコンバートした送信パルスを空間に放射し、前記送信パルスがターゲットで反射されて戻ってきた反射パルスを受信部で受信してダウンコンバートし、アナログベースバンド信号を出力する送受信部と、前記パルス信号の生成時点を基準に前記所定の周期の間に2以上のクロック信号を2以上出力するクロック信号発生部と、前記クロック信号発生部から出力された前記2以上のクロック信号を所定の遅延時間だけ遅延させて前記AD変換部に出力する遅延時間発生部と、前記送受信部から前記アナログベースバンド信号を入力するとともに、前記遅延時間発生部から前記所定の遅延時間だけ遅延された前記2以上のクロック信号を入力し、該2以上のクロック信号を入力したタイミングで前記アナログベースバンド信号をAD変換するAD変換部と、前記AD変換部からデジタル値に変換された受信信号を入力して所定の回数積算したプリサム値を出力するプリサム処理部と、前記プリサム値を入力して周波数解析を行い、距離ゲート毎及び周波数ゲート毎の信号強度を出力する複素FFT処理部と、前記距離ゲート毎及び周波数ゲート毎の信号強度を入力してターゲットの有無を判定する判定部と、前記判定部でターゲットが検出されたときの距離ゲート及び周波数ゲートのデータを入力して前記ターゲットまでの距離および相対速度を算出する距離・速度検出部と、を備え、さらに、一方に前記プリサム処理部が接続されて前記プリサム値を書き込み、他方に前記判定部が接続されて前記距離ゲート毎及び周波数ゲート毎の信号強度を読み込む第1メモリ及び第2メモリと、前記第1メモリ及び第2メモリと前記プリサム処理部及び前記判定部との接続を交互に切り替える第1スイッチ及び第2スイッチと、前記複素FFT処理部を前記第1メモリ及び第2メモリのいずれか一方に交互に接続させる第3スイッチ及び第4スイッチと、前記第1〜第4スイッチの切り換えを制御する切換制御部と、前記所定の遅延時間だけ遅延された前記2以上のクロック信号による等価サンプリングの遅延時間が更新される毎に前記切換制御部に対し前記第1〜第4スイッチの切り換えを指示する切換信号発生部と、を備えることを特徴とする。
本発明によれば、2つのメモリを用いてプリサム処理部による書き込みと判定部による読み出しを並行して交互に行わせることで、必要なメモリ容量を低減するとともに、1回の検出サイクルに要する時間を大幅に短縮化したパルスレーダ装置を提供することができる。
本発明のパルスレーダ装置の他の態様は、前記判定部でターゲットが検出されると、該ターゲットの距離ゲート及び周波数ゲートのデータを保存する第3メモリをさらに備え、前記距離・速度検出部は、前記第3メモリから前記距離ゲート及び周波数ゲートのデータを読み出して前記ターゲットまでの距離および相対速度を算出することを特徴とする。判定部で検出したターゲットの距離ゲート及び周波数ゲートのデータを第3メモリに保存しておくことで、距離・速度検出部に演算処理させる時間帯の選択自由度が高まる。
本発明のパルスレーダ装置の他の態様は、前記第3スイッチ及び第4スイッチは、前記プリサム処理部が接続されている前記第1メモリまたは第2メモリに前記複素FFT処理部を接続することを特徴とする。これにより、複素FFT処理部をプリサム処理部の演算処理に続けて処理させることができる。
本発明のパルスレーダ装置の他の態様は、前記プリサム処理部及び前記複素FFT処理部と、前記判定部とが並列して実行されることを特徴とする。これにより、プリサム処理部及び複素FFT処理部の演算処理に要する時間と、判定部の演算処理に要する時間とのいずれか短い方の演算処理時間だけ処理時間を短縮できる。
本発明のパルスレーダ装置の他の態様は、前記第3スイッチ及び第4スイッチは、前記判定部が接続されている前記第1メモリまたは第2メモリに前記複素FFT処理部を接続することを特徴とする。これにより、複素FFT処理部の処理が終了すると直ちに判定部の処理を行うことができる。
本発明のパルスレーダ装置の他の態様は、前記プリサム処理部と、前記複素FFT処理部及び前記判定部とが並列して実行されることを特徴とする。これにより、プリサム処理部の演算処理に要する時間と、複素FFT処理部及び判定部の演算処理に要する時間とのいずれか短い方の演算処理時間だけ処理時間を短縮できる。
本発明のパルスレーダ装置の他の態様は、主演算処理部と、前記主演算処理部よりも高速演算処理が可能な補助演算処理部と、を備え、前記判定部、前記距離・速度検出部、及び前記切換信号発生部が前記主演算処理部で実行され、前記クロック信号発生部、前記遅延時間発生部、前記プリサム処理部、前記複素FFT処理部、及び前記切換制御部が前記補助演算処理部で実行されることを特徴とする。プリサム処理部、複素FFT処理部、及び切換制御部の処理を高速演算が可能な補助演算処理部で行わせることで、時間分解能の高いパルスレーダ装置を提供することができる。
本発明によれば、2つのメモリを用いて書き込みと読み出しとを交互に並行して行わせることで、必要なメモリ容量を低減するとともに、1回の検出サイクルに要する時間を大幅に短縮化したパルスレーダ装置を提供することができる。
本発明の第1実施形態のパルスレーダ装置の構成を示すブロック図である。 第1実施形態のパルスレーダ装置で処理される信号を説明するための説明図である。 等価サンプリングを説明するための説明図である。 送信パルスの放射タイミングとクロック信号のタイミングとを比較して説明する説明図である。 第1実施形態におけるスイッチの接続状態を示す表である。 第1実施形態のパルスレーダ装置のスイッチを切り替えた状態を示すブロック図である。 スイッチの切換サイクル及び検出サイクルを説明するための説明図である。 第1実施形態の信号処理装置における処理を説明するためのフローチャートである。 本発明の第2実施形態のパルスレーダ装置の構成を示すブロック図である。 第2実施形態の信号処理装置における処理を説明するためのフローチャートである。 従来の車載用パルスレーダ装置のブロック図である。 従来のパルスレーダ装置における信号処理の概要を説明するための説明図である。 従来の信号処理装置の概略構成を示すブロック図である。 従来の検出サイクルを説明するための説明図である。 従来のパルスレーダ装置における処理を説明するためのフローチャートである。
本発明の好ましい実施の形態におけるパルスレーダ装置について、図面を参照して詳細に説明する。同一機能を有する各構成部については、図示及び説明簡略化のため、同一符号を付して示す。以下では、本発明のパルスレーダ装置を車両に搭載して用いる場合を例に説明する。
(第1実施形態)
本発明の第1の実施形態に係るパルスレーダ装置の構成を、図1を用いて説明する。図1は、本実施形態のパルスレーダ装置100の構成を示すブロック図である。パルスレーダ装置100は、送受信部101と、AD変換部102と、信号処理装置103とから構成されている。信号処理装置103は、さらに主演算処理部110と補助演算処理部120とからなる構成としている。プリサム処理及びFFT処理を各距離ゲートについて順次行う処理を補助演算処理部120で行わせ、FFT処理された結果を用いてターゲットの判定や距離・速度の検出処理を主演算処理部110で行わせている。
送受信部101は、所定のパルス送信周期Tで送信パルスを空中に放射し、ターゲットで反射された反射波を受信してダウンコンバート等の処理を行った後、得られたアナログベースバンド信号をAD変換部102に出力している。送受信部101で送受信される送信パルス及び受信パルスを模式的に図2に示す。図2(a)は、所定のパルス送信周期Tで送信されるパルス幅τの送信パルスを示しており、図2(b)は、送信パルスの送信後、ターゲットで反射されて時間tref経過した時点で受信される受信パルスを模式的に示している。送信パルスは、パルス幅τのパルス列を所定の周波数の搬送波でアップコンバートして生成される。また、受信パルスは、ターゲットで反射された反射波がダウンコンバートされてアナログベースバンド信号に変換されたものである。送受信部101からAD変換部102に出力される受信信号には、図2(b)に示すような受信パルスが含まれている。
AD変換部102は、所定のタイミングで送受信部101から入力した受信信号をサンプリングし、その結果を信号処理装置103に出力する。本実施形態では、1つの送信パルスに対して複数個のサンプリングパルスを発生させ、該サンプリングパルスの発生時刻を時々刻々変化させることで多くの距離ゲートに対するサンプリングを行う等価サンプリングの処理を行わせている。AD変換部102で等価サンプリングを行わせるために、補助演算処理部120にクロック信号発生部121及び遅延時間発生部122を設けている。クロック信号発生部121は、1つの送信パルスに対しここでは5回のサンプリングを行わせるために、送信パルスを放射後5回のクロック信号を出力する。5つのクロック信号からなるクロック信号列の一例を図2(c)に示す。クロック信号は、所定のサンプリング周期Tsでクロック信号発生部121から出力される。サンプリング周期Tsは、クロック信号をAD変換部102に5回出力するのに必要な時間長Ts×5がパルス送信周期T以下となるように決められている。なお、ここでは1つの送信パルスに対し5つのクロック信号が出力されるものとしたが、これに限定されるものではない。
等価サンプリングの一例を図3に示す。同図は、5つのクロック信号からなるクロック信号列を各段に示し、このクロック信号列が、その遅延時間tdが遅延ステップ時間t1ずつ遅延しながら(等価サンプリングのサイクルが更新されながら)AD変換部102に出力されることを示している。クロック信号列の遅延時間tdは、遅延時間発生部122において制御されており、クロック信号発生部121から出力されるクロック信号を遅延時間tdによる等価サンプリングが1サイクル終了する度に遅延ステップ時間t1ずつ遅延させている。図3に示す例では、遅延時間tdを遅延ステップ時間t1ずつn回遅らせることでサンプリング周期Tsに一致するようにしている(ここで、nは、サンプリング周期Tsを遅延ステップ時間t1で分割した数である。)。サンプリング周期Ts毎に出力される5つのクロック信号により、先頭のクロック信号で測定される距離ゲート(1〜n番目の距離ゲート)と、これからn個分ずつ離れた合計5つの距離ゲートに対してサンプリングが行われる。
上記の等価サンプリングにおいて、送信パルスが放射されるタイミングと、遅延時間発生部122からAD変換部102に出力されるクロック信号のタイミングとを比較して図4に示す。図4(a)は送信パルスを示し、図4(b)はクロック信号を示す。等価サンプリング1サイクル間においては、クロック信号の遅延時間td=(i−1)×t1(i=1,・・・,n;ここでnはサンプリング周期Tsを遅延ステップ時間t1で分割した数)は一定に保たれる。同図には、等価サンプリングのサイクルが更新される度に、クロック信号列が遅延時間t1ずつ遅延して出力されることが示されている。
AD変換部102からサンプリング結果を入力してターゲットの検出を行う信号処理装置103の構成を以下に説明する。補助演算処理部120は、プリサム処理を行うためのプリサム処理部123、FFT処理を行わせるための複素FFT処理部124、プリサム処理の結果やFFT処理結果を保存するための第1メモリ125と第2メモリ126、及びAD変換部102におけるサンプリングタイミングを指示するためのクロック信号発生部121と遅延時間発生部122を備えている。また、主演算処理部110は、複素FFT処理部124によるFFT処理結果を用いてターゲットを検知する判定部111、判定部111による判定結果を保存するための第3メモリ112、判定部111の結果を用いてターゲットまでの距離及び速度を算出する距離・速度検出部113を備えている。
等価サンプリング1サイクル内では、S/Nを改善するために、遅延時間tdを変えずに送信パルスを複数回発射して同じ距離ゲートに所定の回数サンプリング結果を積算させるプリサム処理を行う。また、このようにプリサム処理されたプリサム結果を、複素FFT処理部124のFFT処理に必要なFFT点数だけ用意する必要がある。プリサム処理部123は、このようなプリサム処理を行うものであり、所定のプリサム回数N1だけサンプリング結果を積算してプリサム値を算出し、このプリサム値をFFT点数N2だけ算出して第1メモリ125または第2メモリ126に保存する。
複素FFT処理部124は、第1メモリ125または第2メモリ126に保存されているFFT点数N2分のプリサム結果を用いてFFT処理し、FFT処理結果としてFFT点数と同数の周波数ゲート毎の信号強度を算出する。このFFT処理結果は、プリサム結果が保存されていた第1メモリ125または第2メモリ126に再び保存される。
本実施形態の補助演算処理部120では、等価サンプリングの1サイクル間に5つの距離ゲートに対して上記のプリサム処理及びFFT処理を同時に行っている。その結果、第1メモリ125及び第2メモリ126に必要なメモリ容量は、FFT点数を例えば64とすると、64×5=320点のプリサム値を保存するのに必要な容量となる。従来は、すべての距離ゲートに対してプリサム処理を行った後にFFT処理を行い、その結果を用いてターゲットの検出等を行っていたことから、すべての距離ゲートに対するプリサム値をメモリに保存させておく必要があった。その結果、距離ゲート数N3を例えば320とすると、64×320=20480点のプリサム結果をメモリに保存させる必要があった。さらに、1つのプリサム値を算出するためのプリサム回数N1を32とすると、プリサム処理部123が1回の処理で行う全プリサム処理回数が、従来は32×64×320=655360回であったものが、本実施形態のプリサム処理部123では、1回の処理で32×64×5=10240回行うだけであり、1回の演算処理量が大幅に低減されている。
上記のように、従来のレーダ装置ではすべての距離ゲートに対するプリサム処理が終了してメモリに保存された後に、その結果を用いてFFT処理を行い、さらにターゲットの判定及び距離・速度検出を行っていた。そのため、上記のような多数のデータを一度にメモリに保存させる必要があり、大きなメモリ容量が必要となっていた。また、メモリにデータを書き込ませるための書き込み時間、及びメモリから読み出すための読み出し時間も長くなっていた。その結果、検出サイクルが長くなるとともに非検出期間も長くなり、レーダ装置としての性能が低下する原因となっていた。そこで、本実施形態の補助演算処理部120では、第1メモリ125と第2メモリ126の2つのメモリを用いて読み出しと書き込みを交互に行わせることにより、必要なメモリ容量を低減させるとともに、1回の検出サイクルTmの時間長を大幅に短縮化して高速演算処理を実現している。
本実施形態の補助演算処理部120は、第1メモリ125と第2メモリ126の2つのメモリを用いて読み出しと書き込みを交互に行うために、4つのスイッチ131〜134とその切り換えを制御する切換制御部135を備える構成としている。また、切換制御部135に対してスイッチ131〜134の切り換えを要求する手段として、主演算処理部110に切換信号発生部114を備えている。
以下では、第1メモリ125と第2メモリ126に対して、スイッチ131〜134を用いて読み出しと書き込みを交互に行う方法を説明する。初めに、第1メモリ125が書き込み状態にあり、第2メモリ126が読み出し状態にあるときの各スイッチの状態を図1に示す。本実施形態の補助演算処理部120では、第1スイッチ131の接点aにプリサム処理部123の出力側が接続され、第2スイッチの接点aには判定部111の入力側が接続されている。また、第3スイッチ133及び第4スイッチ134の接点aには、複素FFT処理部124の入力側及び出力側がそれぞれ接続されている。さらに、スイッチ131〜134のそれぞれの接点bに第1メモリ125が接続され、接点cに第2メモリ126が接続されている。
スイッチ131〜134の各接点が上記のように接続されているとき、第1メモリ125を書き込み状態にし、第2メモリ126を読み出し状態にするために、第1スイッチ131、第3スイッチ133、及び第4スイッチ134の接点aを接点bに接続させ、第2スイッチの接点aのみを接点cに接続させている。すなわち、第1メモリ125が、プリサム処理部123及び複素FFT処理部124に接続され、第2メモリ126が判定部111に接続された状態となっている。スイッチ131〜134の接続状態を図5(a)にまとめて示す。
上記のような接続状態において、まずプリサム処理部123が第1メモリ125を用いてプリサム処理を行う。すなわち、プリサム処理部123が、新たに入力したサンプリング結果を第1メモリ125に保存されているそれまでの積算値に加算し、これを再び第1メモリ125に保存する。このようなプリサム処理を、所定のプリサム回数N1だけ行ってプリサム値を算出する。さらに、所定のFFT点数N2のプリサム値が得られるまで上記のプリサム処理を繰り返し、FFT点数N2分のプリサム値を第1メモリ125に書き込む。
プリサム処理部123による第1メモリ125への書き込みが、等価サンプリングの1サイクル間において同時にサンプリングする5つの距離ゲートすべてについて終了すると、次に複素FFT処理部124が第1メモリ125からプリサム値を読み込んでFFT処理する。FFT処理された結果は、再び第1メモリ125に書き込まれる。複素FFT処理部124が第1メモリ125に書き込むデータ数は、1回の等価サンプリングによりサンプリングされる距離ゲート数5にFFT点数(周波数ゲート数)N2を乗算した個数である。但し、複素FFT処理の場合にはI成分、Q成分の2つが算出されるため、第1メモリ125に書き込まれるデータ数は、さらに2倍になる。
一方、第2メモリ126には前回の等価サンプリングサイクルにおける書き込み状態時にすでに5つの距離ゲートに関するFFT結果が書き込まれている。主演算処理部110の判定部111は、第2メモリ126からFFT結果を読み出してターゲットの判定を行う。判定部111は、第2メモリ126から読み出したFFT結果を、所定の閾値と比較することでターゲットを判定する。そして、ターゲットが検出された距離ゲート及び周波数ゲートの情報を主演算処理部110内の第3メモリ112に格納する。判定部111におけるターゲットの判定処理では、補助演算処理部120内の第2メモリ126のみを用いており、第1メモリ125を用いることはないことから、第1メモリに書き込みを行うプリサム部123及び複素FFT処理部124と並行に処理することができる。
判定部111によりターゲットが検出された距離ゲート及び周波数ゲートのうち、所定の個数のものだけを第3メモリ112に格納させるようにすることができる。一例として、新たにターゲットが検出された距離ゲート及び周波数ゲートのFFT結果を、それまでに第3メモリ112に格納されているものと逐次比較し、信号強度の高いものから所定点数分だけ第3メモリ112に格納させるようにすることができる。あるいは、より近くにあるターゲットから順に所定個数分を格納させるようにしてもよい。判定部111においてすべての距離ゲート及び周波数ゲートに対しターゲットの判定が終了すると、距離・速度検出部113は、第3メモリ112に格納されているターゲットのデータを読み込み、これを用いてターゲットまでの距離及び相対速度を算出する。
第1メモリ125は、プリサム処理部123及び複素FFT処理部124の処理が完了するまでは書き込み状態にあり、第2メモリ126は、少なくとも判定部111の処理が完了するまでは読み出し状態にある。第2メモリ126からの読み出しに要する時間tr1が、第1メモリ125への書き込みに要する時間tw1よりも短い場合には、第1メモリ125への書き込みが終了するまでは第2メモリ126は読み込み状態のまま待機する。逆に、第2メモリ126からの読み出しに要する時間tr1が、第1メモリ125への書き込みに要する時間tw1よりも長い場合には、第2メモリ125からの読み出しが終了するまでは第1メモリ125は書き込み状態のまま待機する。以下では、読み込み時間tr1よりも書き込み時間tw1の方が長い場合について説明する。
補助演算処理装置120において遅延時間tdのもとでの等価サンプリングサイクルが終了し、第1メモリ125への書き込みが終了すると、遅延時間発生部122におけるクロック信号の遅延時間tdが更新され(遅延時間tdに遅延ステップ時間t1が加算され)、図3に示す等価サンプリングの距離ゲートが1つずつ進められる。それと同時に、主演算処理部110に設けられた切換信号発生部114からの指示により、切換制御部135がスイッチ131〜134の接続状態を切り換えて図6に示す状態にする。すなわち、第1メモリ125を読み出し状態にし、第2メモリ126を書き込み状態にするために、第1スイッチ131、第3スイッチ133、及び第4スイッチ134の接点aを接点cに接続させ、第2スイッチの接点aのみを接点bに接続させる。すなわち、第2メモリ126が、プリサム処理部123及び複素FFT処理部124に接続され、第1メモリ125が判定部111に接続された状態とする。スイッチ131〜134の接続状態を図5(b)にまとめて示す。
以下、同様にして、すべての距離ゲートの処理が終了するまで、等価サンプリングの1サイクルが終了するたびに、等価サンプリングの遅延時間tdを遅延ステップ時間t1ずつ更新するとともに、上記のスイッチ131〜134の切り替えを繰り返し行う。これにより、第1メモリ125と第2メモリ126を、書き込み状態と読み出し状態に交互に切り換えて用いることができ、補助演算処理部120におけるプリサム処理部123及び複素FFT処理部124の処理と、主演算処理部110における少なくとも判定部111の処理を並行して行うことが可能となる。その結果、より時間の長い書き込み時間tw1がスイッチ131〜134を切り換える切換サイクルtcとなり、図7に示すように、検出サイクルTmは遅延時間tdの更新回数(サンプリング周期Tsを遅延ステップ時間t1で分割した数(図2,3参照))nに書き込み時間tw1を乗算した時間長となる。
Tm=n×tc
=n×tw1
なお、第1回目の切換サイクルでは、読み出し状態のメモリにFFT結果が格納されていないため、書き込み処理だけとなる。また、第n回目の切換サイクルでいずれかのメモリに格納されたFFT結果を処理するために、読み出し処理をさらに1回行う必要がある。これより、従来のレーダ装置よりも(n−1)回の読み出しに要する時間、すなわち、少なくとも判定部111の(n−1)回分の処理時間だけ短縮される。検出サイクルを継続する場合には、第1回目の検出サイクルの最後(n回目)の書き込み処理のFFT結果を、次の検出サイクルの第1回目の切換サイクルの読み出し処理で処理することができる。
上記説明の主演算処理部110及び補助演算処理部120における処理について、図8を用いてさらに詳細に説明する。図8は、1サイクルの等価サンプリングにおいて、補助演算処理部120のプリサム処理部123及び複素FFT処理部124が第1メモリ125または第2メモリ126を用いて行う処理、並びに主演算処理部110の判定部111及び距離・速度検出部113が第2メモリ126または第1メモリ125と第3メモリを用いて行う処理を説明するためのフローチャートである。以下では、第1メモリ125が書き込み状態にあり、第2メモリ126が読み出し状態にある場合について説明する。この場合、次の等価サンプリングサイクルでは、第1メモリ125が読み出し状態、第2メモリ126が書き込み状態となり、図8と同様の処理が行われる。
パルスレーダ装置100において測定が開始されると、ステップS1で等価サンプリングカウンタ(またはスイッチ切換カウンタ)Kを1に初期化した後、ステップS2においてスイッチ131〜134を切り替えて第1メモリ125を書き込み状態、第2メモリ126を読み出し状態に選択する。次のステップS3〜S14では、書き込み状態の第1メモリ125を用いて行う処理(書き込み処理)の流れを示し、ステップS15〜S19では、読み出し状態の第2メモリ126を用いて行う処理(読み出し処理)の流れを示している。書き込み処理と読み出し処理は、並行して行われる。
書き込み処理では、ステップS3でプリサム処理カウンタI,FFT処理カウンタJを1に初期化した後、ステップS4で送信パルスを放射して送受信部101の処理を行い、ステップS5でAD変換部102によるサンプリングを行う。続くステップS6では、プリサム処理部123によるサンプリング結果の積算値を第1メモリ125に格納する。ステップS7では、プリサム処理カウンタIが所定のプリサム回数N1に達したかを判定し、プリサム回数N1に達していない場合にはステップS8でプリサム処理カウンタIに1を加算し、その後再びステップS4〜S6の処理を行う。一方、プリサム処理カウンタIが所定のプリサム回数N1に達したと判定された場合には、ステップS9でプリサム処理カウンタIを1に初期化した後、ステップS10でFFT処理カウンタJがFFT点数N2に達したかを判定する。
ステップS10でFFT処理カウンタJがFFT点数N2に達していないと判定されると、ステップS11でFFT処理カウンタJに1を加算し、その後再びステップS4〜S9の処理を行う。一方、FFT処理カウンタJがFFT点数N2に達したと判定されると、ステップS12で第1メモリ125からプリサム結果を読み出し、ステップS13で複素FFT処理部124によるFFT処理を行う。FFT処理結果は、ステップS14で第1メモリ125に書き込まれる。これにより、書き込み処理を終了してステップS20に進む。
これに対し読み出し処理では、ステップS15で第2メモリ126から前回の等価サンプリングサイクル(スイッチ切換サイクル)のときに書き込まれているFFT結果を読み出し、ステップS16で判定部111によるターゲットの判定を行う。ステップS17では、判定部111で検出されたターゲットのFFT結果を第3メモリ112に書き込み、ステップS18で距離・速度判定部113による距離及び相対速度の算出を行う。その後、ステップS19ではステップS3〜S14の書き込み処理が終了するまで待機し、書き込み処理が終了するとステップS20に進む。なお、検出サイクルの第1回目の読み出し処理では、第2メモリ126にFFT結果が保存されていないため、読み出し処理は行われない。また、n回目の書き込み処理で格納されたメモリ125または126のFFT結果は、次の等価サンプリングサイクルの読み出し処理で処理するか、または別途処理する必要がある。
書き込み処理及び読み出し処理が終了すると、ステップS20でFFT処理カウンタJを1に初期化した後、ステップS21で等価サンプリングカウンタKが遅延時間tdの更新回数(サンプリング周期Tsを遅延ステップ時間t1で分割した数:スイッチ切換回数)nに達したかを判定し、遅延時間tdの更新回数nに達していない場合にはステップS22で等価サンプリングカウンタKに1を加算するとともに、遅延時間tdに遅延ステップ時間t1を加算して更新し、その後次の等価サンプリングサイクルの処理(ステップS2〜ステップS20の処理)を再び行う。一方、等価サンプリングカウンタKが遅延時間tdの更新回数nに達したと判定されると、ステップS23において測定を停止するか判定し、測定を停止しない場合にはステップS1に戻って以上説明した1回の検出サイクルの処理を繰り返し行っていく。ステップS23で測定を停止すると判定された場合には、すべての処理を終了する。
(第2実施形態)
本発明の第2の実施形態に係るパルスレーダ装置の構成を、図9を用いて説明する。図9は、本実施形態のパルスレーダ装置200の構成を示すブロック図である。本実施形態のパルスレーダ装置200では、第3スイッチ133と第4スイッチ134の接続状態が第1の実施形態の場合と異なっている。第1の実施形態では、FFT処理部124が書き込み状態にあるメモリに接続されるように、第3スイッチ133及び第4スイッチ134の接続状態が設定されていた。これに対し本実施形態では、FFT処理部124が読み出し状態にあるメモリに接続されるように、第3スイッチ133及び第4スイッチ134の接続状態を設定している。図9では、第1メモリ125が書き込み状態にあり、第1メモリ125には第1スイッチ131を介してプリサム処理部123のみが接続されている。これに対し、読み出し状態にある第2メモリ126には、第3スイッチ133及び第4スイッチ134を介してFFT処理部124が接続され、第2スイッチ132を介して判定部111が接続されている。
本実施形態では、スイッチ131〜134の接続状態を図9のようにすることにより、書き込み状態にある第1メモリ125を用いてプリサム処理部123によるプリサム処理のみを行う。また、読み出し状態にある第2メモリ126を用いて、まずFFT処理部124が第2メモリ126からプリサム結果を読み出してFFT処理を行い、その結果を再び第2メモリ126に書き込む。続いて、判定部111が第2メモリ126からFFT結果を読み出してターゲットの判定を行い、ターゲットが判定されるとそのときの距離ゲート及び周波数ゲートのFFT結果を第3メモリ112に書き込む。さらに、判定部111の処理が終了すると、距離・速度検出部113が第3メモリ112のデータを用いてターゲットまでの距離及び相対速度を検出する。
本実施形態の主演算処理部110及び補助演算処理部120における処理について、図10を用いて説明する。図10は、図8に示した第1の実施形態に係るフローチャートと同様に、本実施形態における処理の流れを説明するためのフローチャートである。本実施形態の書き込み処理では、ステップS11までは第1の実施形態の処理と同じであるが、ステップS12〜S14の処理が図10の左側の分岐処理にはない。本実施形態では、ステップS12〜S14の処理を図10の右側の分岐処理で行っている。
上記のように、FFT処理部124の処理は、第1の実施形態のように書き込み状態のメモリを用いて行うようにすることも可能であり、あるいは第2の実施形態のように読み出し状態のあるメモリを用いて行うようにすることも可能である。そこで、書き込み処理に要する時間と読み出し処理に要する時間とができるだけ等しくなるように、FFT処理部124の処理をいずれで行うか選択するのが好ましい。これにより、検出サイクルの時間長をさらに短くすることができ、好適なパルスレーダ装置を提供することができる。
なお、本実施の形態における記述は、本発明に係るパルスレーダ装置の一例を示すものであり、これに限定されるものではない。本実施の形態におけるパルスレーダ装置の細部構成及び詳細な動作などに関しては、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
100、200 パルスレーダ装置
101 送受信部
102 AD変換部
103 信号処理装置
110 主演算処理部
111 判定部
112 第3メモリ
113 距離・速度検出部
114 切換信号発生部
120 補助演算処理部
121 クロック信号発生部
122 遅延時間発生部
123 プリサム処理部
124 複素FFT処理部
125 第1メモリ
126 第2メモリ
131 第1スイッチ
132 第2スイッチ
133 第3スイッチ
134 第4スイッチ
135 切換制御部

Claims (7)

  1. 所定の周期で生成されるパルス信号を所定周波数の搬送波でアップコンバートした送信パルスを空間に放射し、前記送信パルスがターゲットで反射されて戻ってきた反射パルスを受信部で受信してダウンコンバートし、アナログベースバンド信号を出力する送受信部と、
    前記パルス信号の生成時点を基準に前記所定の周期の間に2以上のクロック信号を出力するクロック信号発生部と、
    前記クロック信号発生部から出力された前記2以上のクロック信号を所定の遅延時間だけ遅延させる遅延時間発生部と、
    前記送受信部から前記アナログベースバンド信号を入力するとともに、前記遅延時間発生部から前記所定の遅延時間だけ遅延された前記2以上のクロック信号を入力し、該2以上のクロック信号を入力したタイミングで前記アナログベースバンド信号をAD変換するAD変換部と、
    前記AD変換部からデジタル値に変換された受信信号を入力して所定の回数積算したプリサム値を出力するプリサム処理部と、
    前記プリサム値を入力して周波数解析を行い、距離ゲート毎及び周波数ゲート毎の信号強度を出力する複素FFT処理部と、
    前記距離ゲート毎及び周波数ゲート毎の信号強度を入力してターゲットの有無を判定する判定部と、
    前記判定部でターゲットが検出されたときの距離ゲート及び周波数ゲートのデータを入力して前記ターゲットまでの距離および相対速度を算出する距離・速度検出部と、を備え、
    さらに、一方に前記プリサム処理部が接続されて前記プリサム値を書き込み、他方に前記判定部が接続されて前記距離ゲート毎及び周波数ゲート毎の信号強度を読み込む第1メモリ及び第2メモリと、
    前記第1メモリ及び第2メモリと前記プリサム処理部及び前記判定部との接続を交互に切り替える第1スイッチ及び第2スイッチと、
    前記複素FFT処理部を前記第1メモリ及び第2メモリのいずれか一方に交互に接続させる第3スイッチ及び第4スイッチと、
    前記第1〜第4スイッチの切り換えを制御する切換制御部と、
    前記所定の遅延時間だけ遅延された前記2以上のクロック信号による等価サンプリングの遅延時間が更新される毎に前記切換制御部に対し前記第1〜第4スイッチの切り換えを指示する切換信号発生部と、を備える
    ことを特徴とするパルスレーダ装置。
  2. 前記判定部でターゲットが検出されると、該ターゲットの距離ゲート及び周波数ゲートのデータを保存する第3メモリをさらに備え、
    前記距離・速度検出部は、前記第3メモリから前記距離ゲート及び周波数ゲートのデータを読み出して前記ターゲットまでの距離および相対速度を算出する
    ことを特徴とする請求項1に記載のパルスレーダ装置。
  3. 前記第3スイッチ及び第4スイッチは、前記プリサム処理部が接続されている前記第1メモリまたは第2メモリに前記複素FFT処理部を接続する
    ことを特徴とする請求項1または2に記載のパルスレーダ装置。
  4. 前記プリサム処理部及び前記複素FFT処理部と、前記判定部とが並列して実行される
    ことを特徴とする請求項3に記載のパルスレーダ装置。
  5. 前記第3スイッチ及び第4スイッチは、前記判定部が接続されている前記第1メモリまたは第2メモリに前記複素FFT処理部を接続する
    ことを特徴とする請求項1または2に記載のパルスレーダ装置。
  6. 前記プリサム処理部と、前記複素FFT処理部及び前記判定部とが並列して実行される
    ことを特徴とする請求項5に記載のパルスレーダ装置。
  7. 主演算処理部と、前記主演算処理部よりも高速演算処理が可能な補助演算処理部と、を備え、
    前記判定部、前記距離・速度検出部、及び前記切換信号発生部が前記主演算処理部で実行され、
    前記クロック信号発生部、前記遅延時間発生部、前記プリサム処理部、前記複素FFT処理部、及び前記切換制御部が前記補助演算処理部で実行される
    ことを特徴とする請求項1乃至6のいずれか1項に記載のパルスレーダ装置。
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