JP4956155B2

JP4956155B2 - Semiconductor electronic device

Info

Publication number: JP4956155B2
Application number: JP2006320785A
Authority: JP
Inventors: 成明池田; 清輝吉田
Original assignee: THE FURUKAW ELECTRIC CO., LTD.
Current assignee: THE FURUKAW ELECTRIC CO., LTD.
Priority date: 2006-11-28
Filing date: 2006-11-28
Publication date: 2012-06-20
Anticipated expiration: 2026-11-28
Also published as: JP2008135575A

Description

本発明は、基板上にバッファ層を介して積層された化合物半導体層を備える半導体電子デバイスに関する。 The present invention relates to a semiconductor electronic device including a compound semiconductor layer stacked on a substrate via a buffer layer.

化合物半導体を用いて形成される半導体電子デバイスは、高速素子や高耐圧素子として有望な電子デバイスである。なかでもＧａＮ系化合物半導体を用いたＧａＮ系電子デバイスは、ＧａＡｓ系電子デバイスに比べて材料のバンドギャップエネルギーが大きく、しかも耐熱性が高く高温動作に優れているため、高温環境下で動作させる電子デバイスとして注目されている。このため、近年、ＧａＮ系化合物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）等の開発が精力的に進められている（例えば、特許文献１および２参照）。 A semiconductor electronic device formed using a compound semiconductor is a promising electronic device as a high-speed element or a high breakdown voltage element. In particular, GaN-based electronic devices using GaN-based compound semiconductors have higher material band gap energy than GaAs-based electronic devices, and have high heat resistance and excellent high-temperature operation. It is attracting attention as a device. For this reason, in recent years, field effect transistors (FETs) using GaN-based compound semiconductors have been actively developed (see, for example, Patent Documents 1 and 2).

一般に、電界効果トランジスタの一種である高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）では、ゲート−ドレイン間に大きな電界が加わるため、高耐圧性が要求される。耐圧の向上には、ゲート電極端部に生じる電界集中を緩和させる必要があり、その対策として、例えばフィールドプレート構造やリサーフ構造が用いられている（例えば、特許文献３参照）。 In general, a high electron mobility transistor (HEMT), which is a type of field effect transistor, requires a high breakdown voltage because a large electric field is applied between the gate and the drain. In order to improve the breakdown voltage, it is necessary to alleviate the electric field concentration occurring at the end of the gate electrode. As a countermeasure, for example, a field plate structure or a RESURF structure is used (for example, see Patent Document 3).

特開２００５−１２９８５６号公報JP 2005-129856 A 特開２００３−１７９０８２号公報JP 2003-179082 A 特開２００５−９３８６４号公報JP 2005-93864 A

しかしながら、フィールドプレート構造やリサーフ構造等では、電界は緩和されるものの、アバランシェ破壊（なだれ降伏：avalanche breakdown）に対する耐量（アバランシェ耐量）を確保することは困難であるという問題があった。 However, in the field plate structure, the RESURF structure, and the like, there is a problem that it is difficult to secure a resistance against avalanche breakdown (avalanche breakdown) although an electric field is relaxed.

本発明は、上記に鑑みてなされたものであって、アバランシェ耐量を増大させることができ、耐圧と信頼性とを向上させることができる半導体電子デバイスを提供することを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to provide a semiconductor electronic device capable of increasing the avalanche resistance and improving the breakdown voltage and reliability.

上述した課題を解決し、目的を達成するために、本発明にかかる半導体電子デバイスは、基板上にバッファ層を介して積層された化合物半導体層を備える半導体電子デバイスにおいて、前記化合物半導体層は、該化合物半導体層内に形成されるチャネルと前記バッファ層との間に形成されて２次元正孔ガス層を生成するｐ型半導体層もしくはｉ型半導体層を有することを特徴とする。 In order to solve the above-described problems and achieve the object, a semiconductor electronic device according to the present invention is a semiconductor electronic device including a compound semiconductor layer stacked on a substrate via a buffer layer, wherein the compound semiconductor layer includes: It has a p-type semiconductor layer or an i-type semiconductor layer that is formed between a channel formed in the compound semiconductor layer and the buffer layer and generates a two-dimensional hole gas layer.

また、本発明にかかる半導体電子デバイスは、電極上に積層された化合物半導体層を備える半導体電子デバイスにおいて、前記化合物半導体層は、該化合物半導体層内に形成される反転層と前記電極との間の中間層内に形成されて２次元正孔ガス層を生成するｐ型半導体層もしくはｉ型半導体層を有することを特徴とする。 The semiconductor electronic device according to the present invention is a semiconductor electronic device comprising a compound semiconductor layer stacked on an electrode, wherein the compound semiconductor layer is between an inversion layer formed in the compound semiconductor layer and the electrode. And a p-type semiconductor layer or an i-type semiconductor layer that forms a two-dimensional hole gas layer.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記ｐ型半導体層もしくは前記ｉ型半導体層は、前記反転層と前記電極との間に導通される電流の導通路外に形成されることを特徴とする。 In the semiconductor electronic device according to the present invention , in the above invention, the p-type semiconductor layer or the i-type semiconductor layer is formed outside a conduction path of a current conducted between the inversion layer and the electrode. It is characterized by that.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記化合物半導体層は、前記２次元正孔ガス層を該化合物半導体層の外部に導通させる導通電極を有することを特徴とする。 In the semiconductor electronic device according to the present invention as set forth in the invention described above, the compound semiconductor layer has a conducting electrode that conducts the two-dimensional hole gas layer to the outside of the compound semiconductor layer.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記導通電極は、前記ｐ型半導体層もしくは前記ｉ型半導体層と電気的に接続され、該ｐ型半導体層もしくは該ｉ型半導体層とともに一定電位に保持されることを特徴とする。 In the semiconductor electronic device according to the present invention as set forth in the invention described above, the conductive electrode is electrically connected to the p-type semiconductor layer or the i-type semiconductor layer, and the p-type semiconductor layer or the i-type semiconductor layer is connected. At the same time, it is held at a constant potential.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記化合物半導体層は、該化合物半導体層のうち前記ｐ型半導体層もしくは前記ｉ型半導体層より上部に積層された少なくとも一部の積層部に対して前記導通電極を絶縁させる絶縁体を有することを特徴とする。 In the semiconductor electronic device according to the present invention , in the above invention, the compound semiconductor layer includes at least a part of the compound semiconductor layer stacked above the p-type semiconductor layer or the i-type semiconductor layer. It has the insulator which insulates the said conduction electrode with respect to a part, It is characterized by the above-mentioned.

また、本発明にかかる半導体電子デバイスは、上記の発明において、前記ｐ型半導体層もしくは前記ｉ型半導体層は、Ｉｎ_xyＧａ_y-xyＡｌ_1-yＮ／Ｉｎ_zwＧａ_w-zwＡｌ_1-wＮ（０≦ｘ，ｙ，ｚ，ｗ≦１、ｚ≦ｘ、ｗ≦ｙ）で示される化合物半導体によって形成されることを特徴とする。 The semiconductor electronic device according to the present invention is the above-described invention, wherein the p-type semiconductor layer or the i-type semiconductor layer is In _xy Ga _{y -xy} Al _{1 -y} N / In _zw Ga _{w -zw} Al _{1- w} N to (0 ≦ x, y, z , w ≦ 1, z ≦ x, w ≦ y) , characterized in that it is formed by a compound semiconductor represented by.

本発明にかかる半導体電子デバイスによれば、アバランシェ耐量を増大させることができ、耐圧と信頼性とを向上させることができる。 According to the semiconductor electronic device of the present invention, the avalanche resistance can be increased, and the breakdown voltage and the reliability can be improved.

以下、添付図面を参照し、本発明にかかる半導体電子デバイスの好適な実施の形態を詳細に説明する。なお、この実施の形態によって、この発明が限定されるものではない。また、図面の記載において、同一部分には同一符号を付して示している。 DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of a semiconductor electronic device according to the present invention will be described in detail with reference to the accompanying drawings. In addition, this invention is not limited by this embodiment. Moreover, in description of drawing, the same code | symbol is attached | subjected and shown to the same part.

（実施の形態１）
まず、本発明の実施の形態１にかかる半導体電子デバイスについて説明する。図１は、本実施の形態１にかかる半導体電子デバイスとしての電界効果トランジスタ１００の構成を示す断面図である。この図に示すように、電界効果トランジスタ１００は、Ｓｉ（１１１）からなる基板１上に、例えばＡｌＮからなるバッファ層２と、化合物半導体層としての半導体動作層３とが積層され、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility transistor）として形成されている。 (Embodiment 1)
First, the semiconductor electronic device according to the first embodiment of the present invention will be described. FIG. 1 is a cross-sectional view showing a configuration of a field effect transistor 100 as a semiconductor electronic device according to the first embodiment. As shown in this figure, a field effect transistor 100 includes a buffer layer 2 made of, for example, AlN and a semiconductor operation layer 3 as a compound semiconductor layer, which are stacked on a substrate 1 made of Si (111). It is formed as a high degree transistor (HEMT: High Electron Mobility transistor).

半導体動作層３は、アンドープＧａＮからなる電子走行層４と、アンドープＡｌ_0.25Ｇａ_0.75Ｎからなる電子供給層５とがこの順に積層され、さらに電子走行層４の下部層４ａと上部層４ｂとの間に、例えばＩｎＧａＮからなるｐ型半導体層６が積層されて形成されている。この半導体動作層３では、電子走行層４と電子供給層５とのヘテロ接合界面直下に、チャネルとしての２次元電子ガス層７が生成され、ｐ型半導体層６内であって下部層４ａとの境界部には、２次元正孔（ホール）ガス層６ａが生成される。なお、ｐ型半導体層６は、２次元電子ガス層７とバッファ層２との間に形成されていればよい。 The semiconductor operation layer 3 includes an electron transit layer 4 made of undoped GaN and an electron supply layer 5 made of undoped Al _0.25 Ga _0.75 N in this order, and further includes a lower layer 4 a and an upper layer 4 b of the electron transit layer 4. A p-type semiconductor layer 6 made of, for example, InGaN is stacked therebetween. In the semiconductor operation layer 3, a two-dimensional electron gas layer 7 as a channel is generated immediately below the heterojunction interface between the electron transit layer 4 and the electron supply layer 5, and the p-type semiconductor layer 6 includes the lower layer 4 a A two-dimensional hole gas layer 6a is generated at the boundary portion. The p-type semiconductor layer 6 only needs to be formed between the two-dimensional electron gas layer 7 and the buffer layer 2.

半導体動作層３の上部には、ソース電極９Ｓ、ドレイン電極９Ｄおよびゲート電極９Ｇが形成されている。ソース電極９Ｓおよびドレイン電極９Ｄは、電子供給層５上に、例えばＴｉと、ＡｌおよびＳｉの合金と、Ｗとがこの順に積層されて形成される。ゲート電極９Ｇは、電子供給層５上に、例えばＮｉとＡｕとがこの順に積層されて形成される。 A source electrode 9S, a drain electrode 9D, and a gate electrode 9G are formed on the semiconductor operation layer 3. The source electrode 9S and the drain electrode 9D are formed on the electron supply layer 5 by, for example, laminating Ti, an alloy of Al and Si, and W in this order. The gate electrode 9G is formed by stacking, for example, Ni and Au on the electron supply layer 5 in this order.

また、半導体動作層３には、２次元ホールガス層６ａを半導体動作層３の外部に導通させる導通電極１０が設けられている。導通電極１０は、少なくとも電子供給層５の上面部から２次元ホールガス層６ａに達する深さまで埋め込まれ、２次元ホールガス層６ａ（ｐ型半導体層６）と電気的に接続されている。このようにして設けられた導通電極１０は、その外部端が図示しない定電位電源等と電気的に接続され、一定電位に保たれる。これによって、ｐ型半導体層６は、導通電極１０とともに一定電位に保たれる。なお、導通電極１０の外周部には絶縁体１１が設けられており、これによって導通電極１０は、少なくとも２次元電子ガス層７と、２次元電子ガス層７より上部の積層部である電子供給層５とに対して電気的に絶縁されている。 The semiconductor operation layer 3 is provided with a conducting electrode 10 that conducts the two-dimensional hole gas layer 6 a to the outside of the semiconductor operation layer 3. The conducting electrode 10 is buried at least from the upper surface of the electron supply layer 5 to a depth reaching the two-dimensional hole gas layer 6a, and is electrically connected to the two-dimensional hole gas layer 6a (p-type semiconductor layer 6). The conductive electrode 10 thus provided is electrically connected to a constant potential power source or the like (not shown) at its outer end, and is kept at a constant potential. Thereby, the p-type semiconductor layer 6 is kept at a constant potential together with the conduction electrode 10. In addition, an insulator 11 is provided on the outer peripheral portion of the conductive electrode 10, whereby the conductive electrode 10 is an electron supply that is at least a two-dimensional electron gas layer 7 and a stacked portion above the two-dimensional electron gas layer 7. It is electrically insulated from the layer 5.

以上のように構成された電界効果トランジスタ１００では、ソース電極９Ｓとドレイン電極９Ｄとを作動させた場合、電子供給層５を介して電子走行層４に供給された電子が２次元電子ガス層７中を高速走行してドレイン電極９Ｄまで移動する。このとき、ゲート電極９Ｇに加える電圧によってゲート電極９Ｇ直下に形成される空乏層の厚さを変化させることで、ソース電極９Ｓからドレイン電極９Ｄへ移動する電子、すなわちドレイン電流を制御することができる。 In the field effect transistor 100 configured as described above, when the source electrode 9S and the drain electrode 9D are operated, electrons supplied to the electron transit layer 4 through the electron supply layer 5 are converted into the two-dimensional electron gas layer 7. The vehicle travels at high speed to the drain electrode 9D. At this time, the electron moving from the source electrode 9S to the drain electrode 9D, that is, the drain current can be controlled by changing the thickness of the depletion layer formed immediately below the gate electrode 9G by the voltage applied to the gate electrode 9G. .

また、電界効果トランジスタ１００では、アバランシェ破壊の過程で過剰に生成されるホールが２次元ホールガス層６ａによって伝導され、導通電極１０を介して外部に導出される。これによって、電界効果トランジスタ１００では、アバランシェ破壊の過程で生じるリーク電流の急激な増加を防止し、アバランシェ耐量を従来に比して大幅に増大させることができるとともに、デバイスの耐圧と信頼性とを飛躍的に向上させることができる。 In the field effect transistor 100, holes generated excessively in the process of avalanche breakdown are conducted by the two-dimensional hole gas layer 6 a and led out to the outside through the conductive electrode 10. As a result, the field effect transistor 100 can prevent an abrupt increase in leakage current that occurs in the process of avalanche breakdown, greatly increase the avalanche resistance as compared with the prior art, and increase the breakdown voltage and reliability of the device. It can be improved dramatically.

つづいて、電界効果トランジスタ１００の製造工程について説明する。電界効果トランジスタ１００は、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、基板１上に窒化物系化合物半導体を積層して形成される。具体的には、まず、Ｓｉ（１１１）からなる基板１をＭＯＣＶＤ装置内に導入し、ターボポンプによってＭＯＣＶＤ装置内を真空度が１×１０^-6ｈＰａ以下になるまで真空引きした後、真空度を１００ｈＰａとして基板１を１１００℃まで昇温させる。 Next, the manufacturing process of the field effect transistor 100 will be described. The field effect transistor 100 is formed by laminating a nitride compound semiconductor on the substrate 1 by, for example, MOCVD (Metal Organic Chemical Vapor Deposition). Specifically, first, the substrate 1 made of Si (111) is introduced into the MOCVD apparatus, and the inside of the MOCVD apparatus is evacuated by a turbo pump until the degree of vacuum becomes 1 × 10 ⁻⁶ hPa or less. Is 100 hPa, and the temperature of the substrate 1 is raised to 1100 ° C.

温度が安定したところで、基板１を９００ｒｐｍの速度で回転させ、原料となるトリメチルアルミニウム（ＴＭＡｌ）およびアンモニア（ＮＨ₃）を、それぞれ１００ｃｍ³／ｍｉｎおよび１２リットル／ｍｉｎの流量で基板１の表面に導入し、ＡｌＮからなるバッファ層２を基板１上に成長させる。このとき、例えば、成長時間を４ｍｉｎとして層厚を５０ｎｍとする。 When the temperature is stabilized, the substrate 1 is rotated at a speed of 900 rpm, and trimethylaluminum (TMAl) and ammonia (NH ₃ ) as raw materials are applied to the surface of the substrate 1 at a flow rate of 100 cm ³ / min and 12 liter / min, respectively. Then, the buffer layer 2 made of AlN is grown on the substrate 1. At this time, for example, the growth time is 4 min and the layer thickness is 50 nm.

つぎに、トリメチルガリウム（ＴＭＧａ）およびアンモニアを、それぞれ１００ｃｍ³／ｍｉｎおよび１２リットル／ｍｉｎの流量でバッファ層２上に導入し、ＧａＮからなる電子走行層４の下部層４ａをバッファ層２上に成長させる。このとき、例えば、成長時間を５００ｓｅｃとして層厚を４００ｎｍとする。 Next, trimethylgallium (TMGa) and ammonia are introduced onto the buffer layer 2 at flow rates of 100 cm ³ / min and 12 liter / min, respectively, and the lower layer 4 a of the electron transit layer 4 made of GaN is introduced onto the buffer layer 2. Grow. At this time, for example, the growth time is 500 sec and the layer thickness is 400 nm.

つぎに、トリメチルガリウム、トリメチルインジウム（ＴＭＩｎ）およびアンモニアを、それぞれ１００ｃｍ³／ｍｉｎ、５０ｃｍ³／ｍｉｎおよび１２リットル／ｍｉｎの流量で下部層４ａ上に導入し、ＩｎＧａＮからなるｐ型半導体層６を下部層４ａ上に成長させる。このとき、例えば、成長温度を５０ｓｅｃとして層厚を５０ｎｍとする。 Next, trimethylgallium, trimethylindium (TMIn), and ammonia are introduced onto the lower layer 4a at flow rates of 100 cm ³ / min, 50 cm ³ / min, and 12 liters / min, respectively, and the p-type semiconductor layer 6 made of InGaN is formed. Growing on the lower layer 4a. At this time, for example, the growth temperature is set to 50 sec and the layer thickness is set to 50 nm.

つぎに、トリメチルガリウムおよびアンモニアを、それぞれ１００ｃｍ³／ｍｉｎおよび１２リットル／ｍｉｎの流量でｐ型半導体層６上に導入し、ＧａＮからなる電子走行層４の上部層４ｂをｐ型半導体層６上に成長させる。このとき、例えば、成長時間を５００ｓｅｃとして層厚を４００ｎｍとする。 Next, trimethylgallium and ammonia are introduced onto the p-type semiconductor layer 6 at flow rates of 100 cm ³ / min and 12 liter / min, respectively, and the upper layer 4 b of the electron transit layer 4 made of GaN is formed on the p-type semiconductor layer 6. To grow. At this time, for example, the growth time is 500 sec and the layer thickness is 400 nm.

つぎに、トリメチルアルミニウム、トリメチルガリウムおよびアンモニアを、それぞれ５０ｃｍ³／ｍｉｎ、１００ｃｍ³／ｍｉｎおよび１２リットル／ｍｉｎの流量で上部層４ｂ上に導入し、Ａｌ_0.25Ｇａ_0.75Ｎからなる電子供給層５を上部層４ｂ上に成長させる。このとき、例えば、成長温度を４０ｓｅｃとして層厚を２０ｎｍとする。 Next, trimethylaluminum, trimethylgallium and ammonia are introduced onto the upper layer 4b at flow rates of 50 cm ³ / min, 100 cm ³ / min and 12 liter / min, respectively, and the electron supply layer 5 made of Al _0.25 Ga _0.75 N is formed. Growing on the upper layer 4b. At this time, for example, the growth temperature is 40 sec and the layer thickness is 20 nm.

つづいて、フォトリソグラフィを利用したパターンニングによって、電子供給層５上にＳｉＯ₂膜からなるマスクを形成し、ソース電極９Ｓおよびドレイン電極９Ｄを形成すべき領域に各電極形状に応じた開口部を設けて電子供給層５の表面を露出させ、各開口部にＴｉと、ＡｌおよびＳｉの合金と、Ｗとをこの順に蒸着してソース電極９Ｓおよびドレイン電極９Ｄを形成する。 Subsequently, a mask made of a SiO ₂ film is formed on the electron supply layer 5 by patterning using photolithography, and openings corresponding to the electrode shapes are formed in regions where the source electrode 9S and the drain electrode 9D are to be formed. The source electrode 9S and the drain electrode 9D are formed by exposing the surface of the electron supply layer 5 and depositing Ti, an alloy of Al and Si, and W in this order in each opening.

さらに、電子供給層５上のマスクを除去し、ソース電極９Ｓ、ドレイン電極９Ｄおよび電子供給層５上にＳｉＯ₂膜からなるマスクを形成し、ゲート電極９Ｇを形成すべき領域にその電極形状に応じた開口部を設けて電子供給層５の表面を露出させ、この開口部にＮｉおよびＡｕをこの順に蒸着してゲート電極９Ｇを形成する。 Further, the mask on the electron supply layer 5 is removed, a mask made of a SiO ₂ film is formed on the source electrode 9S, the drain electrode 9D and the electron supply layer 5, and the electrode shape is formed in the region where the gate electrode 9G is to be formed. A corresponding opening is provided to expose the surface of the electron supply layer 5, and Ni and Au are deposited in this order in this order to form the gate electrode 9G.

その後、例えば塩素ガスを用いたドライエッチング法によって、導通電極１０および絶縁体１１を形成すべき部分に凹部を設け、その凹部内に導通電極１０および絶縁体１１を形成する。 Thereafter, a recess is provided in a portion where the conductive electrode 10 and the insulator 11 are to be formed, for example, by dry etching using chlorine gas, and the conductive electrode 10 and the insulator 11 are formed in the recess.

（実施の形態２）
つぎに、本発明の実施の形態２にかかる半導体電子デバイスについて説明する。図２および図３は、本実施の形態２にかかる半導体電子デバイスとしての電界効果トランジスタ２００の構成を示す断面図である。図３は、図２におけるIII−III矢視図を示している。これらの図に示すように、電界効果トランジスタ２００は、ドレイン電極２９Ｄ上に化合物半導体層としての半導体動作層２０が積層され、縦型パワーＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor FET）として形成されている。 (Embodiment 2)
Next, a semiconductor electronic device according to the second embodiment of the present invention will be described. 2 and 3 are cross-sectional views showing a configuration of a field effect transistor 200 as a semiconductor electronic device according to the second embodiment. FIG. 3 shows a III-III arrow view in FIG. As shown in these drawings, a field effect transistor 200 is formed as a vertical power MOS field effect transistor (MOSFET: Metal Oxide Semiconductor FET) by laminating a semiconductor operation layer 20 as a compound semiconductor layer on a drain electrode 29D. ing.

半導体動作層２０は、ｎ⁺−ＧａＮからなるコンタクト層２１と、ｎ^-−ＧａＮからなるドリフト層２２と、ｎ−ＧａＮからなるｎ型半導体層２３と、ｐ−ＩｎＧａＮからなるｐ型半導体層２４と、ｎ−ＧａＮからなるｎ型半導体層２５とがこの順に積層されて形成されている。また、ドリフト層２２の内部には、ｐ−ＩｎＧａＮからなるｐ型半導体層２６が設けられており、このｐ型半導体層２６の下端部、つまりｐ型半導体層２６内のドレイン電極２９Ｄ側端部におけるドリフト層２２との境界面上には、２次元正孔（ホール）ガス層２６ａが生成されている。 The semiconductor operating layer 20 includes a contact layer 21 made of n ⁺ -GaN, a drift layer 22 made of n ⁻ -GaN, an n-type semiconductor layer 23 made of n-GaN, and a p-type semiconductor layer 24 made of p-InGaN. And an n-type semiconductor layer 25 made of n-GaN are stacked in this order. Further, a p-type semiconductor layer 26 made of p-InGaN is provided inside the drift layer 22, and a lower end portion of the p-type semiconductor layer 26, that is, an end portion on the drain electrode 29 </ b> D side in the p-type semiconductor layer 26. A two-dimensional hole gas layer 26a is generated on the boundary surface with the drift layer 22 in FIG.

半導体動作層２０の上部には、絶縁ゲートとしての絶縁膜２８およびゲート電極２９Ｇと、ソース電極２９Ｓとが形成されている。絶縁膜２８およびゲート電極２９Ｇは、ｎ型半導体層２５の上面からｎ型半導体層２３に達する深さまで埋め込まれ、ソース電極２９Ｓは、絶縁膜２８を覆い、ｎ型半導体層２５上に積層されている（図２参照）。 Over the semiconductor operation layer 20, an insulating film 28 as an insulating gate, a gate electrode 29G, and a source electrode 29S are formed. The insulating film 28 and the gate electrode 29G are buried from the upper surface of the n-type semiconductor layer 25 to a depth reaching the n-type semiconductor layer 23, and the source electrode 29S covers the insulating film 28 and is stacked on the n-type semiconductor layer 25. (See FIG. 2).

また、半導体動作層２０には、２次元ホールガス層２６ａを半導体動作層２０の外部に導通させる導通電極３０が設けられている（図３参照）。導通電極３０は、ｎ型半導体層２５の上面から少なくとも２次元ホールガス層２６ａに達する深さまで埋め込まれ、２次元ホールガス層２６ａ（ｐ型半導体層２６）と電気的に接続されている。このようにして設けられた導通電極３０は、その外部端が図示しない定電位電源等と電気的に接続され、一定電位に保たれる。これによって、ｐ型半導体層２６は、導通電極３０とともに一定電位に保たれる。なお、導通電極３０の外周部には絶縁体３１が設けられており、これによって導通電極３０は、半導体動作層２０のうちｐ型半導体層２６より上部に積層されたｎ型半導体層２３，２５およびｐ型半導体層２４に対して電気的に絶縁されている。 The semiconductor operation layer 20 is provided with a conducting electrode 30 that conducts the two-dimensional hole gas layer 26a to the outside of the semiconductor operation layer 20 (see FIG. 3). The conduction electrode 30 is buried from the upper surface of the n-type semiconductor layer 25 to a depth reaching at least the two-dimensional hole gas layer 26a, and is electrically connected to the two-dimensional hole gas layer 26a (p-type semiconductor layer 26). The conduction electrode 30 thus provided is electrically connected to a constant potential power source or the like (not shown) at its outer end, and is kept at a constant potential. As a result, the p-type semiconductor layer 26 is kept at a constant potential together with the conduction electrode 30. Note that an insulator 31 is provided on the outer periphery of the conductive electrode 30, whereby the conductive electrode 30 is n-type semiconductor layers 23 and 25 stacked above the p-type semiconductor layer 26 in the semiconductor operation layer 20. And electrically insulated from the p-type semiconductor layer 24.

以上のように構成された電界効果トランジスタ２００では、ゲート電極２９Ｇに所定電位以上の正電圧を加えることで、ｐ型半導体層２４内であって絶縁膜２８との境界部に反転層２７が形成され、この反転層２７がチャネルとなってｎ型半導体層２３，２５間が導通されるとともに、ソース電極２９Ｓおよびドレイン電極２９Ｄ間にドレイン電流が導通される。このときドレイン電流は、概ね図２中に破線矢印で示した導通路に沿ってコンタクト層２１およびドリフト層２２内を導通される。 In the field effect transistor 200 configured as described above, the inversion layer 27 is formed in the p-type semiconductor layer 24 and at the boundary with the insulating film 28 by applying a positive voltage higher than a predetermined potential to the gate electrode 29G. Then, the inversion layer 27 becomes a channel to conduct between the n-type semiconductor layers 23 and 25, and a drain current is conducted between the source electrode 29S and the drain electrode 29D. At this time, the drain current is conducted in the contact layer 21 and the drift layer 22 substantially along a conduction path indicated by a broken-line arrow in FIG.

また、電界効果トランジスタ２００では、アバランシェ破壊の過程で過剰に生成されるホールが２次元ホールガス層２６ａによって伝導され、導通電極３０を介して外部に導出される。これによって、電界効果トランジスタ２００では、電界効果トランジスタ１００と同様に、アバランシェ破壊の過程で生じるリーク電流の急激な増加を防止し、アバランシェ耐量を従来に比して大幅に増大させることができるとともに、デバイスの耐圧と信頼性とを飛躍的に向上させることができる。 Further, in the field effect transistor 200, holes generated excessively in the process of avalanche breakdown are conducted by the two-dimensional hole gas layer 26a and led out to the outside through the conductive electrode 30. As a result, in the field effect transistor 200, as in the field effect transistor 100, it is possible to prevent a rapid increase in leakage current generated in the process of avalanche breakdown, and to significantly increase the avalanche resistance as compared with the conventional case. The breakdown voltage and reliability of the device can be dramatically improved.

なお、ｐ型半導体層２６は、上述のようにドレイン電流を導通させるため、ドレイン電流の導通路外に形成されており、具体的には、各絶縁膜２８およびゲート電極２９Ｇの直下部に開口部２６ｂが形成されている。この開口部２６ｂは、少なくとも図２中に破線矢印で示した導通路とその近傍領域とにおいてｐ型半導体層２６を開口させるものであればよい。また、開口部２６ｂによって分割された各ｐ型半導体層２６は、それぞれ導通電極３０および絶縁体３１が設けられ、各導通電極３０は、図示しない定電位電源等と電気的に接続され、ｐ型半導体層２６とともに一定電位に保たれる。 Note that the p-type semiconductor layer 26 is formed outside the conduction path of the drain current in order to conduct the drain current as described above. Specifically, the p-type semiconductor layer 26 is opened directly below each insulating film 28 and the gate electrode 29G. A portion 26b is formed. The opening 26b only needs to open the p-type semiconductor layer 26 at least in the conduction path indicated by the broken-line arrow in FIG. In addition, each p-type semiconductor layer 26 divided by the opening 26b is provided with a conductive electrode 30 and an insulator 31, and each conductive electrode 30 is electrically connected to a constant potential power source or the like (not shown), and is p-type. A constant potential is maintained together with the semiconductor layer 26.

このように設けられるｐ型半導体層２６は、半導体動作層２０の深さ方向において、反転層２７とドレイン電極２９Ｄとの間、つまりコンタクト層２１またはドリフト層２２内に形成されていればよい。ただし、好ましくは上述のようにドリフト層２２内に設け、コンタクト層２１内に設ける場合よりも高濃度に２次元ホールガス層２６ａを生成させ、より効果的にアバランシェ耐量を増大させることが望まれる。 The p-type semiconductor layer 26 provided in this way may be formed between the inversion layer 27 and the drain electrode 29D, that is, in the contact layer 21 or the drift layer 22 in the depth direction of the semiconductor operation layer 20. However, it is preferable to provide the two-dimensional hole gas layer 26a at a higher concentration than in the case where it is provided in the drift layer 22 and provided in the contact layer 21 as described above, and to increase the avalanche resistance more effectively. .

つづいて、電界効果トランジスタ２００の製造工程について説明する。電界効果トランジスタ２００は、例えばＭＯＣＶＤ法によって、窒化物系化合物半導体を積層して形成される。具体的には、まず、図４−１に示すように、ｎ⁺−ＧａＮからなるコンタクト層２１と、ｎ^-−ＧａＮからなるｎ型半導体層２２Ａと、ｐ−ＩｎＧａＮからなるｐ型半導体層２６’と、ｎ^-−ＧａＮからなるｎ型半導体層２２Ｂとをこの順に積層した化合物半導体層を形成する。 Next, a manufacturing process of the field effect transistor 200 will be described. The field effect transistor 200 is formed by stacking nitride compound semiconductors, for example, by MOCVD. Specifically, first, as shown in FIG. 4A, a contact layer 21 made of n ⁺ -GaN, an n-type semiconductor layer 22A made of n ⁻ -GaN, and a p-type semiconductor layer 26 made of p-InGaN. A compound semiconductor layer is formed by stacking 'and an n-type semiconductor layer 22B made of n ⁻ -GaN in this order.

つぎに、フォトリソグラフィを利用し、ｐ型半導体層２６’のうち開口部２６ｂに相当する領域をエッチングによって除去することで、図４−２に示すように分割された複数のｐ型半導体層２６を形成する。その後、表面に露出されたｎ型半導体層２２Ａ，２２Ｂ上さらにｎ^-−ＧａＮを積層してドリフト層２２を形成するとともに、ｎ−ＧａＮからなるｎ型半導体層２３’と、ｐ−ＩｎＧａＮからなるｐ型半導体層２４’と、ｎ−ＧａＮからなるｎ型半導体層２５’とをこの順に積層した化合物半導体層を形成する（図４−３参照）。 Next, by using photolithography, a region corresponding to the opening 26b in the p-type semiconductor layer 26 ′ is removed by etching, whereby a plurality of p-type semiconductor layers 26 divided as shown in FIG. Form. Thereafter, n ⁻ -GaN is further stacked on the n-type semiconductor layers 22A and 22B exposed on the surface to form the drift layer 22, and the n-type semiconductor layer 23 ′ made of n-GaN and p-InGaN are made. A compound semiconductor layer in which a p-type semiconductor layer 24 ′ and an n-type semiconductor layer 25 ′ made of n-GaN are stacked in this order is formed (see FIG. 4-3).

つぎに、フォトリソグラフィを利用し、ドリフト層２２、ｎ型半導体層２３’，２５’およびｐ型半導体層２４’のうち絶縁膜２８およびゲート電極２９Ｇの埋め込み部に相当する領域をエッチングによって除去することで、分割された複数のｎ型半導体層２３，２５およびｐ型半導体層２４を形成し、図４−４に示すように半導体動作層２０を完成させる。 Next, using photolithography, regions corresponding to the buried portions of the insulating film 28 and the gate electrode 29G in the drift layer 22, the n-type semiconductor layers 23 ′ and 25 ′, and the p-type semiconductor layer 24 ′ are removed by etching. Thus, a plurality of divided n-type semiconductor layers 23 and 25 and p-type semiconductor layer 24 are formed, and semiconductor operation layer 20 is completed as shown in FIG. 4-4.

つぎに、半導体動作層２０上に形成した凹部内にＳｉＯ₂膜とゲート電極２９Ｇとを積層し、さらにその上部からＳｉＯ₂膜を積層して、絶縁ゲートとしての絶縁膜２８およびゲート電極２９Ｇを形成する。その後、表面に露出された絶縁膜２８とｎ型半導体層２５との上面部にソース電極２９Ｓを積層して形成するとともに、コンタクト層２１の下面部にドレイン電極２９Ｄを形成する。 Next, a SiO ₂ film and a gate electrode 29G are stacked in the recess formed on the semiconductor operation layer 20, and a SiO ₂ film is stacked from the upper part to form an insulating film 28 and a gate electrode 29G as an insulating gate. Form. Thereafter, a source electrode 29S is formed on the upper surface of the insulating film 28 and the n-type semiconductor layer 25 exposed on the surface, and a drain electrode 29D is formed on the lower surface of the contact layer 21.

さらに、半導体動作層２０上で導通電極３０および絶縁体３１に相当する領域に凹部を形成し、この凹部内に導通電極３０および絶縁体３１を形成することで、図２および図３に示した電界効果トランジスタ２００を完成させる。なお、絶縁膜２８、ゲート電極２９Ｇ、ソース電極２９Ｓ、導通電極３０および絶縁体３１の形成にあたっては、適宜マスク処理およびエッチング処理を用いるとよい。 Further, a recess is formed in a region corresponding to the conductive electrode 30 and the insulator 31 on the semiconductor operation layer 20, and the conductive electrode 30 and the insulator 31 are formed in the recess, as shown in FIGS. The field effect transistor 200 is completed. Note that in the formation of the insulating film 28, the gate electrode 29G, the source electrode 29S, the conductive electrode 30, and the insulator 31, mask treatment and etching treatment may be used as appropriate.

ここまで、本発明を実施する最良の形態を実施の形態１および２として説明したが、本発明は、上述した実施の形態１および２に限定されず、本発明の趣旨を逸脱しない範囲であれば、種々の変形が可能である。 So far, the best mode for carrying out the present invention has been described as the first and second embodiments. However, the present invention is not limited to the above-described first and second embodiments, and may be within the scope of the present invention. Various modifications are possible.

例えば、上述した実施の形態１および２では、半導体動作層３または２０がそれぞれ導通電極１０または３０を備えるものとしたが、ｐ型半導体層６または２６を備えるものであれば、必ずしも導通電極１０，３０を備える必要はない。すなわち、ｐ型半導体層６または２６を備えるだけでもアバランシェ破壊の過程で過剰に生成されるホールの集中を緩和させることは可能であり、従来に比してアバランシェ耐量を増大させることができる。 For example, in the first and second embodiments described above, the semiconductor operation layer 3 or 20 includes the conductive electrode 10 or 30, respectively. However, if the p-type semiconductor layer 6 or 26 is included, the conductive electrode 10 is not necessarily provided. 30 need not be provided. That is, it is possible to alleviate the concentration of holes generated excessively in the process of avalanche breakdown only by providing the p-type semiconductor layer 6 or 26, and the avalanche resistance can be increased as compared with the conventional case.

ただし、好ましくは電界効果トランジスタ１００，２００として示したように導通電極１０または３０を設け、導通電極１０または３０を介してｐ型半導体層６または２６を一定電位に保持し、ホールの集中を安定的に緩和させることで、アバランシェ破壊に対する耐性および信頼性を確実に向上させることが望まれる。この場合、電界効果トランジスタ１００または２００を用いた電子回路や電子機器等に対する長期信頼性も大幅に向上させることができる。 However, preferably, a conducting electrode 10 or 30 is provided as shown as the field effect transistors 100 and 200, and the p-type semiconductor layer 6 or 26 is held at a constant potential via the conducting electrode 10 or 30, thereby stabilizing the concentration of holes. Therefore, it is desired to reliably improve the resistance and reliability against avalanche destruction. In this case, the long-term reliability of an electronic circuit or electronic device using the field effect transistor 100 or 200 can be greatly improved.

また、上述した実施の形態１および２では、ｐ型半導体層６，２６がＩｎＧａＮによって形成されるものとしたが、ＩｎＧａＮに限定されず、一般にはＩｎ_xyＧａ_y-xyＡｌ_1-yＮ／Ｉｎ_zwＧａ_w-zwＡｌ_1-wＮ（０≦ｘ，ｙ，ｚ，ｗ≦１、ｚ≦ｘ、ｗ≦ｙ）で示される化合物半導体によって形成することができる。また、ｐ型半導体層６，２６に替えて、ｉ型半導体層を用いることもできる。さらに、実施の形態２では、ｐ型半導体層２４がＩｎＧａＮによって形成されるものとしたが、ＩｎＧａＮに限定されず、ＧａＮによって形成することもできる。 In the first and second embodiments described above, the p-type semiconductor layers 6 and 26 are formed of InGaN. However, the p-type semiconductor layers 6 and 26 are not limited to InGaN, and generally In _xy Ga _{y -xy} Al _{1 -y} N / In _zw Ga _w-zw Al _1-w N (0 ≦ x, y, z, w ≦ 1, z ≦ x, w ≦ y) can be used. Further, an i-type semiconductor layer can be used instead of the p-type semiconductor layers 6 and 26. In the second embodiment, the p-type semiconductor layer 24 is formed of InGaN. However, the p-type semiconductor layer 24 is not limited to InGaN, and may be formed of GaN.

また、上述した実施の形態１および２では、本発明にかかる半導体電子デバイスとしてＨＥＭＴ型の電界効果トランジスタおよび縦型パワーＭＯＳ電界効果トランジスタについて説明したが、これに限定されず、例えば横型のＭＯＳ電界効果トランジスタ等を含む種々の電荷効果トランジスタに対して本発明は適用可能である。また、電界効果トランジスタに限定されず、例えばショットキーダイオード等の各種ダイオードなど、種々の半導体電子デバイスに対しても適用可能である。 In the first and second embodiments described above, the HEMT type field effect transistor and the vertical power MOS field effect transistor have been described as the semiconductor electronic device according to the present invention. However, the present invention is not limited to this. The present invention is applicable to various charge effect transistors including effect transistors and the like. Further, the present invention is not limited to a field effect transistor, and can be applied to various semiconductor electronic devices such as various diodes such as a Schottky diode.

本発明の実施の形態１にかかる半導体電子デバイスとしての電界効果トランジスタの構成を示す断面図である。It is sectional drawing which shows the structure of the field effect transistor as a semiconductor electronic device concerning Embodiment 1 of this invention. 本発明の実施の形態２にかかる半導体電子デバイスとしての電界効果トランジスタの構成を示す断面図である。It is sectional drawing which shows the structure of the field effect transistor as a semiconductor electronic device concerning Embodiment 2 of this invention. 図２に示したIII−III矢視断面を示す図である。It is a figure which shows the III-III arrow cross section shown in FIG. 図２に示した電界効果トランジスタの製造工程を説明する図である。It is a figure explaining the manufacturing process of the field effect transistor shown in FIG. 図２に示した電界効果トランジスタの製造工程を説明する図である。It is a figure explaining the manufacturing process of the field effect transistor shown in FIG. 図２に示した電界効果トランジスタの製造工程を説明する図である。It is a figure explaining the manufacturing process of the field effect transistor shown in FIG. 図２に示した電界効果トランジスタの製造工程を説明する図である。It is a figure explaining the manufacturing process of the field effect transistor shown in FIG.

Explanation of symbols

１基板
２バッファ層
３半導体動作層
４電子走行層
４ａ下部層
４ｂ上部層
５電子供給層
６ｐ型半導体層
６ａ２次元正孔（ホール）ガス層
７２次元電子ガス層
９Ｄドレイン電極
９Ｇゲート電極
９Ｓソース電極
１０導通電極
１１絶縁体
２０半導体動作層
２１コンタクト層
２２ドリフト層
２２Ａ，２２Ｂｎ型半導体層
２３，２５ｎ型半導体層
２４，２６ｐ型半導体層
２６ａ２次元正孔（ホール）ガス層
２６ｂ開口部
２７反転層
２８絶縁膜
２９Ｄドレイン電極
２９Ｇゲート電極
２９Ｓソース電極
３０導通電極
３１絶縁体
１００，２００電界効果トランジスタ DESCRIPTION OF SYMBOLS 1 Substrate 2 Buffer layer 3 Semiconductor operation layer 4 Electron traveling layer 4a Lower layer 4b Upper layer 5 Electron supply layer 6 P-type semiconductor layer 6a Two-dimensional hole (hole) gas layer 7 Two-dimensional electron gas layer 9D Drain electrode 9G Gate electrode 9S source electrode 10 conducting electrode 11 insulator 20 semiconductor operating layer 21 contact layer 22 drift layer 22A, 22B n-type semiconductor layer 23, 25 n-type semiconductor layer 24, 26 p-type semiconductor layer 26a two-dimensional hole (hole) gas layer 26b Opening 27 Inversion layer 28 Insulating film 29D Drain electrode 29G Gate electrode 29S Source electrode 30 Conducting electrode 31 Insulator 100,200 Field effect transistor

Claims

In semiconductor electronic device comprising a compound semiconductor layer having a Rutotomoni recess stacked on the drain electrode,
A source electrode on the compound semiconductor layer;
Having a gate electrode through a gate insulating film in the recess,
The compound semiconductor layer, an inversion layer ing the channel by applying a voltage to said gate electrode is formed on the compound semiconductor layer, the n-type semiconductor layer formed between the drain electrode and the inversion layer And a p-type semiconductor layer or an i-type semiconductor layer that is formed in the intermediate layer and generates a two-dimensional hole gas layer.

The semiconductor electronic device according to claim 1, wherein the p-type semiconductor layer or the i-type semiconductor layer is formed outside a conduction path of a current conducted between the inversion layer and the drain electrode. .

3. The semiconductor electronic device according to claim 1, wherein the compound semiconductor layer includes a conductive electrode that conducts the two-dimensional hole gas layer to the outside of the compound semiconductor layer.

The conductive electrode is electrically connected to the p-type semiconductor layer or the i-type semiconductor layer, and is held at a constant potential together with the p-type semiconductor layer or the i-type semiconductor layer. The semiconductor electronic device as described.

The compound semiconductor layer includes an insulator that insulates the conductive electrode from at least a part of the stacked portion of the compound semiconductor layer that is stacked above the p-type semiconductor layer or the i-type semiconductor layer. The semiconductor electronic device according to claim 3 or 4, characterized in that

The p-type semiconductor layer or the i-type semiconductor _{_{layer, In xy Ga y-xy Al}} 1-y N / In zw Ga w-zw Al 1-w N (0 ≦ x, y, z, w ≦ 1, z The semiconductor electronic device according to claim 1, wherein the semiconductor electronic device is formed of a compound semiconductor represented by ≦ x, w ≦ y).