JP5128060B2

JP5128060B2 - Semiconductor device and method for manufacturing semiconductor device

Info

Publication number: JP5128060B2
Application number: JP2005278179A
Authority: JP
Inventors: 宏神林; 成明池田; 清輝吉田
Original assignee: THE FURUKAW ELECTRIC CO., LTD.
Current assignee: THE FURUKAW ELECTRIC CO., LTD.
Priority date: 2005-09-26
Filing date: 2005-09-26
Publication date: 2013-01-23
Anticipated expiration: 2025-09-26
Also published as: JP2007088371A

Description

本発明は、積層された化合物半導体層上に絶縁膜を挟み込んで配設された複数電極を備える半導体素子および半導体素子の製造方法に関するものである。 The present invention relates to a semiconductor element including a plurality of electrodes disposed with an insulating film sandwiched between stacked compound semiconductor layers, and a method for manufacturing the semiconductor element.

化合物半導体を用いて形成された半導体素子は、直接遷移性等、化合物半導体材料が本質的に有する特性から、高耐圧素子、高速素子として有望な電子素子である。かかる半導体素子として、近年、電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）の一種である、窒化物系化合物半導体を用いて形成された高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が注目を集めており、種々のＨＥＭＴが提案されている（例えば、特許文献１および２を参照。）。 A semiconductor element formed using a compound semiconductor is a promising electronic element as a high-voltage element and a high-speed element because of the characteristics inherent to compound semiconductor materials such as direct transition. As such a semiconductor element, a high electron mobility transistor (HEMT) formed using a nitride compound semiconductor, which is a kind of field effect transistor (FET), has recently attracted attention. Various HEMTs have been proposed (see, for example, Patent Documents 1 and 2).

化合物半導体を用いた半導体素子には一層の高耐圧性が求められており、このため、例えばＨＥＭＴ等のＦＥＴでは、ゲート耐圧の改善が必要とされている。ゲート耐圧の改善には、ゲート電極端部における電界集中の緩和が必要であり、この電界集中の緩和には、フィールドプレート構造が有効なことが知られている（例えば、特許文献３を参照。）。 A semiconductor device using a compound semiconductor is required to have a higher breakdown voltage. For this reason, for example, an FET such as a HEMT is required to have an improved gate breakdown voltage. In order to improve the gate breakdown voltage, it is necessary to alleviate the electric field concentration at the end of the gate electrode, and it is known that the field plate structure is effective in reducing the electric field concentration (see, for example, Patent Document 3). ).

図３は、フィールドプレート構造を有して形成された、従来技術にかかるＨＥＭＴの一例を示す断面図である。図３に示すＨＥＭＴでは、サファイア基板等の基板１１上に、ＧａＮからなるバッファ層１２、アンドープＧａＮからなる電子走行層１３、および電子走行層１３に比べて薄いアンドープＡｌＧａＮからなる電子供給層１４が積層され、ヘテロ接合構造が形成されている。電子供給層１４上には、ソース電極１７Ｓ、ゲート電極１７Ｇおよびドレイン電極１７Ｄの各電極と、絶縁膜１８とが形成されている。なお、ソース電極１７Ｓおよびドレイン電極１７Ｄと、電子供給層１４との間には、各層間のコンタクト抵抗を低減するための図示しないｎ−ＧａＮからなるコンタクト層が形成されている。 FIG. 3 is a cross-sectional view showing an example of a HEMT according to the prior art formed with a field plate structure. In the HEMT shown in FIG. 3, a buffer layer 12 made of GaN, an electron transit layer 13 made of undoped GaN, and an electron supply layer 14 made of undoped AlGaN thinner than the electron transit layer 13 are formed on a substrate 11 such as a sapphire substrate. Laminated to form a heterojunction structure. On the electron supply layer 14, the source electrode 17S, the gate electrode 17G, the drain electrode 17D, and the insulating film 18 are formed. Note that a contact layer made of n-GaN (not shown) is formed between the source electrode 17S and the drain electrode 17D and the electron supply layer 14 to reduce contact resistance between the respective layers.

ＨＥＭＴでは、一般に、電子走行層１３と電子供給層１４とのヘテロ接合界面直下に形成される２次元電子ガスがキャリアとして利用される。図３に示すＨＥＭＴでは、電子走行層１３と電子供給層１４との間に、電子走行層１３よりもバンドギャップエネルギーが大きい窒化物系化合物半導体からなる中間層１６がさらに積層され、通常より高密度の２次元電子ガス層１５が形成されている。これによって、低損失かつ高出力特性を有するＦＥＴが実現されている。 In the HEMT, in general, a two-dimensional electron gas formed immediately below the heterojunction interface between the electron transit layer 13 and the electron supply layer 14 is used as a carrier. In the HEMT shown in FIG. 3, an intermediate layer 16 made of a nitride compound semiconductor having a band gap energy larger than that of the electron transit layer 13 is further laminated between the electron transit layer 13 and the electron supply layer 14. A two-dimensional electron gas layer 15 having a density is formed. Thereby, an FET having a low loss and a high output characteristic is realized.

かかるＨＥＭＴでは、ソース電極１７Ｓとドレイン電極１７Ｄとを作動させた場合、電子走行層１３に供給された電子が２次元電子ガス層１５中を高速走行してドレイン電極１７Ｄまで移動する。このとき、ゲート電極１７Ｇに加える電圧を制御してゲート電極１７Ｇ直下の空乏層の厚さを変化させることによって、ソース電極１７Ｓからドレイン電極１７Ｄへ移動する電子、すなわちドレイン電流を制御することができる。 In such a HEMT, when the source electrode 17S and the drain electrode 17D are operated, the electrons supplied to the electron transit layer 13 travel at a high speed in the two-dimensional electron gas layer 15 and move to the drain electrode 17D. At this time, by controlling the voltage applied to the gate electrode 17G and changing the thickness of the depletion layer immediately below the gate electrode 17G, the electrons moving from the source electrode 17S to the drain electrode 17D, that is, the drain current can be controlled. .

ショットキー電極としてのゲート電極１７Ｇは、ドレイン電極１７Ｄに臨んで庇状に絶縁膜１８上に張り出したフィールドプレート部１７ＦＰを一体に有するフィールドプレート構造に形成されている。このようなフィールドプレート構造に形成されないゲート電極では、ドレイン電極に電圧が印加されると、ドレイン電極からの電気力線がゲート電極のドレイン電極側下端部に集中し、絶縁破壊が起こる。これに対してゲート電極１７では、ドレイン電極からの電気力線はフィールドプレート部１７ＦＰに向かい、ゲート電極１７下端部への電界集中が緩和されることによって、絶縁耐圧が増加する。 The gate electrode 17G as a Schottky electrode is formed in a field plate structure integrally including a field plate portion 17FP that projects from the insulating film 18 in a bowl shape so as to face the drain electrode 17D. In a gate electrode that is not formed in such a field plate structure, when a voltage is applied to the drain electrode, lines of electric force from the drain electrode concentrate on the lower end portion of the gate electrode on the drain electrode side, causing dielectric breakdown. On the other hand, in the gate electrode 17, the electric lines of force from the drain electrode are directed to the field plate portion 17FP, and the electric field concentration at the lower end portion of the gate electrode 17 is relaxed, thereby increasing the withstand voltage.

従来、このようなゲート電極１７ＧにＮｉ／Ａｕ積層構造が用いられ、高耐圧化が実現されている。他にも、Ｐｄ／Ａｕ、Ｉｒ／Ａｕ、Ｐｔ／Ａｕ等の各積層構造が利用可能であり、なかでも障壁高さの高いＰｔ／Ａｕは良好なショットキー特性を示し、この結果ゲートリーク電流を低減し、オフ耐圧を向上させ、ゲート電極１７Ｇとして有効であることが知られている。 Conventionally, a Ni / Au laminated structure is used for such a gate electrode 17G, and a high breakdown voltage is realized. In addition, laminated structures such as Pd / Au, Ir / Au, and Pt / Au can be used. In particular, Pt / Au having a high barrier height exhibits good Schottky characteristics, and as a result, gate leakage current Is known to be effective as the gate electrode 17G.

特開２００５−１２９８５６号公報JP 2005-129856 A 特開２００３−１７９０８２号公報JP 2003-179082 A 特開２００５−９３８６４号公報JP 2005-93864 A

しかしながら、上述したショットキー電極としてのＮｉ／Ａｕ、Ｐｄ／Ａｕ、Ｉｒ／Ａｕ、Ｐｔ／Ａｕ等の各積層構造におけるショットキー接合材料であるＮｉ、Ｐｄ、Ｉｒ、Ｐｔ等は、絶縁膜との密着性が悪いため、ショットキー電極をゲート電極１７Ｇのようにフィールドプレート構造とした場合、絶縁膜１８上に張り出したフィールドプレート部１７ＦＰが接合面１９において絶縁膜１８と十分に密着せず、所望の高耐圧性が得られないという問題があった。 However, Ni, Pd, Ir, Pt, etc., which are Schottky junction materials in each of the laminated structures such as Ni / Au, Pd / Au, Ir / Au, Pt / Au as the Schottky electrode described above, When the Schottky electrode has a field plate structure like the gate electrode 17G because of poor adhesion, the field plate portion 17FP protruding on the insulating film 18 does not sufficiently adhere to the insulating film 18 at the bonding surface 19 and is desired. There is a problem that the high pressure resistance cannot be obtained.

本発明は、上記に鑑みてなされたものであって、絶縁膜との密着度が高いフィールドプレート部を有するフィールドプレート構造に形成されて一層高耐圧化された電極を備えた半導体素子および半導体素子の製造方法を提供することを目的とする。 The present invention has been made in view of the above, and a semiconductor element and a semiconductor element having an electrode formed in a field plate structure having a field plate portion having a high degree of adhesion to an insulating film and having a higher breakdown voltage It aims at providing the manufacturing method of.

上記の目的を達成するために、この発明にかかる半導体素子は、積層された化合物半導体層上に絶縁膜を挟み込んで配設された複数電極を備える半導体素子において、前記複数電極のうち少なくとも1つの電極は、前記化合物半導体層とショットキー接合したショットキー電極層と、前記ショットキー電極層上に積層され、前記複数電極中の他の電極に臨んで前記絶縁膜上に張り出すとともに該絶縁膜上に密着する張出部を有したフィールドプレート電極層と、を備えたことを特徴とする。 In order to achieve the above object, a semiconductor element according to the present invention is a semiconductor element comprising a plurality of electrodes arranged with an insulating film sandwiched between stacked compound semiconductor layers, and at least one of the plurality of electrodes. The electrode is stacked on the Schottky electrode layer that is Schottky-bonded to the compound semiconductor layer, and is overlaid on the Schottky electrode layer. And a field plate electrode layer having an overhanging portion in close contact therewith.

また、この発明にかかる半導体素子は、上記の発明において、前記フィールドプレート電極層は、前記ショットキー電極層と前記化合物半導体層とのショットキー接合材料に比べて前記絶縁膜との密着度が高い密着材料を、少なくとも前記絶縁膜との接触部に用いて形成されたことを特徴とする。 In the semiconductor device according to the present invention , in the above invention, the field plate electrode layer has a higher degree of adhesion with the insulating film than a Schottky junction material between the Schottky electrode layer and the compound semiconductor layer. The adhesive material is formed using at least a contact portion with the insulating film.

また、この発明にかかる半導体素子は、上記の発明において、前記密着材料は、ＴｉまたはＣｒであることを特徴とする。 In the semiconductor device according to the present invention as set forth in the invention described above, the adhesion material is Ti or Cr.

また、この発明にかかる半導体素子は、上記の発明において、前記フィールドプレート電極層は、ＴｉまたはＣｒ、あるいはその両方からなる層に、Ｐｔ、Ｐｄ、Ａｕから選ばれる１種類又は複数種からなる層が少なくとも１層積層された構造を有することを特徴とする。 Further, in the semiconductor element according to the present invention , in the above invention, the field plate electrode layer is a layer made of Ti or Cr, or a layer made of one or more selected from Pt, Pd, and Au. Has a structure in which at least one layer is laminated.

また、この発明にかかる半導体素子は、上記の発明において、前記ショットキー電極層の少なくとも前記化合物半導体と接合する層は、Ｎｉ、Ｐｄ、Ｉｒ、Ｐｔから選ばれる１種類又は複数種からなる層で構成されていることを特徴とする。 Further, in the semiconductor element according to the present invention , in the above invention, at least the layer of the Schottky electrode layer bonded to the compound semiconductor is a layer composed of one or more selected from Ni, Pd, Ir, and Pt. It is configured.

また、この発明にかかる半導体素子は、上記の発明において、前記化合物半導体層は、窒化物系化合物半導体を用いて形成されることを特徴とする。 In the semiconductor device according to the present invention as set forth in the invention described above, the compound semiconductor layer is formed using a nitride-based compound semiconductor.

また、この発明にかかる半導体素子は、上記の発明において、当該半導体素子は、電界効果トランジスタまたはダイオードであることを特徴とする。 The semiconductor element according to the present invention is characterized in that, in the above invention, the semiconductor element is a field effect transistor or a diode.

また、この発明にかかる半導体素子の製造方法は、積層された化合物半導体層上に絶縁膜を挟み込んで配設された複数電極を備える半導体素子の製造方法において、前記複数電極のうち少なくとも１つの電極位置に、前記化合物半導体層とショットキー接合するショットキー電極層を形成するショットキー電極層形成工程と、前記ショットキー電極層上に、前記複数電極中の他の電極に臨んで前記絶縁膜上に張り出すとともに該絶縁膜上に密着する張出部を有したフィールドプレート電極層を形成するフィールドプレート電極層形成工程と、を含んだことを特徴とする。 According to another aspect of the present invention , there is provided a method for manufacturing a semiconductor device, comprising: a plurality of electrodes disposed by sandwiching an insulating film on a laminated compound semiconductor layer; and at least one of the plurality of electrodes. A Schottky electrode layer forming step of forming a Schottky electrode layer that forms a Schottky junction with the compound semiconductor layer, and on the insulating film facing the other electrodes in the plurality of electrodes on the Schottky electrode layer And a field plate electrode layer forming step of forming a field plate electrode layer having an overhanging portion that sticks to the insulating film and closely contacts the insulating film.

また、この発明にかかる半導体素子の製造方法は、上記の発明において、前記フィールドプレート電極層形成工程は、前記ショットキー電極層と前記化合物半導体層とのショットキー接合材料に比べて前記絶縁膜との密着度が高い密着材料を、少なくとも前記絶縁膜との接触部に用いて前記フィールドプレート電極層を形成することを特徴とする。 Further, in the semiconductor device manufacturing method according to the present invention , in the above invention, the field plate electrode layer forming step includes the insulating film compared to the Schottky junction material of the Schottky electrode layer and the compound semiconductor layer. The field plate electrode layer is formed using an adhesive material having a high degree of adhesion of at least a contact portion with the insulating film.

また、この発明にかかる半導体素子の製造方法は、上記の発明において、前記密着材料は、ＴｉまたはＣｒであることを特徴とする。 In the semiconductor device manufacturing method according to the present invention as set forth in the invention described above, the adhesion material is Ti or Cr.

また、この発明にかかる半導体素子の製造方法は、上記の発明において、前記フィールドプレート電極層形成工程は、ＴｉまたはＣｒ、あるいはその両方からなる層に、Ｐｔ、Ｐｄ、Ａｕから選ばれる１種類又は複数種からなる層が少なくとも１層積層された構造を前記フィールドプレート電極層として形成することを特徴とする。 In the method for manufacturing a semiconductor element according to the present invention , in the above invention, the field plate electrode layer forming step may be one kind selected from Pt, Pd, and Au in a layer made of Ti or Cr, or both. A structure in which at least one layer composed of a plurality of types is laminated is formed as the field plate electrode layer.

また、この発明にかかる半導体素子の製造方法は、上記の発明において、前記ショットキー電極層形成工程は、前記ショットキー電極層の少なくとも前記化合物半導体と接合する層を、Ｎｉ、Ｐｄ、Ｉｒ、Ｐｔから選ばれる１種類又は複数種からなる層で形成することを特徴とする。 In the method of manufacturing a semiconductor element according to the present invention , in the above invention, the Schottky electrode layer forming step includes forming at least a layer of the Schottky electrode layer to be bonded to the compound semiconductor with Ni, Pd, Ir, Pt. It is characterized in that it is formed of a layer consisting of one kind or plural kinds selected from the following.

本発明にかかる半導体素子および半導体素子の製造方法によれば、絶縁膜との密着度が高いフィールドプレート部を有するフィールドプレート構造に形成されて一層高耐圧化された電極を備えることができる。 According to the semiconductor element and the method for manufacturing a semiconductor element according to the present invention, it is possible to provide an electrode which is formed in a field plate structure having a field plate portion having a high degree of adhesion with an insulating film and has a higher breakdown voltage.

以下、添付図面を参照して、本発明にかかる半導体素子および半導体素子の製造方法の好適な実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付している。 DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of a semiconductor device and a method for manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. Note that the present invention is not limited to the embodiments. In the description of the drawings, the same parts are denoted by the same reference numerals.

（実施の形態）
まず、本発明の実施の形態にかかる半導体素子について説明する。図１は、本実施の形態にかかる半導体素子としてのＨＥＭＴ１００の構成を示す断面図である。図１に示すように、ＨＥＭＴ１００は、サファイア基板等の基板１上に、ＧａＮからなるバッファ層２と、ＧａＮからなる電子走行層３と、ＡｌＮからなる中間層６と、電子走行層３に比べて薄くＡｌ_0.25Ｇａ_0.75Ｎからなる電子供給層４とを、この順に積層して形成された化合物半導体層を有する。 (Embodiment)
First, a semiconductor element according to an embodiment of the present invention will be described. FIG. 1 is a cross-sectional view showing a configuration of a HEMT 100 as a semiconductor element according to the present embodiment. As shown in FIG. 1, the HEMT 100 has a buffer layer 2 made of GaN, an electron transit layer 3 made of GaN, an intermediate layer 6 made of AlN, and an electron transit layer 3 on a substrate 1 such as a sapphire substrate. And a compound semiconductor layer formed by laminating the electron supply layer 4 made of Al _0.25 Ga _0.75 N in this order.

また、ＨＥＭＴ１００は、電子供給層４上に、ソース電極７Ｓ、ゲート電極７Ｇおよびドレイン電極７Ｄの各電極と、絶縁膜８とを有する。これら複数電極は、各電極間すなわちソース電極７Ｓとゲート電極７Ｇとの間、およびゲート電極７Ｇとドレイン電極７Ｄとの間に、電子供給層４に沿って絶縁膜８を挟みこんで配設されている。なお、ソース電極７Ｓおよびドレイン電極７Ｄと、電子供給層４との間には、各層間のコンタクト抵抗を低減するための図示しないコンタクト層が形成されている。このコンタクト層は、ｎ型不純物が高濃度にドーピングされた窒化物系化合物半導体を用いて形成されている。 The HEMT 100 includes the source electrode 7S, the gate electrode 7G, and the drain electrode 7D on the electron supply layer 4, and the insulating film 8. The plurality of electrodes are disposed between the electrodes, that is, between the source electrode 7S and the gate electrode 7G, and between the gate electrode 7G and the drain electrode 7D, with the insulating film 8 sandwiched along the electron supply layer 4. ing. A contact layer (not shown) for reducing contact resistance between the layers is formed between the source electrode 7S and the drain electrode 7D and the electron supply layer 4. This contact layer is formed using a nitride compound semiconductor doped with an n-type impurity at a high concentration.

電子供給層４は、電子走行層３に比べてバンドギャップエネルギーが大きく、この２つの層のヘテロ接合界面直下には２次元電子ガス層が形成される。ＨＥＭＴ１００では、特に、電子走行層３と電子供給層４との間に、電子走行層３よりもバンドギャップエネルギーが大きい中間層６が積層されており、通常より高密度の２次元電子ガス層５が形成されている。なお、このような２次元電子ガス層は、ヘテロ接合界面における結晶歪みに基づくピエゾ圧電効果によって発生するピエゾ電界に応じて形成されるものである。 The electron supply layer 4 has a larger band gap energy than the electron transit layer 3, and a two-dimensional electron gas layer is formed immediately below the heterojunction interface between the two layers. In the HEMT 100, in particular, an intermediate layer 6 having a band gap energy larger than that of the electron transit layer 3 is laminated between the electron transit layer 3 and the electron supply layer 4, and the two-dimensional electron gas layer 5 having a higher density than usual. Is formed. Such a two-dimensional electron gas layer is formed in response to a piezoelectric field generated by the piezoelectric effect based on crystal distortion at the heterojunction interface.

かかるＨＥＭＴ１００では、ソース電極７Ｓとドレイン電極７Ｄとを作動させた場合、電子走行層３に供給された電子が２次元電子ガス層５中を高速走行してドレイン電極７Ｄまで移動する。このとき、ゲート電極７Ｇに加える電圧を制御してゲート電極７Ｇ直下の空乏層の厚さを変化させることによって、ソース電極７Ｓからドレイン電極７Ｄへ移動する電子、すなわちドレイン電流を制御することができる。 In the HEMT 100, when the source electrode 7S and the drain electrode 7D are operated, the electrons supplied to the electron transit layer 3 travel at a high speed in the two-dimensional electron gas layer 5 and move to the drain electrode 7D. At this time, by controlling the voltage applied to the gate electrode 7G and changing the thickness of the depletion layer immediately below the gate electrode 7G, electrons moving from the source electrode 7S to the drain electrode 7D, that is, the drain current can be controlled. .

ショットキー電極としてのゲート電極７Ｇは、電子供給層４とショットキー接合したショットキー電極層７Ｇａと、このショットキー電極層７Ｇａ上に積層され、ドレイン電極７Ｄに臨んで庇状に絶縁膜８上に張り出すとともに絶縁膜８上に密着する張出部としてのフィールドプレート部７ＦＰを有したフィールドプレート電極層７Ｇｂと、を用いてフィールドプレート構造に形成されている。 The gate electrode 7G as a Schottky electrode is stacked on the Schottky electrode layer 7Ga which is Schottky-junctioned with the electron supply layer 4, and is laminated on the Schottky electrode layer 7Ga, and on the insulating film 8 facing the drain electrode 7D. And a field plate electrode layer 7Gb having a field plate portion 7FP as an overhanging portion that sticks onto the insulating film 8 and is formed into a field plate structure.

フィールドプレート電極層７Ｇｂは、ショットキー電極層７Ｇａと電子供給層４とのショットキー接合材料に比べて絶縁膜８との密着度が高い密着材料を、少なくとも絶縁膜８との接触部、すなわちフィールドプレート部７ＦＰの下端部に用いて形成されている。なお、ショットキー電極層７Ｇａとフィールドプレート電極層７Ｇｂとは、これらの接合面において電気的に接続される。 The field plate electrode layer 7Gb is formed of an adhesive material having a higher degree of adhesion with the insulating film 8 than the Schottky junction material between the Schottky electrode layer 7Ga and the electron supply layer 4, at least a contact portion with the insulating film 8, that is, a field It is used for the lower end of the plate portion 7FP. Note that the Schottky electrode layer 7Ga and the field plate electrode layer 7Gb are electrically connected at their joint surfaces.

具体的には、ショットキー電極層７Ｇａは、電子供給層４との良好なショットキー接合を実現するため、例えば、少なくとも電子供給層４と接合する層部分がＮｉ、Ｐｄ、Ｉｒ、Ｐｔから選ばれる１種類又は複数種からなる層で構成され、この層上にＡｕ層が積層された積層構造を用いて形成することができる。 Specifically, in order to realize a good Schottky junction with the electron supply layer 4, the Schottky electrode layer 7Ga is selected from Ni, Pd, Ir, and Pt, for example, at least the layer portion that joins the electron supply layer 4 It can be formed using a laminated structure in which an Au layer is laminated on this layer.

また、フィールドプレート電極層７Ｇｂは、絶縁膜８との密着度が高い密着材料としてＴｉ、Ｃｒ等を用い、全体としてＴｉまたはＣｒ、あるいはその両方からなる層に、Ｐｔ、Ｐｄ、Ａｕから選ばれる１種類又は複数種からなる層が少なくとも１層積層された構造を用いて形成することができる。 The field plate electrode layer 7Gb uses Ti, Cr, or the like as an adhesive material having a high degree of adhesion to the insulating film 8, and is selected from Pt, Pd, and Au as a layer made of Ti or Cr as a whole. It can be formed using a structure in which at least one layer of one kind or plural kinds is laminated.

このようにフィールドプレート電極層７Ｇｂに用いられる密着材料としてのＴｉ、Ｃｒ等は、ショットキー接合材料としてのＮｉ、Ｐｄ、Ｉｒ、Ｐｔ等に比べて絶縁膜８との密着度が高い。このため、例えば図３に示した従来技術にかかるＨＥＭＴの接合面１９におけるフィールドプレート部１７ＦＰと絶縁膜１８との接合に比べて、本実施の形態にかかるＨＥＭＴ１００の接合面９におけるフィールドプレート部７ＦＰと絶縁膜８との接合は密着度が高い。これによって、ＨＥＭＴ１００では、ゲート電極７Ｇの一層の高耐圧化が実現されている。 Thus, Ti, Cr, etc., as the adhesion material used for the field plate electrode layer 7Gb have a higher degree of adhesion with the insulating film 8 than Ni, Pd, Ir, Pt, etc., as the Schottky bonding material. For this reason, for example, the field plate portion 7FP on the bonding surface 9 of the HEMT 100 according to the present embodiment is compared with the bonding between the field plate portion 17FP and the insulating film 18 on the bonding surface 19 of the HEMT according to the prior art shown in FIG. And the insulating film 8 have a high degree of adhesion. As a result, in the HEMT 100, a higher breakdown voltage of the gate electrode 7G is realized.

つぎに、本実施の形態にかかる半導体素子の製造方法として、ＨＥＭＴ１００の製造工程について説明する。ＨＥＭＴ１００は、基板１上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法によって、化合物半導体層としての窒化物系化合物半導体層を積層して形成される。化合物半導体層上の少なくとも１つの電極位置には、この化合物半導体層とショットキー接合するショットキー電極層が形成される。また、このショットキー電極層上には、他の電極に臨んで絶縁膜上に張り出すとともに絶縁膜上に密着する張出部を有したフィールドプレート電極層が形成される。なお、化合物半導体層上の絶縁膜は、化合物半導体層上の複数電極間に挟み込まれて形成される。 Next, a manufacturing process of the HEMT 100 will be described as a method for manufacturing the semiconductor element according to the present embodiment. The HEMT 100 is formed by laminating a nitride compound semiconductor layer as a compound semiconductor layer on the substrate 1 by MOCVD (Metal Organic Chemical Vapor Deposition). A Schottky electrode layer that forms a Schottky junction with the compound semiconductor layer is formed at at least one electrode position on the compound semiconductor layer. Further, on this Schottky electrode layer, a field plate electrode layer is formed which has an overhanging portion which sticks out over the insulating film while facing the other electrode. Note that the insulating film on the compound semiconductor layer is formed by being sandwiched between a plurality of electrodes on the compound semiconductor layer.

具体的には、まず、サファイア基板等の基板１を設置して真空度を１００ｈＰａとしたＭＯＣＶＤ装置内に、窒化物系化合物半導体の原料となるトリメチルガリウム（ＴＭＧａ）とアンモニア（ＮＨ₃）とを、それぞれ１００ｃｍ³／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１１００℃で、層厚５０ｎｍのＧａＮからなるバッファ層２を基板１上に成膜する。つぎに、ＴＭＧａとＮＨ₃とを、それぞれ１００ｃｍ³／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、層厚４００ｎｍのＧａＮからなる電子走行層３をバッファ層２上に成膜する。 Specifically, first, trimethyl gallium (TMGa) and ammonia (NH ₃ ) as raw materials for a nitride-based compound semiconductor are placed in an MOCVD apparatus in which a substrate 1 such as a sapphire substrate is installed and the degree of vacuum is 100 hPa. The buffer layer 2 made of GaN having a layer thickness of 50 nm is formed on the substrate 1 at a growth temperature of 1100 ° C. and introduced at a flow rate of 100 cm ³ / min and 12 l / min, respectively. Next, TMGa and NH ₃ are introduced at flow rates of 100 cm ³ / min and 12 l / min, respectively, and an electron transit layer 3 made of GaN having a layer thickness of 400 nm is formed on the buffer layer 2 at a growth temperature of 1050 ° C. To do.

つづいて、トリメチルアルミニウム（ＴＭＡｌ）とＮＨ₃とを、それぞれ５０ｃｍ³／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、層厚１ｎｍのＡｌＮからなる中間層６を電子走行層３上に成膜する。さらに、ＴＭＡｌとＴＭＧａとＮＨ₃とを、それぞれ５０ｃｍ³／ｍｉｎ、１００ｃｍ³／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、層厚３０ｎｍのアンドープＡｌ_0.25Ｇａ_0.75Ｎからなる電子供給層４を中間層６上に成膜する。この電子供給層４のキャリア濃度は１×１０¹⁶／ｃｍ³である。 Subsequently, trimethylaluminum (TMAl) and NH ₃ were introduced at flow rates of 50 cm ³ / min and 12 l / min, respectively, and the intermediate layer 6 made of AlN having a layer thickness of 1 nm was grown at the growth temperature of 1050 ° C. A film is formed on top. Further, TMAl, TMGa, and NH ₃ are introduced at flow rates of 50 cm ³ / min, 100 cm ³ / min, and 12 l / min, respectively, and an electron composed of undoped Al _0.25 Ga _0.75 N with a growth temperature of 1050 ° C. and a layer thickness of 30 nm. The supply layer 4 is formed on the intermediate layer 6. The electron supply layer 4 has a carrier concentration of 1 × 10 ¹⁶ / cm ³ .

つぎに、フォトリソグラフィを利用したパターンニングによって、電子供給層４上にＳｉＯ₂膜からなるマスクを形成するとともに、ソース電極７Ｓおよびドレイン電極７Ｄを形成すべき領域に各電極形状に対応した開口部を形成する。そして、この開口部にＴｉ、ＡｌおよびＡｕを、それぞれ膜厚５０ｎｍ、５０ｎｍおよび１００ｎｍとして順次蒸着して、ソース電極７Ｓおよびドレイン電極７Ｄを形成する。 Next, a mask made of a SiO ₂ film is formed on the electron supply layer 4 by patterning using photolithography, and openings corresponding to the electrode shapes are formed in regions where the source electrode 7S and the drain electrode 7D are to be formed. Form. Then, Ti, Al, and Au are sequentially deposited in this opening with film thicknesses of 50 nm, 50 nm, and 100 nm, respectively, to form the source electrode 7S and the drain electrode 7D.

その後、電子供給層４上のマスクを除去し、ソース電極７Ｓおよびドレイン電極７Ｄの間の電子供給層４上に絶縁膜８としてのＳｉＯ₂膜またはＳｉＮｘ膜を蒸着し、ゲート電極７Ｇを形成すべき領域の絶縁膜８をエッチングして、図２−１に示すように、ショットキー電極層７Ｇａの形状に対応した開口部を形成する。そして、この開口部にＰｔおよびＡｕを、それぞれ膜厚１００ｎｍおよび２００ｎｍとして順次蒸着して、図２−２に示すように、ショットキー電極層７Ｇａを形成する。なお、ここで、Ｐｔの代わりに、例えばＮｉ、Ｐｄ、Ｉｒのいずれかを蒸着するようにしてもよい。 Thereafter, the mask on the electron supply layer 4 is removed, and a SiO ₂ film or SiNx film as the insulating film 8 is deposited on the electron supply layer 4 between the source electrode 7S and the drain electrode 7D to form the gate electrode 7G. The insulating film 8 in the power region is etched to form an opening corresponding to the shape of the Schottky electrode layer 7Ga as shown in FIG. Then, Pt and Au are sequentially deposited in this opening with a film thickness of 100 nm and 200 nm, respectively, to form a Schottky electrode layer 7Ga as shown in FIG. Here, instead of Pt, for example, any one of Ni, Pd, and Ir may be deposited.

つづいて、電子供給層４、ソース電極７Ｓ、ドレイン電極７Ｄ、ショットキー電極層７Ｇａおよび絶縁膜８上にフォトレジストからなるマスク１０を形成するとともに、フィールドプレート電極層７Ｇｂを形成すべき領域のマスク１０をエッチングして、図２−３に示すように、フィールドプレート電極層７Ｇｂの形状に対応した開口部を形成する。そして、この開口部にＴｉ、ＰｔおよびＡｕを、それぞれ膜厚５０ｎｍ、２００ｎｍおよび２００ｎｍとして順次蒸着して、図２−４に示すように、フィールドプレート電極層７Ｇｂを形成する。その後、マスク１０を除去して、図１に示したＨＥＭＴ１００の構造とする。なお、ここで、フィールドプレート電極層７Ｇｂとして、Ｔｉ／Ｐｔ／Ａｕ積層構造を形成する代わりに、例えばＴｉ／Ｐｄ／Ａｕ積層構造またはＣｒ／Ａｕ積層構造を形成するようにしてもよい。 Subsequently, a mask 10 made of a photoresist is formed on the electron supply layer 4, the source electrode 7S, the drain electrode 7D, the Schottky electrode layer 7Ga, and the insulating film 8, and a mask for a region where the field plate electrode layer 7Gb is to be formed. 10 is etched to form an opening corresponding to the shape of the field plate electrode layer 7Gb, as shown in FIG. Then, Ti, Pt, and Au are sequentially deposited in this opening so as to have film thicknesses of 50 nm, 200 nm, and 200 nm, respectively, thereby forming a field plate electrode layer 7Gb as shown in FIG. Thereafter, the mask 10 is removed to obtain the structure of the HEMT 100 shown in FIG. Here, as the field plate electrode layer 7Gb, instead of forming a Ti / Pt / Au laminated structure, for example, a Ti / Pd / Au laminated structure or a Cr / Au laminated structure may be formed.

以上説明したように、本実施の形態にかかるＨＥＭＴ１００では、ショットキー接合材料としてのＮｉ、Ｐｄ、Ｉｒ、Ｐｔ等に比べて絶縁膜８との密着度が高いＴｉ、Ｃｒ等を密着材料としてフィールドプレート電極層７Ｇｂを形成し、フィールドプレート部７ＦＰと絶縁膜８との接合における密着度を高めることによって、一層高耐圧化されたゲート電極７Ｇが実現される。また、ショットキー電極層７Ｇａとフィールドプレート電極層７Ｇｂとを積層して形成されたフィールドプレート構造を有するゲート電極７Ｇによって、このゲート電極７Ｇの端部における電界集中は緩和される。 As described above, in the HEMT 100 according to this embodiment, Ti, Cr, etc., which have a higher degree of adhesion with the insulating film 8 than Ni, Pd, Ir, Pt, etc., which are Schottky bonding materials, are used as adhesion materials. By forming the plate electrode layer 7Gb and increasing the adhesion at the junction between the field plate portion 7FP and the insulating film 8, the gate electrode 7G with higher breakdown voltage is realized. Further, the electric field concentration at the end of the gate electrode 7G is alleviated by the gate electrode 7G having a field plate structure formed by stacking the Schottky electrode layer 7Ga and the field plate electrode layer 7Gb.

なお、上述した実施の形態では、本発明にかかる半導体素子として、ＦＥＴの一種であるＨＥＭＴについて説明したが、ＨＥＭＴに限定して解釈する必要はなく、ＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）、ＭＥＳＦＥＴ（Metal Semiconductor FET）等、種々のＦＥＴに対して本発明は適用可能である。 In the above-described embodiment, the HEMT, which is a kind of FET, has been described as the semiconductor element according to the present invention. However, the HEMT is not necessarily limited to the HEMT, and may be interpreted as a MISFET (Metal Insulator Semiconductor FET), a MOSFET (Metal). The present invention is applicable to various FETs such as Oxide Semiconductor FETs and MESFETs (Metal Semiconductor FETs).

また、ＦＥＴ以外にも、ショットキーダイオード等、各種ダイオードに対して本発明は適用可能である。本発明を適用したダイオードとして、例えば、ＨＥＭＴ１００が備えたソース電極７Ｓ、ドレイン電極７Ｄおよびゲート電極７Ｄに替えて、カソード電極およびアノード電極を形成し、このカソード電極をゲート電極７Ｇと同様に、ショットキー電極層とフィールドプレート電極層とを積層して形成したフィールドプレート構造としたダイオードが実現できる。この場合、カソード電極とアノード電極との間の化合物半導体層上に絶縁膜が形成され、フィールドプレート電極層は、アノード電極に臨んで絶縁膜上に張り出すとともに絶縁膜上に密着するフィールドプレート部を有する。 In addition to FETs, the present invention can be applied to various diodes such as Schottky diodes. As a diode to which the present invention is applied, for example, a cathode electrode and an anode electrode are formed instead of the source electrode 7S, the drain electrode 7D, and the gate electrode 7D provided in the HEMT 100, and this cathode electrode is shot like the gate electrode 7G. A diode having a field plate structure formed by laminating a key electrode layer and a field plate electrode layer can be realized. In this case, an insulating film is formed on the compound semiconductor layer between the cathode electrode and the anode electrode, and the field plate electrode layer extends over the insulating film so as to face the anode electrode and is in close contact with the insulating film. Have

なお、上述した実施の形態では、本発明にかかる半導体素子が、窒化物系化合物半導体、特にＧａＮ系化合物半導体を用いて形成された化合物半導体層を備えるものとして説明したが、窒化物系およびＧａＮ系に限定して解釈する必要はなく、他の化合物半導体を用いて形成された化合物半導体層を備える半導体素子に対しても、本発明は適用可能である。 In the above-described embodiment, the semiconductor element according to the present invention has been described as including a compound semiconductor layer formed using a nitride compound semiconductor, particularly a GaN compound semiconductor. The present invention is not necessarily limited to the system, and the present invention can be applied to a semiconductor device including a compound semiconductor layer formed using another compound semiconductor.

本発明の実施の形態にかかる半導体素子の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor element concerning embodiment of this invention. 図１に示した半導体素子のゲート電極の製造工程を示す図である。It is a figure which shows the manufacturing process of the gate electrode of the semiconductor element shown in FIG. 図１に示した半導体素子のゲート電極の製造工程を示す図である。It is a figure which shows the manufacturing process of the gate electrode of the semiconductor element shown in FIG. 図１に示した半導体素子のゲート電極の製造工程を示す図である。It is a figure which shows the manufacturing process of the gate electrode of the semiconductor element shown in FIG. 図１に示した半導体素子のゲート電極の製造工程を示す図である。It is a figure which shows the manufacturing process of the gate electrode of the semiconductor element shown in FIG. 従来技術にかかる半導体素子の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor element concerning a prior art.

Explanation of symbols

１，１１基板
２，１２バッファ層
３，１３電子走行層
４，１４電子供給層
５，１５２次元電子ガス層
６，１６中間層
７Ｄ，１７Ｄドレイン電極
７Ｇ，１７Ｇゲート電極
７Ｇａショットキー電極層
７Ｇｂフィールドプレート電極層
７Ｓ，１７Ｓソース電極
７ＦＰ，１７ＦＰフィールドプレート部
８，１８絶縁膜
９，１９接合面
１０マスク
１００ＨＥＭＴ DESCRIPTION OF SYMBOLS 1,11 Substrate 2,12 Buffer layer 3,13 Electron traveling layer 4,14 Electron supply layer 5,15 Two-dimensional electron gas layer 6,16 Intermediate layer 7D, 17D Drain electrode 7G, 17G Gate electrode 7Ga Schottky electrode layer 7Gb Field plate electrode layer 7S, 17S Source electrode 7FP, 17FP Field plate portion 8, 18 Insulating film 9, 19 Bonding surface 10 Mask 100 HEMT

Claims

In a semiconductor element comprising a plurality of electrodes disposed with an insulating film sandwiched between stacked compound semiconductor layers,
At least one of the plurality of electrodes is
A Schottky electrode layer formed in an opening formed in the insulating film and having a Schottky junction with the compound semiconductor layer;
It is laminated on the Schottky electrode layer, and has an overhanging portion that extends over the positive electrode on the insulating film so as to face the other positive electrode in the plurality of electrodes and is in close contact with the positive electrode A field plate electrode layer for reducing electric field concentration;
With
The field plate electrode layer uses an adhesion material having a higher degree of adhesion with the insulating film than that of a Schottky bonding material between the Schottky electrode layer and the compound semiconductor layer, at least in a contact portion with the insulating film. A semiconductor element formed.

The semiconductor element according to claim 1, wherein the adhesion material is Ti or Cr.

The field plate electrode layer has a structure in which at least one layer selected from Pt, Pd, and Au is laminated on a layer made of Ti or Cr, or both. The semiconductor device according to claim 1.

The layer which joins at least the said compound semiconductor of the said Schottky electrode layer is comprised by the layer which consists of 1 type or multiple types chosen from Ni, Pd, Ir, and Pt. The semiconductor element as described in any one.

The semiconductor element according to claim 1, wherein the compound semiconductor layer is formed using a nitride-based compound semiconductor.

The semiconductor device according to claim 1, wherein the semiconductor device is a field effect transistor or a diode.

In a method for manufacturing a semiconductor element comprising a plurality of electrodes arranged with an insulating film sandwiched between stacked compound semiconductor layers,
The Oite at least one electrode positions of the plurality electrodes, said insulating film to form an opening, wherein the compound semiconductor layer and the Schottky junction Schottky electrode layer forming step of forming a Schottky electrode layer in the opening When,
An electric field having an overhang on the Schottky electrode layer, facing the other positive electrode in the plurality of electrodes, overhanging the positive electrode on the insulating film and adhering to the insulating film. A field plate electrode layer forming step of forming a field plate electrode layer for reducing concentration;
Including
In the field plate electrode layer forming step, an adhesion material having a higher degree of adhesion with the insulating film than a Schottky bonding material between the Schottky electrode layer and the compound semiconductor layer is formed at least in a contact portion with the insulating film. And forming the field plate electrode layer using the method.

The method of manufacturing a semiconductor element according to claim 7, wherein the adhesion material is Ti or Cr.

In the field plate electrode layer forming step, the field plate electrode has a structure in which at least one layer selected from Pt, Pd, and Au is laminated on a layer made of Ti, Cr, or both. It forms as a layer, The manufacturing method of the semiconductor element of Claim 7 or 8 characterized by the above-mentioned.

The Schottky electrode layer forming step is characterized in that at least a layer of the Schottky electrode layer that is bonded to the compound semiconductor is formed of one or more layers selected from Ni, Pd, Ir, and Pt. The manufacturing method of the semiconductor element as described in any one of Claims 7-9.